KR100298874B1 - 트랜지스터의형성방법 - Google Patents
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Abstract
본 발명에 따른 트랜지스터의 형성 방법은 제 1 도전형을 갖는 반도체기판 상에 질화막을 형성하고 패터닝하여 상기 반도체기판의 소정 부분에만 잔류시키는 공정과, 상기 반도체기판 상에 제 1 산화막을 형성하고 상기 질화막을 제거하여 반도체기판의 소정 부분을 노출시키는 공정과, 상기 제 1 산화막 및 노출된 반도체기판 상에 제 2 산화막 및 불순물이 도핑된 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층, 제 2 및 제 1 산화막을 패터닝하여 게이트를 형성하는 공정과, 상기 제 1 도전형의 반도체기판 상에 상기 게이트를 마스크로 제 2 도전형의 불순물을 저농도로 이온주입하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 제 1 도전형의 반도체기판 상에 상기 게이트 및 측벽을 마스크로 사용하여 제 2 도전형의 불순물을 고농도로 이온주입하여 고농도 불순물영역을 형성하는 공정을 구비한다. 따라서 본 발명에 따른 트랜지스터는 게이트의 불순물영역쪽 하부의 게이트 산화막을 부분적으로 두껍게 형성하여 게이트와 드레인영역 사이의 전계를 완화시키므로 GIDL 전류를 감소시키며 소자의 신뢰성을 개선하는 잇점이 있다.
Description
본 발명은 트랜지스터의 형성 방법에 관한 것으로서, 특히, GIDL(Gate Induced Drain Leakage) 전류를 감소시킬 수 있는 트랜지스터의 형성 방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 드레인 영역에서 웰쪽으로 전위장벽을 넘지않고도 밴드 투 밴드 터널링(band to band tunneling)에 의해 누설전류를 발생시키는 GIDL(Gate Induced Drain Leakage : 이하, GIDL이라 칭함) 전류를 발생시키게 된다. 그러므로, GIDL 전류에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용한다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 p형의 반도체기판(11) 상에 열산화의 방법으로 게이트 산화막(13)을 형성하고, 이 게이트 산화막(13) 상에 불순물이 도핑된 다결정실리콘(Polysilicon)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 다결정실리콘층(15)을 형성하고, 상기 다결정실리콘층(15) 상에 포토레지스트(Photoresist : 16)를 도포하고, 노광 및 현상하여 상기 다결정실리콘층(15)의 소정 부분을 노출시키는 포토레지스트(16) 패턴을 형성한다.
그리고, 도 1b와 같이 상기 포토레지스트(16) 패턴을 마스크로 사용하여 상기 다결정실리콘층(15) 및 게이트산화막(13)을 순차적으로 이방성 식각하여 상기 p형의 반도체기판(11) 상에 게이트(15)를 형성한다. 그런 후에, 상기 게이트(15)를 마스크로 사용하여 p형의 반도체기판(11)에 상기 반도체기판(11)과 반대 도전형의 불순물, 즉, n형의 아세닉(As), 또는 인(P) 등의 불순물을 저농도로 이온주입하여 LDD 구조를 형성하는 저농도 불순물영역(17)을 형성한다.
다음에는, 도 1c에 나타낸 바와 같이, 상기 게이트(15)와 저농도 불순물영역(17)이 형성된 반도체기판(11) 상에 CVD 방법으로 두꺼운 산화막이나 질화막을 형성한 후 에치백(Etch-back) 공정을 행하여 게이트(15)의 측면에 측벽(Side-Wall : 19)을 형성한다. 그리고, 상기 게이트(15)와 측벽(19)을 마스크로 사용하여 상기 반도체기판(11)의 노출된 부분에 상기 저농도 불순물영역(17)과 동일한 도전형의 불순물, 즉, n형의 아세닉(As), 또는 인(P) 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 이용되는 고농도 불순물영역(20)을 형성한다. 상기에서, 게이트(15) 하부의 불순물이 도핑되지 않은 부분은 채널 영역이 된다.
상술한 바와 같이 종래의 트랜지스터의 제조는 반도체기판에 게이트를 형성하고, 반도체기판과는 다른 도전형의 불순물을 저농도로 이온주입하여 저농도 불순물영역을 형성한 후, 게이트의 측면에 측벽을 형성하고, 상기 게이트와 측벽을 마스크로 사용하여 소오스 및 드레인영역을 형성하기위해 저농도 불순물영역과 동일한 도전형의 불순물을 고농도로 이온주입하여 고농도 불순물영역을 형성한다.
그러나, 상술한 바와 같이 종래의 기술은 게이트 산화막의 두께가 일정하여 반도체소자가 미세해지고, 상기 게이트산화막의 두께가 얇을 경우에는 드레인영역과 게이트 사이의 전계가 게이트의 모서리 부분에 집중되여 GIDL 전류가 흐를 뿐만 아니라, 소자의 신뢰성을 감소시키는 문제점이 있었다.
따라서, 본 발명의 목적은 드레인영역과 게이트 사이의 전계가 게이트의 모서리 부분에 집중되는 것을 완화시켜 GIDL 전류를 감소시킬 수 있는 트랜지스터의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 트랜지스터의 형성 방법은 제 1 도전형을 갖는 반도체기판 상에 질화막을 형성하고 패터닝하여 상기 반도체기판의 소정 부분에만 잔류시키는 공정과, 상기 반도체기판 상에 제 1 산화막을 형성하고 상기 질화막을 제거하여 반도체기판의 소정 부분을 노출시키는 공정과, 상기 제 1 산화막 및 노출된 반도체기판 상에 제 2 산화막 및 불순물이 도핑된 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층, 제 2 및 제 1 산화막을 패터닝하여 게이트를 형성하는 공정과, 상기 제 1 도전형의 반도체기판 상에 상기 게이트를 마스크로 제 2 도전형의 불순물을 저농도로 이온주입하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 제 1 도전형의 반도체기판 상에 상기 게이트 및 측벽을 마스크로 사용하여 제 2 도전형의 불순물을 고농도로 이온주입하여 고농도 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 형성 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 형성 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
21 : 반도체기판 25 : 제 1 산화막
27 : 제 2 산화막 29 : 게이트
33 : 측벽 35 : 불순물영역
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 p형의 반도체기판(31) 상에 질화실리콘(Si3N4)층을 형성하고, 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 상기 반도체기판(31) 상의 소정 부분에만 상기 질화실리콘층(23)을 남긴다. 그리고, 상기 반도체기판(31) 상에 상기 잔존하는 질화실리콘층(23)과 같은 두께의 제 1 산화막(25)을 형성한다.
그런 후에, 도 2b에 나타낸 바와 같이 상기 잔존하는 질화실리콘층(23)을 제거하고, 다시 상기 반도체기판(31) 상에 제 2 산화막(27)을 형성하고, 상기 제 2 산화막(27) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 다결정실리콘층(29)을 형성한다. 그리고, 상기 다결정실리콘층(29) 상에 포토레지스트(30)를 도포하고, 노광 및 현상하여 상기 다결정실리콘층(29)의 소정 부분을 노출시키는 포토레지스트(30) 패턴을 형성한다.
그리고, 도 2c와 같이 상기 잔존하는 포토레지스트(30) 패턴을 마스크로 사용하여 상기 다결정실리콘층, 제 2, 제 1 산화막(29)(27)(25)을 순차적으로 식각하여 게이트(29)를 형성한다. 상기 게이트(29)가 형성된 p형의 반도체기판(21) 상에 상기 게이트(29)를 마스크로 사용하여 상기 반도체기판(21)과 도전형이 다른, 즉, n형의 아세닉(As), 또는, 인(P) 등과 같은 불순물을 저농도로 이온주입하여 LDD 구조를 형성하기 위한 저농도 불순물영역(31)을 형성한다.
다음에는, 도 2d에 나타낸 바와 같이, 상기 게이트(29)와 저농도 불순물영역(31)이 형성된 반도체기판(21) 상에 CVD 방법으로 두꺼운 산화막이나 질화막을 형성한 후 에치백 공정을 행하여 게이트(29)의 측면에 측벽(33)을 형성한다. 그리고, 상기 게이트(29) 및 측벽(33)을 마스크로 사용하여 상기 반도체기판(21)의 노출된 부분에 상기 저농도 불순물영역(31)과 동일한 도전형의 불순물, 즉, n형의 아세닉(As), 또는, 인(P) 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 이용되는 고농도 불순물영역(35)을 형성한다. 상기에서, 제 1 및 제 2 산화막(25)(27)이 게이트산화막이 되고, 게이트(29) 하부의 불순물이 도핑되지 않은 부분은 채널 영역이 된다.
상술한 바와 같이 본 발명에서는 반도체기판 상에 질화막을 형성하고 패터닝하여 부분적으로 남기고, 질화막이 없는 부분에 제 1 산화막을 형성하고, 질화막을 제거한 후, 상기 제 1 산화막 상에 제 2 산화막을 형성하여 게이트와 불순물영역 사이의 게이트산화막을 제 1 산화막의 두께만큼 국부적으로 두껍게 형성하고, 상기 부분적으로 두께가 증가한 게이트산화막 상에 게이트를 형성하고 저농도 이온주입 후, 상기 게이트의 측벽을 형성하고, 고농도 이온주입을 하여 LDD 구조의 트랜지스터를 형성하였다.
따라서 본 발명에 따른 트랜지스터는 게이트의 불순물영역쪽 하부의 게이트 산화막을 부분적으로 두껍게 형성하여 게이트와 드레인영역 사이의 전계를 완화시키므로 GIDL 전류를 감소시켜 소자의 신뢰성을 개선하는 잇점이 있다.
Claims (1)
- 제 1 도전형을 갖는 반도체기판 상에 질화막을 형성하고 패터닝하여 상기 반도체기판의 소정 부분에만 잔류시키는 공정과, 상기 반도체기판 상에 상기 질화막과 동일두께로 제 1산화막을 형성하고 상기 질화막을 제거하여 반도체기판의 소정 부분을 노출시키는 공정과, 상기 제 1 산화막 및 노출된 반도체기판 상에 제 2 산화막 및 불순물이 도핑된 다결정실리콘층을 순차적으로 형성하는 공정과, 상기 불순물이 도핑된 다결정실리콘층 상에 게이트 형성영역이 정의된 마스크패턴을 형성하는 공정과, 상기 마스크패턴을 마스크로 하여 상기 다결정실리콘층, 제 2 및 제 1 산화막을 제거하여 게이트전극과 상기 제 2산화막 및 하부양측에 제 1산화막이 잔류되어 이루어진 게이트절연막을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 마스크로 제 2 도전형의 불순물을 저농도로 이온주입하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트 및 측벽을 마스크로 사용하여 제 2 도전형의 불순물을 고농도로 이온주입하여 고농도 불순물영역을 헝성하는 공정을 구비하는 트랜지스터의 형성 방법.
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| E701 | Decision to grant or registration of patent right | ||
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