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KR20000053453A - 이중 대머신 상호접속 구조와 금속 전극 커패시터를가지는 집적 회로 장치 및 연관된 제조 방법 - Google Patents

이중 대머신 상호접속 구조와 금속 전극 커패시터를가지는 집적 회로 장치 및 연관된 제조 방법 Download PDF

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KR20000053453A
KR20000053453A KR1020000001147A KR20000001147A KR20000053453A KR 20000053453 A KR20000053453 A KR 20000053453A KR 1020000001147 A KR1020000001147 A KR 1020000001147A KR 20000001147 A KR20000001147 A KR 20000001147A KR 20000053453 A KR20000053453 A KR 20000053453A
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KR
South Korea
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capacitor
film
dielectric film
metal
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KR1020000001147A
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Inventor
성준-영
옌알렌
Original Assignee
루센트 테크놀러지스 인크
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Abstract

본 발명은 상호 접속 구조 및 커패시터를 포함하는 집적 회로 장치와 그 제조 방법에 관한 것이다. 상호 접속 구조는 금속 라인과 접촉부를 포함하며, 커패시터는 상부 및 하부 금속 전극들을 포함한다. 상기 방법은 반도체 기판에 인접한 유전체 막을 형성시키는 단계, 상기 제 1 유전체 막내에 상기 상호 접속 구조에 대한 제 1 개구와 상기 커패시터에 대한 제 2 개구를 동시에 형성시키는 단계를 포함한다. 상기 방법은 상기 상호 접속 구조를 형성하도록 상기 제 1 개구를 채우는 제 1 도전 막을 선택적으로 증착시키는 단계, 상기 제 2 개구내의 상기 커패시터를 형성하도록 상부 및 하부 금속 전극들 사이에 커패시터 유전체를 가지는 상기 상부 및 하부 금속 전극들을 형성시키는 단계를 더 포함한다. 집적 회로 장치는 금속 전극들을 가지는 고-밀도 커패시터를 제공하며, 이는 이중 대머신 구조들로 집적되며 호환가능하다. 이와 같이, 커패시터는 이중 대머신 상호접속 구조와 같은 레벨내에 위치된다.

Description

이중 대머신 상호접속 구조와 금속 전극 커패시터를 가지는 집적 회로 장치 및 연관된 제조 방법{Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making}
관련된 출원
본원은 1999년 1월 12일에 출원되었으며 현재 계류중인 가출원 제 60/115,703호에 기초하고 있다.
발명의 분야
본 발명은 집적 회로들에 관한 것으로, 특히, 커패시터들을 갖는 집적 회로 디바이스에 관한 것이다.
발명의 배경
커패시터들은 전하를 저장하기 위한 집적 회로들(IC)와 같은 반도체 장치들에 사용된다. 동적 랜덤 액세스 메모리(DRAM)와 같은 IC 들에서, 커패시터들은 메모리 셀들 내에서 기억을 위해 사용된다. 통상적으로, IC들에 형성된 커패시터들은 예를 들어, 다결정 실리콘(폴리실리콘)으로 이루어진 하부 전극과,
예를 들어 탄탈 5산화물(pentoxide) 및/또는 바륨 스트론튬 티탄산염으로 이루어진 유전체 막과, 예를 들어 티타늄 질화물, 티타늄, 텅스텐, 백금 또는 폴리실리콘으로 이루어진 상부 전극을 포함한다.
최근, 반도체 메모리 디바이스의 개발은 높은 패킹 밀도를 요구하고 있어, DRAM 기억 셀의 커패시터가 차지하는 영역이 축소되고, 이에 따라 전극 표면적이 작아져서 커패시터의 정전용량이 감소된다. 그러나, 메모리 셀을 판독하는데 큰 신호대 잡음비를 얻기 위해서는 비교적 큰 정전용량이 요구된다. 따라서, 셀의 크기를 축소하고 높은 정전용량을 얻는 것이 바람직하다. 이는 예를 들면, 금속 전극 커패시터로 달성될 수 있으며, 이는 또한 높은-k 유전체를 포함할 수 있다.
통상적으로, 반도체 장치의 두 컨덕터 사이의 상호접속부는 예를 들어, 제 1 및 제 2 금속 라인들 사이의 전기 접속을 위해 텅스텐 플러그와 같은 플러그 구조로 제공된다. 이러한 구조들은 3 개의 개별 공정 단계들을 요구하는데, 그 중 한 단계는 2 개의 컨덕터들 각각의 형성에 대한 것이고, 다른 한 단계는 텅스텐 플러그 구조의 형성에 대한 것이다. 또한, 도전성 비어(via)들 및 상호접속부들과 같은 금속화(metalization) 패턴들에 대해 구리 및 구리 합금들을 사용함에 있어서 반도체 장치 제조업자들의 큰 관심을 모으고 있다. 알루미늄에 비해서 구리는 양호한 일렉트로마이그레이션(electromigration) 저항과 약 1.7 ohm cm의 비교적 낮은 전기 저항을 갖는다. 그러나, 불행히도 구리는 에칭이 어렵다. 결국, 상기 공정 단계들을 간단히 하고 금속 에칭 단계를 제거하여 구리 상호접속부들을 형성하기 위해 이중 대머신 공정들이 개발되었다. 이중 대머신 공정(dual damascence process)들은 알루미늄 상호접속부들에도 또한 사용된다.
이중 대머신 구조는 바닥 부분 또는 하부 컨덕터와 접촉하는 비어를 가지며, 통상적인 상호접속 구조내의 플러그 구조의 기능을 대체한다. 이중 대머신 구조는 또한 제 2 컨덕터의 형성에 사용되는 인레이드 트랜치(inlaid trench) 또는 상부 부분(top portion)을 갖는다. 이중 대머신 구조의 바닥부분 및 상부부분은 서로 접촉하고 있기 때문에, 이들은 예를 들어 구리인 같은 도전성 물질로 동시에 채워질 수 있다. 이렇게 하면, 개별 공정 단계들에서의 플러그 구조와 오버레잉 도전막을 형성할 필요가 없게 된다.
이중 대머신 공정에서, 커패시터들은 제 1 도전 막을 증착하고, 그 사이에 유전체를 형성하고, 제 2 도전 막을 형성하고, 그 다음에 상기 층 구조를 패턴화 및 에칭하여 통상 개별적인 레벨에서 형성된다. 상기 도전 막들은 통상적으로 예를 들면, 폴리실리콘 또는 티타늄 질화물로 형성된다. 그 다음에 산화물이 상기 커패시터들상에 형성되어 상기 캐패시터들상의 표면 토포그래피들을 형성한다. 이것은 이후의 막들이 형성되기 전에 산화물 막을 평탄화하기 위해 화학 기계적 폴리싱(CMP)을 필요로 한다.
따라서, 커패시터들을 제조하는 종래의 공정은 CMP 단계와 도전막들의 에칭 의한 부가적인 시간을 필요로 한다. 또한 금속 전극들을 갖는 캐패시터, 즉, 금속-절연체-금속(MIM) 캐패시터를 형성하면, 상기 필수적인 금속 에칭 단계는 상기 이중 대머신 공정과 완전히 호환될 수 없다. 즉, 상술한 바와 같이, 이중 대머신 공정은 금속 에칭을 피하기 위해 특별히 사용되며, 따라서, 이중 대머신 공정 내에서 금속 에칭 단계를 사용하는 것은 바람직하지 못하다.
이상으로부터 알 수 있듯이, 이중 대머신 공정과 호환될 수 있는 고-밀도 금속 전극 캐패시터의 집적이 필요하다.
도1은 본 발명에 따른 상호접속 구조 및 금속 전극 커패시터를 포함하는 집적회로 장치의 횡-단면도.
도2 내지 도8은 본 발명에 따른 상호접속 구조 및 금속 전극 커패시터를 형성하는 이중 대머신(damascene) 공정을 예시하는 집적 회로 장치의 횡단면도.
도9는 본 발명에 따른 집적 회로 장치의 또 다른 실시예에 있어서 상부 부분을 통해 보여진 측 횡-단면도.
* 도면의 주요부분에 대한 부호의 설명 *
22 : 상호접속부 24 : 금속 전극 커패시터
30 : 반도체 기판 32 : 제 1 유전체 막
발명의 개요
따라서 전술한 배경의 관점에서 보면, 본 발명의 목적은 이중 대머신 공정을 가지며 금속 전극들을 가지는 고-밀도 커패시터를 포함하는 집적 회로 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 금속 전극들을 갖는 고-밀도 커패시터를 포함하며, 이중 대머신 상호 접속 구조들과 호환가능한 집적 회로 장치를 제공하는 것이다.
본 발명에 따른 이 또는 다른 목적들, 특징들 및 이점들은 상호접속 구조 및 커패시터를 포함하는 집적 회로 장치를 제조하는 방법에 의해서 제공되며, 상기 상호 접속 구조는 금속 라인과 접촉부을 포함하며, 상기 커패시터는 상부 및 하부 금속 전극들을 포함한다. 상기 방법은 반도체 기판에 인접한 유전체 막을 형성시키는 단계, 상기 유전체 막내에 상기 상호접속 구조에 대한 제 1 개구와 상기 커패시터에 대한 제 2 개구를 동시에 형성시키는 단계를 포함한다. 상기 방법은 상기 상호접속 구조를 형성하도록 제 1 개구를 채우는
제 1 도전 막을 선택적으로 증착시키는 단계와 상기 제 2 개구내에 커패시터를 형성하도록 상부 및 하부 금속 전극들사이에 커패시터 유전체를 가지는 상기 상부 및 하부 전극들을 형성시키는 단계를 더 포함한다. 제 1 도전 막은 제 2 개구를 마스킹하는 동안에 전기도금된 구리로 형성될 수 있으며, 적어도 상기 제 1 개구를 채우는 장벽 물질 막을 또한 포함할 수 있다. 장벽 금속 막은 양호하게 탄탈 질화물을 포함한다.
또한, 상기 제 1 개구와 상기 제 2 개구를 동시에 형성시키는 상기 단계는 상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성시키는 단계, 상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성시키는 단계를 포함할 수 있다. 게다가, 상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가질 수 있으며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 같은 폭을 가질 수 있다.
유전체 막은 하부 유전체 막 부분, 에칭 저지 막, 상부 유전체 막 부분으로 형성될 수 있다. 그러므로, 제 1 개구의 상부 부분과 제 2 개구의 상부 부분은 상부 유전체 막 부분과 에칭 저지 막내에 동시에 형성될 수 있다. 또한, 제 1 개구의 하부 부분과 제 2 개구의 하부 부분은 상기 하부 유전체 막 부분내에 동시에 형성될 수 있다.
커패시터는 적어도 상기 제 2 개구의 윤곽이 그려지며, 상기 하부 금속 전극을 형성하도록 하부 금속 막을 증착시키는 단계, 상기 하부 금속 막상에 커패시터 유전체 막을 형성시키는 단계, 상부 금속 전극을 형성하도록 커패시터 유전체 막상에 상부 금속 막을 증착시키는 단계에 의해 형성될 수 있다. 또한, 제 2 도전 막은 상기 제 2 개구의 나머지 부분을 채우도록 선택적으로 증착될 수 있다. 이 제 2 도전 막은 양호하게 구리를 포함하며, 상기 커패시터의 상부 및 하부 금속 전극들은 양호하게 탄탈 질화물을 포함한다. 커패시터 유전체는 예를 들어 약 25 보다 큰 유전체 상수를 가지는 높은-k 유전체일 수 있다.
본 발명에 따른 이점들은 제 1 및 제 2 개구들과 상기 제 1 개구내의 상호 접속 구조를 가지는 반도체 기판에 인접한 유전체 막을 포함하며, 금속 라인과 상기 금속 라인에 의한 금속 접속부와 제 2 개구내의 커패시터를 포함하며, 상부 및 하부 금속 전극들사이에 커패시터 유전체 막을 가진 상기 상부 및 하부 금속 전극들을 포함하는 집적 회로 장치에 의해 또한 제공된다. 상기 커패시터는 유전체 막의 인접한 상부 표면 부분들과 실질적으로 동일 평면인 실질적으로 평평한 상부 표면을 가질 수 있다. 또한, 하부 전극과 커패시터 유전체 막의 에지들은 상기 커패시터의 상부 부분에서 끝날 수 있다.
또한, 위에 설명된 상기 방법에 관하여, 유전체 막은 하부 유전체 막 부분, 에칭 저지 막, 상부 유전체 막 부분을 포함할 수 있다. 따라서, 상호 접속 구조의 금속 라인은 양호하게 상기 상부 유전체 막 부분과 상기 유전체 막의 에칭 저지 막내에 존재하며, 상호 접속 구조의 접촉부는 양호하게 유전체 막의 하부 유전체 막 부분내에 존재한다. 또한, 커패시터는 양호하게 상부 유전체 막 부분, 에칭 저지 막, 상기 유전체 막의 하부 유전체 막 부분내에 존재한다.
양호한 실시예들의 상세한 설명
본 발명은 이제 본 발명의 양호한 실시예들이 도시되는 첨부된 도면들을 참조하여 아래에 더 완전하게 기술될 것이다. 그러나, 본 발명은 많은 다른 형태들로 구현되며, 본원에 설명된 실시예들로 제한된다고 해석해서는 안된다. 오히려, 이 명세서가 면밀하고 완전해지도록 하며, 상기 기술에 숙련된 자들에게 본 발명의 범위를 완전하게 전달하고자 이런 실시예들이 제공된다. 같은 번호들은 명세서의 전체에 걸쳐 같은 구성 요소들을 가리킨다. 막들과 영역들의 치수들은 명료성을 위해 도면들에서 과장될 수 있다.
도1에 대해 설명하면, 본 발명에 따른 반도체 기판(30)상에 형성된 상호 접속부(22)와 금속 전극 커패시터(24)를 포함하는 집적 회로 장치(20)가 이제 기술될 것이다. 반도체 기판(30)은 양호하게는 실리콘이거나 실리콘 막 또는 폴리 실리톤 막 또는 상기 기판상에 형성된 구조일 수 있다. 트랜지스터들(도시되지 않음)과 같은 다수의 장치들은 공지된 기술들을 사용하여 기판(30)에 형성된다. 집적 회로 장치(20)는 기판(30)에 인접한 제 1 유전체 막(32)을 포함한다. 상기 제 1 유전체 막은 예를 들어 실리콘 2산화물, 실리콘 질화물 및/또는 임의의 물질인 임의의 적당한 유전체이거나 소망된 유전체 상수를 가지는 물질로 이루어진 합금으로부터 형성된다. 다른 적당한 물질들은 유전체가 본 발명의 상호접속 구조와 커패시터의 형성에 영향을 주지 않는 한, 예를 들어 탄탈 5산화물, 바륨 스트론튬 티탄테 이트(titantate)를 포함한다.
상호 접속부들(34,36)을 가지는 이런 제 1 유전체 막(32)이 도1에 도시된다. 제 1 유전체 막(32)과 상호 접속부들(34,36)은 집적 회로 장치의 하부 레벨의 예를 도시한다. 숙련된 기술자는 다수의 상호 접속부 레벨들 및 비어(via)들은 장치 전체에 걸쳐 그리고 상기 장치내의 다수의 레벨들에서 제공될 것이라는 사실을 이해 할 것이다. 비어는 전기 접촉부가 하부 금속 라인에서 만들어지도록 허용하는 상기 라인의 임의의 부분을 노출하기 위해 상호 레벨 유전체 막에서 형성된 개구이다. 도전 접촉부는 그 다음에 하부 금속 라인과 이후에 형성된 오버레잉 (overlying) 금속 라인을 연결하도록 비어내에 형성된다.
집적 회로 장치(20)는 제 2 유전체 막(38)과 제 3 유전체 막(42)을 더 포함한다. 제 2 및 제 3 유전체 막들(38,42)은 에칭 저지 막(40)에 의해 양호하게 분리된다. 또한, 제 2 및 제 3 유전 막들(38,42)은 소망된 유전체 상수를 가지는 임의의 적당한 유전체로부터 형성되며, 이는 숙련된 기술자에 의해 쉽게 이해될 것이다. 상기 에칭 저지 막(40)은 통상적으로 실리콘 질화물로부터 형성되거나, 종래의 기술들에 의해 증착된다.
상호접속 구조(22)는 금속 라인(27)과 접촉부(26)를 포함한다. 금속 라인(27)은 제 3 유전체 막(42)과 에칭 저지 막(40)내에 형성된다. 접촉부는 제 2 유 전체 막(38)내에 형성된다. 상호접속 구조(22)는 장벽 물질 막(52)과 금속 도전 막(54)을 포함한다. 장벽 물질 막은 예를 들어 탄탈 질화물, 티타늄 질화물 또는 텅스텐 질화물인 임의의 적당한 금속 막으로 형성될 수 있고, 이는 유전체 막들(38,42)내의 금속 도전 막(54)으로부터 금속의 확산을 실질적으로 금지한다. 도전 금속 막(54)은 양호하게는 구리이지만 예를 들어 알루미늄 또는 텅스텐도 포함할 수 있다. 특히 구리 금속 막(54)에 대하여, 구리 시드(seed) 막(도시되지 않음)은 또한 장벽 금속 막(52)상에 통상적으로 형성되며, 이는 상기 기술에 숙련된 자들에 의해 쉽게 이해될 것이다.
커패시터(24)는 하부 전극(44), 유전체(46), 상부 전극(49)을 포함한다. 하부 전극(44)은 예를 들어 탄탈 질화물과 같은 도전 금속의 적어도 하나의 막으로 형성된다. 하부 전극(44)은 탄탈 질화물로 형성되는 것과 같은 2 개의 금속 막들(52,53)을 예시적으로 포함한다. 구리 시드 막(도시되지 않음)은 구리가 상호접속 금속으로 사용될 때, 2개의 탄탈 질화물 막들(52,53)사이에 또한 형성될 수 있으며, 이는 상기 기술에 숙련된 자들에 의해 이해될 것이다.
커패시터 유전체(46)은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 탄탈 산화물인 적당한 유전체 물질로 형성되며, 이는 소망된 유전체 상수를 가진다. 양호하게도, 커패시터 전극(46)은 소망된 커패시터 특징들을 성취하도록 약 25보다 큰 유전체 상수를 가진다.
상부 전극(49)은 예시적으로 도전 금속 막(48)과 도전 금속 막(50)을 포함한다. 도전 금속 막(48)은 예를 들어 탄탈 질화물로 형성될 수 있고, 도전 금속 막(50)은 구리로 형성될 수 있다. 물론, 구리 시드 막(도시되지 않음)은 2개의 막들(48,50)사이에 놓일 수 있다. 도전 금속 막(48)은 유전체(46)내의 금속 도전 막(50)으로부터 예를 들어 구리인 금속의 확산을 금지시키도록 장벽 막으로 또한 작용할 수 있다. 커패시터(24)는 제 3 유전체 막(42)의 상부 표면 부분들과 인접하며, 실질적으로 동일 평면인 실질적으로 평평한 상부 표면을 가진다. 또한, 하부 금속전극(44)과 커패시터 유전체(46)의 에지들은 상기 커패시터(24)의 상부 표면에서 끝난다.
기술된 바와 같이, 본 발명의 집적 회로 장치(20)는 금속 전극들(44,49)을 가지는 고-밀도 커패시터(24)를 제공하며, 이는 이중 대머신 구조들로 집적되거나 호환 가능하다. 이와 같이, 커패시터(24)는 이중 대머신 상호접속 구조(22)와 같은 레벨내에 위치된다.
이제 도 2 내지 도 8에 대해 설명하면, 본 발명에 따른 반도체 기판(30)상에 형성된 상호접속 구조(22)와 금속 전극 커패시터(24)를 포함하는 집적 회로 장치(20)를 제조하는 이중 대머신 공정이 이제 설명될 것이다. 도2에 도시된 바와 같이, 반도체 기판이 제공되며, 제 1 유전체 막(32)은 종래 기술들에 의해 반도체 기판에 인접하여 형성된다. 위에 언급된 바와 같이, 반도체 기판(30)은 양호하게는 실리콘이다.
트랜지스터들(도시되지 않음)과 같은 다수의 장치들은 공지된 기술들을 사용하여 기판(30)내에 형성된다. 반도체 기판(30) 및 다른 연관된 막들은 상기 기술에 숙련된 자들에게 공지된 반도체 웨이퍼를 형성한다. 제 1 유전체 막(32)은 다른 공지된 유전체들 뿐만 아니라 실리콘 2 산화물로 형성될 수 있다. 물론, 제 1 유전체 막(32)은 증착되거나 성장될 수 있다. 또한, 제 1 유전체 막(32)은 상호접속부들(34,36)을 포함한다. 상호접속부들(34,36)은 제 1 유전체 막(32)내에 에칭된 트렌치들내에 알루미늄 및/또는 구리인 도전 물질을 증착시킴에 의해 형성된다. 제 1 유전체 막(32) 및 상호 접속부들(34,36)은 집적 회로 장치의 하층 레벨의 예를 도시한다.
제 2 유전체 막(38)은 제 1 유전체 막(32)과 상호접속부들(34,36)에 인접하여 형성된다. 에칭 저지 막(40)은 도시된 바와 같은 제 2 산화물 막(38)위에 형성된다. 다음으로, 제 3 유전체 막(42)은 에칭 저지 막(40)에 인접하여 형성된다. 또한, 제 2 및 제 3 유전체 막들(38,42)은 소망된 유전체 상수를 가지는 임의의 적당한 유전체로부터 형성되고, 증착되거나 성장되며, 이는 숙련된 기술자에 의해 쉽게 이해될 것이다. 에칭 저지 막(40)은 실리콘 질화물로부터 통상적으로 형성되거나 종래의 기술들에 의해 증착된다. 이런 비-도전 실리콘 질화물 에칭 저지 막(40)은 약 섭씨 600도와 섭씨 900도 사이의 온도에서 CVD를 사용하여, 예를 들어 제 2 유전체 막(38)인 연관된 유전체 막상에 통상적으로 증착된다.
도3에 도시된 바와 같이, 개구들(56,57)의 제 1 세트는 제 3 유전체 막(42)과 또한 에칭 저지 막(40)을 통하여 선택적으로 형성된다. 비록 본 명세서가 에칭 저지 막(40)의 에칭에 뒤따르는 제 3 유전체 막(42)의 에칭으로 개시되지만, 제 3 유전체 막과 에칭 저지 막을 에칭하는 다른 에칭 단계들이 사용될 수 있고, 이는 상기 기술에 숙련된자들에 의해 쉽게 이해될 것이다. 예를 들어 트렌치들(56,57)인 개구들은 금속화 컨덕터 또는 커패시터를 형성하는데 뒤에 사용될 것이며, 이는 아래에 설명될 것이다.
도4에 도시된 대머신 공정에서 알려진 바와 같이, 적어도 제 2 세트의 선택된 개구들(60,61)은 제 1 세트의 개구들(56,57)의 각각에 의해 규정된 경계들내의 제 2 유전체 막(38)내에서 에칭된다. 점선들(58)로 도시된 포토 레지스트는 제 2 세트의 개구들(60,61)을 형성하도록 인가된다. 포토 레지스트는 그 다음에 상기 기술에 숙련된 자들에게 공지된 기술들로 제거된다. 도시된 바와 같이, 개구(62)는 다른 막들사이에 비어를 형성하기 위함이며, 이는 상기 기술에 숙련된 자들에게 공지된다. 그러나, 한 예로서 제 3 유전체 막(42)내에 상부 개구(56)와 실질적으로 같은 폭을 가지는 개구(60)가 도시되었지만, 이 개구(60)는 개구들(61,57)의 경우와 마찬가지로 상부 개구(56)보다 더 좁게 될 수 있다.
도5에 도시된 바와 같이, 포토 레지시트(62)는 개구들(56,60)위에 형성된다. 장벽 금속 막(52)은 포토 레지스트(62)가 형성되기 전에 개구들(56,57,60,61)의 윤곽이 그려지도록 양호하게 형성된다. 예를 들어 알루미늄 및/또는 구리인 도전 금속 막(54)은 상기 도전 금속 막(54)이 개구들(57,61)내에 또는 개구(57)에 인접한 적어도 제 3 유전체 막(42)의 부분들위에 증착되도록 상기 제 3 유전체 막 위에 선택적으로 증착된다. 도전 금속 막(54)은 상기 기술에 숙련된 자들에게 공지된 전착, 전기 도금 또는 화학 증기 증착 기술들로 증착될 수 있다. 물론 만일 구리가 도전 금속 막(54)으로 사용된다면, 구리 시드 막(도시되지 않음)은 장벽 금속 막(52)상에 형성될 수 있다. 포토 레지스트(62)는 그 다음에 제거되며, 개구들 (56,60)은 상기 기술에 숙련된자들에게 공지된 기술들로 깨끗하게 된다.
도6에 대해 설명하면, 예를 들어 탄탈 질화물, 티타늄 질화물 또는 텅스텐 질화물과 같은 장벽 금속 막(53)은 그 다음에 하부 전극(44)을 완성하기 위해 증착된다. 다음으로, 커패시터 유전체(46)은 증착 또는 에피텍셜 성장에 의해 형성된다. 커패시터 유전체(46)는 예를 들어 실리콘 산화물, 실리콘 질화물 또는 탄탈 산화물인 적당한 유전체 물질로 형성되며, 이는 소망된 유전체 상수를 갖는다. 오히려, 커패시터 유전체(46)은 소망된 커패시터 특성들을 성취하도록 약 25보다 큰 유전체 상수를 갖는다. 또한, 탄탈 질화물, 티타늄 질화물 또는 텅스텐 질화물과 같은 장벽 금속 막(48)은 상부 전극(49)의 부분을 형성하도록 그 다음에 증착된다. 도시된 바와 같이, 유전체(46)뿐만 아니라 상기 전극들(44,49)을 형성하는 물질들은 집적 회로 장치(20)의 상부 표면위의 전체에 걸쳐 증착된다.
도7에 대해 설명하면, 예를 들어 알루미늄 및/또는 구리인 도전 금속 막(50)은 상부 전극(49)의 부분을 형성하도록 증착되어, 상기 도전 금속 막(50)이 개구들(56,60)의 나머지 부분내에 증착된다. 이 증착 단계는 도시된 바와 같은 상호 접속 구조(22)위에 형성된 포토 레지스트(64)를 포함하는 선택적인 증착단계를 포함할 수 있다. 그러나, 도전 금속 막(50)은 집적 회로 장치(20)의 전체 상부 표면위의 전체에 걸쳐 증착될 수 있다. 도전 금속 막(50)은 상기 기술에 숙련된 자들에게 공지된 전착, 전기 도금 또는 화학 증기 증착 기술들로 증착될 수 있다. 물론 만일 구리가 도전 금속 막(50)으로 사용되면, 구리 시드 막(도시되지 않음)은 상부 전극(48)상에 형성될 수 있다.
집적 회로 장치의 상부 표면은 그 다음에 예를 들어 CMP를 사용하여 평탄화되며, 이는 도8에 도시된다. 그러므로 커패시터(24)는 제 3 유전체 막(42)의 상부 표면부분들과 인접하며, 실질적으로 동일 평면인 실질적으로 평평한 상부 표면을 갖는다. 또한, 하부 금속 전극(44)과 커패시터 유전체(46)의 에지들은 커패시 터(24)의 상부 표면에서 끝난다. 따라서, 이중 대머신 공정은 금속전극들 (44,49)을 가지며 고-밀도 커패시터(24)를 가진 본 발명의 집적 회로 장치(20)를 제조하기 위해 제공되며, 이는 상호 접속 구조(22)와 같은 이중 대머신 구조들로 집적되거나 호환 가능하다. 본 발명의 공정은 금속 전극들을 가지는 커패시터를 형성하도록 금속 막들의 에칭단계와 산화물들의 CMP 단계가 필요치 않다.
또한, 도 9에 대해 설명하면, 본 발명의 집적회로 장치(20)의 또 다른 실시예가 기술된다. 하부 전극(44)이 커패시터(24)를 둘러싸므로, 접촉부(66)는 도전 막(54)과 같은 연관된 금속 라인에 커패시터(24)를 접속하도록 사이드 트렌치(68)내에 형성될 수 있다. 이 실시예에 있어서, 상호접촉부(34)(도1)는 하부 전극(44)을 접촉할 필요가 없다. 이는 또한 막을 제거하거나, 집적 회로(20)의 치수들을 감소시킬 수 있다. 또한, 트렌치(68)는 개구들(56,57)을 형성하는 유전체 에칭동안에 형성될 수 있다. 이는 집적 회로 장치(20)를 제조하는데 필요한 단계들의 수를 또한 감소시킨다.
다양한 막들의 두께는 변경될 수 있으며, 이는 상기 기술에 숙련된자들에 의해 이해될 것이다. 예를 들어, 제 1 유전체 막(32)은 TEOS 소스 가스로부터 화학 증기 증착(CVD)에 의해 기판위에 증착될 수 있으며, 약 400 내지 600 나노미터 또는 그 보다 큰 두께를 가질 수 있다. 제 2 및 제 3 유전체 막들(38,39)은 유사한 두께 범위내에서 또한 형성될 수 있다. 적당한 실리콘 질화물 에칭 저지 막(40)은 예를 들어 약 200 내지 1500 옹스트롬(angstrom)사이의 두께를 가질 수 있다. 물론, 이것이 가장 알맞은 두께의 범위이지만, 이는 반도체 장치들의 최종 사용과 소망된 두께에 의하여 변경될 수 있다.
본 발명의 많은 변경들과 다른 실시예들이 상기 기술에 숙련된 자의 견해에 이르게 될 것이며, 전술한 설명들과 연관된 도면들에 제공된 가르침들에 대한 이점을 가질 것이다. 따라서, 본 발명은 기술된 특정 실시예들로 제한되지 않으며, 첨부된 청구항들의 범위내에 포함되도록 의도된 변경들 및 실시예들도 이해된다.
본 발명은 이중 대머신 공정을 가지며 금속 전극들을 가지는 고-밀도 커패시터를 포함하는 집적 회로 장치를 제조하는 방법을 제공한다.
본 발명은 금속 전극들을 갖는 고-밀도 커패시터를 포함하며, 이중 대머신 상호 접속 구조들과 호환가능한 집적 회로 장치를 제공한다.

Claims (38)

  1. 상호접속 구조 및 커패시터를 포함하는 집적 회로 장치를 제조하는 방법에 있어서, 상기 상호 접속 구조는 금속 라인과 접촉부을 포함하며, 상기 커패시터는 상부 및 하부 금속 전극들을 포함하는데, 상기 방법은;
    반도체 기판에 인접한 유전체 막을 형성시키는 단계;
    상기 유전체 막내에 상기 상호접속 구조용 제 1 개구와 상기 커패시터용 제 2 개구를 동시에 형성시키는 단계;
    상기 상호접속 구조를 형성하도록 상기 제 1 개구를 채우기 위해 제 1 도전 막을 선택적으로 증착시키는 단계;
    상기 제 2 개구 내에 상기 커패시터를 형성하도록 상부 금속 전극과 하부 금속 전극사이에 커패시터 유전체를 가진 상기 상부 및 하부 금속 전극들을 형성시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 개구와 상기 제 2 개구를 동시에 형성시키는 상기 단계는,
    상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성시키는 단계;
    상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  3. 제 2 항에 있어서, 상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가지며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 같은 폭을 가지는, 집적회로 장치를 제조하는 방법.
  4. 제 1 항에 있어서, 상기 유전체 막을 형성시키는 상기 단계는,
    상기 반도체 장치에 인접한 하부 유전체 막 부분을 형성시키는 단계;
    상기 하부 유전체 막 부분상에 에칭 저지 막을 형성시키는 단계;
    상기 에칭 저지 막상에 상부 유전체 막 부분을 형성시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  5. 제 4 항에 있어서, 상기 제 1 개구와 상기 제 2 개구를 동시에 형성시키는 상기 단계는,
    상기 상부 유전체 막 부분과 상기 에칭 저지 막내에 상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성시키는 단계;
    상기 하부 유전체 막 부분내에 상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성시키는 단계를 포함하며,
    상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가지며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 같은 폭을 가지는, 집적회로 장치를 제조하는 방법.
  6. 제 1 항에 있어서, 상기 제 1 개구내의 상기 도전 막을 선택적으로 증착시키는 상기 단계는 상기 제 2 개구를 마스킹하는 동안에 구리를 전기-증착하는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  7. 제 1 항에 있어서, 상기 제 1 개구내의 상기 도전 막을 선택적으로 증착시키는 상기 단계는,
    적어도 상기 제 1 개구의 윤곽이 그려지도록 장벽 금속 막을 증착시키는 단계;
    윤곽이 그려진 제 1 개구를 채우도록 구리를 전기-증착시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  8. 제 7 항에 있어서, 상기 장벽 물질 막은 탄탈 질화물을 포함하는, 집적회로 장치를 제조하는 방법.
  9. 제 1 항에 있어서, 상기 제 2 개구내에 상기 커패시터를 형성시키는 상기 단계는,
    적어도 상기 제 2 개구의 윤곽이 그려지며, 상기 하부 금속 전극을 형성시키도록 상기 하부 금속 막을 증착시키는 단계;
    상기 하부 금속 막상에 상기 커패시터 유전체 막을 형성시키는 단계;
    상기 상부 금속 전극을 형성하도록 상기 커패시터 유전체 막상에 상기 상부 금속 막을 증착시키는 단계;
    상기 제 2 개구의 나머지 부분을 채우도록 제 2 도전 막을 증착시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  10. 제 9 항에 있어서, 상기 제 2 도전 막은 구리를 포함하는, 집적회로 장치를 제조하는 방법.
  11. 제 1 항에 있어서, 상기 커패시터의 상기 상부 및 하부 금속 전극들은 탄탈 질화물을 포함하는, 집적회로 장치를 제조하는 방법.
  12. 제 1 항에 있어서, 상기 커패시터 유전체는 약 25 보다 큰 유전체 상수를 가지는, 집적회로 장치를 제조하는 방법.
  13. 제 1 항에 있어서, 상기 유전체 막내에 커패시터 접촉부를 형성시키며, 상기 상호 접속 구조의 상기 금속 라인과 상기 커패시터의 상기 하부 금속 전극을 전기적으로 접속시키는 단계를 더 포함하는, 집적회로 장치를 제조하는 방법.
  14. 상호접속 구조 및 커패시터를 포함하는 집적 회로 장치를 제조하는 방법에 있어서, 상기 상호 접속 구조는 금속 라인과 금속 접촉부을 포함하며, 상기 커패시터는 상부 및 하부 금속 전극들을 포함하는데, 상기 방법은;
    반도체 기판에 인접한 유전체 막을 형성시키는 단계;
    상기 유전체 막내에 상기 상호접속 구조에 대한 제 1 개구와 상기 커패시터에 대한 제 2 개구를 동시에 형성시키는 단계;
    상기 제 2 개구위에 마스크를 형성시키는 단계;
    상기 제 1 개구를 채우도록 제 1 금속 도전 막을 선택적으로 증착시키는 단계;
    상기 제 2 개구로부터 상기 마스크를 제거하는 단계;
    적어도 상기 제 2 개구의 윤곽이 그려지며 상기 커패시터의 상기 하부 금속 전극을 형성하도록 하부 금속 막을 증착시키는 단계;
    상기 커패시터의 상기 커패시터 유전체를 형성하도록 상기 하부 금속 막상에 커패시터 유전체 막을 형성시키는 단계;
    상기 커패시터의 상기 상부 금속 전극의 부분을 형성하도록 상기 커패시터 유전체 막상에 상부 금속 막을 증착시키는 단계;
    상기 제 2 개구의 나머지 부분을 채우며 상기 커패시터의 상기 상부 금속 전극의 부분을 형성하도록 제 2 도전 막을 증착시키는 단계;
    상기 집적 회로 장치의 상부 표면을 평탄화시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  15. 제 14 항에 있어서, 상기 제 1 개구와 상기 제 2 개구를 동시에 형성시키는 상기 단계는,
    상기 제 1 개구의 상부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성시키는 단계;
    상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성시키는 단계를 포함하며,
    상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가지며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 같은 폭을 가지는, 집적회로 장치를 제조하는 방법.
  16. 제 14 항에 있어서, 상기 유전체 막을 형성시키는 상기 단계는,
    상기 반도체 기판에 인접한 하부 유전체 막 부분을 형성시키는 단계;
    상기 하부 유전체 막 부분상에 에칭 저지 막을 형성시키는 단계;
    상기 에칭 저지 막상에 상부 유전체 막 부분을 형성시키는 단계를 포함하는,집적회로 장치를 제조하는 방법.
  17. 제 16 항에 있어서, 상기 제 1 개구와 상기 제 2 개구를 동시에 형성시키는 상기 단계는,
    상기 상부 유전체 막 부분과 상기 에칭 저지 막내에 상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성시키는 단계;
    상기 하부 유전체 막 부분내에 상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성시키는 단계를 포함하며,
    제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가지며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 같은 폭을 가지는, 집적회로 장치를 제조하는 방법.
  18. 제 14 항에 있어서, 상기 제 1 개구내에 상기 도전 막을 선택적으로 증착시키는 상기 단계는 구리를 전기-증착시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  19. 제 14 항에 있어서, 상기 제 1 개구내에 상기 도전 막을 선택적으로 증착시키는 상기 단계는,
    적어도 상기 제 1 개구의 윤곽이 그려지도록 장벽 금속 막을 증착시키는 단계;
    상기 윤곽이 그려진 제 1 개구를 채우도록 구리를 전기-증착시키는 단계를 포함하는, 집적회로 장치를 제조하는 방법.
  20. 제 19 항에 있어서, 상기 장벽 금속 막은 탄탈 질화물을 포함하는, 집적회로장치를 제조하는 방법.
  21. 제 14 항에 있어서, 상기 하부 및 상부 금속 전극들은 탄탈 질화물을 포함하는, 집적회로 장치를 제조하는 방법.
  22. 제 14 항에 있어서, 상기 커패시터 유전체 막은 약 25 보다 큰 유전체 상수를 가지는, 집적회로 장치를 제조하는 방법.
  23. 제 14 항에 있어서, 상기 제 2 도전 막은 구리를 포함하는, 집적회로 장치를 제조하는 방법.
  24. 제 14 항에 있어서, 상기 유전체 막내에 커패시터 접촉부를 형성시키며, 상기 상호 접속 구조의 상기 금속 라인과 상기 커패시터의 상기 하부 금속 전극을 전기적으로 접속시키는 단계를 더 포함하는, 집적회로 장치를 제조하는 방법.
  25. 집적회로 장치에 있어서,
    반도체 기판;
    제 1 및 제 2 개구들을 가지며 상기 반도체 기판에 인접한 유전체 막;
    금속 라인과 상기 금속 라인에 의한 금속 접촉부를 포함하는 상기 제 1 개구내의 상호 접속 구조;
    상부 및 하부 금속 전극들사이에 커패시터 유전체 막을 가지는 상기 상부 및 하부 금속 전극들을 포함하는 상기 제 2 개구내의 커패시터를 포함하는, 집적회로 장치.
  26. 제 25 항에 있어서, 커패시터는 상기 유전체 막의 인접한 상부 표면 부분들과 실질적으로 동일 평면인 실질적으로 평평한 상부표면을 가지는, 집적회로 장치.
  27. 제 26 항에 있어서, 상기 하부 전극과 상기 커패시터 유전체 막의 에지들은 상기 커패시터의 상기 상부 표면에서 끝나는, 집적회로 장치.
  28. 제 25 항에 있어서, 상기 금속 라인은 상기 금속 접촉부보다 큰 폭을 가지며, 상기 제 2 개구는 실질적으로 균일한 폭을 가지는, 집적회로 장치.
  29. 제 25 항에 있어서, 상기 유전체 막은,
    상기 반도체 기판에 인접한 하부 유전체 막 부분;
    상기 하부 유전체 막 부분상의 에칭 저지 막;
    상기 에칭 저지 막상의 상부 유전체 막 부분을 포함하는, 집적회로 장치.
  30. 제 29 항에 있어서, 상기 금속 라인은 상기 상부 유전체 막 부분과 상기 에칭 저지 막내에 존재하며, 상기 접촉부는 상기 하부 유전체 막 부분내에 존재하며, 상기 커패시터는 상기 상부 유전체 막 부분, 상기 에칭 저지 막, 상기 하부 유전체 막 부분의 각각에 존재하는, 집적회로 장치.
  31. 제 30 항에 있어서, 상기 금속 라인은 상기 접촉부보다 큰 폭을 가지며, 상기 커패시터를 가지는 상기 유전체 막의 상기 제 2 부분은 실질적으로 균일한 폭을 가지는, 집적 회로 장치.
  32. 제 25 항에 있어서, 상기 상호 접속 구조는 구리를 포함하는, 집적 회로 장치.
  33. 제 25 항에 있어서, 상기 상호 접속 구조는 구리 막과 상기 구리막에 인접한 장벽 금속 막을 포함하는, 집적 회로 장치.
  34. 제 33 항에 있어서, 상기 장벽 금속 막은 탄탈 질화물을 포함하는, 집적 회로 장치.
  35. 제 25 항에 있어서, 상기 커패시터의 상기 상부 및 하부 금속 전극들의 각각은 탄탈 질화물을 포함하는, 집적 회로 장치.
  36. 제 26 항에 있어서, 상기 커패시터의 상기 상부 금속 전극은 탄탈 질화물과 구리를 포함하며, 상기 하부 금속 전극은 탄탈 질화물을 포함하는, 집적 회로 장치.
  37. 제 25 항에 있어서, 상기 커패시터 유전체는 약 25 보다 큰 유전체 상수를 가지는, 집적 회로 장치.
  38. 제 25 항에 있어서, 상기 유전체 막내에 커패시터 접촉부를 형성시키며, 상기 상호 접속 구조의 상기 금속 라인과 상기 커패시터의 상기 하부 금속 전극을 전기적으로 접속시키는 단계를 더 포함하는, 집적회로 장치.
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