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CN115188712A - 半导体结构的制备方法 - Google Patents

半导体结构的制备方法 Download PDF

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CN115188712A
CN115188712A CN202211106988.0A CN202211106988A CN115188712A CN 115188712 A CN115188712 A CN 115188712A CN 202211106988 A CN202211106988 A CN 202211106988A CN 115188712 A CN115188712 A CN 115188712A
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CN
China
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layer
window
dielectric layer
mask layer
substrate
Prior art date
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Application number
CN202211106988.0A
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刘翔
尹佳山
周祖源
薛兴涛
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SJ Semiconductor Jiangyin Corp
Original Assignee
Shenghejing Micro Semiconductor Jiangyin Co Ltd
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Abstract

本发明提供一种半导体结构的制备方法，通过分步形成电镀金属层，可在具有不同面积的第一导电件及第二导电件上形成具有良好平坦度的第一电镀金属层及第二电镀金属层，从而可促进后续工艺的进行，降低工艺控制难度，大大提高最终制备的半导体结构的性能和成品率。

Description

半导体结构的制备方法
技术领域
本发明属于半导体制造领域，涉及一种半导体结构的制备方法。
背景技术
在半导体先进封装中，电镀工艺至关重要，电镀均匀性对于形成良好的电路非常重要，它直接影响芯片的许多电性能，如特性阻抗，且对电镀均匀性的控制无疑也会对其他封装工艺步骤的控制造成影响，如对介电层的平坦度的控制、对金属凸块的平坦度的控制等，可以说电镀均匀性直接影响着半导体产品的成品率。
随着半导体技术的发展，半导体集成电路的功能越来越强、性能和集成度也越来越高，封装结构的设计也越来越复杂，采用电镀法制备金属层时，通常需要在具有不同尺寸的孔或槽中进行，然而在采用现有的电镀方法制备半导体结构时，由于待电镀的孔或槽的尺寸不一，会导致电镀形成的金属层的平坦度较差，且会给后续的平坦化封装工艺带来难度。
因此，有必要提高半导体结构的电镀均匀性水平，以满足日益增长的市场需求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构的制备方法，用于解决现有技术中难以形成具有良好平坦度的电镀金属层的问题。
为实现上述目的，本发明提供一种半导体结构的制备方法，包括以下步骤：
提供基板，所述基板的表面具有间隔设置的第一导电件及第二导电件；
于所述基板上形成图形化的介质层，所述介质层包括显露所述第一导电件的第一介质层窗口及显露所述第二导电件的第二介质层窗口，且显露的所述第二导电件与显露的所述第一导电件具有面积差；
形成金属种子层，所述金属种子层覆盖所述介质层以及显露的所述第一导电件及所述第二导电件；
于所述金属种子层上形成图形化的第一掩膜层，所述第一掩膜层填充所述第二介质层窗口，且所述第一掩膜层具有第一掩膜层窗口，所述第一掩膜层窗口显露所述第一介质层窗口；
进行第一电镀，于所述第一介质层窗口及所述第一掩膜层窗口中形成第一电镀金属层；
去除所述第一掩膜层；
形成图形化的第二掩膜层，所述第二掩膜层覆盖所述第一电镀金属层及所述金属种子层，且所述第二掩膜层具有第二掩膜层窗口，所述第二掩膜层窗口显露所述第二介质层窗口；
进行第二电镀，于所述第二介质层窗口及所述第二掩膜层窗口中形成第二电镀金属层，且所述第二电镀金属层的表面与所述第一电镀金属层的表面位于同一平面；
去除所述第二掩膜层；
去除显露的所述金属种子层。
可选地，形成的所述第一介质层窗口及所述第一掩膜层窗口的中心线相重合；形成的所述第二介质层窗口及所述第二掩膜层窗口的中心线相重合。
可选地，所述基板包括玻璃基板、硅基底、氧化物基板及聚合物基板中的一种。
可选地，所述第一导电件包括Al导电件、Cu导电件、Ni导电件、Au导电件中的一种；所述第二导电件包括Al导电件、Cu导电件、Ni导电件、Au导电件中的一种。
可选地，所述介质层包括光敏性PI介质层。
可选地，形成的所述第一电镀金属层与形成的所述第二电镀金属层具有相同材质。
可选地，形成所述金属种子层的方法包括溅射法，形成的所述金属种子层包括Ti/Cu金属种子层。
可选地，显露的所述第二导电件的面积与显露的所述第一导电件的面积比为2~500。
可选地，显露的所述第一导电件的面积与显露的所述第二导电件的面积比为2~500。
可选地，所述基板包括晶圆级基板。
如上所述，本发明的半导体结构的制备方法，通过分步形成电镀金属层，可在具有不同面积的第一导电件及第二导电件上形成具有良好平坦度的第一电镀金属层及第二电镀金属层，从而可促进后续工艺的进行，降低工艺控制难度，大大提高最终制备的半导体结构的性能和成品率。
附图说明
图1显示为本发明实施例中半导体结构的制备方法的工艺流程示意图。
图2显示为本发明实施例中提供的基板的结构示意图。
图3显示为本发明实施例中于基板上形成图形化的介质层后的结构示意图。
图4显示为本发明实施例中形成金属种子层后的结构示意图。
图5显示为本发明实施例中形成图形化的第一掩膜层后的结构示意图。
图6显示为本发明实施例中形成第一电镀金属层后的结构示意图。
图7显示为本发明实施例中去除第一掩膜层后的结构示意图。
图8显示为本发明实施例中形成图形化的第二掩膜层后的结构示意图。
图9显示为本发明实施例中形成第二电镀金属层后的结构示意图。
图10显示为本发明实施例中去除第二掩膜层后的结构示意图。
图11显示为本发明实施例中去除显露的金属种子层后的结构示意图。
元件标号说明
100-基板；101-导电件；111-第一导电件；121-第二导电件；200-介质层；201-第一介质层窗口；202-第二介质层窗口；300-金属种子层；401-第一掩膜层；411-第一掩膜层窗口；402-第二掩膜层；412-第二掩膜层窗口；501-第一电镀金属层；502-第二电镀金属层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此处可能使用诸如“介于……之间”，该表达表示包括两端点值，以及可能使用诸如“多个”，该表达表示两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种半导体结构的制备方法，包括以下步骤：
S1：提供基板，所述基板的表面具有间隔设置的第一导电件及第二导电件；
S2：于所述基板上形成图形化的介质层，所述介质层包括显露所述第一导电件的第一介质层窗口及显露所述第二导电件的第二介质层窗口，且显露的所述第二导电件与显露的所述第一导电件具有面积差；
S3：形成金属种子层，所述金属种子层覆盖所述介质层以及显露的所述第一导电件及所述第二导电件；
S4：于所述金属种子层上形成图形化的第一掩膜层，所述第一掩膜层填充所述第二介质层窗口，且所述第一掩膜层具有第一掩膜层窗口，所述第一掩膜层窗口显露所述第一介质层窗口；
S5：进行第一电镀，于所述第一介质层窗口及所述第一掩膜层窗口中形成第一电镀金属层；
S6：去除所述第一掩膜层；
S7：形成图形化的第二掩膜层，所述第二掩膜层覆盖所述第一电镀金属层及所述金属种子层，且所述第二掩膜层具有第二掩膜层窗口，所述第二掩膜层窗口显露所述第二介质层窗口；
S8：进行第二电镀，于所述第二介质层窗口及所述第二掩膜层窗口中形成第二电镀金属层，且所述第二电镀金属层的表面与所述第一电镀金属层的表面位于同一平面；
S9：去除所述第二掩膜层；
S10：去除显露的所述金属种子层。
本实施例的所述半导体结构的制备方法，通过分步形成所述电镀金属层，可在具有不同面积的所述第一导电件及所述第二导电件上形成具有良好平坦度的所述第一电镀金属层及所述第二电镀金属层，从而可促进后续工艺的进行，降低工艺控制难度，大大提高最终制备的所述半导体结构的性能和成品率。
具体的，参阅图2~图11示意了形成所述半导体结构各步骤所呈现的结构示意图。
如图2，首先执行步骤S1，提供基板100，所述基板100的表面具有间隔设置的第一导电件111及第二导电件121。
可选地，所述基板100包括玻璃基板、硅基底、氧化物基板及聚合物基板中的一种。
具体的，所述基板100包括钝化层及金属互联层，以通过所述金属互联层进行电性连接，所述钝化层的材质可包括如玻璃、硅、氧化物及聚合物等，所述金属互联层的材质可包括如铜金属、铝金属等，所述基板100的表面具有导电件101，所述导电件101包括所述第一导电件111及所述第二导电件121，其中，关于所述基板100的具体种类及结构可根据需要进行选择，如所述基板100可为印制电路基板（Printed circuit board，PCB）或采用硅通孔（Through Silicon Via，TSV）技术制备的硅基板等，此处不作过分限制。
可选地，所述基板100包括晶圆级基板。
具体的，关于所述基板100的具体尺寸可根据需要进行选择，其中，优选所述基板100为晶圆级基板，即所述基板100的尺寸可包括6英寸、8英寸或12英寸等，以便进行后续的晶圆级制备，如晶圆级扇出型封装等，以提高制备工艺效率，但所述基板100的尺寸并非局限于此，可根据需要进行选择。
可选地，所述第一导电件111包括Al导电件、Cu导电件、Ni导电件、Au导电件中的一种；所述第二导电件121包括Al导电件、Cu导电件、Ni导电件、Au导电件中的一种。关于所述第一导电件111及所述第二导电件121的材质及尺寸等，可根据需要进行选择，此处不作过分限制。
接着，参阅图3，执行步骤S2，于所述基板100上形成图形化的介质层200，所述介质层200包括显露所述第一导电件111的第一介质层窗口201及显露所述第二导电件121的第二介质层窗口202，且显露的所述第二导电件121的面积大于显露的所述第一导电件111。
可选地，显露的所述第二导电件121的面积与显露的所述第一导电件111的面积比为2~500。
具体的，本实施例中，参阅图3~图11示意了显露的所述第二导电件121的面积大于显露的所述第一导电件111的面积以及先形成与具有较小显露面积的所述第一导电件111相对应的第一电镀金属层501的情形，但并非局限于此，在另一实施例中，也可使得显露的所述第二导电件121的面积小于显露的所述第一导电件111的面积，此处不作过分限制。
其中，显露的所述第二导电件121的面积与显露的所述第一导电件111的面积比可为2、10、50、100、200、500等，在另一实施例中，当显露的所述第二导电件121的面积小于显露的所述第一导电件111的面积时，显露的所述第一导电件111的面积与显露的所述第二导电件121的面积比可为2~500，如2、10、50、100、200、500等，所述第一导电件111及所述第二导电件121的宽度可分别为2μm~1000μm，如2μm、4μm、10μm、50μm、100μm、200μm、500μm、1000μm等，关于所述第一介质层窗口201所显露的所述第一导电件111的形貌及面积以及所述第二介质层窗口202所显露的所述第二导电件121的形貌及面积可根据需要设置，此处不作过分限制。
可选地，所述介质层200包括光敏性聚酰亚胺（PI）介质层，但并非局限于此，所述介质层200还可采用其他具有绝缘性的介质层。
本实施例中，所述介质层200优选为光敏性PI介质层，从而通过涂布、曝光、显影及固化的步骤，即可在所述基板100上形成图形化的所述介质层200，且所述光敏性PI介质层可直接作为后续的绝缘介质层应用，从而可简化工艺步骤。
接着，参阅图4，执行步骤S3，形成金属种子层300，所述金属种子层300覆盖所述介质层200以及显露的所述第一导电件111及所述第二导电件121。
可选地，形成所述金属种子层300的方法包括溅射法，形成的所述金属种子层300包括Ti/Cu金属种子层。
具体的，通过溅射法形成的所述金属种子层300可覆盖所述介质层200的上表面，以及覆盖所述第一介质层窗口201及所述第二介质层窗口202的底部及侧壁，以便于后续在所述金属种子层300上形成电镀金属层。其中，所述金属种子层300优选为Ti/Cu金属种子层，以通过所述Ti/Cu金属种子层使得后续形成的电镀金属层与所述介质层200良好结合。关于所述金属种子层300的制备方法及材质的选择，此处不作过分限定。
接着，参阅图5，执行步骤S4，于所述金属种子层300上形成图形化的第一掩膜层401，所述第一掩膜层401填充所述第二介质层窗口202，且所述第一掩膜层401具有第一掩膜层窗口411，所述第一掩膜层窗口411显露所述第一介质层窗口201。
具体的，所述第一掩膜层401作为后续形成第一电镀金属层501的掩膜，其材质可采用光刻胶（PR），但并不局限于此，所述第一掩膜层401的材质只要是可满足图案制作，并且后续便于去除即可。本实施例中采用较为常用的光刻胶作为所述第一掩膜层401，图形化所述第一掩膜层401的方法可采用常规的图形化方法，此处不作限制。
其中，优选形成的所述第一介质层窗口201及所述第一掩膜层窗口411的中心线相重合，以便于后续形成具有对称结构的所述第一电镀金属层501，以便于提高结合稳定性及电性能。
接着，参阅图6，执行步骤S5，进行第一电镀，基于所述金属种子层300，于所述第一介质层窗口201及所述第一掩膜层窗口411中形成第一电镀金属层501。
可选地，所述第一电镀金属层501包括铜金属层、铝金属层、银金属层、铬金属层、钛金属层、钽金属层、钼金属层及钕金属层中的一种或组合，本实施例中，采用较为常用的铜金属层，但并不局限于此，所述第一电镀金属层501也可根据需要选用其他金属材质，此处不作过分限定。
接着，参阅图7，执行步骤S6，去除所述第一掩膜层401。
具体的，去除所述第一掩膜层401后，可显露所述第二介质层窗口202及所述金属种子层300，以便于进行后续工艺。
接着，参阅图8，执行步骤S7，形成图形化的第二掩膜层402，所述第二掩膜层402覆盖所述第一电镀金属层501及所述金属种子层300，且所述第二掩膜层402具有第二掩膜层窗口412，所述第二掩膜层窗口412显露所述第二介质层窗口202。
具体的，所述第二掩膜层402作为后续形成所述第二电镀金属层502的掩膜，其材质可采用光刻胶（PR），但并不局限于此，所述第二掩膜层402的材质只要是可满足图案制作，并且后续便于去除即可。本实施例中采用较为常用的光刻胶作为所述第二掩膜层402，图形化所述第二掩膜层402的方法可采用常规的图形化方法，此处不作限制。
其中，优选形成的所述第二介质层窗口202及所述第二掩膜层窗口412的中心线相重合，以便于后续形成具有对称形貌的所述第二电镀金属层502，以便于提高结合稳定性及电性能。
接着，参阅图9，执行步骤S8，进行第二电镀，于所述第二介质层窗口202及所述第二掩膜层窗口412中形成第二电镀金属层502，且所述第二电镀金属层502的表面与所述第一电镀金属层501的表面位于同一平面。
可选地，所述第二电镀金属层502包括铜金属层、铝金属层、银金属层、铬金属层、钛金属层、钽金属层、钼金属层及钕金属层中的一种或组合，本实施例中，采用较为常用的铜金属层，但并不局限于此，所述第二电镀金属层502也可根据需要选用其他金属材质，此处不作过分限定。其中，优选形成的所述第一电镀金属层501与形成的所述第二电镀金属层502具有相同材质，以降低工艺控制的复杂度。
接着，参阅图10，执行步骤S9，去除所述第二掩膜层402。
具体的，去除所述第二掩膜层402后，可显露所述第一电镀金属层501、所述第二电镀金属层502及所述金属种子层300。
接着，参阅图11，执行步骤S10，去除显露的所述金属种子层300。
具体的，通过分步形成所述第一电镀金属层501及所述第二电镀金属层502，可在具有不同显露面积的所述第一导电件111及所述第二导电件121上形成具有良好平坦度的所述第一电镀金属层501及所述第二电镀金属层502，从而可促进后续工艺的进行，降低工艺控制难度，大大提高最终制备的所述半导体结构的性能和成品率。
综上所述，本发明的半导体结构的制备方法，通过分步形成电镀金属层，可在具有不同面积的第一导电件及第二导电件上形成具有良好平坦度的第一电镀金属层及第二电镀金属层，从而可促进后续工艺的进行，降低工艺控制难度，大大提高最终制备的半导体结构的性能和成品率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供基板，所述基板的表面具有间隔设置的第一导电件及第二导电件；
于所述基板上形成图形化的介质层，所述介质层包括显露所述第一导电件的第一介质层窗口及显露所述第二导电件的第二介质层窗口，且显露的所述第二导电件与显露的所述第一导电件具有面积差；
形成金属种子层，所述金属种子层覆盖所述介质层以及显露的所述第一导电件及所述第二导电件；
于所述金属种子层上形成图形化的第一掩膜层，所述第一掩膜层填充所述第二介质层窗口，且所述第一掩膜层具有第一掩膜层窗口，所述第一掩膜层窗口显露所述第一介质层窗口；
进行第一电镀，于所述第一介质层窗口及所述第一掩膜层窗口中形成第一电镀金属层；
去除所述第一掩膜层；
形成图形化的第二掩膜层，所述第二掩膜层覆盖所述第一电镀金属层及所述金属种子层，且所述第二掩膜层具有第二掩膜层窗口，所述第二掩膜层窗口显露所述第二介质层窗口；
进行第二电镀，于所述第二介质层窗口及所述第二掩膜层窗口中形成第二电镀金属层，且所述第二电镀金属层的表面与所述第一电镀金属层的表面位于同一平面；
去除所述第二掩膜层；
去除显露的所述金属种子层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：形成的所述第一介质层窗口及所述第一掩膜层窗口的中心线相重合；形成的所述第二介质层窗口及所述第二掩膜层窗口的中心线相重合。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述基板包括玻璃基板、硅基底、氧化物基板及聚合物基板中的一种。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述第一导电件包括Al导电件、Cu导电件、Ni导电件、Au导电件中的一种；所述第二导电件包括Al导电件、Cu导电件、Ni导电件、Au导电件中的一种。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述介质层包括光敏性PI介质层。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于：形成的所述第一电镀金属层与形成的所述第二电镀金属层具有相同材质。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于：形成所述金属种子层的方法包括溅射法，形成的所述金属种子层包括Ti/Cu金属种子层。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于：显露的所述第二导电件的面积与显露的所述第一导电件的面积比为2~500。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于：显露的所述第一导电件的面积与显露的所述第二导电件的面积比为2~500。
10.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述基板包括晶圆级基板。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
CN202549828U (zh) * 2012-03-30 2012-11-21 欣兴电子股份有限公司 半导体封装基板
TW201327697A (zh) * 2011-12-22 2013-07-01 矽品精密工業股份有限公司 導電凸塊結構及其製法
CN113314425A (zh) * 2021-04-30 2021-08-27 珠海越亚半导体股份有限公司 具有导通柱和内埋线路的基板及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
TW201327697A (zh) * 2011-12-22 2013-07-01 矽品精密工業股份有限公司 導電凸塊結構及其製法
CN202549828U (zh) * 2012-03-30 2012-11-21 欣兴电子股份有限公司 半导体封装基板
CN113314425A (zh) * 2021-04-30 2021-08-27 珠海越亚半导体股份有限公司 具有导通柱和内埋线路的基板及其制作方法

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