[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100721690B1 - 이중 다마신 상호 연결 구조와 금속 전극 캐패시터를 가지는 집적 회로 장치 및 연관된 제조 방법 - Google Patents

이중 다마신 상호 연결 구조와 금속 전극 캐패시터를 가지는 집적 회로 장치 및 연관된 제조 방법 Download PDF

Info

Publication number
KR100721690B1
KR100721690B1 KR1020000001147A KR20000001147A KR100721690B1 KR 100721690 B1 KR100721690 B1 KR 100721690B1 KR 1020000001147 A KR1020000001147 A KR 1020000001147A KR 20000001147 A KR20000001147 A KR 20000001147A KR 100721690 B1 KR100721690 B1 KR 100721690B1
Authority
KR
South Korea
Prior art keywords
opening
capacitor
layer
metal
dielectric layer
Prior art date
Application number
KR1020000001147A
Other languages
English (en)
Other versions
KR20000053453A (ko
Inventor
성준-영
옌알렌
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR20000053453A publication Critical patent/KR20000053453A/ko
Application granted granted Critical
Publication of KR100721690B1 publication Critical patent/KR100721690B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 상호 연결 구조 및 캐패시터를 포함하는 집적 회로 장치 및 그 제조 방법에 관한 것이다. 상호 연결 구조는 금속 라인과 접촉부를 포함하며, 캐패시터는 상부 및 하부 금속 전극들을 포함한다. 상기 방법은 반도체 기판에 인접하는 유전체 층을 형성하는 단계, 및 상기 제 1 유전체 층내에 상기 상호 연결 구조용 제 1 개구와 상기 캐패시터용 제 2 개구를 동시에 형성하는 단계를 포함한다. 상기 방법은 상기 상호 연결 구조를 형성하도록 상기 제 1 개구를 채우는 제 1 도전 층을 선택적으로 침착하는 단계, 상기 제 2 개구내의 상기 캐패시터를 형성하도록 상부 및 하부 금속 전극들 사이에 캐패시터 유전체를 가지는 상기 상부 및 하부 금속 전극들을 형성하는 단계를 더 포함한다. 집적 회로 장치는 금속 전극들을 가지는 고-밀도 캐패시터를 제공하며, 이는 이중 다마신 구조들로 집적되며 이중 다마신 구조들과 호환가능하다. 이와 같이, 캐패시터는 이중 다마신 상호 연결 구조와 동일한 레벨내에 위치된다.
캐패시터, 집적 회로 장치, 금속 라인, 접촉부, 상부 금속 전극, 하부 금속 전극

Description

이중 다마신 상호 연결 구조와 금속 전극 캐패시터를 가지는 집적 회로 장치 및 연관된 제조 방법{Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making}
도 1은 본 발명에 따른 상호 연결 구조 및 금속 전극 캐패시터를 포함하는 집적 회로 장치의 횡-단면도.
도 2 내지 도 8은 본 발명에 따른 상호 연결 구조 및 금속 전극 캐패시터를 형성하는 이중 다마신(damascene) 공정을 예시하는 집적 회로 장치의 횡단면도.
도 9는 본 발명에 따른 집적 회로 장치의 또 다른 실시예에 있어서 상부 부분을 통해 보여진 측 횡-단면도.
* 도면의 주요부분에 대한 부호의 설명 *
22 : 상호 연결부 24 : 금속 전극 캐패시터
30 : 반도체 기판 32 : 제 1 유전체 층
관련된 출원
본원은 1999년 1월 12일에 출원되었으며 현재 계류중인 가출원 제 60/115,703호에 기초하고 있다.
발명의 분야
본 발명은 집적 회로들에 관한 것으로, 특히, 캐패시터들을 갖는 집적 회로 장치들에 관한 것이다.
발명의 배경
캐패시터들은 전하를 저장하기 위한 집적 회로들(IC)과 같은 반도체 장치들에 사용된다. 동적 랜덤 액세스 메모리(DRAM)와 같은 IC들에서, 캐패시터들은 메모리 셀들 내에서 기억을 위해 사용된다. 통상적으로, IC들에 형성된 캐패시터들은 예를 들어, 다결정 실리콘(폴리실리콘)으로 이루어진 하부 전극, 예를 들어 탄탈 5산화물 및/또는 바륨 스트론튬 티탄테이트(titantate)로 이루어진 유전체 층, 예를 들어 티타늄 질화물, 티타늄, 텅스텐, 백금 또는 폴리실리콘으로 이루어진 상부 전극을 포함한다.
삭제
최근, 반도체 메모리 디바이스의 개발은 높은 패킹 밀도를 요구하고 있어, DRAM 기억 셀의 캐패시터가 차지하는 영역이 축소되고, 이에 따라 전극 표면적이 작아져서 캐패시터의 정전용량이 감소된다. 그러나, 메모리 셀을 판독하는데 높은 신호대 잡음비를 얻기 위해서는 비교적 큰 정전용량이 요구된다. 따라서, 셀의 크기를 축소하면서, 높은 정전용량을 얻는 것이 바람직하다. 이는 예를 들면, 금속 전극 캐패시터로 달성될 수 있으며, 이는 또한 높은-k 유전체를 포함할 수 있다.
통상적으로, 반도체 장치의 2개의 컨덕터들 사이의 상호 연결부는 예를 들어, 제 1 금속 라인과 제 2 금속 라인 사이의 전기 연결을 위해 텅스텐 플러그와 같은 플러그 구조로 제공된다. 이러한 구조들은 3 개의 개별 공정 단계들을 요구하는데, 그 중 한 단계는 2개의 컨덕터들 각각의 형성에 대한 것이고, 다른 한 단계는 텅스텐 플러그 구조의 형성에 대한 것이다. 또한, 도전성 비어(via)들 및 상호 연결부들과 같은 금속화(metalization) 패턴들에 대해 구리 및 구리 합금들의 사용이 반도체 장치 제조업자들의 큰 관심을 모으고 있다. 알루미늄에 비해서 구리는 바람직한 일렉트로마이그레이션(electromigration) 저항과 약 1.7 ohm cm의 비교적 낮은 전기 저항 둘 다를 갖는다. 그러나, 불행히도 구리는 에칭이 어렵다. 결국, 상기 공정 단계들을 간단히 하고 금속 에칭 단계를 제거하여 구리 상호 연결부들을 형성하기 위해 이중 다마신 공정들이 개발되었다. 이중 다마신 공정들은 알루미늄 상호 연결부들에도 또한 사용된다.
이중 다마신 구조는 통상적인 상호 연결 구조내의 플러그 구조의 기능을 대체하는, 언더라잉(underlying) 컨덕터와 접촉하는 비어 또는 바닥 부분을 가진다. 이중 다마신 구조는 또한 제 2 컨덕터의 형성에 사용되는 인레이드 트랜치(inlaid trench) 또는 최상 부분(top portion)을 갖는다. 이중 다마신 구조의 바닥 부분 및 최상 부분은 서로 접촉하고 있기 때문에, 이들은 예를 들어 구리와 같은 동일한 도전성 물질로 동시에 채워질 수 있다. 이렇게 하면, 개별 공정 단계들에서 플러그 구조와 오버라잉(overlying) 도전 층을 형성할 필요가 없게 된다.
이중 다마신 공정에서, 캐패시터들은 제 1 도전 층을 침착하고, 그 사이에 유전체를 형성하고, 제 2 도전 층을 형성하고, 그 다음에 상기 층 구조를 패턴화 및 에칭함으로써, 개별적인 레벨에서 통상적으로 형성된다. 상기 도전 층들은 예를 들면, 폴리실리콘 또는 티타늄 질화물로 통상적으로 형성된다. 그 다음에, 산화물이 상기 캐패시터들상에 형성되어 캐패시터들상에 표면 토포그래피(surface topography)들을 형성한다. 이것은 이후의 층들이 형성되기 전에 산화물 층을 평탄화하기 위해 화학 기계적 폴리싱(CMP)을 필요로 한다.
따라서, 캐패시터들을 제조하는 종래의 공정은 CMP 단계 뿐만 아니라 도전 층들의 에칭으로 인한 부가적인 시간을 필요로 한다. 또한, 금속 전극들을 갖는 캐패시터, 즉, 금속-절연체-금속(MIM) 캐패시터를 형성하면, 필수적인 금속 에칭 단계는 이중 다마신 공정과 완전히 호환될 수 없다. 즉, 상술한 바와 같이, 이중 다마신 공정은 금속 에칭을 피하기 위해 특별히 사용되며, 따라서, 이중 다마신 공정 내에서 금속 에칭 단계를 사용하는 것은 바람직하지 못하다.
이상으로부터 알 수 있듯이, 이중 다마신 공정과 호환될 수 있는 고-밀도 금속 전극 캐패시터의 집적이 필요하다.
발명의 개요
따라서 전술한 배경의 관점에서 보면, 본 발명의 목적은 금속 전극들을 가지는 고-밀도 캐패시터를 포함하는 집적 회로 장치를 이중 다마신 공정으로 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 금속 전극들을 갖는 고-밀도 캐패시터를 포함하며, 이중 다마신 상호 연결 구조들과 호환가능한 집적 회로 장치를 제공하는 것이다.
본 발명에 따른 이들 및 다른 목적들, 특징들 및 이점들은 상호 연결 구조 및 캐패시터를 포함하는 집적 회로 장치를 제조하는 방법에 의해서 제공되며, 상기 상호 연결 구조는 금속 라인과 접촉부를 포함하며, 상기 캐패시터는 상부 및 하부 금속 전극들을 포함한다. 상기 방법은 반도체 기판에 인접하는 유전체 층을 형성하는 단계, 및 제 1 유전체 층내에 상기 상호 연결 구조용 제 1 개구와 상기 캐패시터용 제 2 개구를 동시에 형성하는 단계를 포함한다. 상기 방법은 상기 상호 연결 구조를 형성하도록 제 1 개구를 채우는 제 1 도전 층을 선택적으로 침착하는 단계, 및 상기 제 2 개구내에 캐패시터를 형성하도록 상부 및 하부 금속 전극들사이에 캐패시터 유전체를 가지는 상기 상부 및 하부 전극들을 형성하는 단계를 더 포함한다. 제 1 도전 층은 제 2 개구를 마스킹하면서, 전기 도금된 구리로 형성될 수 있으며, 적어도 상기 제 1 개구의 내부를 바르는 장벽 물질 층을 또한 포함할 수 있다. 장벽 금속 층은 탄탈 질화물을 포함하는 것이 바람직하다.
삭제
또한, 상기 제 1 개구와 상기 제 2 개구를 동시에 형성하는 상기 단계는 상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성하는 단계; 및 상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성하는 단계를 포함할 수 있다. 게다가, 상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가질 수 있으며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 동일한 폭을 가질 수 있다.
유전체 층은 하부 유전체 층 부분, 에칭 저지 층, 상부 유전체 층 부분으로 형성될 수 있다. 그러므로, 제 1 개구의 상부 부분과 제 2 개구의 상부 부분은 상부 유전체 층 부분, 및 에칭 저지 층내에 동시에 형성될 수 있다. 또한, 제 1 개구의 하부 부분과 제 2 개구의 하부 부분은 상기 하부 유전체 층 부분내에 동시에 형성될 수 있다.
캐패시터는 적어도 상기 제 2 개구의 내부를 바르고, 상기 하부 금속 전극을 형성하도록 하부 금속 층을 침착하는 단계, 상기 하부 금속 층상에 캐패시터 유전체 층을 형성하는 단계, 상부 금속 전극을 형성하도록 캐패시터 유전체 층상에 상부 금속 층을 침착하는 단계에 의해 형성될 수 있다. 또한, 제 2 도전 층은 상기 제 2 개구의 나머지 부분을 채우도록 선택적으로 침착될 수 있다. 이 제 2 도전 층은 바람직하게 구리를 포함하며, 상기 캐패시터의 상부 및 하부 금속 전극들은 바람직하게 탄탈 질화물을 포함한다. 캐패시터 유전체는 예를 들어 약 25 보다 큰 유전 상수를 가지는 높은-k 유전체일 수 있다.
본 발명에 따른 이점들은 제 1 및 제 2 개구들을 갖는, 반도체 기판에 인접하는 유전체 층, 금속 라인 및 상기 금속 라인에 의한 금속 접촉부를 포함하는 상기 제 1 개구내의 상호 연결 구조, 및 상부 및 하부 금속 전극들사이에 캐패시터 유전체 층을 가진 상기 상부 및 하부 금속 전극들을 포함하는 상기 제 2 개구내의 캐패시터를 포함하는 집적 회로에 의해 또한 제공된다. 상기 캐패시터는 유전체 층의 인접하는 상부 표면 부분들과 실질적으로 동일 평면인 실질적으로 평평한 상부 표면을 가질 수 있다. 또한, 하부 전극과 캐패시터 유전체 층의 에지들은 상기 캐패시터의 상부 표면에서 끝날 수 있다.
또한, 위에 설명된 상기 방법에 관하여, 유전체 층은 하부 유전체 층 부분, 에칭 저지 층, 및 상부 유전체 층 부분을 포함할 수 있다. 따라서, 상호 연결 구조의 금속 라인은 바람직하게 상기 상부 유전체 층 부분 및 상기 유전체 층의 에칭 저지 층내에 존재하며, 상호 연결 구조의 접촉부는 바람직하게 유전체 층의 하부 유전체 층 부분내에 존재한다. 또한, 캐패시터는 바람직하게 상부 유전체 층 부분, 에칭 저지 층, 및 상기 유전체 층의 하부 유전체 층 부분내에 존재한다.
바람직한 실시예들의 상세한 설명
본 발명은 이제 본 발명의 바람직한 실시예들이 도시된 첨부 도면들을 참조하여 아래에 더 완전하게 기술될 것이다. 그러나, 본 발명은 많은 다른 형태들로 구현되며, 본원에 설명된 실시예들로 제한된다고 해석해서는 안된다. 오히려, 이 명세서가 면밀하고 완전해지도록 하며, 상기 기술에 숙련된 자들에게 본 발명의 범위를 완전하게 전달하고자 이런 실시예들이 제공된다. 동일한 번호들은 명세서의 전체에 걸쳐 동일한 구성 요소들을 가리킨다. 층들과 영역들의 치수들은 명료성을 위해 도면들에서 과장될 수 있다.
도 1에 대해 설명하면, 본 발명에 따른 반도체 기판(30)상에 형성된 상호 연결 구조(22)와 금속 전극 캐패시터(24)를 포함하는 집적 회로 장치(20)가 이제 기술될 것이다. 반도체 기판(30)은 바람직하게는 실리콘이거나 또는, 상기 기판상에 형성된 실리콘 또는 폴리 실리콘, 층 또는 구조일 수 있다. 트랜지스터들(도시되지 않음)과 같은 다수의 장치들은 공지된 기술들을 사용하여 기판(30)에 형성된다. 집적 회로 장치(20)는 기판(30)에 인접하는 제 1 유전체 층(32)을 포함한다. 상기 제 1 유전체 층은 예를 들어, 실리콘 2산화물, 실리콘 질화물, 및/또는 소망된 유전 상수를 갖는 임의의 물질 또는 물질의 합금과 같은 어떤 적당한 유전체로부터 형성된다. 다른 적당한 물질들은 유전체가 본 발명의 상호 연결 구조와 캐패시터의 형성에 영향을 주지 않는 한, 예를 들어 탄탈 5산화물, 바륨 스트론튬 티탄테이트를 포함한다.
상호 연결부들(34 및 36)을 가지는 이런 제 1 유전체 층(32)이 도 1에 도시된다. 제 1 유전체 층(32) 및 상호 연결부들(34 및 36)은 집적 회로 장치의 언더라잉 레벨의 예를 도시한다. 숙련된 기술자는 다수의 상호 연결부 레벨들 및 비어(via)들은 장치 전체에 걸쳐 그리고 상기 장치내의 다수의 레벨들에서 제공될 것이라는 사실을 이해할 것이다. 비어는 전기 접촉부가 언더라잉 금속 라인에서 만들어지도록 허용하도록 상기 라인의 일정 부분을 노출하기 위해 상호 레벨 유전체 층에서 형성된 개구이다. 도전 접촉부는 그 다음에, 언더라잉 금속 라인과 이후에 형성된 오버라잉 금속 라인을 연결하도록 비어내에 형성된다.
집적 회로 장치(20)는 제 2 유전체 층(38) 및 제 3 유전체 층(42)을 더 포함한다. 제 2 및 제 3 유전체 층들(38 및 42)은 에칭 저지 층(40)에 의해 바람직하게 분리된다. 또한, 제 2 및 제 3 유전체 층들(38 및 42)은 소망된 유전 상수를 가지는 어떤 적당한 유전체로부터 형성되며, 이는 숙련된 기술자에 의해 쉽게 이해될 것이다. 상기 에칭 저지 층(40)은 통상적으로 실리콘 질화물로부터 형성되거나, 종래의 기술들에 의해 침착된다.
상호 연결 구조(22)는 금속 라인(27) 및 접촉부(26)를 포함한다. 금속 라인(27)은 제 3 유전체 층(42) 및 에칭 저지 층(40)내에 형성된다. 접촉부는 제 2 유전체 층(38)내에 형성된다. 상호 연결 구조(22)는 장벽 금속 층(52) 및 금속 도전 층(54)을 포함한다. 장벽 금속 층은 예를 들어, 탄탈 질화물, 티타늄 질화물 또는 텅스텐 질화물인 임의의 적당한 금속 층으로 형성될 수 있고, 이는 금속 도전 층(54)으로부터 유전체 층들(38 및 42)로의 금속의 확산을 실질적으로 금지할 것이다. 도전 금속 층(54)은 바람직하게는 구리이지만 예를 들어, 알루미늄 또는 텅스텐도 포함할 수 있다. 특히 구리 금속 층(54)에 대하여, 구리 시드 층(도시되지 않음)은 또한 장벽 금속 층(52)상에 통상적으로 형성되며, 이는 상기 기술에 숙련된 자들에 의해 쉽게 이해될 것이다.
캐패시터(24)는 하부 전극(44), 유전체(46), 및 상부 전극(49)을 포함한다. 하부 전극(44)은 예를 들어, 탄탈 질화물과 같은 도전 금속의 적어도 하나의 층으로 형성된다. 하부 전극(44)은 탄탈 질화물로 형성되는 것과 같은 2개의 금속 층들(52 및 53)을 예시적으로 포함한다. 구리 시드 층(도시되지 않음)은 구리가 상호 연결 금속으로 사용될 때, 2개의 탄탈 질화물 층들(52 및 53)사이에 또한 형성될 수 있으며, 이는 상기 기술에 숙련된 자들에 의해 이해될 것이다.
캐패시터 유전체(46)는 예를 들어 실리콘 산화물, 실리콘 질화물 또는 탄탈 산화물과 같은 적당한 유전체 물질로 형성되며, 이는 소망된 유전 상수를 가진다. 바람직하게도, 캐패시터 유전체(46)는 소망된 캐패시터 특성들을 성취하도록 약 25보다 큰 유전 상수를 가진다.
상부 전극(49)은 예시적으로 도전 금속 층(48) 및 도전 금속 층(50)을 포함한다. 도전 금속 층(48)은 예를 들어 탄탈 질화물로 형성될 수 있고, 도전 금속 층(50)은 구리로 형성될 수 있다. 물론, 구리 시드 층(도시되지 않음)은 2개의 층들(48 및 50)사이에 놓일 수 있다. 도전 금속 층(48)은 금속 도전 층(50)으로부터 유전체(46)로의, 예를 들어 구리인 금속의 확산을 금지시키도록 장벽 층으로써 또한 작용할 수 있다. 캐패시터(24)는 제 3 유전체 층(42)의 상부 표면 부분들과 인접하며, 실질적으로 동일 평면인 실질적으로 평평한 상부 표면을 가진다. 또한, 하부 금속 전극(44)과 캐패시터 유전체(46)의 에지들은 상기 캐패시터(24)의 상부 표면에서 끝난다.
기술된 바와 같이, 본 발명의 집적 회로 장치(20)는 금속 전극들(44 및 49)을 가지는 고-밀도 캐패시터(24)를 제공하며, 이는 이중 다마신 구조들로 집적되거나 호환 가능하다. 이와 같이, 캐패시터(24)는 이중 다마신 상호 연결 구조(22)와 동일한 레벨내에 위치된다.
이제 도 2 내지 도 8에 대해 설명하면, 본 발명에 따라 반도체 기판(30)상에 형성된 상호 연결 구조(22) 및 금속 전극 캐패시터(24)를 포함하는 집적 회로 장치(20)를 제조하는 이중 다마신 공정이 이제 설명될 것이다. 도 2에 도시된 바와 같이, 반도체 기판(30)이 제공되며, 제 1 유전체 층(32)은 종래 기술들에 의해 반도체 기판에 인접하게 형성된다. 상술된 바와 같이, 반도체 기판(30)은 실리콘인 것이 바람직하다.
트랜지스터들(도시되지 않음)과 같은 다수의 장치들은 공지된 기술들을 사용하여 기판(30)내에 형성된다. 반도체 기판(30) 및 다른 연관된 층들은 상기 기술에 숙련된 자들에게 공지된 반도체 웨이퍼를 형성한다. 제 1 유전체 층(32)은 다른 공지된 유전체들 뿐만 아니라 실리콘 2산화물로 형성될 수 있다. 물론, 제 1 유전체 층(32)은 침착되거나 성장될 수 있다. 또한, 제 1 유전체 층(32)은 상호 연결부들(34 및 36)을 포함한다. 상호 연결부들(34 및 36)은 제 1 유전체 층(32)내에 에칭된 트랜치들내에, 예컨대 알루미늄 및/또는 구리와 같은 도전 금속을 침착시킴으로써 형성된다. 제 1 유전체 층(32) 및 상호 연결부들(34,36)은 집적 회로 장치의 언더라잉 레벨의 예를 도시한다.
제 2 유전체 층(38)은 제 1 유전체 층(32) 및 상호 연결부들(34 및 36)에 인접하게 형성된다. 에칭 저지 층(40)은 도시된 바와 같은 제 2 산화물 층(38)위에 형성된다. 다음으로, 제 3 유전체 층(42)은 에칭 저지 층(40)에 인접하게 형성된다. 또한, 제 2 및 제 3 유전체 층들(38 및 42)은 소망된 유전 상수를 가지는 임의의 적당한 유전체로부터 형성되고, 침착되거나 또는 성장되며, 이는 숙련된 기술자에 의해 쉽게 이해될 것이다. 에칭 저지 층(40)은 실리콘 질화물로부터 통상적으로 형성되고, 종래의 기술들에 의해 침착된다. 이런 비-도전 실리콘 질화물 에칭 저지 층(40)은 약 섭씨 600도와 섭씨 900도 사이의 온도에서 CVD를 사용하여, 예를 들어 제 2 유전체 층(38)와 같은 연관된 유전체 층상에 통상적으로 침착된다.
도 3에 도시된 바와 같이, 개구들(56 및 57)의 제 1 세트는 제 3 유전체 층(42)과 또한 에칭 저지 층(40)을 통하여 선택적으로 형성된다. 비록 본 명세서가 에칭 저지 층(40)의 에칭에 뒤따르는 제 3 유전체 층(42)의 에칭으로 개시되지만, 제 3 유전체 층과 에칭 저지 층을 에칭하는 다른 에칭 단계들이 사용될 수 있고, 이는 상기 기술에 숙련된자들에 의해 쉽게 이해될 것이다. 예를 들어 트랜치들(56 및 57)과 같은 개구들은 금속화 컨덕터 또는 캐패시터를 형성하는데 뒤에 사용될 것이며, 이는 아래에 설명될 것이다.
도 4에 도시된 다마신 공정에서 알려진 바와 같이, 적어도 제 2 세트의 선택된 개구들(60 및 61)은 제 1 세트의 개구들(56 및 57)의 각각에 의해 규정된 경계들내의 제 2 유전체 층(38)내에서 에칭된다. 점선들(58)로 도시된 포토 레지스트는 제 2 세트의 개구들(60 및 61)을 형성하도록 인가된다. 포토 레지스트는 그 다음에 상기 기술에 숙련된 자들에게 공지된 기술들로 제거된다. 도시된 바와 같이, 개구(62)는 상이한 층들사이에 비어를 형성하기 위함이며, 이는 상기 기술에 숙련된 자들에게 공지되어 있다. 그러나, 예로서 제 3 유전체 층(42)내의 상측 개구(56)와 실질적으로 동일한 폭을 가지는 개구(60)가 도시되었지만, 이 개구(60)는 개구들(61 및 57)의 경우와 마찬가지로 상측 개구(56)보다 더 좁게 될 수 있다.
도 5에 도시된 바와 같이, 포토 레지시트(62)는 개구들(56 및 60)위에 형성된다. 장벽 금속 층(52)은 포토 레지스트(62)가 형성되기 전에 개구들(56, 57, 60, 및 61)의 내부를 바르기 위해 바람직하게 형성된다. 예를 들어 알루미늄 및/또는 구리인 도전 금속 층(54)은 상기 도전 금속 층(54)이 개구들(57 및 61)내에 또는 개구(57)에 인접하는 적어도 제 3 유전체 층(42)의 부분들위에 침착되도록 상기 제 3 유전체 층(42) 위에 선택적으로 침착된다. 도전 금속 층(54)은 상기 기술에 숙련된 자들에게 공지된 전착(electrodeposition), 전기 도금 또는 화학 증기 침착 기술들로 침착될 수 있다. 물론 구리가 도전 금속 층(54)으로 사용된다면, 구리 시드 층(도시되지 않음)은 장벽 금속 층(52)상에 형성될 수 있다. 포토 레지스트(62)는 그 다음에 제거되며, 개구들 (56 및 60)은 상기 기술에 숙련된자들에게 공지된 기술들로 깨끗하게 된다.
도 6에 대해 설명하면, 예를 들어 탄탈 질화물, 티타늄 질화물 또는 텅스텐 질화물과 같은 장벽 금속 층(53)은 그 다음에 하부 전극(44)을 완성하기 위해 침착된다. 다음으로, 캐패시터 유전체(46)는 침착 또는 에피텍셜 성장에 의해 형성된다. 캐패시터 유전체(46)는 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 탄탈 산화물과 같은 적당한 유전체 물질로 형성되며, 이는 소망된 유전 상수를 갖는다. 캐패시터 유전체(46)는 소망된 캐패시터 특성들을 성취하도록 약 25보다 큰 유전 상수를 갖는 것이 바람직하다. 그 다음에, 탄탈 질화물, 티타늄 질화물 또는 텅스텐 질화물과 같은 장벽 금속 층(48)은 상부 전극(49)의 부분을 형성하도록 침착된다. 도시된 바와 같이, 유전체(46)뿐만 아니라 상기 전극들(44 및 49)을 형성하는 물질들은 집적 회로 장치(20)의 상부 표면위의 전체에 걸쳐 침착된다.
도 7에 대해 설명하면, 예를 들어 알루미늄 및/또는 구리인 도전 금속 층(50)은 상부 전극(49)의 부분을 형성하도록 침착되어, 상기 도전 금속 층(50)이 개구들(56 및 60)의 나머지 부분내에 침착된다. 이 침착 단계는 도시된 바와 같은 상호 연결 구조(22)위에 형성된 포토 레지스트(64)를 포함하는 선택적인 침착 단계를 포함할 수 있다. 그러나, 도전 금속 층(50)은 또한 집적 회로 장치(20)의 전체 상부 표면위의 전체에 걸쳐 침착될 수 있다. 도전 금속 층(50)은 상기 기술에 숙련된 자들에게 공지된 전착, 전기 도금 또는 화학 증기 침착 기술들로 침착될 수 있다. 물론 구리가 도전 금속 층(50)으로 사용되면, 구리 시드 층(도시되지 않음)은 상부 전극(48)상에 형성될 수 있다.
집적 회로 장치의 상부 표면은 그 다음에 예를 들어, CMP를 사용하여 평탄화되며, 이는 도 8에 도시된다. 그러므로, 캐패시터(24)는 제 3 유전체 층(42)의 인접하는 상부 표면 부분들과 실질적으로 동일 평면인 실질적으로 평평한 상부 표면을 갖는다. 또한, 하부 금속 전극(44)과 캐패시터 유전체(46)의 에지들은 캐패시터(24)의 상부 표면에서 끝난다. 따라서, 이중 다마신 공정은 금속 전극들 (44 및 49)을 가지며 고-밀도 캐패시터(24)를 가진 본 발명의 집적 회로 장치(20)를 제조하기 위해 제공되며, 이는 상호 연결 구조(22)와 같은 이중 다마신 구조들로 집적되거나 호환 가능하다. 본 발명의 공정은 금속 전극들을 가지는 캐패시터를 형성하기 위해 금속 층들의 에칭 단계 또는 산화물들의 CMP 단계가 필요치 않다.
또한, 도 9에 대해 설명하면, 본 발명의 집적 회로 장치(20)의 또 다른 실시예가 기술된다. 하부 전극(44)이 캐패시터(24)를 둘러싸므로, 접촉부(66)는 도전 층(54)과 같은 연관된 금속 라인에 캐패시터(24)를 연결하도록 사이드 트랜치(68)내에 형성될 수 있다. 이 실시예에 있어서, 상호접촉부(34)(도 1)는 하부 전극(44)을 접촉할 필요가 없다. 이 실시예는 또한 층을 제거하거나, 집적 회로(20)의 치수들을 감소시킬 수 있다. 또한, 트랜치(68)는 개구들(56 및 57)을 형성하는 유전체 에칭 동안에 형성될 수 있다. 이는 집적 회로 장치(20)를 제조하는데 필요한 단계들의 수를 또한 감소시킬 수 있다.
다양한 층들의 두께는 변경될 수 있으며, 이는 상기 기술에 숙련된자들에 의해 이해될 것이다. 예를 들어, 제 1 유전체 층(32)은 TEOS 소스 가스로부터 화학 증기 침착(CVD)에 의해 기판위에 침착될 수 있으며, 약 400 내지 600 나노미터 또는 그 이상의 두께를 가질 수 있다. 제 2 및 제 3 유전체 층들(38 및 42)은 유사한 두께 범위내에서 또한 형성될 수 있다. 적절한 실리콘 질화물 에칭 저지 층(40)은 예를 들어, 약 200 내지 1500 옹스트롬(angstrom) 사이의 두께를 가질 수 있다. 물론, 이것이 가장 알맞은 두께의 범위이지만, 이는 반도체 장치들의 최종 사용과 소망된 두께에 의하여 변경될 수 있다.
본 발명의 많은 변경들과 다른 실시예들이 상기 기술에 숙련된 자의 견해에 이르게 될 것이며, 전술한 설명들 및 연관된 도면들에 제공된 가르침들에 대한 이점을 가질 것이다. 따라서, 본 발명은 기술된 특정 실시예들로 제한되지 않으며, 첨부된 청구항들의 범위내에 포함되도록 의도된 변경들 및 실시예들이 이해된다.
본 발명은 금속 전극들을 가지는 고-밀도 캐패시터를 포함하는 집적 회로 장치를 이중 다마신 공정으로 제조하는 방법을 제공한다.
본 발명은 금속 전극들을 갖는 고-밀도 캐패시터를 포함하며, 이중 다마신 상호 연결 구조들과 호환가능한 집적 회로 장치를 제공한다.

Claims (38)

  1. 금속 라인 및 금속 접촉부를 포함한 상호 연결 구조, 및 상부 및 하부 금속 전극들을 포함한 캐패시터를 포함하는 집적 회로 장치를 제조하는 방법에 있어서:
    반도체 기판에 인접하는 유전체 층을 형성하는 단계;
    상기 유전체 층에 상기 상호 연결 구조용 제 1 개구와 상기 캐패시터용 제 2 개구를 동시에 형성하는 단계;
    상기 제 2 개구상에 마스크를 형성하는 단계;
    상기 제 1 개구를 채우기 위해 제 1 금속 도전층을 선택적으로 침착하는 단계;
    상기 제 2 개구로부터 상기 마스크를 제거하는 단계;
    적어도 상기 제 2 개구의 내부를 바르고(line), 상기 캐패시터의 상기 하부 금속 전극을 형성하기 위해 하부 금속 층을 침착하는 단계;
    상기 캐패시터의 상기 캐패시터 유전체를 형성하기 위해 상기 하부 금속층상에 캐패시터 유전체층을 형성하는 단계;
    상기 캐패시터의 상기 상부 금속 전극의 일부를 형성하기 위해 상기 캐패시터 유전체층상에 상부 금속층을 침착하는 단계;
    상기 제 2 개구의 나머지 부분을 채우고 상기 캐패시터의 상기 상부 금속 전극의 일부를 형성하기 위해 제 2 도전층을 침착하는 단계; 및
    상기 집적 회로 장치의 상부 표면을 평탄화하는 단계를 포함하는, 집적 회로 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 개구와 상기 제 2 개구를 동시에 형성하는 상기 단계는:
    상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성하는 단계; 및
    상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성하는 단계를 포함하며,
    상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가지며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 동일한 폭을 가지는, 집적 회로 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 유전체 층을 형성하는 상기 단계는:
    상기 반도체 기판에 인접하는 하부 유전체 층 부분을 형성하는 단계;
    상기 하부 유전체 층 부분상에 에칭 저지 층(etch stop layer)을 형성하는 단계; 및
    상기 에칭 저지 층상에 상부 유전체 층 부분을 형성하는 단계를 포함하는, 집적 회로 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 개구와 상기 제 2 개구를 동시에 형성하는 상기 단계는:
    상기 상부 유전체 층 부분 및 상기 에칭 저지 층에 상기 제 1 개구의 상부 부분과 상기 제 2 개구의 상부 부분을 동시에 형성하는 단계; 및
    상기 하부 유전체 층 부분에 상기 제 1 개구의 하부 부분과 상기 제 2 개구의 하부 부분을 동시에 형성하는 단계를 포함하며,
    상기 제 1 개구의 상기 상부 부분은 상기 제 1 개구의 상기 하부 부분보다 큰 폭을 가지며, 상기 제 2 개구의 상기 상부 부분은 상기 제 2 개구의 상기 하부 부분과 실질적으로 동일한 폭을 가지는, 집적 회로 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 개구에 상기 도전 층을 선택적으로 침착하는 상기 단계는 구리를 전착시키는(electro-deposit) 단계를 포함하는, 집적 회로 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 개구에 상기 도전 층을 선택적으로 침착하는 상기 단계는:
    적어도 상기 제 1 개구의 내부를 바르기 위해 장벽 금속 층을 침착하는 단계; 및
    상기 내부가 발라진 제 1 개구를 채우기 위해 구리를 전착시키는 단계를 포함하는, 집적 회로 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 장벽 금속 층은 탄탈 질화물을 포함하는, 집적 회로 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 및 상부 금속 전극들은 탄탈 질화물을 포함하는, 집적 회로 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 캐패시터 유전체 층은 약 25 보다 큰 유전 상수를 가지는, 집적 회로 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 도전층은 구리를 포함하는, 집적 회로 장치 제조 방법.
  11. 제 1 항에 있어서,
    상기 유전체 층에 캐패시터 접촉부를 형성하고, 상기 상호 연결 구조의 상기 금속 라인과 상기 캐패시터의 상기 하부 금속 전극을 전기적으로 연결하는 단계를 더 포함하는, 집적 회로 장치 제조 방법.
  12. 삭제
  13. 삭제
  14. 금속 라인 및 접촉부를 포함한 상호 연결 구조, 및 상부 및 하부 금속 전극들을 포함한 캐패시터를 포함하는 집적 회로 장치를 제조하는 방법에 있어서:
    반도체 기판에 인접하는 유전체 층을 형성하는 단계;
    상기 유전체 층에 상기 상호 연결 구조용 제 1 개구와 상기 캐패시터용 제 2 개구를 동시에 형성하는 단계;
    상기 제 2 개구를 마스킹하면서 상기 상호 연결 구조를 형성하도록 상기 제 1 개구를 채우기 위해 구리를 포함하는 제 1 도전층을 선택적으로 침착하는 단계; 및
    상기 제 2 개구에 상기 캐패시터를 형성하기 위해 상부 및 하부 금속 전극들 사이에 캐패시터 유전체를 갖는 상기 상부 및 하부 금속 전극들을 형성하는 단계를 포함하는, 집적 회로 장치 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 개구에 상기 제 1 도전 층을 선택적으로 침착하는 상기 단계는 적어도 상기 제 1 개구의 내부를 바르기 위해 장벽 금속 층을 침착하는 단계를 포함하며,
    상기 구리는 상기 내부가 발라진 제 1 개구를 채우기 위해 전착된 구리인, 집적 회로 장치 제조 방법.
  16. 제 15 항에 있어서, 상기 장벽 금속 층은 탄탈 질화물을 포함하는, 집적 회로 장치 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 2 개구에 상기 캐패시터를 형성하는 단계는:
    적어도 상기 제 2 개구의 내부를 바르고 상기 하부 금속 전극을 형성하기 위해 하부 금속층을 침착하는 단계;
    상기 하부 금속층 상에 상기 캐패시터 유전체층을 형성하는 단계;
    상기 상부 금속 전극을 형성하기 위해 상기 캐패시터 유전체층상에 상부 금속층을 침착하는 단계; 및
    상기 제 2 개구의 나머지 부분을 채우기 위해 제 2 도전층을 침착하는 단계를 포함하는, 집적 회로 장치 제조 방법.
  18. 제 17 항에 있어서, 상기 제 2 도전 층은 구리를 포함하는, 집적 회로 장치 제조 방법.
  19. 제 14 항에 있어서, 상기 캐패시터의 상기 상부 및 하부 금속 전극들은 탄탈 질화물을 포함하는, 집적 회로 장치 제조 방법.
  20. 제 14 항에 있어서, 상기 캐패시터 유전체는 약 25 보다 큰 유전 상수를 가지는, 집적 회로 장치 제조 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
KR1020000001147A 1999-01-12 2000-01-11 이중 다마신 상호 연결 구조와 금속 전극 캐패시터를 가지는 집적 회로 장치 및 연관된 제조 방법 KR100721690B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11570399P 1999-01-12 1999-01-12
US60/115,703 1999-01-12
US09/383,806 1999-08-26
US9/383,806 1999-08-26
US09/383,806 US6346454B1 (en) 1999-01-12 1999-08-26 Method of making dual damascene interconnect structure and metal electrode capacitor

Publications (2)

Publication Number Publication Date
KR20000053453A KR20000053453A (ko) 2000-08-25
KR100721690B1 true KR100721690B1 (ko) 2007-05-28

Family

ID=26813481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000001147A KR100721690B1 (ko) 1999-01-12 2000-01-11 이중 다마신 상호 연결 구조와 금속 전극 캐패시터를 가지는 집적 회로 장치 및 연관된 제조 방법

Country Status (6)

Country Link
US (1) US6346454B1 (ko)
EP (1) EP1020905B1 (ko)
JP (2) JP4558876B2 (ko)
KR (1) KR100721690B1 (ko)
DE (1) DE60044990D1 (ko)
TW (1) TW455990B (ko)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
KR100313506B1 (ko) * 1999-03-16 2001-11-07 김영환 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6313025B1 (en) * 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
KR100326253B1 (ko) * 1999-12-28 2002-03-08 박종섭 반도체 소자의 캐패시터 형성방법
US6384468B1 (en) * 2000-02-07 2002-05-07 International Business Machines Corporation Capacitor and method for forming same
US6452251B1 (en) * 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor
US6680542B1 (en) * 2000-05-18 2004-01-20 Agere Systems Inc. Damascene structure having a metal-oxide-metal capacitor associated therewith
GB2368721A (en) * 2000-06-16 2002-05-08 Agere Syst Guardian Corp Integrated circuit with damascene structure and capacitor
US6762087B1 (en) * 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
TW451449B (en) * 2000-08-17 2001-08-21 United Microelectronics Corp Manufacturing method of dual damascene structure
FR2813145B1 (fr) 2000-08-18 2002-11-29 St Microelectronics Sa Procede de fabrication d'un condensateur au sein d'un circuit integre, et circuit integre correspondant
US6500724B1 (en) 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
WO2002029892A2 (en) 2000-10-03 2002-04-11 Broadcom Corporation High-density metal capacitor using dual-damascene copper interconnect
KR20020055887A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100387265B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100358050B1 (ko) * 2000-12-29 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
US6803306B2 (en) * 2001-01-04 2004-10-12 Broadcom Corporation High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process
US6780775B2 (en) * 2001-01-24 2004-08-24 Infineon Technologies Ag Design of lithography alignment and overlay measurement marks on CMP finished damascene surface
US6723600B2 (en) * 2001-04-18 2004-04-20 International Business Machines Corporation Method for making a metal-insulator-metal capacitor using plate-through mask techniques
US6677635B2 (en) * 2001-06-01 2004-01-13 Infineon Technologies Ag Stacked MIMCap between Cu dual damascene levels
KR100531419B1 (ko) * 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
JP4309608B2 (ja) * 2001-09-12 2009-08-05 株式会社東芝 半導体装置及びその製造方法
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100428789B1 (ko) * 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
KR100444305B1 (ko) * 2001-12-26 2004-08-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6960365B2 (en) * 2002-01-25 2005-11-01 Infineon Technologies Ag Vertical MIMCap manufacturing method
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
KR100447730B1 (ko) * 2002-05-24 2004-09-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US6847077B2 (en) * 2002-06-25 2005-01-25 Agere Systems, Inc. Capacitor for a semiconductor device and method for fabrication therefor
JP2004063559A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 半導体装置
US6624040B1 (en) * 2002-09-20 2003-09-23 Chartered Semiconductor Manufacturing Ltd. Self-integrated vertical MIM capacitor in the dual damascene process
US6794262B2 (en) * 2002-09-23 2004-09-21 Infineon Technologies Ag MIM capacitor structures and fabrication methods in dual-damascene structures
CN100397617C (zh) * 2002-10-16 2008-06-25 联华电子股份有限公司 制作一高密度电容的方法
KR20040057079A (ko) * 2002-12-24 2004-07-02 동부전자 주식회사 반도체 소자의 커패시터 및 콘택홀 동시 제조 방법
KR100943485B1 (ko) * 2002-12-31 2010-02-22 동부일렉트로닉스 주식회사 반도체소자의 제조방법
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
KR100532455B1 (ko) 2003-07-29 2005-11-30 삼성전자주식회사 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
US20050086780A1 (en) * 2003-10-23 2005-04-28 Chartered Semiconductor Manufacturing Ltd. Method of fabricating circular or angular spiral MIM capacitors
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
US7112504B2 (en) * 2003-10-28 2006-09-26 Taiwan Semiconductor Manufacturing Company Method of forming metal-insulator-metal (MIM) capacitors at copper process
CN100461366C (zh) * 2003-12-30 2009-02-11 中芯国际集成电路制造(上海)有限公司 在集成电路器件的大马士革铜工艺中电容器制造的方法及其结构
KR100572828B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100642633B1 (ko) * 2004-06-11 2006-11-10 삼성전자주식회사 엠아이엠 캐패시터들 및 그의 제조 방법
KR100641070B1 (ko) * 2004-07-06 2006-10-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7223612B2 (en) * 2004-07-26 2007-05-29 Infineon Technologies Ag Alignment of MTJ stack to conductive lines in the absence of topography
US7442624B2 (en) * 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
US7169680B2 (en) * 2005-02-24 2007-01-30 United Microelectronics Corp. Method for fabricating a metal-insulator-metal capacitor
CN100373546C (zh) * 2005-03-08 2008-03-05 联华电子股份有限公司 金属-绝缘层-金属电容的制作方法
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
TWI286239B (en) * 2005-04-27 2007-09-01 Au Optronics Corp Liquid crystal module
JP5038612B2 (ja) 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
KR100778850B1 (ko) * 2005-10-28 2007-11-22 동부일렉트로닉스 주식회사 반도체 소자의 커패시터 및 그 형성방법
KR100796499B1 (ko) * 2005-12-29 2008-01-21 동부일렉트로닉스 주식회사 커패시터를 갖는 반도체 소자 및 이의 제조방법
KR100731138B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
US7601604B2 (en) * 2006-10-12 2009-10-13 Atmel Corporation Method for fabricating conducting plates for a high-Q MIM capacitor
US8125013B2 (en) * 2008-08-14 2012-02-28 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
US8101494B2 (en) 2008-08-14 2012-01-24 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
CN102074588A (zh) 2009-11-20 2011-05-25 中芯国际集成电路制造(上海)有限公司 Mim电容器及其制造方法、集成电路的制造方法
JP5327139B2 (ja) * 2010-05-31 2013-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20120223413A1 (en) * 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US20120276662A1 (en) * 2011-04-27 2012-11-01 Iravani Hassan G Eddy current monitoring of metal features
US20130328167A1 (en) * 2012-06-06 2013-12-12 International Business Machines Corporation Self-aligned metal-insulator-metal (mim) capacitor
CN108109954B (zh) * 2016-11-25 2021-04-23 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
US10847452B2 (en) 2018-07-05 2020-11-24 Sandisk Technologies Llc Non-volatile memory with capacitors using metal under signal line or above a device capacitor
US10789992B2 (en) 2018-07-05 2020-09-29 Sandisk Technologies Llc Non-volatile memory with capacitors using metal under pads
DE102019130124A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
CN112038287B (zh) * 2020-09-11 2024-04-26 中国电子科技集团公司第十三研究所 改善GaAs接地孔内金属应力的通孔及制备方法
CN115188712A (zh) * 2022-09-13 2022-10-14 盛合晶微半导体(江阴)有限公司 半导体结构的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1027889A (ja) * 1996-07-12 1998-01-27 Toshiba Corp 半導体装置及びその製造方法
KR101027889B1 (ko) * 2001-10-15 2011-04-07 아이비씨 파마슈티컬스, 인코퍼레이티드 친화력 증강제

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA581475A (en) * 1959-08-18 Esso Research And Engineering Company Bonding fabric to synthetic rubber interiors
JPS644056A (en) 1987-06-26 1989-01-09 Hitachi Ltd Semiconductor device
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell
US4958318A (en) * 1988-07-08 1990-09-18 Eliyahou Harari Sidewall capacitor DRAM cell
JP2513287B2 (ja) * 1988-11-24 1996-07-03 日本電気株式会社 積層型メモリセルの製造方法
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JPH05243517A (ja) 1992-02-25 1993-09-21 Nec Corp 半導体装置
US5313089A (en) * 1992-05-26 1994-05-17 Motorola, Inc. Capacitor and a memory cell formed therefrom
CA2074848C (en) 1992-07-29 1998-02-10 Joseph P. Ellul Method of forming electrodes for trench capacitors
KR970007831B1 (ko) * 1993-12-21 1997-05-17 현대전자산업 주식회사 금속선과 콘택 플러그의 동시 형성방법
JP3520114B2 (ja) 1994-07-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH08139293A (ja) * 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
US5702981A (en) 1995-09-29 1997-12-30 Maniar; Papu D. Method for forming a via in a semiconductor device
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
JP2809200B2 (ja) * 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
JPH10242147A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
US5801094A (en) 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
GB2325083B (en) * 1997-05-09 1999-04-14 United Microelectronics Corp A dual damascene process
JPH10242422A (ja) * 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法
US6153519A (en) * 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
US5985762A (en) * 1997-05-19 1999-11-16 International Business Machines Corporation Method of forming a self-aligned copper diffusion barrier in vias
US5891799A (en) 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates
US5933761A (en) 1998-02-09 1999-08-03 Lee; Ellis Dual damascene structure and its manufacturing method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1027889A (ja) * 1996-07-12 1998-01-27 Toshiba Corp 半導体装置及びその製造方法
KR101027889B1 (ko) * 2001-10-15 2011-04-07 아이비씨 파마슈티컬스, 인코퍼레이티드 친화력 증강제

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본공개특허 평10-27889(1998.01.27)호

Also Published As

Publication number Publication date
EP1020905B1 (en) 2010-09-22
JP2010226132A (ja) 2010-10-07
DE60044990D1 (de) 2010-11-04
TW455990B (en) 2001-09-21
JP5296010B2 (ja) 2013-09-25
EP1020905A1 (en) 2000-07-19
JP2000208745A (ja) 2000-07-28
KR20000053453A (ko) 2000-08-25
US6346454B1 (en) 2002-02-12
JP4558876B2 (ja) 2010-10-06

Similar Documents

Publication Publication Date Title
KR100721690B1 (ko) 이중 다마신 상호 연결 구조와 금속 전극 캐패시터를 가지는 집적 회로 장치 및 연관된 제조 방법
KR100695026B1 (ko) 이중 다마스크 캐패시터를 갖는 집적 회로 디바이스 및 관련 제조 방법
US6649464B2 (en) Method for manufacturing semiconductor device having capacitor and via contact
US6593185B1 (en) Method of forming embedded capacitor structure applied to logic integrated circuit
US7662695B2 (en) Capacitor structure and fabricating method thereof
US7439130B2 (en) Semiconductor device with capacitor and method for fabricating the same
US7560795B2 (en) Semiconductor device with a capacitor
US20070072319A1 (en) Integrated circuit capacitor structure
KR20040029106A (ko) Ｍｉｍ 캐패시터를 제조하기 위한 프로세스
US7285813B2 (en) Metal-insulator-metal capacitor and method for manufacturing the same
JP2012199572A (ja) 集積回路とその方法
KR100572829B1 (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
US6559499B1 (en) Process for fabricating an integrated circuit device having capacitors with a multilevel metallization
US6323044B1 (en) Method of forming capacitor having the lower metal electrode for preventing undesired defects at the surface of the metal plug
KR20050071149A (ko) 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
US6271596B1 (en) Damascene capacitors for integrated circuits
JP2000208743A (ja) ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法
KR20050070786A (ko) 반도체 소자의 엠아이엠 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150511

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee