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KR20000023511A - 반도체 칩을 유기 기판에 직접 부착하는 방법 - Google Patents

반도체 칩을 유기 기판에 직접 부착하는 방법 Download PDF

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KR20000023511A
KR20000023511A KR1019990041667A KR19990041667A KR20000023511A KR 20000023511 A KR20000023511 A KR 20000023511A KR 1019990041667 A KR1019990041667 A KR 1019990041667A KR 19990041667 A KR19990041667 A KR 19990041667A KR 20000023511 A KR20000023511 A KR 20000023511A
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KR
South Korea
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substrate
chip
semiconductor device
polymer layer
bonding
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Application number
KR1019990041667A
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KR100608960B1 (ko
Inventor
아마가이마사즈미
유치기앙
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Filing date
Publication date
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Abstract

집적 회로 칩을 유기 기판에 부착하는 방법은 활성 표면(active surface) - 상기 활성 표면은 보호 폴리머층을 포함함 - 및 수동 표면(passive surface)을 갖는 집적 회로 칩을 제공하는 단계와; 상기 폴리머층을 반응성 이온 에칭 플라스마에 노출시켜 활성화시켜, 표면 거칠기를 증가시키고 접착에 대한 친화력(affinity)을 부여하는 단계와; 제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판을 제공하는 단계와; 상기 기판의 제2 표면을 상기 칩상의 상기 활성화 폴리머층에 접촉시켜, 상기 층과 상기 기판 사이의 계면에서 강한 접착이 나타나도록 하여, 상기 기판을 상기 칩에 직접 부착하는 단계를 포함하고 있다.

Description

반도체 칩을 유기 기판에 직접 부착하는 방법{DIRECT ATTACHMENT OF SEMICONDUCTOR CHIP TO ORGANIC SUBSTRATE}
본 발명은 일반적으로 반도체 장치와 처리 분야, 특히 유기 기판상에 집적 회로 칩을 직접 신뢰성있게 조립하는 방법에 관한 것이다.
반도체 패키징의 주요 추세는 패키지 아웃라인을 축소시켜서 패키지를 회로 보드에 장착하는 경우 보다 낮은 높이와 보다 적은 면적을 소비하도록 하는 것이다. 또 다른 중요한 추세는 (재료 및 제조 단가 모두에서) 최소 단가로 아웃라인 감소를 구현하는 것이다. 가장 성공적인 방법 중의 하나로는 소위 "칩-스케일 패키지(chip-scale packages)"의 개발이다. 이러한 패키지는 칩 면적에 20% 미만 만을 추가하는 아웃라인을 갖는다. 칩 자체의 크기만을 갖는 칩-스케일 패키지는 종종 "칩-사이즈 패키지"라고도 칭한다.
반도체 메모리 제품군에서, 가장 유망한 칩-스케일 패키지 개념 중 하나는 소위 "보드-온-칩(board-on-chip)" 설계이다. 최근, 이러한 설계 개념에 대한 여러개의 특허가 출원되고 있는데, "칩-사이즈 집적 회로 패키지"(출원 번호 제9702348-5호로 97년 7월 2일 싱가포르에 출원, 출원 번호 제08/994,627호로 98년 1월 2일 미국에 출원), "박형 칩-사이즈 집적 회로 패키지 및 그 제조 방법"(출원 번호 제9800005-2호 및 9800006-0호로 싱가포르에 출원), "반도체 디바이스 검사 및 번-인 방법"(출원 번호 제9800006-0호로 98년 3월 25일 싱가포르에 출원, 출원 번호 제9800654-7호로 98년 3월 28일 싱가포르에 출원), "박형 반도체 칩-스케일 패키지 캡슐화 방법"(98년 8월 25일 싱가포르에 출원)으로서 모두 텍사스 인스트루먼트 인코포레이티드에 양도되어 있다. 패키지의 필요 면적 및 높이를 감소시키는 점에 있어서는 발전이 있어 왔지만, 접착을 최대화하고, 장치의 신뢰도를 보장하고 제조 가격을 감소하는 점에서는 여전히 문제가 있다.
"Apparatus and Method for Direct Silicon Chip Attachment to a Lead Frame"(출원 번호 제9800171-2호로 98년 1월 23일에 싱가포르에 출원되고, 출원 번호 제09/115,160호로 98년 7월 14일에 미국에 출원) 또한 텍사스 인스트루먼트 인코포레이티드에 양도된 것으로, 금속층 및 접착층을 이용하여 인쇄 회로 기판에 실리콘 칩을 부착하여 강한 접착을 형성하는 칩-스케일 패키지를 제조하는 공정을 기술하고 있다. 금속층은 인쇄 회로 기판 상에 배치되고 접착층이 금속층과 칩 사이에 배치되거나, 금속층이 칩 상에 배치되고 접착층이 금속층과 인쇄 회로 기판 사이에 배치된다. 불행하게도, 두 방식을 이용하는 공정과 금속층 및 접착층 모두는 고가이다.
최근 수년 사이에, 접착 강도를 증가시키는 근본적인 접근법이 논의되고 있다. M. Amagai 등의 "Polyimide Surface characteristics for Adhesion Strength at the Interface between Polyimide and Mold Resin"(Proc. IEEE Singapore IPFA, pp. 6-10, 1993)에서는 감광성 및 비감광성 폴리이미드를 반응성 이온 에칭 플라즈마에 노출시킨 다음 2가지 유형의 열가소성 몰딩 수지내에 샘플을 캡슐화한다. 저자는 플라즈마 에너지에 의해 C-N 화학 결합을 파괴하고, 폴리이미드 표면을 카르보닐 및 카르복실기의 밀도를 증가시켜서 매우 친수성(hydrophilic)이 되도록 하는 이점을 설명하고 있다. 그들은 폴리이미드 분자는 표면에 평행하게 배향되고 그 유리기(free radical)(카르보닐 및 카르복실기)가 순차적으로 폴리이미드 표면에 수직으로 배향된다고 믿고 있다. 결과적으로, 계면 접착은 몰딩 수지의 수소 및 폴리이미드 표면의 산소 사이의 화학적 결합으로 인한 것이라고 제시한다. 더욱이, 저자는 플라즈마 처리가 폴리이미드 표면의 거칠기를 증가시킴을 확인하였다. 접촉 면적이 증가하면 계면 접착성을 개선하게 된다.
플라즈마-노출 폴리이미드층과 에폭시 몰딩 화합물 사이의 접착에 대한 유사한 결과가 M. Amagai 등의 "The Effect of Polyimide Surface morphology and Chemistry on Package Cracking Induced by Interfacial Delamination"(Proc. IEEE International Reliability Physics Symposium, pp. 101 - 107, 1994)에서 보고된다. 분자 레벨(비선형 분자)에서의 순환 자유도를 강화한 에폭시 몰딩 수지를 이용하면 부착성이 증가되며 계면 박형화(delamination)와 패키지 균열(cracking)을 방지한다.
상술한 기술은 "The Effect of Adhesive Surface Chemistry and Morphology on Package Cracking in Tapeless Lead-on-Chip(LOC) Packages"(45th IEEE Electronic Components and Technology Conference, 1995)에서의 폴리이미드-금속 접착에 적용된다. LOC 패키지는 1 Mbit DRAM 이래로 중심선-결합(centerline-bonded) 메모리 장치의 유력 패키지 유형으로서, 오늘날 64 Mbit 및 256 Mbit DRAM 또한 LOC 기술을 이용하여 패키징된다. 소위 "테이프 없는" 변형에서, 칩 표면의 보호 패시베이션층 상에 배치된 열가소성 접착층은 종래의 양면 접착 테이프를 대체하고 있다. 제조 단가 저감 측면에서, 이는 개선을 의미하나, 여전히 만족할만한 해결책은 아니다. M. Amagai의 연구는 에폭시 몰딩 화합물과 접착 표면의 계면 접착 강도에 중점을 둔 것이다. 그는 강도라는 것은 에폭시 몰딩 화합물의 수소와 접착 표면의 실리콘, 산소, 및 불소 사이의 접합의 정도에 의해 원칙적으로 결정된다는 것을 발견하였다. 금속성 리드프레임(구리, 철-니켈 합금, 등)과 접착층 사이의 접착에는 상대적으로 관심을 두지 않았다.
현대의 칩-사이즈 패키지에서, 리드-온-칩(LOC) 개념이 보드-온-칩(BOC) 개념으로 대체되고 있다. 기판과 접착 표면 사이의 접착성을 최대화하는 것에 대해서는 거의 알려져 있지 않으며, 기판과 칩 표면의 보호 패시베이션층 사이의 접착성을 직접 최대화하는 것에 대한 조사는 수행되지 않았다. 가격 경쟁력이 있는 상업적 제품을 생산하고, 대량으로 융통성있고도 저가의 공정으로 제조할 수 있는 신뢰성 있는 방법은 현재까지도 불가능하다.
결과적으로, 단순하고도 저가의 공정으로 신뢰성있는 제품을 생산하고 동시에 작은 아웃라인 및 낮은 프로파일 패키지를 가능하게 하는 칩-스케일 반도체 패키지를 조립하고자 하는 필요성이 급증하고 있다. 이 방법은 또한 여러 반도체 제품군에 적용가능하고 다양한 설계 및 공정 변형이 가능하고 기판 재료의 다양한 표준화가 가능하도록 플렉시블해야 한다. 양호하게는, 이 발명은 설치된 장비 설비를 이용하여 구현될 수 있어야 하고, 신규한 제조 장치에 대한 자본 투자가 없도록 할 필요가 있다.
본 발명은 반도체 장치의 조립 방법을 제공하는데, 이는 특히 집적 회로 자체와 유사한 아웃라인 및 낮은 프로파일을 갖는 패키지 내의 고밀도의 고속 집적 회로와 관련된다. 이들 회로는 대형 칩 영역 카테고리에서 프로세서, 디지탈 및 아날로그 디바이스, 메모리 및 논리 디바이스, 고주파 및 고전력 디바이스 등의 여러 디바이스군에서 발견될 수 있다. 본 발명은 셀룰러 통신, 페이저, 하드 디스크 드라이브, 랩탑 컴퓨터 및 의료 기기와 같은 지속적으로 축소되는 응용 분야에서 공간 제약을 완화시키는데 도움을 준다.
본 발명에 따르면, 폴리머층에 접착성을 부여하는 집적 회로 칩의 표면 상에 보호 폴리머층에 사전 활성화 방법이 제공된다. 더욱이, 기판과 일체화되는 복수의 도전성 라우팅 스트립(conductive routing strip)을 포함하는 전기적으로 절연된 기판이 제공된다. 이러한 기판은 사전 활성화된 폴리머층에 직접 부착된다. 사전 활성화는 표면 거칠기를 증가시키고 화학적으로 미포화된 결합을 포함하는 분자기를 생성하기 위해 폴리머층의 플라스마 노출하는 것을 포함한다.
본 발명의 목적은 다양한 반도체 칩-스케일 패키지(CSP) 설계, 예를 들어 보드에 직접 부착된 칩, 인터림 금속층으로 보드와 조립된 칩, 중심선 결합, 주변 결합, 와이어 결합 및 플립-플롭 납땜 결합에 응용될 수 있게 하는 것이다.
본 발명의 다른 목적은 칩-스케일 디바이스를 전체적으로 얇은 프로파일로 조립하기 위한 저 비용의 방법 및 시스템을 제공하는 것이다.
본 발명의 다른 목적은 생산량을 향상시키는 것이다.
본 발명의 다른 목적은 불균일한 접착에 의한 제품의 품질을 향상시키고, 기계적 응력을 제어하고 수분 흡수율를 최소화하고 부가적인 비용 없이 일반적인 처리중의 제어에 의해 신뢰성 향상을 보장하는 것이다.
본 발명의 다른 목적은 여러 종류의 반도체 제품에 응용될 수 있도록 플렉서블하며 미래 세대의 제품에 응용될 수 있도록 일반적인 박형의 프로파일에 대한 어셈블리 개념을 도입하는 것이다.
본 발명의 다른 목적은 자본비를 최소화하고 장비 내에서 부품 및 제품의 이동을 최소화하는 것이다.
이들 목적은 장치 제조에 적합한 본 발명의 관련 시스템 및 방법에 의해 달성된다.
본 발명의 한 실시예에 있어서, 유기 기판에 칩을 부착하는 방법은 칩 상의 사전 활성화된 폴리머층과 접착되게 기판을 배치하는 단계를 포함한다. 칩은, 칩 및 기판에 열이 인가되는 단계에서 장착될 수 있다. 또한, 칩과 기판 사이에 힘이 인가될 수도 있다. 본 발명의 한 실시예에서, 칩에 가해진 온도는 150 내지 350 ℃ 사이이며, 보다 양호하게는 200 ℃이다. 본 발명의 다른 실시예에 있어서, 칩과 기판 사이에 가해진 힘은 5 내지 7 kg 사이이며, 양호하게는 약 5.5 kg이다. 이 힘은 2 초 내지 10 초 동안 가해지며 양호하게는 5 초동안 가해질 수도 있다.
본 발명의 다른 실시예에 있어서, 금속층은 칩 상의 사전 활성화된 폴리머층에 그 표면을 부착시키기 전에 칩측 기판 표면 상에 배치된다. 칩과 기판에 열이 인가되는 경우, 인가된 온도는 150 내지 350 ℃ 사이이며, 양호하게는 약 200 ℃이다. 칩과 기판 사이에 가해진 힘은 1.5 내지 7.0 kg 사이이며, 양호하게는 약 3 kg이다. 이 힘은 2 초 내지 10 초 동안 가해지며 양호하게는 5 초동안 가해질 수도 있다.
본 발명의 다른 실시예에 있어서, 트랜스퍼 몰딩 공정은 종래의 캡슐화 방식을 시스템과 관련하여 최적화되도록 변경된 처리 파라미터(온도, 시간, 압력, 트랜스퍼, 경화 등) 및 재료 파라미터로 대체한다.
본 발명의 다른 특징에 있어서, 조립 및 캡슐화된 디바이스를 고속으로 개별화하는 방법(소잉과 같은) 및 (포팅 재료 및 방법에 비해) 저가의 몰딩 화합물 및 방법으로부터 이점을 얻을 수 있다.
본 발명의 목적 이외의 기술적 개선점은, 첨부된 도면 및 청구 범위에 기재되어 있는 신규한 특징과 결부하여 고려될 때 본 발명의 양호한 실시예에 대한 다음의 설명으로부터 분명히 알 수 있을 것이다.
도 1은 본 발명의 한 실시예에 따른, 기판에 직접 부착된 반도체 칩의 간략화된 개략적 횡단면도.
도 2는 기판에 부착된 폴리이미드 층들 사이의 계면의 일부의 개략적 확대 횡단면도.
도 3은 본 발명의 다른 실시예에 따른, 기판에 직접 부착되어 칩-사이즈 패키지를 형성하는 반도체 칩의 간략화된 개략적 횡단면도.
도 4는 본 발명의 다른 실시예에 따른, 상부에 금속층으로 배치되어 있는 기판에 부착된 반도체 칩의 간략화된 개략적 횡단면도.
도 5는 본 발명의 다른 실시예에 따른, 변형된 본딩 와이어 구성을 갖는 기판에 직접 접착된 반도체 칩의 간략화된 개략적 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30, 40, 50 : 반도체 칩
11, 21 : 기판
13, 16 : 접촉 패드
14 : 본딩 와이어
20 : 폴리머층
300, 400, 500 : 디바이스
본 발명은 박형의 프로파일과 소형의 아웃라인을 갖는 고주파의 고속 집적 회로(IC) 패키지에 관한 것이다. 여기서 정의된 바와 같이, "아웃라인"이라는 용어는 예를 들어 전체 IC 패키지의 전체 폭 및 길이에 관련된다. IC 패키지의 아웃라인은, IC 패키지의 풋프린트(footprint)라고도 불리는데, 왜냐하면 아웃라인은 IC 패키지가 점유하는 마더보드 상의 표면적을 정의하기 때문이다. 아웃라인은 예를 들어 평방 밀리미터 단위로 측정된다. 정의된 바와 같이, "프로파일"이라는 용어는 예를 들어 IC 패키지의 두께 또는 높이를 칭한다. 프로파일은 예를 들어 밀리미터 단위로 측정된다. 정의된 바와 같이, "실질적으로 동일한"이라는 용어는, 기판 및 반도체 칩의 상대적 아웃라인이 서로의 약 10% 미만 내에 속하는 것을 칭한다. 칩 및 기판이 동일한 아웃라인을 갖는 실시예에서는, 패키지는 칩-사이즈 패키지라 칭한다. 중요하게는, "실질적으로 동일한"이라는 용어는, 하나의 형태가 본 발명에 포함된다 하도라도 2개의 성분 중 하나가 더 큰 것을 나타내는 것이 아니다.
도 1은 일반적으로 참조 번호 100으로 나타낸 칩-스케일 패키지를 형성하는 기판(11)의 제2 표면(11b)에 부착된 반도체 칩(10)의 간략화된 개략적 횡단면도이다. 칩(10)은 집적 회로 및 복수의 본딩 패드(10b) 및 수동 표면(10c)을 포함하는 액티브 표면(10a)을 갖는다. 반도체 재료는 실리콘, 실리콘 게르마늄, 갈륨 아세나이드 또는 전자 디바이스 제조에 사용되는 기타 반도체 재료일 수도 있다. 실리콘 IC의 경우, 칩의 두께는 통상적으로 225 내지 475 ㎛이며, 칩은 다이내믹 램(DRAM), 동기화 램(SDRAM), 정적 램(SRAM), 소거가능하고 프로그램가능한 롬(EPROM), 논리 회로(LOGIC), 디지탈 신호 처리기(DSP), 응용 주문형 IC(ASIC) 및 다른 여러 형태의 집적 회로 소자와 같은 제품군에 속할 수도 있다.
이러한 모든 IC는 실리콘 질화물로 이루어진 보호 패시베이션 코팅(통상적으로, 0.5 내지 1.0 ㎛ 두께)을 웨이퍼 펩(wafer fab) 내에 수용하며, 이들 코팅은 수분 투과에 대해 불침투성을 갖는다. 본 발명의 주요 요점은 이들 대부분의 IC가 도 1에 참조 번호 12로 나타낸 실리콘 질화물의 상부 상의 부가적인 폴리이미드층(통상적으로 7 내지 15 ㎛ 두께임)을 웨이퍼 펩 내에 수용한다. 그 이유는 다음의 3가지인데, (실리콘 질화물의 유전 상수에 비해 상대적으로) 유전 상수가 낮은 폴리이미드가 회로 소자의 용량을 감소시키므로 그 속도는 증가되며; 폴리이미드는 메모리 셀 내에 소프트-에러를 발생하는 것으로 알려진 알파 방사 입자를 흡수하며; 폴리이미드의 유기적 성질은 디바이스의 온도 일탈의 열적 기계적 응력을 완화시키는 것을 도와주기 때문이다. 이러한 폴리이미드 층 및 연관된 폴리머 화학 층이 사전 활성화되면, 유기 기판이 그것에 직접 부착될 수 있도록 접착성을 얻는다.
필요한 사전 활성화를 달성하기 위해, 칩 상의 폴리머층은 이온 에칭 플라스마(도 2와 관련하여 보다 상세화됨)에 노출된다. 양호한 실시예에서, 결합 에너지가 69.7 kcal/mol인 폴리이미드의 C-N 결합을 파괴하기에 충분한 에너지를 갖는 CF4/02 플라스마가 선택된다. 다른 화학 결합(C-C, 83.1 kcal/mol; N-H, 93.4 kcal/mol; C=C, 146.0 kcal/mol 등)과 비교하여, C-N 결합은 낮은 결합 에너지를 가지기 때문에 플라스마 노출에 의해 쉽게 그 결합이 파괴된다. 그 결과, 폴리이미드 표면은 표면 거칠기가 증가되며 화학적으로 미포화된 결합을 포함하는 분자기가 증가되면서 상당히 친수성으로 되어, 접착에 대한 강한 친화력을 표면에 부여하게 된다. 본 발명에 따르면, 접착성을 최적화하는데는 0.25 % 이상의 측정 면적당 총 극소 거칠기가 필요하다. 분자기의 경우에, 플라스마는 충분한 접착 강도를 달성하기 위해서 총 25% 이상의 표면 카보닐 및 카르복실계를 생성할 필요가 있다. 이러한 특성을 얻기에 적절한 폴리이미드는 아사히 케미컬 코포레이션(일본)으로부터 상업적으로 사용허가되었다.
도 2는 기판에 부착된 폴리이미드 사이의 계면중 작은 부분의 개략적 확대 단면도이다. 도 2에서, 폴리이미드는 참조 번호 20으로 나타내었고 기판은 참조 번호 21로 나타내었다. 도 2는 플라스마 노출의 양호한 결과를 개략적으로 도시하고 있다. 폴리이미드(20)는 다수의 밸리(valley;22a) 및 피크(22b)로 이루어져 실질적인 표면 거칠기를 나타내는 표면 윤곽부(surface contour;22)를 이루게 된다. 피크들은 기판(21)의 표면(21a)과 밀접한 접촉 상태(intimate contact)에 있으며, 피크(22b)에서 접촉부들은 다수의 결합(bonds)을 이루게 된다. 폴리이미드 분자들은 폴리이미드층 표면과 대략 평행한 방향으로 배향되고, 그 유리기(free radiclas; carbonyl and carboxyl)들은 표면과 대략 수직인 방향으로 배향되는 것으로 결론내릴 수 있다. 특히, 도 2는 X-Y 면에 대해 Z 방향으로 20 내지 40。 범위로 분자 체인(molecular chains)이 배향되고, X-Y 면에 대해 Z 방향으로 5 내지 25。의 범위로 이미드 체인(C= 0 인 벤젠 그룹)이 배향되는 최고의 결과를 보여주고 있다.
그러므로, 폴리이미드 표면의 산소와, 유기 기판인 경우에는, 수소간의 화학적 결합(bonds;23)이나, 폴리머측 금속 기판인 경우에는 다이폴 모멘트 본딩(dipole moment bonding)으로 인해 계면 접착(interfacial adhesion)이 존재한다.
기판(도 2에 21로 표기된 것과 도 1에 11로 표기된 것)이 유기 재료라면, 이 기판은 예를 들어, 에폭시 수지인 FR-4, 또는 유리로 짠 천(woven glass cloth)으로 강화되는 시안산염 에스테르 수지(cyanate ester resin)로 이루어진다. 이들 재료는 미국의 모토롤라사나 일본의 신코사 또는 일본의 에빈덴사로부터 입수할 수 있다. 이상의 설명과 달리 유기 기판은 역시 상용으로 입수할 수 있는 FR-5 또는 BT 수지로 된 것일 수도 있다. 기판용 재료를 선택하는 경우에는 4개의 파라미터 즉, 두께, 유전율, 유리 전이 온도(glass transition temperature), 및 열팽창 계수를 고려해야 한다.
두께는 필요한 층의 개수와 주어진 층에 사용되는 강화제의 양에 좌우된다. 강화 유리 면(reinforcing glass cloth)은 예를 들어 장 당(per sheet) 50㎛(타입 106) 내지 장 당 대략 200㎛(타입 7628)의 두께 범위에서 변화할 수 있다. 유전상수는 사용된 수지와 사용된 강화제의 두께 및 타입의 조합에 의해 결정된다. 표준 FR.-4는 대략 4.5의 유전 상수를 갖는다. 이러한 상수는 에폭시 수지를 시안 에스테르 수지(cyanide ester resin)로 대체함으로써 감소될 수 있다. 그러나, 두께가 커질수록 두께의 제어, 거친 표면, 및 과도한 드릴 반사 및 열악한 수지 재충진과 관련된 문제가 커지게 된다.
수지가 유리같은 상태(glass-like state)에서 "고무같은" 상태(rubbery state)로 변화하는 온도를 일반적으로 유리 전이 온도 Tg라고 한다. 표준 FR-4는 대략 110℃의 Tg를 갖는 양기능성 중합 에폭시(bifunctionally polymerizing epoxy)로 제조된다. 4기능성 에폭시(tetrafunctional epoxy)를 이용하여 보다 고온의 Tg 온도가 얻어질 수도 있다. Tg 값이 보다 높은 경우, 150 내지 200℃의 범위에서 시안 에스테르/에폭시 블렌드가 사용될 수 있다. 더욱이, 폴리이미드들이 250℃ 이상의 Tg를 갖는 기판에 제공된다.
FR-4의 경우 열팽창 계수는 대략 16ppm/℃이다. FR-4로 만들어진 도 1의 기판(11)과 실리콘 칩(10)간의 열팽창 계수에 있어서의 차이는 어셈블리 단계 동안 및/또는 디바이스를 사용하는 동안 열기계적 응력(thermomechanical stress)으로 인해 도 1에 도시된 디바이스의 장애를 초래할 수 있다는 점이다.
본 발명의 바람직한 실시예에 있어서, 도 1에서 기판(11)을 사전 활성화된 폴리머층(12; 또는 도 2에서는 각각 기판(21) 내지 폴리머(20))에 접촉시키는 단계는 칩상의 폴리머층과 기판에 열을 가하는 단계를 더 포함하고 있다. 바람직한 온도 범위는 대략 150 내지 350℃사이가 된다. 선택된 재료에 기초하여 온도를 선택하는 경우에는 3개 이상의 처리 단계에서 활성화된 온도를 필요로 하게 될 것임을 염두에 둘 필요가 있다. 이들 단계는 휘스커 와이어 본딩(whisker wire bonding)(예를 들어 골드 볼 본딩의 경우, 통상 170 내지 220℃ 사이)을 이용하여 전기적 접촉을 형성하는 단계와, 캡슐화(encapsulation) 또는 몰딩 처리를 이용하여 휘스커 와이어를 보호하고, 반점성 재료(semiviscous material)(예를 들어, 에폭시계 재료, 통상 대략 175℃로 경화시키는 단계와, 솔더볼 리플로우(통상 납/주석 합금이 사용되는 경우, 대략 190 내지 250℃)를 이용하여 디바이스를 마더보드에 어셈블링하는 단계이다.
본 발명의 바람직한 실시예에 있어서, 기판을 사전 활성화된 폴리머층에 접착하는 단계는 기판 및 폴리머층 간에 힘을 가하는 단계를 더 포함하고 있다. 바람직한 범위의 힘은 5 내지 7kg 사이이며, 힘을 가하는 주기는 2 내지 10 초 사이이다.
칩 상의 사전 활성화된 폴리머 표면에 기판을 부착하기에 앞서 금속층(도 4에서는 43으로 표기되고, 도 2에서는 다시 21로 표기됨)이 기판에 배치되면, 금속은 구리, 구리 합금, 철-니켈 합금(소위 합금 42 등), 인바(invar) 또는 금으로 이루어지는 그룹에서 선택된다. 이 경우에 도 2의 본드(23)는 다이폴 모멘트 본드를 포함하고 있다.
금속층을 구성하기 위한 다양한 선택이 존재하고 있다. 도 4에 도시된 바람직한 실시예에 있어서 반도체 칩(40)은 자신의 활성화 표면(40a)상에 폴리 이미드 층(42)을 구비하고 있다. 이러한 폴리이미드층(42)과 유기 기판(41) 사이에는 기판상에 배치되는 금속층(43)이 있다. 바람직한 실시예에서 이러한 금속층(43)은 35 내지 125㎛ 두께 범위의 구리층이다. 얇은 금속층(43)은 사전 활성화된 폴리이미드층(42)과 유기기판(41)의 본딩 강도를 증가시킨다. 따라서, 기판(41)을 사전 활성화된 폴리머층(42)에 접촉시키는 단계 동안 사용된 보조 처리 단계는 수정될 수 있다. 예를 들어, 바람직한 실시예의 경우, 기판과 폴리머층 사이에 힘을 가하는 단계는 대략 2 내지 10s 의 주기 동안 대략 1.5 내지 7.0kg 사이에서 감소된다. 접촉 처리 단계 동안 기판과 폴리머층에 열을 가하는 단계는 대략 150 내지 350℃ 사이의 온도 범위가 바람직하다.
반도체 칩을 유기기판에 직접 부착하기 위한 본 발명의 방법은 칩스케일 및 칩사이즈 패키지를 갖는 다수의 디바이스에 적용될 수 있다. 전체를 참조부호 100으로 표기하고 있는 도 1의 칩스케일 디바이스를 참조하면, 반도체 칩(10)은 칩의 중심선을 따라 배치되는 다수의 본딩 패드(10b)를 가지고 있다. 결과적으로 폴리이미드층(12)은 본딩 패드(10b) 주변에서 개구되는 윈도우(12a)를 가져야만 하며 기판(11)은 개구(11c)를 필요로 한다. 더욱이, 전기적으로 절연된 기판(11) 전체는 복수의 도전성 라우팅 스트립(conductive routing strips)(도 1에는 도시생략)이며, 기판(11)의 제1 면(11a)상에서는 복수의 접촉 패드(13)이다. 이러한 접촉 패드들은 신호, 접지, 및 버스 접촉의 기능을 하며, 본딩 와이어(14)는 본드 패드(10b)를 접촉 패드(13)에 전기적으로 접촉시킨다. 본딩 와이어(14)는 캡슐화(15)함으로써 손상과 환경적인 영향으로부터 보호된다. 캡슐화에 이용되는 재료는 몰딩 화합물(전사 몰딩에 사용되는 에폭시계 재료) 또는 무기 충진재(inorganic fillers)에 의해 통상 강화되는 포팅재(potting materials)(시안 에스테르형 수지, 에폭시, 폴리에스테르, 폴리이미드, 시아노아크릴레이트 등) 중 어느 하나일 수도 있다. 캡슐화재료는 개구(12a 및 11c)를 충진할 수도 있다.
다수의 접촉 패드(16)는 기판(11)의 제1 표면(11a)상에 배치되어, 솔더볼(17)을 전기적 접촉을 위해 마더보드에 접착시키는 금속화 패드의 역할을 한다. 본 명세서에서 사용되는 "솔더볼"이라고 하는 용어는 솔더 접촉부들이 반드시 구면이라는 것을 의미하는 것은 아니며, 이 접촉부들은 반구면(semispherical), 반돔형(half-dome), 끝을 잘라버린 원뿔형(truncated cone), 또는 일반적인 범프형 등 여러 유형이 있을 수도 있다. 정확한 형상은 증착 기술(소산(evaporation), 플레이팅, 또는 사전에 제조된 유닛(prefabricated units) 등)과 리플로우 기술(적외선 또는 방사열), 및 재료 조성(material composition)의 작용에 좌우된다. 솔더볼은 직경이 대개 0.1 내지 0.3mm로 작으며, 바람직한 솔더볼의 직경은 0.2mm이다. 재료의 양과 리플로우 온도의 균일성(uniformity)을 제어함으로써 기하학적인 형상(geometrical shape)의 균일성을 얻을 수 있는 몇가지 방법이 있다. 솔더볼의 재료로는 통상 납, 주석, 때로는 인듐이나 은의 합금이 되며, 조성에 따라, 리플로우 온도는 일반적으로 150 내지 260℃의 범위에 있다.
도 1에 도시되고 있는 디바이스(100)의 전체적인 아웃라인과 프로파일은 디바이스를 칩스케일 카테고리 내에 두고 있다. 도 3에서 전체가 참조부호 300으로 표기되고 있는 디바이스처럼 박막 프로파일(thin profile)을 갖는 실제 칩사이즈의 디바이스는 도 1 및 도 2에서 논의된 바와 같은 동일한 처리를 포함한 본 발명의 기술에 따라 제조될 수 있다. 본 실시예의 경우에는 웨이퍼-스케일 어셈블리를 채택하는 것이 바람직하다. 즉, 개별적인 칩 보다는 전체 반도체 웨이퍼에 본 발명의 처리 단계를 적용하는 것이 바람직하다.
폴리머층에 의해 보호되는 복수의 집적 회로를 그 활성 표면에 갖도록 전체 반도체 웨이퍼가 처리된다. 각각의 회로에서 윈도우들은 폴리머층내로 오픈되어 회로 본딩 패드를 노출시킨다. 폴리머층은 도 1 및 도 2를 참조하여 설명되는 처리에 의해 활성화된다. 전체 웨이퍼를 덮을 수 있을 정도로 충분히 큰 한 장의 전기적으로 절연된 기판이 웨이퍼 상의 제2 표면에 의해 배치된다. 기판은 제1 표면상에 다수의 접촉 패드를 가지고 있으며, 다수의 전기적으로 도전성인 라우팅 스트립과 일체화된다. 기판의 제2 표면은 웨이퍼상의 사전 활성화된 폴리머층에 접촉된다. 사전 활성화된 층과 기판 시트(substrate sheet) 사이의 계면에서 강한 접착(strong adhesion)이 발휘된다. 기판 시트는 웨이퍼에 직접 부착된다. 필요하다면, 부가적인 가열 및 압력이 상술한 바와 같이 행해질 수도 있다.
이어서, 통상적인 와이어 본딩은 각 회로의 본딩 패드와 기판 상의 각각의 접촉 패드 사이에 전기적 접속을 설정한다. 본딩 와이어는 캡슐화 재료에 의해 보호되고, 이 재료는 전사 몰딩 처리 또는 포팅 처리를 이용하여 도포된다. 캡슐화재료는 경화단계에서 중합된다. 처리 흐름의 최종 단계에서 조성 구조는 이산 디바이스로 분리된다. 통상 반도체 웨이퍼의 소잉 라인(sawing line)을 따라 고속의 소잉이 채택되어 웨이퍼로부터 집적 회로를 분리한다(singulate).
그 결과, 도 3의 칩(30)의 아웃 라인은 디바이스(300)의 패키지의 사이즈를 결정한다. 칩(30)의 소잉 라인(30a)은 기판(31)의 소잉 라인(31a)으로 계속된다. 디바이스(300)는 정확한 칩 사이즈 패키지이다.
도 5는 본 발명의 또 다른 실시예의 개략적이면서 단순화된 단면부를 나타내는 도면이다. 디바이스(500)는 집적 회로를 포함하는 활성 표면(50a)이 있는 칩(50)을 가지고 있다. 이 집적 회로의 다수의 본딩 패드(50b)는 칩의 주변에 노출된다. 계속해서, 기판(51)의 제1 면(51a) 상의 다수의 접촉 패드(53)는 기판 외면(periphery of substrate) 주위에도 배치된다. 본딩 패드는 본딩 와이어(54)에 의해 각각의 접촉 패드에 전기적으로 연결된다. 와이어들은 갭슐화 재료(55)에 의해 보호된다. 다수의 솔더볼(57)들이 금속화 패드(56)에 부착되고, 기판(51)의 제1 표면(51a)상에도 노출된다. 이러한 디바이스 설계시 솔더볼들은 디바이스의 중심부에 위치할 수 있고, 이 경우 솔더 조인트에서의 열기계적 응력이 최소화된다.
기판(51)의 제2 표면(51b)은 칩(50)을 보호하는 폴리머층(52)에 부착된다. 이러한 폴리머층(52)은 이 층을 반응성 이온 에칭 플라스마에 노출시킴으로써(바람직하게는 CF4/O2 플라스마) 본 발명의 방법에 따라 활성화된다. 도 1 및 도 2와 함께 설명되는 처리에 의해 폴리머 표면 거칠기는 증가하고, 부착에 대한 친화력(affinity)이 부여된다(유기 분자의 화학적 결합의 파괴 및 화학적으로 미포화된 결합을 포함하는 분자기를 생성함).
본 발명을 예시적인 실시예를 참조하여 설명하였지만, 이러한 설명은 제한적인 의미로 해석되어서는 않된다. 당업자라면, 본 발명의 예시적인 실시예와 기타 실시예에 대한 다양한 변형 실시예 및 조합이 행해질 수도 있음을 알 수 있을 것이다. 첨부된 청구범위는 이러한 변형 또는 실시예들을 포함하는 것이다.
본 발명에 따르면, 다양한 반도체 칩-스케일 패키지(CSP) 설계, 예를 들어 보드에 직접 부착된 칩, 인터림 금속층으로 보드와 조립된 칩, 중심선 결합, 주변 결합, 와이어 결합 및 플립-플롭 납땜 결합에 응용될 수 있으며, 칩-스케일 디바이스를 전체적으로 얇은 프로파일로 조립하기 위한 저 비용의 방법 및 시스템이 제공되며, 생산량이 향상된다. 또한, 본 발명에 따르면, 불균일한 접착에 의한 제품의 품질을 향상시키고, 기계적 응력을 제어하고 수분 흡수율를 최소화하고 부가적인 비용 없이 일반적인 처리중의 제어에 의해 신뢰성 향상이 보장된다.

Claims (20)

  1. 반도체 디바이스에 있어서,
    활성 표면(active surface) 및 수동 표면(passive surface)을 갖는 집적 회로 칩 - 상기 활성 표면은 사전에 활성화되어(preactivated) 접착성(adhesiveness)을 부여하는 보호 폴리머층 및 적어도 하나의 본딩 패드를 포함함 - 과;
    제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판과;
    상기 기판과 일체화하는 다수의 전기적으로 도전성인 라우팅 스트립과;
    상기 기판의 상기 제1 표면상에 배치되는 다수의 접촉 패드 - 상기 적어도 하나의 접촉 패드는 상기 라우팅 스트립 중 적어도 하나와 전기적으로 연결됨 - 와;
    상기 사전 활성화된 폴리머층에 직접 부착되는 상기 기판의 상기 제2 표면과;
    상기 적어도 하나의 본딩 패드를 상기 접촉 패드 중 적어도 하나에 전기적으로 연결하는 본딩 와이어를 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 폴리머층은 폴리이미드층인 반도체 디바이스.
  3. 제1항에 있어서, 상기 사전 활성화(preactivation)는, 표면 거칠기를 증가시키고 화학적으로 미포화 결합(unsaturated bonds)을 포함하는 분자기(molecular radicals)들을 생성하기 위해 상기 폴리머층을 플라스마 노출시키는 것을 포함하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 기판은 유기 재료로 만들어지며, FR-4, FR-5 및 BT 수지로 이루어지는 그룹에서 선택되는 반도체 디바이스.
  5. 제1항에 있어서, 상기 칩 상의 사전 활성화된 폴리머층에 상기 제2 표면을 부착하기에 앞서 상기 기판의 상기 제2 표면에 금속층이 배치되는 반도체 디바이스.
  6. 제5항에 있어서, 상기 금속층은 구리, 구리 합금, 철-니켈 합금, 인바 및 금으로 이루어지는 그룹으로부터 선택되는 반도체 디바이스.
  7. 제1항에 있어서, 상기 적어도 하나의 본딩 패드는 상기 칩의 가장자리에 배치되는 반도체 디바이스.
  8. 제7항에 있어서, 상기 접촉 패드는 상기 기판의 가장자리 주변에 배치되는 반도체 디바이스.
  9. 제1항에 있어서, 상기 적어도 하나의 본딩 패드는 상기 칩의 중심선에 배치되는 반도체 디바이스.
  10. 제9항에 있어서, 상기 기판은 개구(opening)를 가지며 상기 접촉 패드들은 상기 개구를 따라 배치되는 반도체 디바이스.
  11. 제1항에 있어서, 상기 캡슐화 재료는 상기 본딩 와이어, 상기 적어도 하나의 본딩 패드, 및 상기 접촉 패드를 덮는 반도체 디바이스.
  12. 제1항에 있어서, 상기 기판의 상기 제1면은 다수의 어셈블리 패드를 더 구비하고, 상기 어셈블리 패드중 적어도 하나는 상기 라우팅 스트립중 적어도 하나와 전기적으로 접속되는 반도체 디바이스.
  13. 제12항에 있어서, 상기 제1 표면에 배치되는 상기 어셈블리 패드중 적어도 하나에 배치되는 적어도 하나의 솔더볼을 더 포함하는 반도체 디바이스.
  14. 제1항에 있어서, 상기 칩과 상기 기판은 실질적으로 동일한 아웃라인을 갖는 반도체 디바이스.
  15. 제1항에 있어서, 상기 집적 회로칩은 실리콘, 실리콘 게르마늄, 갈륨 아세나이드 또는 전자 디바이스 생산에 사용되는 기타 반도체 재료를 포함하는 반도체 디바이스.
  16. 집적 회로 칩을 유기 기판에 부착하기 위한 방법에 있어서,
    활성 표면(active surface) - 상기 활성 표면은 보호 폴리머층을 포함함 - 및 수동 표면(passive surface)을 갖는 집적 회로 칩을 제공하는 단계와 ;
    상기 폴리머층을 반응성 이온 에칭 플라스마에 노출시켜 활성화시켜, 표면 거칠기를 증가시키고 접착에 대한 친화력(affinity)을 부여하는 단계와;
    제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판을 제공하는 단계와;
    상기 기판의 상기 제2 표면을 상기 칩상의 상기 활성화 폴리머층과 접촉시켜, 상기 층과 상기 기판 사이의 계면에서 강한 접착이 나타나도록 하여, 상기 기판을 상기 칩에 직접 부착하는 단계
    를 포함하는, 집적 회로 칩을 유기 기판에 부착하기 위한 방법.
  17. 제16항에 있어서, 상기 플라스마는 CF4/O2 플라스마인 집적 회로 칩을 유기 기판에 부착하기 위한 방법
  18. 제16항에 있어서, 상기 플라스마는 폴리머층에서 C-N 결합을 파괴하기에 충분한 에너지를 갖는 집적 회로 칩을 유기 기판에 부착하기 위한 방법.
  19. 제18항에 있어서, 상기 플라스마는 대략 70 kcal/mol의 에너지를 갖는 집적 회로 칩을 유기 기판에 부착하기 위한 방법.
  20. 집적 회로 웨이퍼를 유기 기판에 부착하기 위한 방법에 있어서,
    활성 표면(active surface) - 상기 활성 표면은 다수의 집적 회로를 포함하고, 각각의 회로는 본딩 패드 및 보호 폴리머층을 포함함 - 및 수동 표면(passive surface)을 갖는 반도체 웨이퍼를 제공하는 단계와 ;
    상기 웨이퍼를 반응성 이온 에칭 플라스마에 노출시켜 각 회로의 상기 폴리머층을 활성화시켜, 표면 거칠기를 증가시키고 접착에 대한 친화력을 부여하는 단계와;
    제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판 - 상기 기판은 제1 표면에 배치된 다수의 접촉 패드를 포함함 - 을 제공하는 단계와;
    상기 기판의 상기 제2 표면을 상기 웨이퍼 상의 상기 활성화 폴리머층과 접촉시켜, 상기 층과 상기 기판 사이의 계면에 강한 접착이 나타나도록 하여, 상기 기판을 상기 웨이퍼에 직접 부착하는 단계와;
    상기 회로 본딩 패드를 상기 기판 접촉 패드에 각각 와이어 본딩하는 단계와;
    캡슐화 재료로 상기 본딩 와이어를 보호하는 단계와;
    상기 최종 복합 구조를 이산 디바이스로 분리하는 단계
    를 포함하는, 집적 유기 기판에 부착하기 위한 방법.
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