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KR100608960B1 - 반도체 칩을 유기 기판에 직접 부착하는 방법 - Google Patents

반도체 칩을 유기 기판에 직접 부착하는 방법 Download PDF

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KR100608960B1
KR100608960B1 KR1019990041667A KR19990041667A KR100608960B1 KR 100608960 B1 KR100608960 B1 KR 100608960B1 KR 1019990041667 A KR1019990041667 A KR 1019990041667A KR 19990041667 A KR19990041667 A KR 19990041667A KR 100608960 B1 KR100608960 B1 KR 100608960B1
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KR
South Korea
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substrate
chip
polymer layer
semiconductor device
integrated circuit
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KR1019990041667A
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아마가이마사즈미
유치기앙
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
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Publication date
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Abstract

집적 회로 칩을 유기 기판에 부착하는 방법은 활성 표면(active surface) - 상기 활성 표면은 보호 폴리머층을 포함함 - 및 수동 표면(passive surface)을 갖는 집적 회로 칩을 제공하는 단계; 상기 폴리머층을 반응성 이온 에칭 플라스마에 노출시켜 활성화시켜, 표면 거칠기를 증가시키고 접착에 대한 친화력(affinity)을 부여하는 단계; 제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판을 제공하는 단계; 상기 기판의 제2 표면을 상기 칩 상의 상기 활성화 폴리머층에 접촉시켜, 상기 층과 상기 기판 사이의 계면에서 강한 접착이 나타나도록 하여, 상기 기판을 상기 칩에 직접 부착하는 단계를 포함하고 있다.
반도체 칩, 기판, 접촉 패드, 본딩 와이어, 폴리머층, 장치

Description

반도체 칩을 유기 기판에 직접 부착하는 방법{DIRECT ATTACHMENT OF SEMICONDUCTOR CHIP TO ORGANIC SUBSTRATE}
도 1은 본 발명의 한 실시예에 따른, 기판에 직접 부착된 반도체 칩의 간략화된 개략적 횡단면도.
도 2는 기판에 부착된 폴리이미드 층들 사이의 계면의 일부의 스키마적 확대 횡단면도.
도 3은 본 발명의 다른 실시예에 따른, 기판에 직접 부착되어 칩-사이즈 패키지를 형성하는 반도체 칩의 간략화된 스키마적 횡단면도.
도 4는 본 발명의 다른 실시예에 따른, 상부에 금속층으로 배치되어 있는 기판에 부착된 반도체 칩의 간략화된 스키마적 횡단면도.
도 5는 본 발명의 다른 실시예에 따른, 변형된 본딩 와이어 구성을 갖는 기판에 직접 접착된 반도체 칩의 간략화된 스키마적 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30, 40, 50 : 반도체 칩
11, 21 : 기판
13, 16 : 접촉 패드
14 : 본딩 와이어
20 : 폴리머층
300, 400, 500 : 장치
본 발명은 일반적으로 반도체 장치와 처리 분야, 특히 유기 기판상에 집적 회로 칩을 직접 신뢰성있게 어셈블하는 방법에 관한 것이다.
반도체 패키징의 주요 추세 중의 하나는 패키지 아웃라인을 축소시켜서 패키지를 회로 보드에 장착하는 경우 보다 낮은 높이와 보다 적은 면적을 소비하도록 하는 것이다. 또 다른 중요한 추세는 (재료 및 제조 비용 모두에서) 최소 단가로 아웃라인 감소를 구현하려는 노력이다. 가장 성공적인 접근법들 중의 하나로는 소위 "칩-스케일 패키지(chip-scale packages)"의 개발이다. 이러한 패키지는 칩 면적에 20% 미만 만을 추가하는 아웃라인을 갖는다. 칩 자체의 크기만을 갖는 칩-스케일 패키지는 종종 "칩-사이즈 패키지"라고도 칭한다.
반도체 메모리 제품군에서, 가장 유망한 칩-스케일 패키지 개념 중 하나는 소위 "보드-온-칩(board-on-chip)" 설계이다. 최근, 이러한 설계 개념에 대한 여러개의 특허가 출원되고 있는데, "칩-사이즈 집적 회로 패키지 (Chip-size Integrated Circuit Package)"(출원 번호 제9702348-5호로 97년 7월 2일 싱가포르 출원, 출원 번호 제08/994,627호로 97년 12월 19일 미국 출원), "박형 칩-사이즈 집적 회로 패키지 및 그 제조 방법 (Thin Chip-size Integrated Circuit Package and Method of Fabrication)"(출원 번호 제9800005-2호 및 9800006-0호로 98년 1월 2일 싱가포르 출원), "반도체 장치 검사 및 번-인 방법 (Semiconductor Device Testing and Burn-in Methodology)"(출원 번호 제9800617-4호로 98년 3월 25일 싱가포르에 출원, 출원 번호 제9800654-7호로 98년 3월 28일 싱가포르에 출원), "박형 반도체 칩-스케일 패키지 캡슐화 방법 (Method of Encapsulating Thin Seminconductor Chip-Scale Packages)"(98년 8월 25일 싱가포르에 출원)으로서 모두 텍사스 인스트루먼트 인코포레이티드에 양도되어 있다. 패키지들의 필요 면적 및 높이를 감소시키는 점에 있어서는 발전이 있어 왔지만, 접착을 최대화하고, 장치의 신뢰도를 보장하고 제조 가격을 감소하는 점에서는 여전히 문제들이 남아 있다.
"리드 프래임에 직접 실리콘 칩 부착을 위한 장치 및 방법 (Apparatus and Method for Direct Silicon Chip Attachment to a Lead Frame)"(출원 번호 제9800171-2호로 98년 1월 23일에 싱가포르에 출원되고, 출원 번호 제09/115,160호로 98년 7월 14일에 미국에 출원) 또한 텍사스 인스트루먼트 인코포레이티드에 양도된 것으로, 금속층 및 접착층을 이용하여 인쇄 회로 기판에 실리콘 칩을 부착하여 강한 접착을 형성하는 칩-스케일 패키지를 제조하는 공정을 기술하고 있다. 금속층은 금속층과 칩 사이에 배치된 접착층을 갖는 인쇄 회로 기판 상에 배치되어 있을 수 있거나, 금속층은 금속층과 인쇄 회로 기판 사이에 배치된 접착층을 갖는 칩 상에 배치될 수 있다. 불행하게도, 두 방식 모두를 이용하는 공정과 금속층 및 접착층 모두는 고가이다.
최근 수년 사이에, 여러 발행물들에서 접착 강도를 증가시키는 주요 접근법들이 논의되고 있다. 엠 아마가이 (M. Amagai) 등의 "폴리이미드와 몰드 수지 간의 계면 접착력에 대한 폴리이미드 표면 특성들 (Polyimide Surface characteristics for Adhesion Strength at the Interface between Polyimide and Mold Resin)"(IEEE 프로시딩 싱가포르 IPFA, pp. 6-10, 1993)에서는 감광성 및 비감광성 폴리이미드를 반응성 이온 에칭 플라즈마에 노출시킨 다음, 2 가지 유형들의 열가소성 몰딩 수지에 샘플들을 캡슐화한다. 저자들은 플라즈마 에너지에 의해 C-N 화학 결합을 파괴하여, 폴리이미드 표면을 카르보닐 및 카르복실 그룹들의 밀도를 증가시켜서 매우 친수성(hydrophilic)이 되도록 하는 잇점을 설명하고 있다. 그들은 폴리이미드 분자들은 표면에 평행하게 배향되고 그 유리기(free radical)(카르보닐 및 카르복실 그룹들)가 순차적으로 폴리이미드 표면에 수직으로 배향된다고 믿고 있다. 그 결과들은, 계면 접착은 몰딩 수지의 수소 및 폴리이미드 표면의 산소 사이의 화학적 결합으로 인한 것이라고 제시한다. 더욱이, 저자들은 플라즈마 처리가 폴리이미드 표면의 거칠기를 증가시킴을 발견하였다. 접촉 면적이 증가하면 계면 접착성을 개선하게 된다.
플라즈마-노출 폴리이미드층과 에폭시 몰딩 화합물 사이의 접착에 대한 유사한 결과들이 엠. 아마가이 등의 "계면 딜레미네이션에 의한 패키지 균열에 대한 폴리이미드 표면 모팔로지 및 화학 작용의 효과 (The Effect of Polyimide Surface morphology and Chemistry on Package Cracking Induced by Interfacial Delamination)"(IEEE 프로시딩 국제 신뢰성 물리학 심포지움 (International Reliability Physics Symposium), pp. 101 - 107, 1994)에서 보고된다. 분자 레벨(비선형 분자)에서의 개선된 순환 자유도를 갖는 에폭시 몰딩 수지를 이용하면 접착성이 증가되며 계면 딜레미네이션과 패키지 균열을 방지한다.
상술한 기술은 "테입리스 리드-온-칩 (LOC) 패키지들의 패키지 균열에 대한 접착 표면 화학 작용 및 모팔로지 효과 (The Effect of Adhesive Surface Chemistry and Morphology on Package Cracking in Tapeless Lead-on-Chip(LOC) Packages)"(45번째 IEEE 전자 컴포넌트들 및 기술 컨퍼런스 (Electronic Components and Technology Conference), 1995)에서의 폴리이미드-대-금속 접착에 적용된다. LOC 패키지는 1 Mbit DRAM 이래로 중심선-결합(centerline-bonded) 메모리 장치들의 유력 패키지 유형이고, 오늘날 64 Mbit 및 256 Mbit DRAM 또한 LOC 기술을 이용하여 패키징된다. 소위 "테이프 없는" 변형에서, 칩 표면의 보호 패시베이션층 상에 배치된 열가소성 접착층은 종래의 양면 접착 테이프를 대체하고 있다. 비용 절감 측면에서, 이는 개선을 의미하나, 여전히 만족할만한 해결책은 아니다. 엠. 아마가이의 연구는 에폭시 몰딩 화합물과 접착 표면의 계면 접착 강도에 중점을 둔 것이다. 그는 강도라는 것은 에폭시 몰딩 화합물의 수소와 접착 표면의 실리콘, 산소, 및 불소 사이의 접합의 정도에 의해 원칙적으로 결정된다는 것을 발견하였다. 금속성 리드프레임(구리, 철-니켈 합금 등)과 접착층 사이의 접착에는 상대적으로 관심을 두지 않았다.
현대의 칩-사이즈 패키지들에서, 리드-온-칩(LOC) 개념이 보드-온-칩(BOC) 개념으로 대체되고 있다. 기판과 접착 표면 사이의 접착성을 최대화하는 것에 대해서는 거의 알려져 있지 않으며, 기판과 칩 표면의 보호 패시베이션층 사이의 접착성을 직접 최대화하는 것에 대한 조사는 수행되지 않았다. 상업적 제품들을 위해 대량으로 유연하고도 저가의 공정으로 제조할 수 있는 가격 경쟁력이 있고 신뢰성 있는 방법을 제공하려는 목적은 달성되지 못 하고 있다.
결과적으로, 신뢰성있는 제품을 생산하고 동시에 소형 아웃라인 및 낮은 프로파일 패키지들로의 목적을 향해 개선되는 단순하고도 저가의 공정들에 기초해서 칩-스케일 반도체 패키지들을 어셈블하고자 하는 긴급 필요성이 발생해 왔다. 이 방법은 또한 상이한 반도체 제품군 및 다양한 설계 및 공정 변형에 적용할 수 있도록 유연해야 하고, 기판 재료들의 다양한 형태들의 사용이 가능해야 한다. 이 개선책들은 설치된 장비 설비를 이용하여 구현될 수 있어서, 새 제조 장치에 대한 투자가 필요 없도록 하는 것이 선호된다.
본 발명은 반도체 장치의 어셈블 방법을 제공하는데, 이는 특히 집적 회로 자체와 유사한 아웃라인 및 낮은 프로파일을 갖는 패키지 내의 고밀도의 고속 집적 회로들에 관한 것이다. 이들 회로는 특히 대형 칩 영역 카테고리에서 프로세서, 디지탈 및 아날로그 장치, 메모리 및 논리 장치, 고주파 및 고전력 장치 등의 여러 장치군에서 발견될 수 있다. 본 발명은 셀룰러 통신, 페이저, 하드 디스크 드라이브, 랩탑 컴퓨터 및 의료 기기와 같은 지속적으로 축소되는 응용 분야에서 공간 제약을 완화시키는데 도움을 준다.
본 발명에 따르면, 폴리머층에 접착성을 부여하는 집적 회로 칩의 표면 상에 보호 폴리머층에 사전 활성화 방법이 제공된다. 더욱이, 기판과 일체화되는 복수의 도전성 라우팅 스트립(conductive routing strip)을 포함하는 전기적으로 절연된 기판이 제공된다. 이러한 기판은 사전 활성화된 폴리머층에 직접 부착된다. 사전 활성화는 표면 거칠기를 증가시키고 화학적으로 미포화된 본드들 (unsaturated bonds)을 포함하는 분자기를 생성하기 위해 폴리머층의 플라스마 노출을 포함한다.
본 발명의 목적은 다양한 반도체 칩-스케일 패키지(CSP) 설계, 예를 들어 보드에 직접 부착된 칩, 중간 금속층으로 보드와 어셈블된 칩, 중심선 본딩, 주변 본딩, 와이어 본딩 및 플립-플롭 납땜 본딩에 적용될 수 있게 하는 것이다.
본 발명의 다른 목적은 칩-스케일 장치를 전체적으로 얇은 프로파일로 어셈블하기 위한 저 비용의 방법 및 시스템을 제공하는 것이다.
본 발명의 다른 목적은 생산량을 향상시키는 것이다.
본 발명의 다른 목적은 균일한 접착에 의한 제품의 품질을 향상시키고, 기계적 응력을 제어하고 수분 흡수율를 최소화하고 부가적인 비용 없이 일반적인 처리중의 제어에 의해 신뢰성 보장을 향상시키는 것이다.
본 발명의 다른 목적은 여러 종류의 반도체 제품에 응용될 수 있도록 유연하며, 여러 개의 미래 세대의 제품들에 응용될 수 있도록 일반적인 낮은 프로파일들에 대한 어셈블리 개념을 도입하는 것이다.
본 발명의 다른 목적은 자본 투자 비용, 및 장비 내에서 부품들 및 제품의 이동을 최소화하는 것이다.
이들 목적들은 대량 생산에 적합한 시스템 및 방법에 관한 본 발명의 기술에 의해 달성된다. 상호연결 기술들을 비롯해서, 다양한 수정본들이 반도체 칩들과 절연 기판들의 어셈블을 위해 채택되어 왔다.
본 발명의 한 실시예에 있어서, 유기 기판에 칩을 부착하는 방법은 칩 상의 사전 활성화된 폴리머층과 접착되게 기판을 위치시키는 것을 포함한다. 칩은, 열이 칩 및 기판에 인가되는 단계에서 장착될 수 있다. 또한, 칩과 기판 사이에 힘이 인가될 수도 있다. 본 발명의 한 실시예에서, 칩에 가해진 온도는 150 내지 350 ℃ 사이이며, 약 200 ℃가 바람직할 것이다. 본 발명의 다른 실시예에 있어서, 칩과 기판 사이에 가해진 힘은 5 내지 7 kg 사이이며, 약 5.5 kg이 바람직할 것이다. 이 힘은 2 초 내지 10 초 동안 가해지며 5 초 동안 가해지는 것이 바람직할 것이다.
본 발명의 다른 실시예에 있어서, 금속층은 칩 상의 사전 활성화된 폴리머층에 그 표면을 부착시키기 전에 칩측 기판 표면 상에 배치된다. 칩과 기판에 열이 인가되는 경우, 인가된 온도는 150 내지 350 ℃ 사이이며, 약 200 ℃가 바람직할 것이다. 힘이 칩과 기판 사이에 가해질 때, 약 1.5 내지 7.0 kg 사이이며, 약 3 kg이 바람직하다. 이 힘은 2 초 내지 10 초 동안 가해지며 약 5 초 동안 가해지는 것이 바람직하다.
본 발명의 다른 실시예에 있어서, 트랜스퍼 몰딩 공정(transfer moulding process)은 종래의 캡슐화 방법들을 시스템과 관련하여 최적화되도록 변경된 처리 파라미터들(온도, 시간, 압력, 트랜스퍼, 컬링(curing) 등) 및 재료 파라미터들로 대체한다.
본 발명의 다른 특징에 있어서, 어셈블 및 캡슐화된 장치들의 고속 싱귤레이션(singulation) 방법들(소잉(sawing)과 같은) 및 (포팅(potting) 재료들 및 방법들에 비해) 저가의 몰딩 화합물 및 방법들로부터 잇점들을 얻을 수 있다.
본 발명에 의해 제시된 기술적 진보 및 그것의 목적들은, 첨부된 도면들 및 청구 범위에 기재되어 있는 새로운 특징과 결부하여 고려될 때, 본 발명의 바람직한 실시예들에 대한 다음의 설명으로부터 분명히 알 수 있을 것이다.
본 발명은 낮은 프로파일과 소형의 아웃라인을 갖는 고주파의 고속 집적 회로(IC) 패키지들에 관한 것이다. 본 명세서에서 정의된 바와 같이, "아웃라인"이라는 용어는, 예를 들어, 전체 IC 패키지의 전체 폭 및 길이에 관련된다. IC 패키지의 아웃라인은, IC 패키지의 풋프린트(footprint)라고도 불리는데, 왜냐하면 아웃라인은 IC 패키지가 점유하는 마더보드 상의 표면적을 정의하기 때문이다. 아웃라인은, 예를 들어, 평방 밀리미터 단위로 측정된다. 본 명세서에서 정의된 바와 같이, "프로파일"이라는 용어는, 예를 들어, IC 패키지의 두께 또는 높이를 칭한다. 프로파일은, 예를 들어, 밀리미터 단위로 측정된다. 본 명세서에서 정의된 바와 같이, "실질적으로 동일"이라는 용어는, 기판 및 반도체 칩의 상대적 아웃라인들이 서로의 약 10% 미만 내에 속하는 것을 칭한다. 칩 및 기판이 동일한 아웃라인들을 갖는 실시예들에서, 패키지는 칩-사이즈 패키지라고 칭한다. 중요하게는, "실질적으로 동일"이라는 용어는, 어느 형태나 본 발명에 포함되므로, 2 개의 성분 중 하나가 더 큰 것을 나타내는 것이 아니다.
도 1은 일반적으로 참조 번호(100)으로 나타낸 칩-스케일 패키지를 형성하는, 기판(11)의 제2 표면(11b)에 부착된 반도체 칩(10)의 간략화된 스키마적 횡단면도이다. 칩(10)은 집적 회로 및 복수의 본딩 패드들(10b) 및 수동 표면(10c)을 포함하는 액티브 표면(10a)을 갖는다. 반도체 재료는 실리콘, 실리콘 게르마늄, 갈륨 아세나이드, 또는 전자 장치 생산에 사용되는 임의의 기타 반도체 재료일 수 있다. 실리콘 IC의 경우, 칩의 두께는 통상적으로 225 내지 475 ㎛이며, 칩들은 동적 램(DRAM), 동기화 디램(SDRAM), 정적 램(SRAM), 삭제 가능하고 프로그램 가능한 롬(EPROM), 논리 회로(LOGIC), 디지탈 신호 처리기(DSP), 응용 주문형 IC(ASIC) 및 다수의 다른 집적 회로 소자들과 같은 제품군들에 속할 수 있다.
이러한 모든 IC들은 수분 투과에 대해 불침투성을 갖는 실리콘 질화물로 이루어진 보호 패시베이션 오버코팅(통상적으로, 0.5 내지 1.0 ㎛ 두께)을 웨이퍼 펩(wafer fab)에 수용한다 (도 1 내지 도 4에 도시 안됨). 이들 대부분의 IC들이 도 1에 참조 번호(12)로 나타낸 실리콘 질화물의 상부 상의 부가적인 폴리이미드층(통상적으로 7 내지 15 ㎛ 두께)을 웨이퍼 펩에 수용한다는 것은 본 발명에서 중요한 점이다. 그 이유는 다음의 3가지이다; 폴리이미드의 낮은 유전 상수가 (실리콘 질화물의 유전 상수에 비해 상대적으로) 회로 소자들의 커패시턴스 (capacitance)를 감소시키므로 그들의 속도를 증가시키고; 폴리이미드는 메모리 셀 내에 소프트-에러를 발생하는 것으로 알려진 알파 방사 입자들을 흡수하고; 그리고 폴리이미드의 유기적 성질은 장치의 온도 일탈의 열적 기계적 응력을 완화시키는 것을 도와주기 때문이다. 이러한 폴리이미드 층들 및 연관된 폴리머 화학 층들이 사전 활성화되면, 유기 기판이 그것들에 직접 부착될 수 있도록 접착성을 얻는다.
필요한 사전 활성화를 달성하기 위해, 칩 상의 폴리머층은 이온 에칭 플라스마(도 2와 관련하여 보다 상세화됨)에 노출된다. 양호한 실시예에서, 결합 에너지가 69.7 kcal/mol인 폴리이미드의 C-N 결합을 파괴하기에 충분한 에너지를 갖는 CF4/02 플라스마가 선택된다. 다른 화학 결합(C-C, 83.1 kcal/mol; C-O, 84.0 kcal/mol; C-H, 98.8 kal/mol; N-H, 93.4 kcal/mol; C=C, 146.0 kcal/mol 등)과 비교하여, C-N 결합은 낮은 결합 에너지를 가지기 때문에 플라스마 노출에 의해 쉽게 그 결합이 파괴된다. 그 결과, 폴리이미드 표면은 표면 거칠기가 증가되며 화학적으로 미포화된 결합을 포함하는 분자기가 증가되면서 상당히 친수성으로 되어, 접착에 대한 강한 친화력을 표면에 부여하게 된다. 본 발명에 따르면, 접착성을 최적화하는데는 0.25 % 이상의 측정 면적당 총 극소 거칠기가 필요하다. 분자기의 경우에, 플라스마는 충분한 접착 강도를 달성하기 위해서 총 25% 이상의 표면 카보닐 및 카르복실계를 생성할 필요가 있다. 이러한 특성을 얻기에 적절한 폴리이미드는 아사히 케미컬 코포레이션(일본)에서 상업적으로 사용하게 되었다.
도 2는 기판에 부착된 폴리이미드 사이의 계면중 작은 부분의 스키마적 확대 단면도이다. 도 2에서, 폴리이미드는 참조 번호(20)으로 나타내었고 기판은 참조 번호(21)로 나타내었다. 도 2는 플라스마 노출의 양호한 결과를 스키마적으로 도시하고 있다. 폴리이미드(20)는 다수의 밸리(valley;22a) 및 피크(22b)로 이루어져 실질적인 표면 거칠기를 나타내는 표면 윤곽부(surface contour;22)를 이루게 된다. 피크들은 기판(21)의 표면(21a)과 밀접한 접촉 상태(intimate contact)에 있다. 피크(22b)에서 접촉부들은 다수의 본드들(23)을 포함하게 된다. 이 방법에서, 폴리이미드 분자들은 폴리이미드층 표면과 대략 평행한 방향으로 배향되고, 그 유리기(free radiclas; carbonyl and carboxyl)들은 표면과 대략 수직인 방향으로 배향되는 것으로 결론 내릴 수 있다. 특히, 도 2는 X-Y 면에 대해 Z 방향으로 20 내지 40° 범위로 분자 체인(molecular chains)이 배향되고, X-Y 면에 대해 Z 방향으로 5 내지 25°의 범위로 이미드 체인(C= 0 인 벤젠 그룹들)이 배향되는 최고의 결과를 보여주고 있다.
그러므로, 유기 기판인 경우에는, 폴리이미드 표면의 산소와, 수소간의 화학적 결합(bonds;23)이나, 폴리머측 금속 기판인 경우에는 다이폴 모멘트 본딩(dipole moment bonding)으로 인해 계면 접착(interfacial adhesion)이 존재한다.
기판(도 2에 (21)로 표기된 것과 도 1에 (11)로 표기된 것)이 유기 재료라면, 이 기판은, 예를 들어, 에폭시 수지인 FR-4, 또는 유리로 짠 클로쓰(woven glass cloth)로 강화되는 시안산염 에스테르 수지(cyanate ester resin)로 이루어진다. 이들 재료는 미국의 모토롤라사나 일본의 신코사 또는 일본의 에빈덴사로부터 입수할 수 있다. 다른 경우에서, 유기 기판은 동일 상업적 소스들로부터 입수할 수 있는 FR-5 또는 BT 수지로 된 것일 수도 있다. 기판용 재료를 선택하는 경우에는 4개의 파라미터들 즉, 두께, 유전율, 유리 전이 온도, 및 열팽창 계수를 고려해야 한다.
두께는 필요한 층의 개수와 주어진 층에 사용되는 강화제의 양에 좌우된다. 강화 유리 클로쓰(reinforcing glass cloth)는, 예를 들어, 장 당(per sheet) 50㎛(타입 106) 내지 장 당 대략 200㎛(타입 7628)의 두께 범위에서 변화할 수 있다. 유전상수는 사용된 수지와 사용된 강화제의 두께 및 타입의 조합에 의해 결정된다. 표준 FR.-4는 대략 4.5의 유전 상수를 갖는다. 이러한 상수는 에폭시 수지를 시안 에스테르 수지(cyanide ester resin)로 대체함으로써 약 3.0으로 감소될 수 있다. 그러나, 두께가 두꺼워질수록 두께의 제어, 거친 표면, 및 과도한 드릴 반사 및 열악한 수지 재충진과 관련된 문제가 커지게 된다.
수지가 유리같은 상태에서 "고무같은" 상태로 변화하는 온도를 일반적으로 유리 전이 온도 Tg라고 한다. 표준 FR-4는 대략 110℃의 Tg를 갖는 양기능성 중합 에폭시(bifunctionally polymerizing epoxy)로 제조된다. 4기능성 에폭시(tetrafunctional epoxy)를 이용하여 보다 고온의 Tg 온도가 얻어질 수도 있다. Tg 값이 보다 높은 경우, 150 내지 200℃의 범위에서 시안 에스테르/에폭시 블렌드 (blend)가 사용될 수 있다. 더욱이, 폴리이미드들은 250℃ 이상의 Tg를 갖는 기판에 제공된다.
FR-4의 경우 열팽창 계수는 대략 16ppm/℃이다. FR-4로 만들어진 도 1의 기판(11)과 실리콘 칩(10)간의 열팽창 계수에 있어서의 차이는 어셈블리 단계 동안 및/또는 장치를 사용하는 동안 열기계적 응력으로 인해 도 1에 도시된 장치의 장애를 초래할 수 있다.
본 발명의 바람직한 실시예에 있어서, 도 1에서 기판(11)을 사전 활성화된 폴리머층(12; 또는 도 2에서는 각각 기판(21)을 폴리머(20)에)에 접촉시키는 단계는 칩상의 폴리머층과 기판에 열을 가하는 단계를 더 포함하고 있다. 바람직한 온도 범위는 대략 150 내지 350℃사이가 된다. 선택된 재료에 기초하여 온도를 선택하는 경우에는 3개 이상의 처리 단계들에서 높은 온도를 필요로 하게 될 것임을 염두에 둘 필요가 있다; 휘스커 와이어 본딩(whisker wire bonding)(골드 볼 본딩(gold ball bonding)의 경우, 통상 170 내지 220℃ 사이)을 이용하여 전기적 접촉을 형성하는 단계, 캡슐화(encapsulation) 또는 몰딩 처리를 이용하여 휘스커 와이어를 보호하고, 반점성 재료(semiviscous material)(예를 들어, 에폭시계 재료, 통상 대략 175℃로 경화시키는 단계와, 솔더볼 리플로우(통상 납/주석 합금이 사용되는 경우, 대략 190 내지 250℃)를 이용하여 장치를 마더보드에 어셈블링하는 단계이다.
본 발명의 바람직한 실시예에 있어서, 기판을 사전 활성화된 폴리머층에 접착하는 단계는 기판 및 폴리머층 간에 힘을 가하는 단계를 더 포함하고 있다. 바람직한 범위의 힘은 5 내지 7kg 사이이며, 힘을 가하는 주기는 2 내지 10 초 사이이다.
칩 상의 사전 활성화된 폴리머 표면에 기판을 부착하기에 앞서 금속층(도 4에서는 (43)으로 표기되고, 도 2에서는 다시 (21)로 표기됨)이 기판에 배치되면, 금속은 구리, 구리 합금, 철-니켈 합금(소위 합금 (42) 등), 인바(invar) 또는 금으로 이루어지는 그룹에서 선택된다. 이 경우에 도 2의 본드(23)는 다이폴 모멘트 본드들을 포함하고 있다.
금속층을 구성하기 위한 다양한 선택이 존재하고 있다. 도 4에 도시된 바람직한 실시예에 있어서 반도체 칩(40)은 자신의 활성화 표면(40a)상에 폴리 이미드 층(42)을 포함하고 있다. 이러한 폴리이미드층(42)과 유기 기판(41) 사이에는 기판상에 배치되는 금속층(43)이 있다. 바람직한 실시예에서 이러한 금속층(43)은 35 내지 125㎛ 두께 범위의 구리층이다. 얇은 금속층(43)은 사전 활성화된 폴리이미드층(42)과 유기기판(41)의 본딩 강도를 증가시킨다. 따라서, 기판(41)을 사전 활성화된 폴리머층(42)에 접촉시키는 단계 동안 사용된 보조 처리 단계들은 수정될 수 있다. 예를 들어, 바람직한 실시예의 경우, 기판과 폴리머층 사이에 힘을 가하는 단계는 대략 2 내지 10s 의 주기 동안 대략 1.5 내지 7.0kg 사이에서 감소된다. 접촉 처리 단계 동안 기판과 폴리머층에 열을 가하는 단계는 대략 150 내지 350℃ 사이의 온도 범위가 바람직하다.
반도체 칩을 유기 기판에 직접 부착하기 위한 본 발명의 방법은 칩스케일 및 칩사이즈 패키지들을 갖는 다수의 장치 디자인들에 적용될 수 있다. 일반적으로 참조부호 (100)으로 표기하고 있는 도 1의 칩스케일 장치를 참조하면, 반도체 칩(10)은 칩의 중심선을 따라 배치되는 다수의 본딩 패드들(10b)을 가지고 있다. 결과적으로 폴리이미드층(12)은 본딩 패드(10b) 주변에서 개구되는 윈도우들(12a)을 가져야만 하며 기판(11)은 개구(11c)를 필요로 한다. 더욱이, 전기적으로 절연된 기판(11)에 복수의 도전성 라우팅 스트립들(conductive routing strips)(도 1에는 도시 생략됨), 및 기판(11)의 제1 면(11a) 상에서는, 복수의 접촉 패드들(13)이 포함되어 있다. 이러한 접촉 패드들은 신호, 접지, 및 버스 접촉의 기능을 한다. 본딩 와이어들(14)은 본드 패드들(10b)을 접촉 패드들(13)에 전기적으로 접촉시킨다. 본딩 와이어(14)는 캡슐화(15)함으로써 손상과 환경적인 영향으로부터 보호된다. 캡슐화에 이용되는 재료는 무기 충진재들(inorganic fillers)에 의해 통상 강화되는 몰딩 화합물(트랜스퍼 몰딩에 사용되는 에폭시계 재료) 또는 포팅재들(potting materials)(시안 에스테르형 수지, 에폭시, 폴리에스테르, 폴리이미드, 시아노아크릴레이트 등) 중 어느 하나일 수 있다. 캡슐화재료는 개구(12a 및 11c)를 충진할 수도 있다.
다수의 접촉 패드(16)는 기판(11)의 제1 표면(11a)상에 배치되어, 솔더볼들(solder ball)(17)을 전기적 접촉을 위해 마더보드에 접착시키는 금속화의 역할을 한다. 본 명세서에서 사용되는 "솔더볼"이라고 하는 용어는 솔더 접촉부들이 반드시 구면이라는 것을 의미하는 것은 아니며, 이 접촉부들은 반구면(semispherical), 반돔형(half-dome), 끝을 잘라버린 원뿔형(truncated cone), 또는 일반적인 범프형 등 여러 유형이 있을 수 있다. 정확한 형상은 증착 기술(소산(evaporation), 플레이팅(plating), 또는 사전에 제조된 유닛(prefabricated units) 등)과 리플로우(reflow) 기술(적외선 또는 방사열과 같은), 및 재료 컴포지션에 좌우된다. 솔더볼은 직경이 대개 0.1 내지 0.3mm로 작으며, 바람직한 솔더볼의 직경은 0.2mm이다. 재료의 양과 리플로우 온도의 균일성을 제어함으로써 기하학적인 형상의 균일성을 얻을 수 있는 몇 가지 방법들이 있다. 재료들로는 통상 납, 주석, 그리고 때로는 인듐이나 은의 합금이 되며, 컴포지션에 따라, 리플로우 온도는 일반적으로 약 150 내지 260℃의 범위에 있다.
도 1에 도시되고 있는 장치(100)의 전체적인 아웃라인과 프로파일은 장치를 칩스케일 카테고리 내에 두고 있다. 도 3에서 전체가 참조부호 (300)으로 표기되고 있는 장치처럼 박막 프로파일(thin profile)을 갖는 실제 칩사이즈의 장치는 도 1 및 도 2에서 상세하게 상술된 바와 같은 동일한 처리들을 포함한 본 발명의 기술에 따라 제조될 수 있다. 이 실시예의 경우에는, 웨이퍼-스케일(wafer-scale) 어셈블리, 즉, 개별적인 칩 보다는 전체 반도체 웨이퍼에 본 발명의 처리 단계를 적용하는 것,를 채택하는 것이 바람직하다.
폴리머층에 의해 보호되는 복수의 집적 회로를 그 활성 표면에 갖는 전체 반도체 웨이퍼가 처리된다. 각각의 회로에서, 윈도우들은 폴리머층내로 오픈되어 회로 본딩 패드들을 노출시킨다. 폴리머층은 도 1 및 도 2를 참조하여 설명되는 처리들에 의해 활성화된다. 전체 웨이퍼를 덮을 수 있을 정도로 충분히 큰 한 장의 전기적으로 절연된 기판이 웨이퍼 상의 제2 표면으로 배치된다. 기판은 제1 표면상에 다수의 접촉 패드를 가지고 있으며, 다수의 전기적으로 도전성인 라우팅 스트립들과 일체화된다. 기판의 제2 표면은 웨이퍼 상의 사전 활성화된 폴리머층에 접촉된다. 사전 활성화된 층과 기판 시트(substrate sheet) 사이의 계면에서 강한 접착(strong adhesion)이 발휘된다. 기판 시트는 웨이퍼에 직접 부착된다. 필요하다면, 부가적인 가열 및 압력이 상술한 바와 같이 행해질 수도 있다.
이어서, 통상적인 와이어 본딩은 각 회로의 본딩 패드와 기판 상의 각각의 접촉 패드 사이에 전기적 접속을 맺는다. 그 다음, 본딩 와이어들은 트랜스퍼 몰딩 처리 또는 포팅 처리를 이용하여 적용되는 캡슐화 재료에 의해 보호된다. 캡슐화 재료는 컬링 (curing) 단계에서 중합된다. 처리 흐름의 최종 단계에서 컴포지트 구조는 신중한 장치들로 분리된다. 통상 반도체 웨이퍼의 소잉 라인들(sawing lines)을 따라 고속의 소잉이 채택되어 웨이퍼로부터 집적 회로를 싱귤레이트한다(singulate).
그 결과, 도 3의 칩(30)의 아웃라인은 장치(300)의 패키지의 사이즈를 결정한다. 칩(30)의 소잉 라인들(30a)은 기판(31)의 소잉 라인들(31a)으로 계속된다. 장치(300)는 정확한 칩 사이즈 패키지이다.
도 5는 본 발명의 또 다른 실시예의 스키마적이면서 단순화된 횡단면부를 나타내는 도면이다. 장치(500)는 집적 회로를 포함하는 활성 표면(50a)이 있는 칩(50)을 가지고 있다. 이 집적 회로의 복수의 본딩 패드들(50b)은 칩의 주변에 배치된다. 결과적으로, 기판(51)의 제1 면(51a) 상의 복수의 접촉 패드들(53)은 기판 주변에도 또한 배치된다. 본딩 패드들은 본딩 와이어들(54)에 의해 각각의 접촉 패드에 전기적으로 연결된다. 와이어들은 갭슐화 재료(55)에 의해 보호된다. 복수의 솔더볼들(57)이 금속화 패드들(56)에 부착되고, 기판(51)의 제1 표면(51a) 상에도 또한 배치된다. 이러한 장치 설계시, 솔더볼들은 솔더 조인트들에서의 열기계적 응력이 최소화되는 장치의 중심부에 위치될 수 있다.
기판(51)의 제2 표면(51b)은 칩(50)을 보호하는 폴리머층(52)에 부착된다. 이러한 폴리머층(52)은 이 층을 반응성 이온 에칭 플라스마에 노출시킴으로써(바람직하게는 CF4/O2 플라스마) 본 발명의 방법에 따라 활성화된다. 도 1 및 도 2와 함께 설명되는 처리에 의해 폴리머 표면 거칠기는 증가하고, 접착에 대한 친화력이 부여된다(유기 분자들의 화학적 본드들의 파괴 및 화학적으로 미포화된 본드들을 포함하는 분자기들을 생성함).
본 발명을 예시적인 실시예들을 참조하여 설명하였지만, 이러한 설명은 제한적인 의미로 해석되어서는 안 된다. 당업자들이라면, 상기 설명의 참조로써, 본 발명의 다른 실시예들을 비롯해서, 예시적인 실시예들에 대한 다양한 변형본들 및 조합본들이 행해질 수도 있음을 알 수 있을 것이다. 그러므로, 첨부된 청구범위는 임의의 이러한 변형본들 또는 실시예들을 포함하기 위한 것이다.
본 발명에 따르면, 다양한 반도체 칩-스케일 패키지(CSP) 설계, 예를 들어 보드에 직접 부착된 칩, 중간 금속층으로 보드와 어셈블된 칩, 중심선 결합, 주변 결합, 와이어 결합 및 플립-플롭 납땜 결합에 응용될 수 있으며, 칩-스케일 장치를 전체적으로 얇은 프로파일로 어셈블하기 위한 저 비용의 방법 및 시스템이 제공되며, 생산량이 향상된다. 또한, 본 발명에 따르면, 균일한 접착에 의한 제품의 품질을 향상시키고, 기계적 응력을 제어하고 수분 흡수율를 최소화하고 부가적인 비용 없이 일반적인 처리중의 제어에 의해 신뢰성 향상이 보장된다.

Claims (21)

  1. 반도체 장치에 있어서,
    활성 표면(active surface) 및 수동 표면(passive surface)을 갖는 집적 회로 칩 - 상기 활성 표면은 사전에 활성화되어(preactivated) 접착성(adhesiveness)을 부여하는 보호 폴리머층 및 적어도 하나의 본딩 패드를 포함함 - ;
    제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판;
    상기 기판과 일체화하는 복수의 전기적으로 도전성인 라우팅 스트립들;
    상기 기판의 상기 제1 표면 상에 배치되는 복수의 접촉 패드들 - 상기 접촉 패드들의 적어도 하나는 상기 라우팅 스트립들 중 적어도 하나와 전기적으로 연결됨 - ;
    상기 사전 활성화된 폴리머층에 직접 부착되는 상기 기판의 상기 제2 표면; 및
    상기 적어도 하나의 본딩 패드를 상기 접촉 패드들 중 적어도 하나에 전기적으로 연결하는 본딩 와이어들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 폴리머층은 폴리이미드층인 반도체 장치.
  3. 제1항에 있어서, 상기 사전 활성화는, 표면 거칠기를 증가시키고 화학적으로 미포화 본드들(unsaturated bonds)을 포함하는 분자기(molecular radicals)들을 생성하기 위해 상기 폴리머층의 플라스마 노출을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 기판은 유기 재료로 만들어지며, FR-4, FR-5 및 BT 수지로 이루어지는 그룹에서 선택되는 반도체 장치.
  5. 제1항에 있어서, 금속층이, 상기 제2 표면을 상기 칩 상의 상기 사전 활성화된 폴리머층에 부착하기에 앞서 상기 기판의 상기 제2 표면에 배치되는 반도체 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 적어도 하나의 본딩 패드는 상기 칩의 주변에 배치되는 반도체 장치.
  8. 제7항에 있어서, 상기 접촉 패드들은 상기 기판의 주변에 배치되는 반도체 장치.
  9. 제1항에 있어서, 상기 적어도 하나의 본딩 패드는 상기 칩의 중심선에 배치되는 반도체 장치.
  10. 제9항에 있어서, 상기 기판은 개구(opening)를 가지며 상기 접촉 패드들은 상기 개구를 따라 배치되는 반도체 장치.
  11. 제1항에 있어서, 캡슐화 재료는 상기 본딩 와이어들, 상기 적어도 하나의 본딩 패드, 및 상기 접촉 패드들을 덮는 반도체 장치.
  12. 제1항에 있어서, 상기 기판의 상기 제1면은 복수의 어셈블리 패드들을 더 포함하고, 상기 어셈블리 패드들 중 적어도 하나는 상기 라우팅 스트립들 중 적어도 하나와 전기적으로 접속되는 반도체 장치.
  13. 제12항에 있어서, 상기 제1 표면에 배치되는 상기 어셈블리 패드들 중 적어도 하나에 위치되는 적어도 하나의 솔더볼을 더 포함하는 반도체 장치.
  14. 제1항에 있어서, 상기 칩과 상기 기판은 실질적으로 동일한 아웃라인들을 갖는 반도체 장치.
  15. 삭제
  16. 집적 회로 칩을 유기 기판에 부착하기 위한 방법에 있어서,
    활성 표면 및 수동 표면을 갖는 집적 회로 칩을 제공하는 단계 - 상기 활성 표면은 보호 폴리머층을 포함함 - ;
    상기 폴리머층을 반응성 이온 에칭 플라스마에 노출시켜 활성화시켜, 표면 거칠기를 증가시키고 접착에 대한 친화력(affinity)을 부여하는 단계 ;
    제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판을 제공하는 단계; 및
    상기 기판의 상기 제2 표면을 상기 칩 상의 상기 활성화 폴리머층과 접촉시켜, 상기 기판을 상기 칩에 직접 부착시켜서, 상기 층과 상기 기판 사이의 계면에서 강한 접착이 나타나도록 하는 단계
    를 포함하는, 집적 회로 칩을 유기 기판에 부착하기 위한 방법.
  17. 제16항에 있어서, 상기 플라스마는 CF4/O2 플라스마인 집적 회로 칩을 유기 기판에 부착하기 위한 방법
  18. 제16항에 있어서, 상기 플라스마는 폴리머층에서 C-N 본드를 파괴하기에 충분한 에너지를 갖는 집적 회로 칩을 유기 기판에 부착하기 위한 방법.
  19. 삭제
  20. 집적 회로 웨이퍼를 유기 기판에 부착하기 위한 방법에 있어서,
    활성 표면 및 수동 표면을 갖는 반도체 웨이퍼를 제공하는 단계 - 상기 활성 표면은 다수의 집적 회로를 포함하고, 각각의 회로는 본딩 패드 및 보호 폴리머층을 포함함 - ;
    상기 웨이퍼를 반응성 이온 에칭 플라스마에 노출시켜 각 회로의 상기 폴리머층을 활성화시켜, 표면 거칠기를 증가시키고 접착에 대한 친화력을 부여하는 단계;
    상기 제1 표면에 배치된 복수의 접촉 패드들을 포함하는, 제1 표면 및 제2 표면을 갖는 전기적으로 절연된 기판을 제공하는 단계;
    상기 기판의 상기 제2 표면을 상기 웨이퍼 상의 상기 활성화 폴리머층과 접촉시켜, 상기 기판을 상기 웨이퍼에 직접 부착시켜서 상기 층과 상기 기판 사이의 계면에 강한 접착이 나타나도록 하는 단계;
    상기 회로 본딩 패드들을 상기 기판 접촉 패드들에 각각 와이어 본딩하는 단계;
    캡슐화 재료로 상기 본딩 와이어들을 보호하는 단계; 및
    상기 결과적 컴포지트 구조를 신중한 장치들로 분리하는 단계
    를 포함하는 집적 회로 웨이퍼를 유기 기판에 부착하기 위한 방법.
  21. 패키지된 집적 회로 장치를 제조하는 방법으로서,
    집적 회로 칩을 제공하는 단계 - 상기 칩은 보호 폴리머층을 포함함 -;
    상기 보호 폴리머층을 탄화불소 반응성 에칭 환경에 노출시키는 단계;
    유기 기판을 제공하는 단계; 및
    상기 보호 폴리머층과 상기 기판이 접촉하도록 상기 칩을 상기 기판에 탑재하는 단계
    를 포함하는 패키지된 집적 회로 장치의 제조 방법.
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