[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2004186460A - 回路装置の製造方法 - Google Patents

回路装置の製造方法 Download PDF

Info

Publication number
JP2004186460A
JP2004186460A JP2002352140A JP2002352140A JP2004186460A JP 2004186460 A JP2004186460 A JP 2004186460A JP 2002352140 A JP2002352140 A JP 2002352140A JP 2002352140 A JP2002352140 A JP 2002352140A JP 2004186460 A JP2004186460 A JP 2004186460A
Authority
JP
Japan
Prior art keywords
plasma
conductive pattern
conductive foil
conductive
separation groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002352140A
Other languages
English (en)
Inventor
Ryosuke Usui
良輔 臼井
Hideki Mizuhara
秀樹 水原
Yuusuke Igarashi
優助 五十嵐
Noriaki Sakamoto
則明 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kanto Sanyo Semiconductors Co Ltd, Sanyo Electric Co Ltd filed Critical Kanto Sanyo Semiconductors Co Ltd
Priority to JP2002352140A priority Critical patent/JP2004186460A/ja
Priority to US10/724,954 priority patent/US7105384B2/en
Priority to CN2008101343268A priority patent/CN101350316B/zh
Priority to CNB2003101195846A priority patent/CN100418202C/zh
Publication of JP2004186460A publication Critical patent/JP2004186460A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4835—Cleaning, e.g. removing of solder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/85013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Cleaning In General (AREA)

Abstract

【課題】プラズマを用いて導電パターン２１の表面に付着した汚染物質を除去し、導電パターン２１と封止樹脂２８との密着を向上させる。
【解決手段】導電箔１０を選択的にエッチングすることにより分離溝１１を形成して導電パターン２１を形成する。導電パターン２１の所望の箇所に半導体素子２２Ａ等の回路素子を実装して導電パターン２１と電気的に接続する。導電箔１０の上方からプラズマを照射することにより、分離溝１１の表面に付着した汚染物質を除去する。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は回路装置の製造方法に関し、特に、導電箔にプラズマを照射することにより、その表面に付着した残査を除去する回路装置の製造方法に関する。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピュータ等に採用されるために小型化・薄型化・軽量化が求められている。例えば、回路装置としての半導体装置では、このような要求を満たすために、ＣＳＰ（Ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）と呼ばれる、チップサイズと同等若しくは若干大きいサイズの半導体装置が開発されている。しかしながら一般的なＣＳＰでは、装置全体を支持するために、ガラスエポキシ基板やセラミック基板等の支持基板が必須の構成要素であった。このことから、支持基板が厚い部材であるために半導体装置全体のサイズが大きくなってしまう等の問題があった。
【０００３】
上記のような問題を鑑みて、支持基板を不要にした回路装置が開発された（例えば、特許文献１を参照）。以下にてその回路装置の製造方法を説明する。
【０００４】
図１０（Ａ）を参照して、銅等の金属から成る導電箔１００を用意し、所定の電気回路が実現されるような導電パターン１００Ａを形成する。分離溝を形成する手法としては、耐エッチングマスクを用いた公知のエッチング工程で行うことができる。
【０００５】
図１０（Ｂ）を参照して、導電パターン１００Ａの表面に回路素子を固着する。回路素子としては、コンデンサや抵抗等のチップ部品１０３および半導体素子１０２等が固着される。更に、半導体素子１０２の電極と導電パターン１００Ａとは、金属細線を介して電気的に接続される。
【０００６】
図１０（Ｃ）を参照して、封止樹脂１０５による被覆を行う。前工程で固着された回路素子は被覆され、導電箔１００の分離溝１０１にも封止樹脂１０５が充填される。
【０００７】
図１０（Ｄ）を参照して、導電箔１００を裏面からエッチングを行い、分離溝１０１に充填された封止樹脂１０５が露出するまで、導電箔１００の除去を行う。このことにより、各導電パターン１００Ａは電気的に分離される。更に、ソルダーレジストの形成、外部電極の形成等を行う。最後に、一点鎖線の箇所で封止樹脂１０５をダイシングすることにより、各回路装置を分離する。上記のような工程で、支持基板を不要にした回路装置が製造されていた。
【０００８】
また、金属から成るパターンの表面に付着した汚染物質の除去等を行う技術として、プラズマ照射の技術がある。図１１を参照して、半導体装置が実装されたリードフレームにプラズマを照射して、表面に付着した汚染物質を除去する方法を説明する。
【０００９】
図１１（Ａ）を参照して、リードフレームの加工を行う工程および素子の実装工程等を経たリードフレーム１１０の構成を説明する。ランド状に形成されたアイランド１１４には半導体素子１１２が実装され、アイランド１１４を囲むように多数個のリード１１１が設けられている。また、リード１１１は半導体素子１１２の表面に設けた電極に対応しており、金属細線１１３を介して各電極はリード１１１と電気的に接続されている。
【００１０】
図１１（Ｂ）を参照して、プラズマ照射を行う工程を説明する。先ず、密閉された容器内部にリードフレーム１１０を載置する。次に、容器内部にガスを導入して、放電によりプラズマガスを生成する。そしてプラズマガス中に存在するラジカルまたはイオンが、リードフレーム１１０の表面に衝突することによりリードフレーム１１０表面の洗浄が行われる。
【００１１】
【特許文献１】
特開２００２−０７６２４６号公報（第７頁、第１図）
【００１２】
【発明が解決しようとする課題】
しかしながら、上記した回路装置の製造方法では、樹脂封止を行うまでの工程等の為に、導電箔１００の表面が汚染されてしまう問題があった。この汚染物質としては、分離溝１０１の形成工程で使用するエッチャントに含まれる有機性の残査や、空気中の埃等が考えられる。更に、上記のような汚染物質が導電箔１００の表面に付着したまま封止樹脂１０５の封止を行うと、封止樹脂１０５と導電箔１００との付着力が低下してしまう恐れがあった。
【００１３】
また、図１１に示したようなプラズマ照射によるリードフレームの洗浄方法では、アイランド１１４やリード１１１が形成されるように複雑な形状に加工されているため、プラズマ照射によりリードフレーム１１０に局所的な電位の増加が発生する。このことから、リードフレームの局所的な電位差により、金属細線１１３を介して半導体素子１１２に電流が流れ込み、半導体素子表面に形成されたＣＭＯＳ等の素子が破壊されてしまう問題があった。更に、プラズマ照射の工程でリードフレーム１１０が高温となることから、リードが変形して、金属細線１１３が断線してしまう問題があった。
【００１４】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、導電箔の表面にプラズマを照射することにより導電箔表面の洗浄および粗化を行う回路装置の製造方法を提供することにある。更に、本発明の主な目的は、プラズマを用いて導電性材料の表面に付着した汚染物質を除去する際に発生する半導体素子の破壊等の問題を解決する回路装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、導電箔に表面から分離溝を形成して底部で一体に連結された導電パターンを形成する工程と、前記導電パターンの所望の箇所に回路素子を実装する工程と、前記回路素子を被覆し且つ前記分離溝に充填されるように樹脂層で封止する工程とを有し、前記導電箔の表面にプラズマを照射することを特徴とする。導電箔の表面にプラズマを照射することにより、導電箔の表面に付着した汚染物質を除去することが可能となり、更に、導電箔の表面を粗化して絶縁性樹脂との密着を向上させることが可能となる。
【００１６】
更に本発明は、前記回路素子を実装する工程に先行して、前記プラズマの照射を行うことを特徴とする。このように導電箔上に回路素子が実装されていない状態でプラズマ照射を行うことにより、導電箔全域に渡ってプラズマ照射を行うことができる。従って、回路素子が載置される予定の導電箔および分離溝の領域にプラズマ照射を行うことが可能となる。
【００１７】
更に、本発明は、導電箔に表面から分離溝を形成して底部で一体に連結された導電パターンを形成する工程と、前記導電パターンの所望の箇所に回路素子を実装する工程と、前記導電箔表面に前記回路素子を含めてプラズマを照射する工程と、前記回路素子を被覆し且つ前記分離溝に充填されるように樹脂層で封止する工程とを有することを特徴とする。本発明の導電パターンは、底部で連結されているので、プラズマを照射する工程に於いて局所的な電位差が発生せず、半導体素子等の回路素子が破壊されるのを抑制することができる。また、導電パターンが導電箔として一体に成っているので、プラズマ照射を行う工程で加熱されることによる変形が少ない。従って、回路素子と導電パターンとを接続する金属細線の変形・断線を抑制することができる。
【００１８】
更に本発明は、前記プラズマにより、前記分離溝の表面に付着した汚染物質を除去することを特徴とする。照射されたプラズマは分離溝表面で反射するので、反射されたプラズマにより、その洗浄の効果は更に向上される。また、プラズマ照射により導電箔の表面は粗化され、導電パターンと絶縁性樹脂との密着性は向上される。
【００１９】
【発明の実施の形態】
本発明の回路装置の製造方法は、導電箔１０に表面から分離溝１１を形成して底部で一体に連結された導電パターン２１を形成する工程と、導電パターン２１の所望の箇所に回路素子２２を実装する工程と、回路素子２２を被覆し且つ分離溝１１に充填されるように封止樹脂２８で封止する工程とを有し、導電箔１０の表面にプラズマを照射することにより回路装置を製造する。プラズマの照射には２つの方法があり、第１の方法は回路素子２２の実装を行う前にプラズマ照射を行う方法であり、第２の方法は回路素子２２の実装を行った後にプラズマ照射を行う方法である。以下に上記した各工程の詳細を説明する。
【００２０】
本発明の第１の工程は、図１から図３に示すように、導電箔１０に表面から分離溝１１を形成して底部で一体に連結された導電パターン２１を形成する工程である。
【００２１】
本工程では、まず図１（Ａ）の如く、シート状の導電箔１０を用意する。この導電箔１０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００２２】
具体的には、図１（Ｂ）に示す如く、短冊状の導電箔１０に多数の搭載部が形成されるブロック１２が４〜５個離間して並べられる。各ブロック１２間にはスリット１３が設けられ、モールド工程等での加熱処理で発生する導電箔１０の応力を吸収する。また導電箔１０の上下周端にはインデックス孔１４が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、ブロック毎の導電パターン２１を形成する。
【００２３】
まず、図２に示す如く、導電箔１０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン２１となる領域を除いた導電箔１０が露出するようにホトレジストＰＲをパターニングする。そして、図３（Ａ）に示す如く、ホトレジストＰＲを介して導電箔１０を選択的にエッチングする。エッチングにより形成された分離溝１１の深さは、例えば５０μｍであり、その側面は、粗面となるため封止樹脂２８との接着性が向上される。
【００２４】
またこの分離溝１１の側壁は、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、導電箔１０は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【００２５】
図３（Ｂ）に具体的な導電パターン２１を示す。本図は図１（Ｂ）で示したブロック１２の１個を拡大したものに対応する。点線で囲まれた部分の１個が１つの搭載部１５であり、導電パターン２１を構成し、１つのブロック１２には５行１０列のマトリックス状に多数の搭載部１５が配列され、各搭載部１５毎に同一の導電パターン２１が設けられている。
【００２６】
本発明の第２の工程は、図４に示す如く、導電パターン２１の所望の箇所に回路素子２２を実装することにある。回路素子２２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。
【００２７】
ここでは、ベアの半導体素子２２Ａが導電パターン２１にダイボンディングされ、半導体素子２２Ａの電極と導電パターン２１とが金属細線を介して電気的に接続されている。また２２Ｂは、チップコンデンサまたは受動素子等のチップ部品であり、半田等のロウ材２４等の導電ペーストで固着される。
【００２８】
本発明の第３の工程は、図５を参照して、導電箔１０表面に回路素子２２を含めてプラズマを照射することにより洗浄を行うことにある。図５（Ａ）はプラズマ洗浄を行う概要を示す図であり、図５（Ｂ）は１つの搭載部１５にプラズマ照射を行う様子を示す断面図である。
【００２９】
図５（Ａ）を参照して、プラズマ照射による洗浄を説明する。プラズマ洗浄機３０は、密閉容器３４の内部に設けた上段電極３１と、上段電極３１に対向して設けられて上部に導電箔１０が載置される下段電極３１とを有している。また、ガスを容器内部に供給する注入口３５と、その排気を行う排気口３６が設けられている。上段電極３１と下段電極３２のどちらかは、高周波電源と接続されており、電源と接続されない電極は接地されている。
【００３０】
導電箔表面の汚染物質を行うプラズマ洗浄は、化学的エッチングと物理的エッチングの２つの方法がある。化学的エッチングにはＤＰ（Ｄｉｒｅｃｔ Ｐｌａｚｍａ）またはＰＥ（Ｐｌａｚｍａ Ｅｔｃｈｉｎｇ）が含まれ、ガスとして酸素を使用することができる。物理・化学的エッチングにはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が含まれ、ガスとしてアルゴン、ネオンまたはヘリウムを使用することができる。化学的エッチングでは化学的効果を使用して有機物の汚染物質を除去することができ、物理的エッチングではスパッタ効果で有機物および無機物の汚染物質を除去することができる。本発明では、どちらの手法も用いることが可能である。
【００３１】
図５（Ｂ）を参照して、プラズマによる洗浄の詳細を説明する。本発明では、プラズマの照射は、導電箔１０の全域に渡って行われる。具体的には、放電により生成されたプラズマ３３の中のイオンを、導電箔１０の表面全域に衝突させている。従って、導電パターン２１の表面、分離溝１１、回路素子２２および金属細線２５にイオンが衝突して、それらの表面に付着した有機性または無機性の汚染物質が除去される。
【００３２】
分離溝１１の側面には、エッチングの工程に用いたエッチャントの残査や空気中の埃等の汚染物質が付着しており、これらの汚染物質もプラズマ洗浄により除去される。また、分離溝１１はエッチングにより形成されているのでその側面は曲面と成っている。従って、上方から進入したイオンは、分離溝１１の側面で反射されるので、１つのイオンが幾度も分離溝１１の側面に衝突する。このことから、分離溝１１の側面では、イオンによる表面の洗浄の効果が大きいので、分離溝１１の側面に付着した有機性および無機性の汚染物質は除去される。
【００３３】
また、各導電パターン２１は、１枚の金属箔である導電箔１０に浅い分離溝１１を形成することによりパターン化されおり、一体に連結されている。従って、各導電パターン２１は、電気的にも一体化した導電箔１０の状態で保持されているので、プラズマの影響下に晒されても各導電パターンによる電位差の発生は抑制される。このことから、半導体素子２２Ａが電圧破壊し易いＣＭＯＳ等であっても、半導体素子２２に与えるダメージを最小に抑制することができる。
【００３４】
更に、プラズマ洗浄により、分離溝１１の側面は粗化される。従って、後の工程で形成される封止樹脂２８と分離溝１１の側面との密着性は向上される。ここで、分離溝１１の側面は導電パターン２１側面であるので、導電パターン２１と封止樹脂２８との密着性は向上し、導電パターン２１の剥離等を防止することができる。
【００３５】
更にまた、プラズマ洗浄により、導電パターン２１は加熱されるが、導電パターン２１は導電箔１０として一体に成っているので、導電パターン２１の局所的な熱膨張や変形は防止される。従って、導電パターン２１の膨張や変形による金属細線２５の折れ曲がりや断線を抑止することができる。
【００３６】
更に、プラズマ洗浄行うためのガスに酸素を混入させることにより、導電箔１０の表面を酸化させることができる。このように表面を酸化させることにより、封止樹脂２５と導電パターン２１との密着力を更に向上させることができる。
【００３７】
図５（Ｃ）を参照して、以上の本工程の説明では、回路素子２２が実装された導電箔１０に対してプラズマ照射を行ったが、回路素子２２の実装を行う前に導電箔１０に対してプラズマ照射を行うことも可能である。回路素子２２が実装されていない状態でプラズマ照射を行うことにより、導電箔１０の表面全域に渡ってプラズマの照射を行うことができる。即ち、図示されたような状態では、プラズマ照射を行う導電箔１０の表面および分離溝１１と、上段電極３１との間にプラズマ照射を遮断するものがない。このことから、導電箔１０の表面および分離溝１１は全面的にプラズマ照射が行われ、それらの表面の汚染物質の除去および表面の粗化が行われる。
【００３８】
本発明の第４の工程は、図６を参照して、回路素子２２を被覆し、分離溝１１に封止樹脂２８が充填されるように封止樹脂２８による封止を行うことにある。
【００３９】
図６（Ａ）を参照して、樹脂封止が行われた後の状態を説明する。封止樹脂２８は回路素子２２および複数の導電パターン２１を被覆し、導電パターン２１間の分離溝１１には封止樹脂２８が充填されて各導電パターン２１の側面の湾曲構造と嵌合して強固に結合する。そして封止樹脂２８により導電パターン２１が支持されている。また本工程では、エポキシ樹脂等の熱硬化性樹脂を用いてトランスファーモールドを行うことができる。本工程によるメリットは、封止樹脂２８を被覆するまでは、導電パターン２１となる導電箔１０が支持基板となることである。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００４０】
次に図７を参照して、分離溝１１を設けていない厚み部分の導電箔１０を除去することにより、各導電パターン２１を電気的に分離する。具体的には、分離溝１１を設けていない厚み部分の導電箔１０のブロック１２の少なくとも導電パターン２１を設けた領域を除去する。本工程では、図７に示すように封止樹脂２８が露出するまで、導電箔１０の裏面を全面的にエッチングを行う。その結果、封止樹脂２８に導電パターン２１の裏面が露出する構造となる。
【００４１】
本発明の第５の工程は、図８に示す如く、ブロック１２の封止樹脂２８を各搭載部１５毎にダイシングにより分離することにある。
【００４２】
本工程では、粘着シートに貼り付けられた複数個のブロック１２をダイシング装置の載置台に真空で吸着させ、ダイシングブレード３２で各搭載部１５間のダイシングライン３０に沿って分離溝１１の封止樹脂２８をダイシングし、個別の回路装置に分離する。
【００４３】
図９を参照して、上記のような工程で製造される回路装置の構成を説明する。同図に示す回路装置は、導電パターン２１と、導電パターン２１上に固着された回路素子２２と、半導体素子２２Ａと導電パターン２１とを電気的に接続する金属細線２５と、導電パターン２１の裏面を露出させて全体の支持および封止を行う封止樹脂２８とから構成されている。また、封止樹脂２８の裏面から露出する導電パターン２１はレジスト２６で被覆され、所望の箇所には半田等のロウ材から成る外部電極２７が形成されている。
【００４４】
本発明の回路装置の製造方法によると、以下に示すような効果を奏することができる。
【００４５】
第１に、導電パターン２１を分離する分離溝１１が形成された導電箔１０の表面にプラズマの照射を行うので、表面に付着した汚染物質の除去および表面の粗化を行うことができる。このことから、導電パターン２１と封止樹脂２８との密着を向上させることができる。
【００４６】
第２に、プラズマ照射を回路素子２２の実装を行う前に行うことにより、導電箔１０の表面および分離溝１１に全面的にプラズマ照射を行うことが可能となり、汚染物質の除去および表面粗化の効果を更に向上させることができる。
【００４７】
第３に、回路素子２２の実装を行った後にプラズマ照射を行うことも可能である。導電パターン２１が導電箔１０として電気的にも一体化された状態でプラズマ洗浄を行うので、プラズマの影響により導電パターン２１に局所的な電位差が発生するのを抑制することができる。従って、プラズマの影響で発生した電位差により半導体素子２２に与えるダメージを抑制することができる。また、金属細線２５および回路素子２２の表面の洗浄および粗化を行うこともできる。
【００４８】
第４に、導電箔１０の上方から進入するイオンが、分離溝１１の側面で反射するので、プラズマ照射による汚染物除去の効果を更に向上させることができる。
【００４９】
第５に、プラズマにより分離溝１１の側面を粗化させることができるので、封止樹脂２８と導電パターン２１との密着性を更に向上させることができる。
【００５０】
第６に、分離溝１１の表面の付着物をプラズマ照射により除去できることから、分離溝１１に充填されて裏面に露出する封止樹脂２８の露出面に付着物が除去しない。従って、分離溝１１から露出する封止樹脂２８とレジスト２６との付着強度を強くすることができる。
【００５１】
【発明の効果】
本発明では、導電箔の表面にプラズマを照射することにより導電箔表面の洗浄および粗化を行うことができる。更に、プラズマを用いて導電性材料の表面に付着した汚染物質を除去する際に発生する半導体素子の破壊等の問題を解決することができる。
【図面の簡単な説明】
【図１】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図２】本発明の回路装置の製造方法を説明する断面図である。
【図３】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図４】本発明の回路装置の製造方法を説明する断面図である。
【図５】本発明の回路装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。
【図６】本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図７】本発明の回路装置の製造方法を説明する断面図である。
【図８】本発明の回路装置の製造方法を説明する平面図である。
【図９】本発明の回路装置の製造方法を説明する断面図である。
【図１０】従来の回路装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）、断面図（Ｄ）である。
【図１１】従来の回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【符号の説明】
１０ 導電箔
１１ 分離溝
１２ ブロック
２２Ａ 半導体素子
２２Ｂ チップ部品
２５ 金属細線
３０ プラズマ洗浄機
３１ 上段電極
３２ 下段電極

Claims (13)

  1. 導電箔に表面から分離溝を形成して底部で一体に連結された導電パターンを形成する工程と、
    前記導電パターンの所望の箇所に回路素子を実装する工程と、
    前記回路素子を被覆し且つ前記分離溝に充填されるように樹脂層で封止する工程とを有し、
    前記導電箔の表面にプラズマを照射することを特徴とする回路装置の製造方法。
  2. 導電箔に表面から分離溝を形成して底部で一体に連結された導電パターンを形成する工程と、
    前記導電パターンの所望の箇所に回路素子を実装する工程と、
    前記導電箔表面に前記回路素子を含めてプラズマを照射する工程と、
    前記回路素子を被覆し且つ前記分離溝に充填されるように樹脂層で封止する工程とを有することを特徴とする回路装置の製造方法。
  3. 前記回路素子を実装する工程の前に、前記プラズマの照射を行うことを特徴とする請求項１記載の回路装置の製造方法。
  4. 前記回路素子を実装する工程の後に、前記プラズマの照射を行うことを特徴とする請求項１記載の回路装置の製造方法。
  5. 前記プラズマにより、前記分離溝の表面に付着した汚染物質を除去することを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  6. 前記汚染物質は、有機物または無機物から成るものであることを特徴とする請求項５記載の回路装置の製造方法。
  7. 前記プラズマの照射により前記分離溝の表面を粗化することを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  8. 前記プラズマの照射により、前記分離溝の表面を酸化させることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  9. 酸素ガスを用いて、前記プラズマの照射を行うことを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  10. アルゴン、ネオン、ヘリウムの不活性ガスを用いて前記プラズマの照射を行うことを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  11. 前記導電箔は、銅を主材料とする金属から成ることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  12. 前記回路素子は半導体素子であり、金属細線を介して前記導電パターンと電気的に接続されていることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  13. 前記導電箔の裏面に前記樹脂層が露出するまで、前記導電箔の裏面を除去することにより、前記各導電パターンを電気的に分離することを特徴とする請求項１または請求項２記載の回路装置の製造方法。
JP2002352140A 2002-12-04 2002-12-04 回路装置の製造方法 Pending JP2004186460A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002352140A JP2004186460A (ja) 2002-12-04 2002-12-04 回路装置の製造方法
US10/724,954 US7105384B2 (en) 2002-12-04 2003-12-01 Circuit device manufacturing method including mounting circuit elements on a conductive foil, forming separation grooves in the foil, and etching the rear of the foil
CN2008101343268A CN101350316B (zh) 2002-12-04 2003-12-04 电路装置的制造方法
CNB2003101195846A CN100418202C (zh) 2002-12-04 2003-12-04 电路装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002352140A JP2004186460A (ja) 2002-12-04 2002-12-04 回路装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006194079A Division JP2006279085A (ja) 2006-07-14 2006-07-14 回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004186460A true JP2004186460A (ja) 2004-07-02

Family

ID=32753840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002352140A Pending JP2004186460A (ja) 2002-12-04 2002-12-04 回路装置の製造方法

Country Status (3)

Country Link
US (1) US7105384B2 (ja)
JP (1) JP2004186460A (ja)
CN (2) CN100418202C (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7553164B2 (en) * 2005-05-30 2009-06-30 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
JP2014170900A (ja) * 2013-03-05 2014-09-18 Panasonic Corp プラズマクリーニング方法およびプラズマクリーニング装置
CN112614900A (zh) * 2020-11-27 2021-04-06 中国电子科技集团公司第十三研究所 一种光导开关封装结构

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4107952B2 (ja) * 2002-12-04 2008-06-25 三洋電機株式会社 回路装置の製造方法
JP5331799B2 (ja) * 2007-05-24 2013-10-30 巨擘科技股▲ふん▼有限公司 多層基板の金属配線の製造方法及びその構造
TWI354523B (en) * 2007-05-25 2011-12-11 Princo Corp Method for manufacturing metal lines in multi-laye
US8815333B2 (en) 2007-12-05 2014-08-26 Princo Middle East Fze Manufacturing method of metal structure in multi-layer substrate
US8420508B2 (en) * 2010-03-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof
JP5941787B2 (ja) * 2012-08-09 2016-06-29 日立オートモティブシステムズ株式会社 パワーモジュールおよびパワーモジュールの製造方法
ITUA20163031A1 (it) 2016-04-29 2017-10-29 St Microelectronics Srl Dispositivo a semiconduttore e corrispondente procedimento
CN109411637A (zh) * 2018-11-30 2019-03-01 湖畔光电科技（江苏）有限公司 一种顶发射有机发光二极管金属阳极的处理方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974149A (ja) * 1995-09-04 1997-03-18 Oki Electric Ind Co Ltd 小型パッケージ及びその製造方法
JPH09266267A (ja) * 1996-03-28 1997-10-07 Hitachi Chem Co Ltd 転写配線支持部材及びそれを使用した半導体パッケージの製造法
JPH10242097A (ja) * 1997-03-03 1998-09-11 Matsushita Electric Ind Co Ltd 基板のプラズマクリーニング装置
JPH10270476A (ja) * 1997-03-27 1998-10-09 Matsushita Electric Ind Co Ltd チップの片面モールド装置
JP2001274290A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置
JP2002076246A (ja) * 2000-09-04 2002-03-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002093847A (ja) * 2000-09-20 2002-03-29 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
JP2002110721A (ja) * 2000-10-02 2002-04-12 Hitachi Ltd 半導体装置の製造方法
JP2002280488A (ja) * 2001-03-22 2002-09-27 Sanyo Electric Co Ltd 回路装置の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541379A (en) * 1967-09-11 1970-11-17 Ppg Industries Inc Method for initiating gaseous plasmas
JP2920850B2 (ja) * 1991-03-25 1999-07-19 東京エレクトロン株式会社 半導体の表面処理方法及びその装置
US5635671A (en) * 1994-03-16 1997-06-03 Amkor Electronics, Inc. Mold runner removal from a substrate-based packaged electronic device
US5675177A (en) * 1995-06-26 1997-10-07 Lucent Technologies Inc. Ultra-thin noble metal coatings for electronic packaging
US5909633A (en) 1996-11-29 1999-06-01 Matsushita Electric Industrial Co., Ltd. Method of manufacturing an electronic component
US5807787A (en) 1996-12-02 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing surface leakage current on semiconductor intergrated circuits during polyimide passivation
US6074895A (en) * 1997-09-23 2000-06-13 International Business Machines Corporation Method of forming a flip chip assembly
TW432550B (en) * 1998-02-07 2001-05-01 Siliconware Precision Industries Co Ltd Method of encapsulating a chip
SG87769A1 (en) 1998-09-29 2002-04-16 Texas Instr Singapore Pte Ltd Direct attachment of semiconductor chip to organic substrate
US6248614B1 (en) 1999-03-19 2001-06-19 International Business Machines Corporation Flip-chip package with optimized encapsulant adhesion and method
US6338980B1 (en) 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
US6096649A (en) 1999-10-25 2000-08-01 Taiwan Semiconductor Manufacturing Company Top metal and passivation procedures for copper damascene structures
US6406991B2 (en) 1999-12-27 2002-06-18 Hoya Corporation Method of manufacturing a contact element and a multi-layered wiring substrate, and wafer batch contact board
TW507482B (en) * 2000-06-09 2002-10-21 Sanyo Electric Co Light emitting device, its manufacturing process, and lighting device using such a light-emitting device
TW511401B (en) * 2000-09-04 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
JP2002134864A (ja) 2000-10-24 2002-05-10 Ngk Spark Plug Co Ltd 配線基板及び配線基板の製造方法
JP3653460B2 (ja) * 2000-10-26 2005-05-25 三洋電機株式会社 半導体モジュールおよびその製造方法
JP3447690B2 (ja) 2000-12-04 2003-09-16 日本電気株式会社 半導体チップの積層実装方法
US6383893B1 (en) 2000-12-28 2002-05-07 International Business Machines Corporation Method of forming a crack stop structure and diffusion barrier in integrated circuits
US6512295B2 (en) 2001-03-01 2003-01-28 International Business Machines Corporation Coupled-cap flip chip BGA package with improved cap design for reduced interfacial stresses
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
TW591990B (en) * 2001-07-25 2004-06-11 Sanyo Electric Co Method for making an illumination device
JP4007798B2 (ja) 2001-11-15 2007-11-14 三洋電機株式会社 板状体の製造方法およびそれを用いた回路装置の製造方法
US20040234703A1 (en) 2002-06-04 2004-11-25 Frautschi Jack R. Method of forming a polymer layer on a metal surface
JP4107952B2 (ja) 2002-12-04 2008-06-25 三洋電機株式会社 回路装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974149A (ja) * 1995-09-04 1997-03-18 Oki Electric Ind Co Ltd 小型パッケージ及びその製造方法
JPH09266267A (ja) * 1996-03-28 1997-10-07 Hitachi Chem Co Ltd 転写配線支持部材及びそれを使用した半導体パッケージの製造法
JPH10242097A (ja) * 1997-03-03 1998-09-11 Matsushita Electric Ind Co Ltd 基板のプラズマクリーニング装置
JPH10270476A (ja) * 1997-03-27 1998-10-09 Matsushita Electric Ind Co Ltd チップの片面モールド装置
JP2001274290A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置
JP2002076246A (ja) * 2000-09-04 2002-03-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002093847A (ja) * 2000-09-20 2002-03-29 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
JP2002110721A (ja) * 2000-10-02 2002-04-12 Hitachi Ltd 半導体装置の製造方法
JP2002280488A (ja) * 2001-03-22 2002-09-27 Sanyo Electric Co Ltd 回路装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7553164B2 (en) * 2005-05-30 2009-06-30 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
JP2014170900A (ja) * 2013-03-05 2014-09-18 Panasonic Corp プラズマクリーニング方法およびプラズマクリーニング装置
CN112614900A (zh) * 2020-11-27 2021-04-06 中国电子科技集团公司第十三研究所 一种光导开关封装结构

Also Published As

Publication number Publication date
CN100418202C (zh) 2008-09-10
US7105384B2 (en) 2006-09-12
US20040152241A1 (en) 2004-08-05
CN101350316A (zh) 2009-01-21
CN1505123A (zh) 2004-06-16
CN101350316B (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
TW587316B (en) Semiconductor device and manufacturing method the same
JP2004363478A (ja) 半導体装置の製造方法
JP2008270810A (ja) ヒートシンクおよびアースシールドの機能を向上させるための半導体デバイスパッケージ
KR100608186B1 (ko) 반도체 장치의 제조 방법
KR20090034081A (ko) 적층형 반도체 패키지 장치 및 이의 제작 방법
US6953712B2 (en) Circuit device manufacturing method
JP2004186460A (ja) 回路装置の製造方法
JP2002231854A (ja) 半導体装置およびその製造方法
KR20180107877A (ko) 반도체 패키지 및 그의 제조 방법
JP2004335915A (ja) 半導体装置の製造方法
JP2004047931A (ja) 回路素子の電極形成方法、それを用いたチップパッケージ及び多層基板
JP2004207277A (ja) 回路装置およびその製造方法
JP2006294701A (ja) 半導体装置及びその製造方法
JP2006203174A (ja) 基板上の選択領域から異質な材料を除去するプラズマ処理装置及び方法
JP4832486B2 (ja) 回路装置
JP2006279085A (ja) 回路装置の製造方法
JP4642061B2 (ja) 回路装置の製造方法
US7320901B2 (en) Fabrication method for a chip packaging structure
JP3359824B2 (ja) Ｂｇａ型半導体装置の製造方法
JP4859716B2 (ja) ウエハ及びその搬送システム
JP7225787B2 (ja) 半導体ｉｃ内蔵回路基板及びその製造方法
JP2005150221A (ja) 半導体装置、半導体ウエハおよびその製造方法
JP6892281B2 (ja) 配線基板およびその製造方法
JPH11354473A (ja) 半導体素子基板およびその製造方法
JP2005116886A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060516

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060822