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KR19980071737A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Publication number
KR19980071737A
KR19980071737A KR1019980006080A KR19980006080A KR19980071737A KR 19980071737 A KR19980071737 A KR 19980071737A KR 1019980006080 A KR1019980006080 A KR 1019980006080A KR 19980006080 A KR19980006080 A KR 19980006080A KR 19980071737 A KR19980071737 A KR 19980071737A
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KR
South Korea
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insulating film
bonding pad
ring
film
planarization
Prior art date
Application number
KR1019980006080A
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English (en)
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KR100570239B1 (ko
Inventor
가오리 미사와
이시하라 히로야스
히데끼 미즈하라
Original Assignee
다까노 야스아끼
상요 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다까노 야스아끼, 상요 덴기 가부시끼가이샤 filed Critical 다까노 야스아끼
Publication of KR19980071737A publication Critical patent/KR19980071737A/ko
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Abstract

본 발명은, 소자 특성의 열화나 배선의 신뢰성 저하를 방지하는 것이 가능한 본딩 패드를 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명은, 개구부(122)의 측벽에는 평탄화 절연막(121)이 노출하고 있다. 그러나, 평탄화 절연막(121)은 링(2)에 의해 단절되어 있다. 그 때문에, 외부로부터의 수분이나 오염 물질이 반도체 칩(101) 내로 투입하는 것을 방지할 수 있다. 즉, 외부로부터의 수분이나 오염 물질은, 개구부(122)의 측벽에서 노출한 평탄화 절연막(121)을 통해 도랑(3) 위상의 평탄화 절연막(121)까지 이르러도 평탄화 절연막(121)이 링(2)에 의해 단절되어 있기 때문에 반도체 칩 내로 그 이상 침입할 수 없다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 상세하게는 본딩 패드를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
세라믹 또는 수지에 의해 형성된 패키지에 반도체 칩을 탑재할 때에는, 반도체 칩에 설치된 본딩 패드와 패키지의 밖으로 나와 있는 리드 단자를 전기적으로 접속하는 본딩 작업을 행하여야 한다. 그 본딩 방법에는, 본딩 패드와 리드 단자를 금속 세선(細線)으로 이루어지는 본딩 와이어를 이용해 접속하는 와이어 본딩법과, 본딩 와이어를 이용하지 않는 와이어리스 본딩법이 있다.
도 11에 종래의 반도체 칩(101)의 개략 단면도를 도시한다.
반도체 칩(101)은 반도체 기판(102)에 형성된 MOS 트랜지스터(103) 등의 소자와, 반도체 기판(102)상에 형성된 다층 배선(104)으로 구성되어 있다.
MOS 트랜지스터(103)는, 소오스·드레인 영역(105) 및 게이트 전극(106)으로 구성되어 있다. 각 소오스·드레인 영역(105)은 반도체 기판(102)의 표면에 형성되어 있다. 게이트 전극(106)은, 각 소오스·드레인 영역(105) 사이의 반도체 기판(102)상에 게이트 절연막(107)을 통해 형성되어 있다.
다층 배선(104)은, 각 층간 절연막(108, 109)과, 소자 분리 절연막(110), 각 배선층(111, 112), 본딩 패드(113), 각 비아홀(114, 115), 각 비아홀 매립 플러그(116, 117), 페시베이션막(118)으로 구성되어 있다.
소자 분리 절연막(110)은 반도체 기판(102)상에 형성되고, MOS 트랜지스터(103) 등 소자 사이의 소자 분리를 행하고 있다. 제1 층간 절연막(108)은 반도체 기판(102) 및 소자 분리 절연막(110)상에 형성되어 있다. 하층의 배선층(111)은 층간 절연막(108)상에 형성되어 있다. 제2층의 배선층(112)은 최상층의 층간 절연막(109)상에 형성되어 있다. 본딩 패드(113)는 배선층(112)과 동일 재료에 의해 동일 공정으로 층간 절연막(109)상에 형성되어 있다.
단, 각 층간 절연막(108, 109)의 표면은, CMP(Chemical Mechanical Polish)법 등을 이용해 평탄화되어 있다.
비아홀(114)은 층간 절연막(108)에 형성되어 있다. 비아홀 매립 플러그(116)는 비아홀(114) 내에 형성되어 있다. 그리고, 비아홀 매립 플러그(116)를 통해 소오스·드레인 영역(105)과 배선층(111)이 전기적으로 접속되어 있다. 비아홀(115)은 층간 절연막(109)에 형성되어 있다. 비아홀 매립 플러그(117)는 비아홀(115) 내에 형성되어 있다. 그리고, 비아홀 매립 플러그(117)를 통해 배선층(111)과 배선층(112) 및 배선층(111)과 본딩 패드(113)가 전기적으로 접속되어 있다.
페시베이션막(118)은, 본딩 패드(113)의 표면 중앙을 없앤 반도체 칩(101)의 표면(배선층(112) 및 층간 절연막(109) 위에 형성되어 있다. 페시베이션막(118)에는, 반도체 칩(101)의 표면을 손상으로부터 보호하는 기능이 있다. 또한, 페시베이션막(118)에는, MOS 트랜지스터(103) 등의 소자나 각 배선층(111, 112) 및 비아홀 매립 플러그(116, 117)에 대해 반도체 칩(101)의 외부로부터 수분이나 오염 물질이 침입하는 것을 방지하는 기능도 있다.
페시베이션막(118)에서 노출한 본딩 패드(113)의 표면 중앙부에는, 본딩 와이어(119)가 열압착되어 있다. 본딩 와이어(119)는 본딩 패드(113)와 패키지의 리드 단자(도시 생략)를 전기적으로 접속한다.
최근, 반도체 칩(101)의 고집적화에 따라, 각 배선층(112)이 미세화되고, 그 배선 밀도도 높게 되어 있다. 그 때문에, 각 배선층(112)상에 형성된 페시베이션막(118)의 단차 피복성이 저하하고, 각 배선층(112)의 측벽 하부(112a)에 형성된 페시베이션막(118)의 막 두께는 그 외의 부분에 비해 얇게 되어 있다. 그 결과, 상기한 페시베이션막(118)의 기능이 손상된다는 문제가 있다. 또한, 페시베이션막(118)의 단차 피복성이 저하하면, 각 배선층(112) 사이에 페시베이션막(118)에 의해 둘러쌓인 공간인 보이드(α)가 생긴다. 보이드(α) 내에는 수분이나 오염 물질이 봉입되기 쉽워 그 수분이나 오염 물질이 반도체 칩(101)에 악영향을 줄 우려가 있다.
그래서, 도 12에 도시하는 바와 같이 각 배선층(112)상에 절연막(120)을 통해 평탄화 절연막(121)을 형성하고, 그 평탄화 절연막(121)상에 페시베이션막(118)을 형성함으로써 페시베이션막(118)의 표면을 평탄화하여 그 막 두께를 균일하게 하는 기술이 제안되고 있다. 그와 같은 평탄화 절연막(121)으로서는 SOG(Spin On Glass)막이 이용된다.
여기서, 본딩 패드(113)의 표면 중앙부는, 각 막(118, 121, 120)에 형성된 개구부(122)로부터 노출하고 있고, 그 표면 중앙부에 본딩 와이어(119)가 열압착되어 있다.
그러나, 개구부(122)의 측벽에는 평탄화 절연막(121)이 노출하고 있다. SOG막은 수분이나 오염 물질의 투과 방지 성능이 낮다. 그 때문에, 도 12의 실선 A로 나타내는 바와 같이, 개구부(122)의 측벽으로부터 노출한 평탄화 절연막(121)을 통해 외부로부터 반도체 칩(101) 내로 수분이나 오염 물질이 침입할 우려가 있다. 반도체 칩(101) 내에 침입한 수분이나 오염 물질은 MOS 트랜지스터(103) 등의 소자 특성을 열화시키거나 각 배선층(111, 112) 및 비아홀 매립 플러그(116, 117)를 부식시켜 도통 불량을 일으켜 배선의 신뢰성을 저하시킨다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로 그 목적은 소자 특성의 열화나 배선의 신뢰성 저하를 방지하는 것이 가능한 본딩 패드를 구비한 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명은 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상의 링이 설치되고, 본딩 패드와 링의 사이 또는 각 링 사이에 도랑이 형성된 것을 그 요지로 한다.
또한, 본 발명은, 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상 설치된 링과, 본딩 패드와 링 사이 또는 각 링 사이에 형성된 도랑과, 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 링에 의해 단절된 구조인 것을 그 요지로 한다.
본 발명은, 본딩 패드의 외주부를 돌러싸도록 적어도 1개 이상 설치된 링과, 본딩 패드와 링 사이 또는 각 링 사이에 형성된 도랑과, 반도체 칩 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 본딩 패드의 주연부를 덮고, 그 본딩 패드의 주연부를 덮는 평탄화 절연막과, 본딩 패드 이외의 부분에 형성된 평탄화 절연막이 링에 의해 단절된 구조인 것을 그 요지로 한다.
또한, 본 발명은, 본딩 패드의 외주부에 대응하여 기판에 형성된 적어도 1개 이상의 도랑을 구비한 것을 그 요지로 한다.
본 발명은, 본딩 패드의 외주부에 대응하여 기판에 형성된 적어도 1개 이상의 도랑과, 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막을 본딩 패드의 절연부에 의해 단절된 구조인 것을 그 요지로 한다.
또한, 본 발명은 본딩 패드의 외주부에 대응하여 기판에 형성된 적어도 1개 이상의 도랑과, 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 본딩 패드의 주연부를 덮으며, 그 본딩 패드의 주연부를 덮는 평탄화 절연막과, 본딩 패드 이외의 부분에 형성된 평탄화 절연막이 본딩 패드의 주연부에 의해 단절된 구조인 것을 그 요지로 한다.
본 발명은, 본딩 패드의 외주부에 대응하여 본딩 패드의 아래에 있는 최상층의 층간 절연막에 형성된 적어도 1개 이상의 도랑을 구비한 것을 그 요지로 한다.
또한, 본 발명은, 본딩 패드의 외주부에 대응하여 본딩 패드의 아래에 있는 최상층의 층간 절연막에 형성된 적어도 1개 이상의 도랑과, 반도체 칩 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 본딩 패드의 주연부에 의해 단절된 구조인 것을 그 요지로 한다.
본 발명은 본딩 패드의 외주부에 대응하여 본딩 패드의 아래에 있는 최상층의 층간 절연막에 형성된 적어도 1개 이상의 도랑과, 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 본딩 패드의 주연부를 덮으며, 그 본딩 패드의 주연부를 덮는 평탄화 절연막과 본딩 패드 이외의 부분에 형성된 평탄화 절연막이 본딩 패드의 주연부에 의해 단절된 구조인 것을 그 요지로 한다.
본 발명은, 반도체 장치에 있어서 상기 평탄화막상에 페시베이션막(118)이 형성된 것을 그 요지로 한다.
또한 본 발명은, 기판상에 절연막을 형성하는 공정과, 절연막상에 본딩 패드를 형성하는 것과 동시에, 절연막상에 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상의 링을 형성하는 공정과, 반도체 칩의 표면에 도포 절연막으로 이루어지는 평탄화 절연막을 형성하는 공정을 구비한 것을 그 요지로 한다.
본 발명은, 반도체 장치의 제조 방법에 있어서, 상기 평탄화 절연막의 표면을 평탄화하는 공정을 구비한 것을 그 요지로 한다.
또한 본 발명은, 기판상에 절연막을 형성하는 공정과, 절연막에 비아홀을 형성함과 동시에, 절연막에서의 본딩 패드의 외주부에 대응한 개소에 적어도 1개 이상의 도랑을 형성하는 공정을 구비한 것을 그 요지로 한다.
본 발명은, 반도체 장치의 제조 방법에 있어서 절연막상에 본딩 패드를 형성하는 공정과, 반도체 칩의 표면에 도포 절연막으로 이루어지는 평탄화 절연막을 형성하는 공정을 구비한 것을 그 요지로 한다.
또한, 본 발명은, 반도체 장치의 제조 방법에 있어서 비아홀 및 도랑의 내부에 도전막을 형성하는 공정과, 도랑 내부의 적어도 일부의 도전막을 제거하는 공정과, 절연막상에 배선층 및 본딩 패드를 형성하는 공정과, 반도체 칩의 표면에 도포 절연막으로 이루어지는 평탄화 절연막을 형성하는 공정을 구비한 것을 그 요지로 한다.
본 발명은, 반도체 장치에 있어서 상기 평탄화막상에 페시베이션막을 형성하는 공정을 구비한 것을 그 요지로 한다.
도 1은 제1 실시 형태를 설명하기 위한 개략 단면도.
도 2는 제1 실시 형태를 설명하기 위한 평면도.
도 3은 제1 실시 형태를 설명하기 위한 개략 단면도.
도 4는 제2 실시 형태를 설명하기 위한 개략 단면도.
도 5는 제3 실시 형태를 설명하기 위한 개략 단면도.
도 6은 제3 실시 형태를 설명하기 위한 평면도.
도 7은 제4 실시 형태를 설명하기 위한 개략 단면도.
도 8은 제4 실시 형태를 설명하기 위한 개략 단면도.
도 9는 제5 실시 형태를 설명하기 위한 개략 단면도.
도 10은 제5 실시 형태를 설명하기 위한 개략 단면도.
도 11은 종래의 형태를 설명하기 위한 개략 단면도.
도 12는 종래의 형태를 설명하기 위한 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1, 11, 21, 31, 41 : 반도체 칩
2 : 링
3, 32, 42, 44 : 도랑
43 : 측벽 스페이서
102 : 반도체 기판
109 : 최상층의 층간 절연막
113 : 본딩 패드
115 : 비아홀
118 : 페시베이션막
121 : SOG막으로 이루어지는 평탄화 절연막
(제1 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도면을 따라 설명한다. 단, 본 실시 형태에 있어서 도 12에 도시한 종래의 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 1∼도 3은 본 실시 형태의 반도체 칩(1)의 제조 공정을 설명하기 위한 개략 단면도이다. 이하, 도 1∼도 3에 따라 반도체 칩(1)의 제조 방법을 순차 설명한다.
공정 1(도 1의 a 참조) ; LOCOS법을 이용해 반도체 기판(102)상에 소자 분리 절연막(110)을 형성한다. 소자 분리 절연막(110)에서 노출한 반도체 기판(102)상에 게이트 절연막(107)을 통해 게이트 전극(106)을 형성한다. 그리고, 게이트 전극(106)을 이온 주입용 마스크로서 사용하고, 반도체 기판(102)의 표면에 불순물 이온을 주입함으로써 반도체 기판(102)에 소오스·드레인 영역(105)을 형성한다. 그 결과, 반도체 기판(102)에 MOS 트랜지스터(103)가 형성된다. 단, 반도체 기판(102)에는, MOS 트랜지스터(103) 이외에도 바이폴라 트랜지스터와, 저항, 콘덴서 등의 각종 전기 소자(도시 생략함)가 형성되어 있다.
다음에, MOS 트랜지스터(103) 등의 소자가 형성된 반도체 기판(102) 및 소자 분리 절연막(110) 위에 층간 절연막(108)을 형성한다. 그리고, CMP법 등을 이용해 층간 절연막(108)의 표면을 평탄화한다.
이어서, 포토리소그래피 기술과 이방성 에칭법을 이용해 층간 절연막(108)에 비아홀(114)을 형성한다. 그리고, MO-CVD법 등을 이용해 비아홀(114) 내에 텅스텐 등으로 이루어지는 비아홀 매립 플러그(16)를 형성한다. 그 후, 에치백법을 이용해 비아홀(114)에서 튀어나온 비아홀 매립 플러그(116)를 제거한다.
다음에, 층간 절연막(108)상에 배선층(111)을 형성한다. 이어서, 배선층(111)상에 층간 절연막(109)을 형성한다. 그리고, CMP법 등을 이용해 층간 절연막(109)의 표면을 평탄화한다.
이어서, 포토리소그래피 기술과 이방성 에칭법을 이용해 층간 절연막(109)에 비아홀(115)을 형성한다. 그리고, MO-CVD법 등을 이용해 비아홀(115) 내에 텅스텐 등으로 이루어지는 비아홀 매립 플러그(117)를 형성한다. 그 후, 에치백법을 이용해 비아홀(115)서 튀어나온 비아홀 매립 플러그(117)를 제거한다.
다음에, 층간 절연막(108)상에 배선층(111)을 형성한다. 이어서, 배선층(111)상에 층간 절연막(109)을 형성한다. 그리고, CMP법 등을 이용해 층간 절연막(109)의 표면을 평탄화한다.
이어서, 포토리소그래피 기술과 이방성 에칭법을 이용해 층간 절연막(109)에 비아홀(115)을 형성한다. 그리고, MO-CVD법 등을 이용해 비아홀(115) 내에 텅스텐 등으로 이루어지는 비아홀 매립 플러그(117)를 형성한다. 그 후, 에치백법을 이용해 비아홀(115)에서 튀어나온 비아홀 매립 플러그(117)를 제거한다.
다음에, 층간 절연막(109)상에 배선층(112)과, 본딩 패드(113), 링(2)을 동일 재료로 동시에 형성한다. 그 때문에, 배선층(112)과, 본딩 패드(113), 링(2)의 막 두께는 모두 같게 된다.
단, 층간 절연막(108, 109)으로서는, 산화 실리콘과, 질화 실리콘, 질산화 실리콘, 실리케이트 유리(PSG, BSG, BPSG 등) 등을 이용하고, 그 형성 방법에는 CVD법 또는 PVD법을 이용한다. 또한, 배선층(111, 112)과, 본딩 패드(113), 링(2)으로서는, 알루미늄 합금과, 각종 고융점 금속(티탄, 텅스텐, 몰리브덴 등)의 단체 또는 합금, 폴리실리콘 등의 도전 재료를 이용하고, 그 형성 방법에는 CVD법 또는 PVD법을 이용한다.
도 2는, 상기의 공정에 의해 형성된 반도체 칩(1)의 평면도이다. 즉, 도 1의 a는 도 2에서의 X-X선 단면도이다.
본딩 패드(113)는 사각형상을 이루고 있다. 본딩 패드(113)의 외주는 소정의 폭(t1)으로 형성된 링(2)에 의해 둘러싸여 있다. 그 결과, 본딩 패드(113)와 링(2) 사이에는 소정의 간격(t2)을 두고, 도랑(3)이 형성되어 있다.
공정 2(도 1의 b 참조) ; 반도체 칩(1)상(배선층(112), 본딩 패드(113), 링(2), 층간 절연막(109) 위)에 소정의 막 두께(t3)의 절연막(120)을 형성한다. 절연막(120)으로서는 산화 실리콘과, 질화 실리콘, 질산화 실리콘 등을 이용하고, 그 형성 방법에는 CVD법 또는 PVD법을 이용한다.
공정 3(도 1의 c 참조) ; 반도체 칩(1)상(절연막(120)상)에 SOG막으로 이루어지는 평탄화 절연막(121)을 형성한다. SOG막에는 무기 SOG막 또는 유기 SOG막을 이용하고, 그 형성 방법에는 스핀 코트법을 이용한다.
즉, 후기의 조성식 1 또는 조성식 2에 나타내는 조성의 실리콘 화합물의 에탄올 용액(이하, SOG 용액이라함)을 반도체 칩(1)상에 떨어뜨려 반도체 칩(1)을 회전시키고, SOG 용액의 피막을 반도체 칩(1)상에 형성한다.
이 때, SOG 용액의 피막은, 반도체 칩(1)상의 단차에 대해서, 그 요부(층간 절연막(109) 위 및 배선층(112), 본딩 패드(113), 링(2)의 사이)에는 두껍게, 그 철부(배선층(112), 본딩 패드(113), 링(2) 위)에는 얇게 단차를 완화하도록 형성된다. 또한, SOG 용액의 피막은, 면적이 큰 패턴(본딩 패드(113))상에는 두껍게, 면적이 작은 패턴(배선층(112), 링(2))상에는 얇게 형성된다.
다음에, 대기중에서 열처리를 행하고, SOG 용액으로부터 에탄올을 증발시킴과 동시에, 실리콘 화합물의 중합 반응을 진행시킴으로써 SOG 용액의 피막을 소성하고, SOG막으로 이루어지는 평탄화 절연막(121)을 형성한다.
SOG막에는, 조성식 1로 나타내는 바와 같이, 실리콘 화합물 중에 유기 성분을 포함하지 않는 무기 SOG막과, 조성식 2로 나타내는 바와 같이 실리콘 화합물 중에 유기 성분을 포함하는 유기 SOG막이 있다.
〈조성식 1〉
[SiO2]n
〈조성식 2〉
[RXSiOY]n
(n, X, Y ; 정수, R ; 알킬기 또는 아닐기)
무기 SOG막은, 수분 및 수산기를 다량으로 함유하고 있는 상태에서 흡습성이 높고, CVD법에 의해 형성된 실리콘 산화막에 비해 취약하며, 한번에 형성할 막 두께를 두껍게 하면 열처리시에 균열이 생기기 쉽다는 결점이 있다.
한편, 유기 SOG막은, 열처리시에서의 균열의 발생이 억제되고, 한번에 형성할 막 두께를 두껍게 할 수 있다. 따라서, 평탄화 절연막(121)으로서 유기 SOG막을 이용하면, 반도체 칩(1)의 표면이 큰 단차에 대해서도 충분한 평탄화가 가능하게 된다. 다만, 유기 SOG막에 비하면 적지만, 유기 SOG막에도 수분 및 수산기가 포함되어 있는 상에서 흡습성도 높다.
또한, 유기 SOG막 및 무기 SOG막은 함께, CVD법에 의해 형성된 실리콘 산화막에 비해 절연성 및 기계적 강도가 낮고, 수분 및 수산기나 오염 물질의 투과 방지 성능이 낮다.
공정 4(도 3의 a 참조) ; 평탄화 절연막(121)상에 페시베이션막(118)을 형성한다. 페시베이션막(118)으로서는, 산화 실리콘과, 질화 실리콘, 질산화 실리콘 등을 이용하고, 그 형성 방법에는 CVD법 또는 PVD법을 이용한다. 그 결과, 각 층간 절연막(108, 109)과, 소자 분리 절연막(110), 각 배선층(111, 112), 본딩 패드(113), 각 비아홀(114, 115), 각 비아홀 매립 플러그(116, 117), 페시베이션막(118), 절연막(120), 평탄화 절연막(121), 링(2)으로 구성되는 다층 배선막(104)을 완성한다.
다음에, 포토리소그래피 기술과 이방성 에칭법을 이용해 적층된 각 막(118, 121, 120)에 개구부(122)를 형성한다.
공정 5(도 3의 b 참조) ; 개구부(122)에서 노출한 본딩 패드(113)의 표면 중앙부에, 본딩 와이어(119)를 열압착한다.
이와 같이 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
[1] 상기 공정 2(도 1의 b)에 있어서는 본딩 패드(113)와 링(2) 사이의 도랑(3) 가운데에도 절연막(120)이 형성된다. 그 결과, 도랑(3)의 폭은 상기 간격(t2)에서 절연막(120)의 막 두께(t3)분만큼 좁혀져 (t2-2t3)로 된다.
그리고, 상기 공정 3(도 1의 c)에 있어서 SOG 용액은 도랑(3) 가운데에도 침입한다. 그 결과, 본딩 패드(113)의 주연부상으로 흐른 SOG 용액은 도랑(3) 중으로 흘러 들어가고, 그 주연부에서의 SOG 용액의 막 두께는 얇게 된다.
그 때문에, 상기 도랑(3)의 폭(t2-2×t3)은 SOG 용액이 칩입 가능한 폭으로 설정하고 있을 필요가 있다. 바꿔 말하면, 도랑(3) 가운데로 SOG 용액이 칩입 가능하도록 상기 간격(t2) 및 막 두께(t3)를 설정해 둔다.
또한, 상술한 바와 같이, SOG 용액의 피막은, 반도체 칩(1)상의 단차에 대해서 그 철부(배선층(112), 본딩 패드(113), 링(2)상)에는 얇게 형성된다. 그 결과, 링(2)상에 조금 흐른 SOG 용액도 도랑(3) 가운데로 흘러 들어가, 링(2)상에는 SOG 용액의 피막이 남지 않게 된다.
요컨대, 반도체 칩(1)상에 형성된 SOG 용액의 피막은, 링(2)에 의해 단절된 상태로 된다. 따라서, SOG 용액을 소성하여 형성한 SOG막으로 이루어지는 평탄화 절연막(121)도 링(2)에 의해 단절된 상태로 된다.
그 때문에, 상기 링(2)의 폭(t1)은, 링(2)상에 SOG 용액의 피막이 남지 않을록 폭으로 설정해 둘 필요가 있다. 바꿔 말하면, 링(2)상에 SOG 용액의 피막이 남지 않도록 상기 폭(t1)을 설정해 둔다.
[2] 상기 공정 4(도 3의 a)에 있어서 개구부(122)의 측벽에는 평탄화 절연막(121)이 노출하고 있다. 그러나, 상기 [1]에서 평탄화 절연막(121)은 링(2)에 의해 단절되어 있다. 그 때문에, 외부로부터의 수분이나 오염 물질이 반도체 칩(101) 내로 침입하는 것을 방지할 수 있다. 즉, 외부로부터의 수분이나 오염 물질은 개구부(122)의 측벽으로부터 노출한 평탄화 절연막(121)을 통하고, 도랑(3) 위의 평탄화 절연막(121)까지는 이르러도 평탄화 절연막(121)이 링(2)에 의해 단절되어 있기 때문에 반도체 칩(1) 내로 그 이상 침입할 수 없다.
[3] 상기 [2]에서 수분이나 오염 물질에 의해 일어나는 MOS 트랜지스터(103) 등의 소자의 특성 열화를 방지할 수 있다. 또한, 수분이나 오염 물질에 의해 일어나는 각 배선층(111, 112) 및 비아홀 매립 플러그(116, 117)의 부식에 따른 도통 불량을 방지하는 것이 가능하게 되어, 그들 배선의 신뢰성을 향상시킬 수 있다.
[4] 상기 공정 1에 있어서 링(2)은 배선층(112) 및 본딩 패드(113)와 동일 재료로 동시에 형성된다. 그 때문에, 링(2)의 형성에 따른 제조 공정의 증가는 없다. 따라서, 상기 [1]∼[3]의 작용 및 효과를 얻기 위해 제조 비용이 증대하는 것은 아니다.
[5] 절연막(120)에는 절연성 및 기계적 강도가 높은 것과, 수분 및 수산기를 함유하지 않고, 수분 및 수산기나 오염 물질의 투과 방지 성능이 높은 것이 요구된다. 그와 같은 성질을 갖는 절연막으로서는, 플라즈마 CVD법을 이용해 형성된 TEOS막, 플라즈마 CVD법 또는 ECR 플라즈마 CVD법을 이용해 형성된 링 산화막 등이 있다.
이와 같은 절연막(120) 및 페시베이션막(118)에 의해 SOG막으로 이루어지는 평탄화 절연막(121)을 끼운 샌드위치 구조를 채용함으로써, 각 막(120, 121, 118)의 전체로서의 절연성 및 기계적 강도를 향상시킬 수 있다. 또한, 평탄화 절연막(121)의 하층에 절연막(120)을 둠으로써 SOG막에 포함되는 수분 및 수산기가 반도체 칩(1 ; MOS 트랜지스터(101) 등의 소자, 각 배선층(111, 112) 및 각 비아홀 매립 플러그(116, 117))에 악영향을 주는 것을 방지할 수 있다.
(제2 실시 형태)
이하, 본 발명을 구체화 한 제2 실시 형태를 도면을 따라 설명한다. 단, 본 실시 형태에 있어서, 도 1∼도 3에 도시한 제1 실시 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 4는, 본 실시 형태의 반도체 칩(11)의 제조 공정을 설명하기 위한 개략 단면도이다. 이하, 도 1 및 도 4에 따라 반도체 칩(1)의 제조 방법을 순차 설명한다.
공정 1(도 1의 a 참조)∼공정 3(도 1의 c 참조) ; 제1 실시 형태의 공정 1∼공정 3과 같다.
공정 4(도 4의 a 참조) ; 전면 에치백법을 이용해 SOG막으로 이루어지는 평탄화 절연막(121)의 표면을 평탄화하고, 링(2)상의 평탄화 절연막(121)을 완전히 제거한다. 그 결과, 개구부(122)의 측벽에서 평탄화 절연막(121)이 노출하는 일은 없게 된다. 더하여, 평탄화 절연막(121)은 링(2)에 의해 확실하게 단절된다.
여기서, 절연막(120)으로서 실리콘 산화막을 이용했을 경우에는, 실리콘 산화막의 에칭 속도보다도 SOG막의 에칭 속도쪽이 빠르게 될 조건으로 전면 에치백을 행한다. 이와 같이 하면, 절연막(120)을 불필요하게 제거하는 일 없이, SOG막의 표면을 확실하게 평탄화 할 수 있다. 예를 들어, 유기 SOG막을 이용했을 경우에는, 플루오르 카본계(CF4, C2F6, NF3등)의 에칭 가스에 산소를 첨가하는 것으로 실리콘 산화막의 에칭 속도보다도 유기 SOG막의 에칭 속도를 빠르게 할 수 있다.
다음에, 평탄화 절연막(121)상에 페시베이션막(118)을 형성한다. 이어서, 포토리소그래피 기술과 이방성 에칭법을 이용해 적층된 각 막(118, 120)에 개구부(122)를 형성한다.
공정 5(도 4의 b 참조) ; 제1 실시 형태의 공정 5와 같다.
이와 같이 본 실시 형태에 있어서는 개구부(122)의 측벽으로부터 평탄화 절연막(121)이 노출하고 있지 않고, 더하여 평탄화 절연막(121)이 링(2)에 의해 확실하게 단절되어 있다. 따라서, 본 실시 형태에 의하면, 제1 실시 형태의 상기 [1]∼[3]의 작용 및 효과를 더욱 확실하게 얻을 수 있다.
(제3 실시 형태)
이하, 본 발명을 구체화 한 제3 실시 형태를 도면에 따라 설명한다. 단, 본 실시 형태에 있어서 도 1∼도 3에 도시한 제1 실시 형태와 같은 동일 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 5는 본 실시 형태의 반도체 칩(21)의 개략 단면도이다. 도 6은 반도체 칩(21)의 평면도이다. 즉, 도 5는 도 6에서의 X-X선 단면도이다.
반도체 칩(21)에 있어서, 제1 실시 형태의 반도체 칩(1)과 다른 것은, 본딩 패드(13)의 주위에 링(2)이 2중 설치되어 있는 점 뿐이다.
이와 같이 본 실시 형태에 있어서는, 링(2)을 2중 설치함으로써 평탄화 절연막(121)을 각 링(2)에 의해 확실하게 단절할 수 있다. 따라서, 본 실시 형태에 의하면, 제1 실시 형태의 상기 [1]∼[3]의 작용 및 효과를 더욱 확실하게 얻을 수 있다.
(제4 실시 형태)
이하, 본 발명을 구체화한 제4 실시 형태를 도면에 따라 설명한다. 단, 본 실시 형태에 있어서, 도 1∼도 3에 도시한 제1 실시 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 7 및 도 8은, 본 실시 형태의 반도체 칩(31)의 제조 공정을 설명하기 위한 개념 단면도이다. 이하, 도 7 및 도 8에 따라서 반도체 칩(31)의 제조 방법을 순차 설명한다.
공정 1(도 7의 a 참조) ; 본 공정에 있어서 제1 실시 형태의 공정 1과 다른 것은 이하의 점뿐이다.
(1) 링(2)을 설치하지 않고, 그대신 본딩 패드(13)의 바로 아래의 반도체 기판(102) 주위에 소정의 폭(t4) 및 깊이(T4)의 도랑(32)을 형성한다.
(2) 각 층간 절연막(108, 109)의 표면을 평탄화하지 않는다.
공정 2(도 7의 b 참조)∼공정 5(도 8의 b 참조) ; 제1 실시 형태의 공정 2∼공정 5와 같다.
이와 같이 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
[1] 상기 공정 1(도 7의 a)에 있어서는 반도체 기판(102)의 도랑(32)에 대응하여 본딩 패드(13) 주위의 층간 절연막(109)의 표면에 도랑(33)이 형성된다.
그리고, 상기 공정 3(도 7의 c)에 있어서, SOG 용액은 도랑(33) 가운데에도 침입한다. 그 결과, 본딩 패드(113)의 주연부상으로 흐른 SOG 용액은 도랑(33) 가운데로 흘러 들어가 그 주연부에는 SOG 용액의 피막이 남지 않게 된다.
요컨대, 반도체 칩(31)상에 형성된 SOG 용액의 피막은, 본딩 패드(113)의 주연부에 의해 단절된 상태로 된다. 따라서, SOG 용액을 소성하여 형성한 SOG막으로 이루어지는 평탄화 절연막(121)도 본딩 패드(113)의 주연부에 의해 단절된 상태로 된다.
그 때문에, 상기 도랑(3)의 단면 치수 형상은, 본딩 패드(113)의 주연부에 SOG 용액의 피막이 남지 않도록 최적화할 필요가 있다. 바꿔 말하면, 본딩 패드(113)의 주연부에 SOG 용액의 피막이 남지 않도록 상기 도랑(32)의 폭(t4) 및 깊이(T4)를 설정하는 것으로 도랑(33)의 단면 치수 형상을 최적화해 둔다.
[2] 상기 [1]에서 제1 실시 형태의 [2], [3]과 마찬가지의 작용 및 효과를 얻을 수 있다.
[3] 본 실시 형태에 있어서는 반도체 기판(2)에 도랑(32)을 형성하는 공정이 필요하지만, 각 층간 절연막(108, 109)을 평탄화하는 공정은 필요하지 않기 때문에, 제조 공정 전체로 보면 제조 비용이 증대하는 것은 아니다.
(제5 실시 형태)
이하, 본 발명을 구체화한 제5 실시 형태를 도면에 따라 설명한다. 단, 본 실시 형태에 있어서, 도 1∼도 3에 도시한 제1 실시 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 9 및 도 10은, 본 실시 형태의 반도체 칩(41)의 제조 공정을 설명하기 위한 개략 단면도이다. 이하, 도 9 및 도 10을 따라 반도체 칩(41)의 제조 방법을 순차 설명한다.
공정 1(도 9의 a 참조) ; 본 공정에 있어서 제1 실시 형태의 공정 1과 다른 것은 이하의 점뿐이다.
(1) 링(2)을 설치하지 않고, 그 대신 본딩 패드(13) 주위의 층간 절연막(109)에 소정의 폭(t5) 및 깊이(T5)의 도랑(42)을 형성한다. 도랑(42)는 비아홀(115)과 동시에 형성한다.
(2) 비아홀(115) 내에 텅스텐 등으로 이루어지는 비아홀 매립 플러그(117)를 형성할 때, 도랑(42)의 가운데도 비아홀 매립 플러그(117)와 동일 재료로 이루어지는 막 두께(t6)의 막(이하, 도내막이라함 ; 도시 생략)이 형성된다. 그 도내막은 비아홀 매립 플러그(117)와 동시에 에치백된다. 그 결과, 도랑(42)의 내측벽에는, 도내막으로 이루어지는 측벽 스페이서(43)가 형성된다.
공정 2(도 9의 b 참조) ; 반도체 칩(1)상(배선층(112)과, 본딩 패드(113), 층간 절연막(109)의 위)에, 소정의 막 두께(t3)의 절연막(120)을 형성한다. 층간 절연막(109)에는 도랑(42) 및 측벽 스페이서(43)가 형성되어 있기 때문에, 본딩 패드(113) 주위의 절연막(120)의 표면에 도랑(44)이 형성된다.
공정 3(도 9의 c 참조) ; ∼공정 5(도 10의 b 참조) ; 제1 실시 형태의 공정 3∼공정 5와 같다.
이와 같이 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
[1] 상기 공정 2(도 9의 b)에 있어서는 본딩 패드(113) 주위의 절연막(120) 표면에 도랑(44)이 형성된다.
그리고, 상기 공정 3(도 9의 c)에 있어서, SOG 용액은 도랑(44)의 가운데에도 침입한다. 그 결과, 본딩 패드(113)의 주연부상으로 흐른 SOG 용액은 도랑(44)의 가운데로 흘러 들어가 그 주연부에는 SOG 용액의 피막이 남지 않게 된다.
요컨대, 반도체 칩(41)상에 형성된 SOG 용액의 피막은, 본딩 패드(113)의 주연부에 의해 단절된 상태로 된다. 따라서, SOG 용액을 소성하여 형성한 SOG막으로 이루어지는 평탄화 절연막(121)도 본딩 패드(113)의 주연부에 의해 단절된 상태로 된다.
그 때문에, 상기 도랑(44)의 단면 치수 형상은, 본딩 패드(113)의 주연부에 SOG 용액의 피막이 남지 않도록 최적화 할 필요가 있다. 바꿔 말하면, 본딩 패드(113)의 주연부에 SOG 용액의 피막이 남지 않도록 상기 도랑(42)의 폭(t5) 및 깊이(T5)와 상기 도내막의 막 두께(t6)를 설정하는 것으로 도랑(44)의 단면 치수 형상을 최적화해 둔다.
단, 비아홀(115)의 지름은, 비아홀 매립 플러그(117) 및 상기 도내막의 막 두께(t6)과 같든가 또는 작게 되도록 설정할 필요가 있다. 이와 같이 비아홀(115)의 지름을 설정하지 않으면, 비아홀(115) 내를 비아홀 매립 플러그(117)로 충전할 수 없게 되고, 배선층(111)과 배선층(112) 및 배선층(111)과 본딩 패드(113)의 전기적인 접속이 저해되게 된다.
또한, 도랑(42)의 폭(t5)은 상기 도내막의 막 두께(t6)의 2배보다도 크게 할 필요가 있다(t52×t6). 이와 같이 도랑(42)의 폭(t5)을 설정하지 않으면, 도랑(42) 안이 상기 도내막으로 완전히 충전되어 버려 도랑(44)을 형성할 수 없게 된다.
[2] 상기 [1]에서 제1 실시 형태의 [2], [3]과 마찬가지의 작용 및 효과를 얻을 수 있다.
단, 상기 각 실시 형태는 이하와 같이 변경해도 되고, 그 경우에도 마찬가지의 작용 및 효과를 얻을 수 있다.
{1} 제3 실시 형태에 있어서, 링(2)을 3중 이상으로 설치한다. 이와 같이 하면, 링(2)의 수를 늘리는 만큼 제1 실시 형태의 상기 [1]∼[3]의 작용 및 효과를 높일 수 있다.
{2} SOG막으로 이루어지는 평탄화 절연막(121)을 그 외의 도포 절연막(폴리이미드계 수지막, 유기 실리카막 등)으로 이루어지는 평탄화 절연막(121)으로 대체한다.
{3} 제1∼제5 실시 형태에 있어서, 비아홀 매립 플러그(116)를 생략하고, 배선층(111)에 의해 비아홀(114) 안을 매립하도록 한다. 또한, 제1∼제4 실시 형태에 있어서, 비아홀 매립 플러그(117)를 생략하고, 배선층(112)에 의해 비아홀(115) 안을 매립하도록 한다.
{4} 제3∼제5 실시 형태에 있어서도 제2 실시 형태와 마찬가지로, SOG막으로 이루어지는 평탄화 절연막(121)의 에치백을 행한다.
{5} 제4 실시 형태에 있어서, 도랑(32)을 2중 이상으로 설치한다. 이와 같이 하면, 도랑(32)의 수를 늘리는만큼 제1 실시 형태의 상기 [1]∼[3]의 작용 및 효과를 높일 수 있다.
{6} 제5 실시 형태에 있어서, 도랑(42)을 2중 이상으로 설치한다. 이와 같이 하면, 도랑(42)의 수를 늘리는 만큼, 제1 실시 형태의 상기 [1]∼[3]의 작용 및 효과를 높일 수 있다.
{7} 본딩 와이어(119)를 이용한 와이어 본딩법 뿐만 아니라 와이어리스 본딩법에 적용한다.
와이어리스 본딩법에는, 본딩 패드와 리드 단자를 핸더볼 등을 이용해 접속하는 플립칩법, 본딩 패드와 리드 단자를 금으로 이루어지는 빔 리드를 이용해 접속하는 빔 리드법, TAB(Tape Automated Bonding)법, STD(Semiconductor on Thermoplastic Dielectric) 법 등이 있다.
본 발명에 의하면, 소자 특성의 열화나 배선의 신뢰성 저하를 방지하는 것이 가능한 본딩 패드를 구비한 반도체 장치를 제공할 수 있다.

Claims (16)

  1. 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상의 링이 설치되고, 본딩 패드와 링 사이 또는 각 링 사이에 도랑이 형성된 것을 특징으로 하는 반도체 장치.
  2. 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상 설치된 링과; 본딩 패드와 링 사이 또는 각 링 사이에 형성된 도랑; 및 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지고, 링에 의해 단절된 구조의 평탄화 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상 설치된 링과; 본딩 패드와 링 사이 또는 각 링 사이에 형성된 도랑; 및 반도체 칩 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 상기 평탄화 절연막은 본딩 패드의 주연부를 덮고, 그 본딩 패드의 주연부를 덮는 평탄화 절연막과 본딩 패드 이외의 부분에 형성된 평탄화 절연막이 링에 의해 단절된 구조인 것을 특징으로 하는 반도체 장치.
  4. 본딩 패드의 외주부에 대응하여 기판에 형성된 적어도 1개 이상의 도랑을 구비한 것을 특징으로 하는 반도체 장치.
  5. 본딩 패드의 외주부에 대응하여 기판에 형성된 적어도 1개 이상의 도랑; 및 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지고, 본딩 패드의 주연부에 의해 단절된 구조인 평탄화 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 본딩 패드의 외주부에 대응하여 기판에 형성된 적어도 1개 이상의 도랑; 및 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 본딩 패드의 주연부를 덮으며, 그 본딩 패드의 주연부를 덮는 평탄화 절연막과, 본딩 패드 이외의 부분에 형성된 평탄화 절연막이 본딩 패드의 주연부에 의해 단절된 구조인 것을 특징으로 하는 반도체 장치.
  7. 본딩 패드의 외주부에 대응하여 본딩 패드의 아래에 있는 최상층의 층간 절연막에 형성된 적어도 1개 이상의 도랑을 구비한 것을 특징으로 하는 반도체 장치.
  8. 본딩 패드의 외주부에 대응하여 본딩 패드의 아래에 있는 최상층의 층간 절연막에 형성된 적어도 1개 이상의 도랑; 및 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지고, 본딩 패드의 주연부에 의해 단절된 구조인 평탄화 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 본딩 패드의 외주부에 대응하여 본딩 패드의 아래에 있는 최상층의 층간 절연막에 형성된 적어도 1개 이상의 도랑; 및 반도체 칩의 표면에 형성된 도포 절연막으로 이루어지는 평탄화 절연막을 구비하고, 평탄화 절연막은 본딩 패드의 주연부를 덮고, 그 본딩 패드의 주연부를 덮는 평탄화 절연막과 본딩 패드 이외의 부분에 형성된 평탄화 절연막이 본딩 패드의 주연부에 의해 단절된 구조인 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한항에 있어서, 상기 평탄화막 위에 페시베이션막이 형성된 것을 특징으로 하는 반도체 장치.
  11. 기판상에 절연막을 형성하는 공정과; 절연막상에 본딩 패드를 형성하는 것과 동시에, 절연막상에 본딩 패드의 외주부를 둘러싸도록 적어도 1개 이상의 링을 형성하는 공정; 및 반도체 칩 표면에 도포 절연막으로 이루어지는 평탄화 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 평탄화 절연막의 표면을 평탄화하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 기판상에 절연막을 형성하는 공정; 및 절연막에 비아홀을 형성하는 것과 동시에, 절연막에서의 본딩 패드의 외주부에 대응한 개소에 적어도 1개 이상의 도랑을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 절연막상에 본딩 패드를 형성하는 공정; 및 반도체 칩 표면에 도포 절연막으로 이루어지는 평탄화 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 비아홀 및 도랑의 내부에 도전막을 형성하는 공정과; 도랑 내부의 적어도 일부의 도전막을 제거하는 공정과; 절연막상에 배선층 및 본딩 패드를 형성하는 공정; 및 반도체 칩 표면에 도포 절연막으로 이루어지는 평탄화 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항, 제14항, 또는 제15항 중 어느 한항에 있어서, 상기 평탄화막 위에 패시베이션막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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