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KR100279790B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100279790B1
KR100279790B1 KR1019960038590A KR19960038590A KR100279790B1 KR 100279790 B1 KR100279790 B1 KR 100279790B1 KR 1019960038590 A KR1019960038590 A KR 1019960038590A KR 19960038590 A KR19960038590 A KR 19960038590A KR 100279790 B1 KR100279790 B1 KR 100279790B1
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KR
South Korea
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wirings
insulating layer
semiconductor device
layer
cavity
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KR1019960038590A
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English (en)
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KR970053624A (ko
Inventor
비이. 어낸드 엠.
히데키 시바타
마사키 야마다
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
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Publication date
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Abstract

본 발명은 배선간의 용량을 절감하고, LSI의 성능의 향상을 도모하기 위한 것으로, 절연층(25)상에는 MOS트랜지스터의 소스·드레인영역(24a,24b)에 접속되는 배선(W1)이 형성된다. 배선(W1)은 동 등의 금속(28a,28b)과, 금속(28a,28b)의 표면을 덮는 장벽층(27a,27b)으로 구성된다. 배선(W1)상에는 절연층(29,30,32)이 형성된다. 배선(W1)간은 공동(31)으로 되어 있다. 공동(31)내에는 산소 및 이산화탄소의 혼합가스, 또는 공기가 채워져 있다. 절연층(32)상에는 배선(W2)이 형성된다. 배선(W2)간도 배선(W1)간과 동일하게 공동(38)으로 되어 있다. 공동(38)내에는 산소 및 이산화탄소의 혼합가스, 또는 공기가 채워져 있다.

Description

반도체장치
본 발명은 배선간의 절연구조에 특징을 갖춘 반도체장치에 관한 것이다.
LSI의 성능의 향상은 기본적으로 소자의 집적도를 높이는 것, 즉 소자의 미세화를 도모함으로써 달성할 수 있다. 그러나, 소자의 집적도가 극단적으로 높아지게 되면 배선간의 용량이 증대하기 때문에 LSI의 성능(고속동작 등)을 향상시키는 것이 용이하지 않게 된다.
따라서, 마이크로프로세서 등의 최대규모집적회로(ULSIC)에 있어서는 그 성능의 향상을 달성하기 위해 접적회로의 내부배선의 기생저항 및 기생용량을 감소시키는 것이 불가결하다.
내부배선의 기생정하의 감소는 저항률이 낮은 재료에 의해 내부배선을 구성함으로써 달성할 수 있다. 현재에는 알루미늄합금에 비해 저항률이 30% 이상 낮은 동을 알루미늄합금으로 바꾸어 내부배선으로 이용하는 것이 연구되고 있다.
내부배선의 기생용량에는 2가지 성분이 있다.
첫번째는 다른 레벨에 존재하는 배선간에 생기는 용량, 즉 상하의 배선간에 생기는 용량이다. 이 용량은 아랫측의 배선상에 형성되는 층간절연막의 두께를 늘림으로써 감소시키는 것이 가능하다.
두번째는 동일한 레벨에 존재하는 배선간에 생기는 용량, 즉 좌우의 배선간에 생기는 용량이다. 이 용량은 배선의 간격을 넓히고, 두께를 줄임으로써 달성할 수 있다.
그러나, 배선의 간격을 넓히면, 집적도를 저하시키게 되고, 배선의 두께를 줄이면 배선저항이 증대하기 때문에, 오히려 LSI의 성능이 향상을 도모할 수 없다.
그리고, 현재에는 내부배선의 기생용량을 감소시키기 위해 배선간의 절연층에 유전율 ε 이 낮은 것을 사용하는 것이 연구되고 있다.
도 233은 배선간에 유전율 ε이 낮은 절연층을 채운 구조의 반도체장치를 나타내는 것이다.
반도체기판(11)상에는 절연층(12)이 형성되고, 배선(13)은 절연층(12)상에 배치되며, 배선(13)간 및 배선(13)상에는 불소를 포함하는 플라즈마TEOS층(14)이 형성되어 있다.
이 불소를 포함하는 플라즈마TEOS층(14)은 유전율 ε이 약 3.3이고, 불소를 포함하지 않는 플라즈마TEOS층에 비해 유전율 ε을 약 15% 감소시키고 있다. 그러나, 최근의 소자의 집적도의 향상에 수반하여 LSI의 성능의 향상은 배선간의 유전율 ε을 3.3 이하로 하지 않으면 달성될 수 없는 상태로 되어 있다.
이와 같이 종래는 LSI의 성능의 향상을 도모하기 위해, 배선간의 절연층의 유전율을 감소시키는 것이 필요하다. 그러나, 절연층의 유전율을 3.3 이하로 하는 것은 매우 곤란하기 때문에, 절연층의 유전율은 소자의 집적도가 진전되는 중에 LSI의 성능의 향상의 지장이 된다.
한편, 최근에는 동일한 레벨에 존재하는 배선간을 공동(空洞)으로 하는 것으로 배선간의 기생용량을 절감하도록 하는 식으로 되어 있다.
문헌(일본국 특허 공개공보 95-45701호)은 동일한 레벨에 존재하는 배선간을 공동으로 하는 기술을 개시하고 있다. 이 기술의 특징은 미리 배선간에 채워둔 빙막(氷膜)을 증발시키는 점에 있다.
그러나, 이 기술은 재료의 상전이(相轉移)를 이용하고 있기 때문에 다음과 같은 결점이 있다.
첫번째로, 배선간의 물을 동결하는 경우에 체적팽창이 생겨 배선에 악영향을 준다. 이 결점은 배선을 형성한 후에 상전이를 이용해서 재료를 매립하는 것에 기인하게 되며, 빙막에 한정되지 않고 문헌이 나타내는 전체의 재료에 대해서 생긴다.
두번째는 CMP(화학적기계연마)에 의해 빙막을 연마할 때에 마찰열에 의해 빙막의 전체가 모두 녹아버리는 경우이다.
세번째는 고체막의 증발전의 전체 공정을 저온(빙막의 경우, 섭씨 0℃ 이하)에서 행할 필요가 있어 웨이퍼의 취급이 곤한하게 된다. 또한, 이 기술에서는 배선간의 공동에는 수증기가 채워지는 것으로 되기 때문에, 이 수증기가 배선의 단락 또는 부식의 원인으로 되어 배선의 신뢰성에 악영향을 준다.
더욱이, 이 기술에서는 다른 레벨에 존재하는 배선간을 공동으로 하는 기술을 개시하지 않기 때문에, 배선간의 기생용량의 절감은 반드시 충분하다고는 말할수 없다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 배선간에 유전율이 낮고, 배선에 악영향을 주지 않도록 가스를 채움으로써 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성함에 그 목적이 있다.
제1도는 본 발명의 제1실시예에 관한 반도체장치를 나타내는 단면도,
제2도는 제1도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제3도는 제1도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제4도는 제1도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제5도는 제1도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제6도는 제1도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제7도는 본 발명의 제2실시예에 관한 반도체장치를 나타내는 사시도,
제8도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제9도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제10도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제11도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제12도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제13도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제14도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제15도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제16도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제17도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제18도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제19도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제20도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제21도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제22도는 제7도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제23도는 본 발명의 제3실시예에 관한 반도체장치를 나타내는 사시도,
제24도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제25도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제26도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제27도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제28도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제29도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제30도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제31도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제32도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제33도는 제23도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제34도는 본 발명의 제4실시예에 관한 반도체장치를 나타내는 사시도,
제35도는 제34도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제36도는 제34도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제37도는 제34도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제38도는 제34도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제39도는 제34도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제40도는 본 발명의 제5실시예에 관한 반도체장치를 나타내는 사시도,
제41도는 제40도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제42도는 제40도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제43도는 제40도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제44도는 제40도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제45도는 제40도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제46도는 본 발명의 제6실시예에 관한 반도체장치를 나타내는 사시도,
제47도는 제46도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제48도는 제46도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제49도는 제46도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제50도는 제46도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제51도는 제46도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제52도는 제46도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제53도는 본 발명의 제7실시예에 관한 반도체장치를 나타내는 사시도,
제54도는 제53도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제55도는 제53도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제56도는 제53도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제57도는 제53도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제58도는 제53도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제59도는 제53도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제60도는 본 발명의 제8실시예에 관한 반도체장치를 나타내는 사시도,
제61도는 제60도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제62도는 제60도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제63도는 제60도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제64도는 제60도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제65도는 제60도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제66도는 제60도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제67도는 본 발명의 제9실시예에 관한 반도체장치를 나타내는 사시도,
제68도는 제67도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제69도는 제67도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제70도는 제67도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제71도는 제67도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제72도는 제67도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제73도는 제67도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제74도는 본 발명의 제10 내지 제17실시예에 관한 웨이퍼를 나타내는 도면,
제75도는 본 발명의 제10 내지 제17실시예에 관한 웨이퍼의 일부를 나타내는 도면,
제76도는 본 발명의 제10실시예에 관한 반도체장치를 나타내는 사시도,
제77도는 본 발명의 제10실시예에 관한 반도체장치를 나타내는 사시도,
제78도는 본 발명의 제11실시예에 관한 반도체장치를 나타내는 사시도,
제79도는 본 발명의 제11실시예에 관한 반도체장치를 나타내는 사시도,
제80도는 본 발명의 제12실시예에 관한 반도체장치를 나타내는 사시도,
제81도는 본 발명의 제13실시예에 관한 반도체장치를 나타내는 사시도,
제82도는 본 발명의 제14실시예에 관한 반도체장치를 나타내는 사시도,
제83도는 본 발명의 제15실시예에 관한 반도체장치를 나타내는 사시도,
제84도는 본 발명의 제16실시예에 관한 반도체장치를 나타내는 사시도,
제85도는 본 발명의 제17실시예에 관한 반도체장치를 나타내는 사시도,
제86도는 본 발명의 제18실시예에 관한 반도체장치를 나타내는 사시도,
제87도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제88도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제89도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제90도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제91도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제92도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제93도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제94도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제95도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제96도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제97도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제98도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제99도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제100도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제101도는 제86도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제102도는 본 발명의 제19실시예에 관한 반도체장치를 나타내는 사시도,
제103도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제104도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제105도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제106도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제107도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제108도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제109도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제110도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제111도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제112도는 제102도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제113도는 본 발명의 제20실시예에 관한 반도체장치를 나타내는 사시도,
제114도는 제113도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제115도는 제113도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제116도는 제113도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제117도는 제113도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제118도는 제113도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제119도는 제113도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제120도는 본 발명의 제21실시예에 관한 반도체장치를 나타내는 사시도,
제121도는 제120도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제122도는 제120도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제123도는 제120도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제124도는 제120도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제125도는 제120도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제126도는 제120도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제127도는 본 발명의 제22실시예에 관한 반도체장치를 나타내는 사시도,
제128도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제129도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제130도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제131도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제132도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제133도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제134도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제135도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제136도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제137도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제138도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제139도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제140도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제141도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제142도는 제127도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제143도는 본 발명의 제23실시예에 관한 반도체장치를 나타내는 사시도,
제144도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제145도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제146도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제147도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제148도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제149도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제150도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제151도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제152도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제153도는 제143도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제154도는 본 발명의 제24실시예에 관한 반도체장치를 나타내는 사시도,
제155도는 제154도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제156도는 제154도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제157도는 제154도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제158도는 제154도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제159도는 제154도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제160도는 제154도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제161도는 본 발명의 제25실시예에 관한 반도체장치를 나타내는 사시도,
제162도는 제161도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제163도는 제161도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제164도는 제161도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제165도는 제161도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제166도는 제161도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제167도는 제161도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제168도는 본 발명의 제26실시예에 관한 반도체장치를 나타내는 사시도,
제169도는 본 발명의 제27실시예에 관한 반도체장치를 나타내는 사시도,
제170도는 본 발명의 제28실시예에 관한 반도체장치를 나타내는 단면도,
제171도는 제170도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제172도는 제170도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제173도는 제170도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제174도는 제170도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제175도는 제170도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제176도는 제170도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제177도는 본 발명의 제29실시예에 관한 반도체장치를 나타내는 단면도,
제178도는 제177도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제179도는 제177도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제180도는 제177도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제181도는 제177도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제182도는 제177도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제183도는 제177도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제184도는 본 발명의 제30실시예에 관한 반도체장치를 나타내는 사시도,
제185도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제186도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제187도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제188도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제189도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제190도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제191도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제192도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제193도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제194도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제195도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제196도는 제184도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제197도는 탄소층의 재화처리의 제1공정을 나타내는 단면도,
제198도는 탄소층의 재화처리의 제1공정을 나타내는 단면도,
제199도는 본 발명의 제31실시예에 관한 반도체장치를 나타내는 사시도,
제200도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제201도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제202도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제203도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제204도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제205도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제206도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제207도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제208도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제209도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제210도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제211도는 제199도의 반도체장치의 제조방법의 제1공정을 나타내는 사시도,
제212도는 본 발명의 제32실시예에 관한 반도체장치를 나타내는 단면도,
제213도는 제212도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제214도는 제212도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제215도는 제212도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제216도는 제212도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제217도는 제212도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제218도는 제212도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제219도는 본 발명의 제33실시예에 관한 반도체장치를 나타내는 단면도,
제220도는 제219도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제221도는 제219도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제222도는 제219도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제223도는 제219도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제224도는 제219도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제225도는 제219도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제226도는 본 발명의 제34실시예에 관한 반도체장치를 나타내는 단면도,
제227도는 제226도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제228도는 제226도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제229도는 제226도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제230도는 제226도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제231도는 제226도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제232도는 제226도의 반도체장치의 제조방법의 제1공정을 나타내는 단면도,
제233도는 종래의 반도체장치를 나타내는 사시도이다.
〈도면의 주요부분에 대한 부호의 설명〉
11,71 : 반도체기판 12,14,72,74,76 : 절연층
13,73,W1,W2 : 배선 15,75 : 공동
16,39,41,44,80a,80b : 탄소층
17,77 : 마스크재 21 : 반도체기판
22 : 필드산화층 23 : 게이트전극
24a,24b : 소스·드레인영역
25,32 : 절연층 26a 26c,33a 33c : 도전층
27a 27d,34a 34d : 장벽층 28a 28d,35a 35d : 금속
29,30,36,37,42,43 : 절연층 31,38,40 : 공동
32 : 절연층 45,46 : 레지스트
47 : 웨이퍼 48 : 칩
49 : 다이싱라인 50a,50b,51a,51b : 배선보호층
60 : 실리콘층 61 : 합금층
62 : 금속층 63 : 산화금속층
64,68 : 절연층 65 : 방호금속층
66 : 산화층 67 : 방호층
G : 가이드링 D1 : 더미배선.
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 표면 영역을 갖춘 반도체기판과; 이 반도체기판의 표면영역에 형성되는 반도체소자; 상기 반도체기판상에 형성되고, 상기 반도체소자를 덮으며, 접촉홀을 갖춘 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 상기 제1절연층의 접촉홀에 형성되고, 상기 반도체소자와 상기 복수의 제1배선을 연결하는 제1도전층 및; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층을 구비한다.
상기 제2절연층상에 형성되는 복수의 제2배선과, 상기 제2절연층에 형성된 비어홀에 매립되고, 상기 복수의 제1배선과 상기 복수의 제2배선을 접속하는 제2도전층 및, 상기 복수의 제2배선간이 완전히 공동으로 되도록 상기 복수의 제2배선상에 형성되는 제3절연층을 구비한다.
상기 복수의 제1배선간의 공동 및 상기 복수의 제2배선간의 공동내에는 각각 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 제1배선간의 공동 및 상기 복수의 제2배선간의 공동내에는 각각 공기가 채워져 있다.
상기 제2절연층 및 상기 제3절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 접촉홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층의 접촉홀에 형성되고, 상부로 연장됨과 더불어 상기 복수의 제1배선에 접속되는 기둥모양의 복수의 도전층; 접촉홀을 갖춤과 더불어 상기 기둥모양의 도전층상에 형성되고, 상기 기둥모양 사이에 완전한 공동을 제공하는 제3절연층; 이 제3절연층상에 형성되고, 상기 제3절연층의 접촉홀을 통해 연장됨과 더불어 상기 기둥모양의 도전층에 접속되는 복수의 제2배선 및; 이 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 이접하는 배선간에서 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제4절연층을 구비한다.
상기 복수의 제1배선간의 공동내와, 상기 복수의 도전층간의 공동내 및, 상기 복수의 제2배선간의 공동내에는 각각 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 제1배선간의 공동내와, 상기 복수의 도전층간의 공동내 및, 상기 복수의 제2배선간의 공동내에는 각각 공기가 채워져 있다.
상기 제2, 제3 및 제4절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 접촉홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 상기 복수의 제1배선에 접속되고, 각각 라인모양의 상부와 상기 제2절연층의 하나의 접촉홀에 형성된 하부단을 갖춘 기둥 모양의 하부로 구성된 복수의 제2배선; 이 복수의 제2배선의 상부와 하부간에 형성되는 제3절연층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 제2배선의 상부가 인접하는 배선간에서 완전한 공동을 정의하도록 상기 제2배선의 상부 사이에 완전한 공동을 제공하며, 상기 제2배선과 접촉되고, 상기 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제4절연층을 구비한다.
상기 복수의 제1배선간의 공동내 및 상기 복수의 제2배선간의 공동내에는 각각 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 제1배선간의 공동내 및 상기 복수의 제2배선간의 공동내에는 각각 공기가 채워져 있다.
상기 제2, 제3 및 제4절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이에 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체장치에 있어서, 상기 복수의 배선의 구성과 동일한 구성을 갖추고, 상기 복수의 배선을 에워싸도록 상기 제1절연층상에 형성되는 가이드링을 구비한다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선을 에워싸도록 상기 제1절연층상에 형성되는 부분과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선을 에워싸도록 상기 제2절연층상에 형성되는 부분을 적어도 갖추는 가이드링을 구비한다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선을 에워싸도록 상기 제1절연층상에 형성되는 부분과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선을 에워싸도록 상기 제3절연층상에 형성되는 부분 및, 상기 복수의 도전층의 구성과 동일한 구성을 갖추고, 상기 복수의 도전층을 에워싸도록 상기 복수의 제1배선과 상기 복수의 제2배선간에 형성되는 부분을 적어도 갖추는 가이드링을 구비한다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선을 에워싸도록 상기 제1절연층상에 형성되는 부분과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선을 에워싸도록 상기 제2절연층상에 형성되는 부분을 적어도 갖추는 가이드링을 구비한다.
상기 반도체장치는 웨이퍼의 칩영역, 또는 웨이퍼로부터 잘라낸 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부, 또는 상기 칩의 테두리부에 형성되어 있다.
또한, 본 발명의 반도체장치는, 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체장치에 있어서, 상기 복수의 배선이 저면 및 측면은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 배선보호층에 의해 덮혀 있다.
또한, 본 발명의 반도체장치는, 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체장치에 있어서, 상기 복수의 배선의 측면은 약품에 부식되기 어렵고, 산화되기 어려운 배선보호층에 의해 덮혀져 있다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1 및 제2배선의 저면 및 측면은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 배선보호층에 의해 덮혀 있다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1 및 제2배선의 측면은 약품에 부식되기 어렵고, 산화되기 어려운 배선보호층에 의해 덮혀 있다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1 및 제2배선의 저면 및 측면은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 배선보호층에 의해 덮혀 있다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1 및 제2배선의 측면은 약품에 부식되기 어렵고, 산화되기 어려운 배선보호층에 의해 덮혀 있다.
또한, 본 발명의 반도체장치는, 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체장치에 있어서, 상기 복수의 배선의 구성과 동일한 구성을 갖추고, 상기 복수의 배선간에 형성되며, 상기 제2절연층을 받치는 더미배선을 구비한다.
또한, 본 발명의 반도체장치는, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선간에 형성되며, 상기 제2절연층을 받치는 더미배선과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선간에 형성되며, 상기 제3절연층을 받치는 더미배선을 구비한다.
또한, 본 발명의 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선간이 완전히 공동으로 되도록 상기 복수의 배선상에 형성되는 제2절연층 및, 상기 복수의 배선과 상기 제2절연층간에 형성되고, 상기 복수의 배선과 상기 제2절연층을 견고하게 결합하는 결합층을 구비한다.
상기 제2절연층은 산화실리콘으로 구성되고, 상기 결합층은 상기 복수의 배선을 구성하는 재료와, 실리콘이 반응한 것으로 구성된다.
상기 제2절연층은 산화금속층으로 구성되고, 상기 결합층은 상기 복수의 배선을 구성하는 재료와, 산화금속층을 구성하는 금속이 반응한 것으로 구성된다.
상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 배선간의 공동내에는 공기가 채워져 있다.
상기 제2절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선간이 완전히 공동으로 되도록 상기 공동상 및 상기 복수의 배선의 측벽에 형성되는 산화 또는 질화금속층, 상기 제1절연층과 상기 복수의 배선간에 형성되는 금속층 및, 상기 복수의 배선상 및 상기 산화 또는 질화금속층상에 형성되는 제2절연층을 구비한다.
상기 산화 또는 금속층은 상기 금속층의 산화물 또는 질화물로부터 구성된다.
상기 금속층은 지르코늄과, 하프늄, 베릴륨, 마그네슘, 스칸지움, 티탄, 망간, 코발트, 니켈, 이트륨, 인지움, 바륨, 랜턴, 셀륨, 루테늄, 납, 비스머스, 트륨 및 크롬으로 선택되는 1개의 재료로 구성된다.
상기 1개의 절연층에는 접촉홀이 설치되고, 상기 접촉홀내에는 도전층이 매립되며, 상기 금속층은 상기 도전층에 접촉하고 있다.
상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 배선간의 공동내에는 공기가 채워져 있다.
상기 제2절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선의 측면 또는 저면을 덮고, 산소를 투과하지 않는 성질을 갖추는 방호금속층, 상기 복수의 배선의 상면을 덮고, 산소를 투과하지 않는 성질을 갖추는 방호층 및, 상기 복수의 배선간이 완전히 공동으로 되도록 상기 공동상 및 상기 방호층상에 형성되는 제2절연층을 구비한다.
상기 방호금속층은 티탄과 질화티탄의 적층 및 질화티탄실리콘중 어느 하나로부터 구성된다.
상기 방호층은 티탄과 질화티탄의 적층과, 질화티탄실리콘 및 질화실리콘중 어느 하나로부터 구성된다.
상기 제1절연층에는 접촉홀이 설치되고, 상기 접촉홀내에는 도전층이 매립되며, 상기 금속층은 상기 도전층에 접촉하고 있다.
상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 배선간의 공동내에는 공기가 채워져 있다.
상기 제2절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선에 접촉하지 않게 상기 복수의 배선의 측면 또는 상면을 덮고, 상기 복수의 배선의 주위를 공동으로 하는 것과 같은 제2절연층 및, 상기 복수의 배선간 및 상기 제2절연층상에 형성되는 제3절연층을 구비한다.
또한, 본 발명의 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선에 측면에 접촉하지 않게 상기 복수의 배선의 측면 또는 상면을 덮고, 상기 복수의 배선의 측면에 공동을 형성하는 것과 같은 제2절연층 및, 상기 복수의 배선간 및 상기 제2절연층상에 형성되는 제3절연층을 구비한다.
상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있다.
상기 복수의 배선간의 공동내에는 공기가 채워져 있다.
상기 제3절연층의 표면은 평탄하다.
또한, 본 발명의 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선 및; 이 배선상에 형성되고, 상기 배선 사이에 적어도 산소와 이산화탄소로 구성된 혼합가스가 채워진 완전한 공동을 제공하며, 상기 배선과 접촉되고, 상기 배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층을 구비한다.
상기 공동내의 이산화탄소의 농도는 적어도 대기중의 이산화탄소의 농도보다 높다.
상기 반도체장치는 웨이퍼의 칩영역 또는 웨이퍼로부터 절단된 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부 또는 상기 칩의 테두리부에 형성되어 있다.
상기 반도체장치는 웨이퍼의 칩영역 또는 웨이퍼로부터 절단된 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부 또는 상기 칩의 테두리부에 형성되어 있다.
상기 반도체장치는 웨이퍼의 칩영역 또는 웨이퍼로부터 절단된 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부 또는 상기 칩의 테두리부에 형성되어 있다.
상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소 혼합가스가 채워져 있다.
상기 복수의 배선간의 공동내에는 공기가 채워져 있다.
상기 제3절연층의 표면은 평탄하다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 제1실시예를 상세히 설명한다.
도 1은 발명의 제1실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(11; 예컨대, 실리콘웨이퍼)상에는 절연층(12; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(13)은 절연층(12)상에 배치되어 있다. 배선(13)은 동, 알루미늄합금 등의 금속, 불순물을 포함하는 폴리실리콘 등의 반도체 및, 텅스텐 등의 고융점금속으로 구성되어 있다.
배선(13)간을 채우지 않은 판(板)형상의 절연층(14; 예컨대, 실리콘산화층)은 배선(13)을 기둥으로 해서 배선(13)상에 형성되어 있다. 즉, 배선(13)간은 공동(15; cavity)으로 되어 있다. 공동(15)내에는 유전율 ε이 1.0 정도의 가스, 즉 산소(O2)와 이산화탄소(CO2)의 혼합가스로 주로 채워져 있다.
또, 공동내의 이산화탄소(CO2)의 가스의 농도는 적어도 공기(분위기)중의 이산화탄소의 가스의 농도보다 높게 되어 있다. 또한, 공동(15)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치하여 둠으로써 공동(15)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(13)간에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워져 있다. 이 혼합가스 또는 공기의 유전율 ε은 1.0 정도이다. 이에 의해 배선(13)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음, 도 1의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 2에 나타난 바와 같이 반도체기판(11)상에 절연층(12)을 형성한다. 스퍼터링법 등에 의해 절연층(12)의 탄소(카본)층(16)을 형성한다. 여기서, 탄소층(16)의 두께는 LSI의 내부배선의 두께와 같은 값(예컨대, 약 0.7~약 0.2㎛)로 설정된다.
스퍼터링법 또는 CVD법에 의해 탄소층(16)상에 마스크재(17; 예컨대, 실리콘 산화층과 실리콘질화층 등)를 형성한다. 여기서, 마스크재(17)가 산화물에 의해 구성되어 있는 경우에는 마스크재(17)는 스퍼터링법에 의해 형성하는 것이 좋다. CVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(16)이 소멸하는 경우가 있기 때문이다.
다음에, 마스크재(17)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(17)를 패터닝한다. 그 후, 레지스트를 박리하고, 마스크재(17)를 마스크로 해서 이방성에칭에 의해 탄소층(16)을 에칭하며, 탄소층(16)에 홈을 형성한다.
또, 탄소층(16)은 레지스트를 마스크로 해서 에칭해도 된다.
레지스트의 박리는 H2SO4및 H2O2의 약액에 의해 행해진다. 레지스트는 산소플라즈마처리로도 박리할 수 있지만, 산소플라즈마처리를 이용하면 탄소층(16)도 소멸해 버리기 때문이다.
다음에, 도 3에 나타난 바와 같이 CVD법 또는 스퍼터링법에 의해 반도체기판(11)상의 저면에 동 등으로 구성되는 도전층을 형성한다. 화학기계적 연마(CMP)에 의해 탄소층(16)간의 홈내에만 도전층을 잔재시켜 배선을 형성한다.
또, CMP 대신에 이방성에칭 또는 등방성에칭을 이용해서 배선(13)을 형성하도록 해도 된다.
이 후, 마스크재(17)는 박리된다.
다음에, 도 4에 나타난 바와 같이, 스퍼터링법에 의해 배선(13) 및 탄소층(16)상에 절연층(14; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(14)이 실리콘산화층과 같은 산화물의 경우에는 CVD법을 이용하지 않는 편이좋다. 왜냐하면, 반응가스중에 산소(02)가 포함되어 있기 때문에 절연층(14)의 형성시에 탄소층(16)이 제거되어 버릴 가능성이 있기 때문이다.
다음에, 도 5 및 도 6에 나타난 바와 같이 탄소층(16)을 재화(化)하고, 탄소층(16)을 산소(O2)와 이산화탄소(CO2)의 혼합가스로 주로 채워진 공동(15)으로 변환한다. 또, 탄소층(16)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중(산소를 포함하는 분위기를 말함, 예컨대 대기중이어도 좋다)에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(16)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(16)의 체적의 팽창에 의한 절연층(14)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(16)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(16)의 체적의 팽창에 의한 절연층(14)의 파괴가 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(14)의 질의 개선과 산소 플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다. 또, 공동(15)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(15)내에 공기를 채우도록 해도 된다.
상술한 방법에 의하면, 배선을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 1의 반도체장치를 제공할 수 있다.
도 7은 본 발명의 제2실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22)으로 에워싸인 소자영역에 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다. 절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은, 예컨대 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a. 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄금속 등의 금속(28a, 28b)과 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다. 또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘 질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)이 매립되어 있다. 단지, 도전층(33a, 33b)은 고융점금속외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과 이 금속(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 배선(W2)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘 질화층 등으로 구성된다. 절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요함과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 공동(31, 38)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치하여 둠으로써 공동(31, 38)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에 산소 (O3)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(38)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해서 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 7의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 8에 나타난 바와 같이 LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에, 예컨대 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다. 반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 9에 나타난 바와 같이 스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약0.2㎛)으로 설정된다.
다음에, 도 10에 나타난 바와 같이 스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층 및 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
여기서, 마스크재(29)가 산화물로부터 구성되는 경우에는 마스크재(29)는 탄소층(39)의 소멸을 방지하기 위해 CVD법이 아닌 스퍼터링법으로 형성함이 좋다.
다음에, 도 11에 나타난 바와 같이 마스크재(29)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그후, 레지스트를 박리한다. 마스크재(29)의 패턴을 배선의 패턴과 동일하게 된다.
다음에, 도 12에 나타난 바와 같이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, 본 실시예에서는 PEP에 의해 직접 탄소층(39)을 에칭하지 않고, PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하고 있다.
그 이유는 다음과 같다. PEP에 이용하는 레지스트는 산소플라즈마처리(애셔), 또는 H2SO4와 H2O2의 약액에 의해 제거된다. 그러나, 탄소플라즈마처리에서 레지스트를 제거하는 경우는 일부러 패터닝한 탄소층(39)이 동시에 제거되어 버린다. 한편, H2SO4와 H2O2의 약액에 의해 레지스트를 제거하는 경우는 도전층(26a, 26b; 고융점금속의 경우만)이 동시에 제거되어 버린다.
그리고, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하는 것이 좋다.
다음에, 도 13에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(27)을 배선홈(XX)의 내면상 및 마스크재(29)상에 형성한다.
다음에, 도 14에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 장벽층(27)상에 동 및 알루미늄합금 등으로 구성되는 금속(28)을 형성한다. 또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 되어도 된다.
다음에, 도 15에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭을 이용해서 배선(W1)을 형성해도 된다.
다음에, 도 16에 나타난 바와 같이 스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다.
여기서, 절연층(30)이 산화물인 경우에는 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 포함되어 있기 때문에, 절연층(30)의 형성시에 탄소층(39)이 제거되어버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우 0.01~0.1㎛의 범위로 되는 것이 절연층(30)을 파열시키지 않고 재화를 행하기에 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
다음에, 도 17 및 도 18에 나타난 바와 같이, 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하의 2개의 방법중 어느 하나를 사용함으로써 달성 된다.
1가지는, 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h 정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 39)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길어지게 되는 결점이 있다.
2가지는, 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧아지게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(29, 30)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 19에 나타난 바와 같이 CVD법을 이용해서 절연층(30)상에 낮은 유전율을 갖추는 절연층(32; 예컨대, 불소를 함유하는 TEOS 등)을 형성한다.
다음에, 도 20에 나타난 바와 같이 PEP(사진식각공정) 및 RIE(반응성 이온에칭)를 이용해서 배선(W1)에 이르는 비어홀을 절연층(30, 32)에 설치한다.
다음에, 도 21에 나타난 바와 같이 선택성장법을 이용해서 비어홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 22에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(32)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 배선(W2)의 두께와 같은 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층상에 마스크재(36; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. 그 후, PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(36)를 패터닝한다. 또한, 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다. 스퍼터링법 또는 CVD법에 의해 예컨대, 티탄과 질화티탄의 적층으로 구성되는 장벽층(34a, 34b)을 형성한다.
스퍼터링법 또는 CVD법에 의해 장벽층(34a, 34b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(34a, 34b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W2)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(36)상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 그 후, 탄소층을 재화하고, 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
또, 공동(31, 38)을 제조시에 접촉시킴으로써 또는 패키지에 구멍을 설치해둠으로써 공동(31, 38)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 7의 반도체장치를 제공할 수 있다.
도 23은 본 발명의 제3실시예에 따른 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대 실리콘웨이퍼)에는 필드산화층(22; 예컨대 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다. 또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화막으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)이 매립되어 있다. 단지, 도전층(33a, 33b)은 고융점금속외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)에 배치되고, 도전응(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과, 이 금속(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요함과 동시에 절연층(37)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 공동(31, 38)을 제조시에 공기에 접촉시킴으로써 또는 패키지에 구멍을 설치해둠으로써 공동(31, 38)내에 공기를 채우도록 해도 된다. 상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스,또는 공기가 채워진 공동(38)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해서 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 23의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 24에 나타난 바와 같이 절연층(25)상에 탄소층(39)을 형성하기까지를 상술한 제2실시예에 있어서의 제조방법과 동일한 방법으로 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상에 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층(39)상에 마스크재(예컨대, 실리콘산화층과 실리콘 질화층 등)를 약 0.05㎛의 두께로 형성한다.
마스크재상에 레지스트를 도포하고, PEP(사진식각공정)을 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재를 패턴닝한다. 그 후, 레지스트를 박리하고, 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, PEP에 의해 직접 탄소층(39)을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층(39)을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재를 마스크로 탄소층(39)을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층(39)을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(27)을 배선홈(XX)의 내면상 및 탄소층(39)상에 형성한다.
다음에, 도 25에 나타난 바와 같이, 스퍼터링법 또는 CVD법에 의해 장벽층(27)상에 동 및 알루미늄합금 등으로 구성되는 금속(28)을 형성한다. 또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 되어도 된다.
다음에, 도26에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39) 간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
다음에, 도 27에 나타나 바와 같이 스퍼터링법에 의해 탄소층(39)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우 0.01~0.2㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류나 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
다음에, 도 28 및 도 29에 나타난 바와 같이 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길어지게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧아지게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(30)의 파열이 생길 가능성이 높아지게 된다는 결점이 있다. 그러나, 이 결점은 절연층(30)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 30에 나타난 바와 같이 CVD법을 이용해서 절연층(30)상에 낮은 유전율을 갖추는 절연층(32; 예컨대 불소를 함유하는 TEOS 등)을 형성한다.
다음에, 도 31에 나타난 바와 같이 PEP(사진식각공정) 및 RIE(반응성에칭)을 이용해서 배선(W1)에 이르는 비어홀을 절연층(30, 32)에 설치한다.
다음에, 도 32에 나타난 바와 같이 선택성장법을 이요해서 비어홀내에만 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 33에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(32)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
그 후, 마스크재상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재를 패터닝한다. 그 후, 레지스트를 박리하고 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또한, 마스크재를 도포하고 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(34a, 34b)을 형성한다.
스퍼터링법 또는 CVD법에 의해 장벽층(34a, 34b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(34a, 34b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W2)을 형성하도록 해도 된다.
스퍼터링법에 의해 탄소층상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 그 후, 탄소층을 재화하고, 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
또, 공동(31, 38)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 23의 반도체장치를 제공할 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되어 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 34는 본 발명의 제4실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소장영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다. 절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다. 배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 고융점금속으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다.
다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다. 기둥모양의 도전층(33a, 33b)의 상부에는 선반모양의 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 도전층(33a, 33b)에 지지되어 있다. 기둥모양의 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 도전층(33a, 33b)의 위치와 단면적을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 공동(40)을 설치할 때에 중요하게 되고, 동시에 절연층(37)상에 더욱 배선을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 공동(31, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 40)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 도전층(33a, 33b; 상하배선의 접촉플러그)간에도 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 도전층(33a, 33b)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 34의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 35에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기 까지를 상술한 제2실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에, 예컨대 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서 탄소층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
또한, 마스크재(29)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그 후, 레지스트를 박리하고, 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고, PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(27a, 27b)을 형성한다. 스퍼터링법 또는 CVD법에 의해 장벽층(27a, 27b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층의 경우느 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류나 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 마스크재(36; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(36)를 패터닝한다. 이 마스크재(36)를 마스크로 해서 이방성에칭에 의해 탄소층(41) 및 절연층(30)을 에칭한다. 그 결과, 탄소층(41) 및 절연층(30)에는 배선(W1)에 이르는 비어홀이 형성된다.
다음에, 도 36에 나타난 바와 같이 선택성장법을 이용해서 비어홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30) 및 탄소층(41)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 37에 나타난 바와 같이 스퍼터링법에 의해 마스크재(36)상 및 도전층(33a, 33b)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(37)은 탄소층(41)의 삭감을 방지하기 위해 CVD법에 의해 형성하지 않는 편이 좋다.
또한, 절연층(37)의 두께는 절연층(37)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37)의 파열 없이 재화를 행하는 사정이 좋다. 다만, 절연층(37)의 종류와 질 등에 의해 절연층(37)의 최적인 두께는 각각 다르다.
다음에, 도 38 및 도 39에 나타난 바와 같이 탄소층(41)을 재화하고, 이 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환한다. 탄소층(41)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(41)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(41)의 체적의 팽창에 의한 절연층(36, 37)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길어지게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(41)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧아지게 되는 이점이 있는 반면, 탄소층(41)의 체적의 팽창에 의한 절연층(30)의 파괴가 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(36, 37)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
또, 공동(31, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 40)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 도전층(33a, 33b; 상하배선의 접촉플러그)을 형성하기 위한 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 비어홀내에 도전층(33a, 33b)을 형성한후, 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
이것에 의해, 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간의 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
도 40은 본 발명의 제5실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)을 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 25b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성되어도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b) 및, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성되도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다. 배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 공동(15)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 공융점금속으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다.
단, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
기둥모양의 도전층(33a, 33b)의 상부에는 선반모양의 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 도전층(33a, 33b)에 지지되어 있다. 기둥모양의 도전층(33a, 33b)간은 공동(40; cavcity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워져 있다. 절연층(36)은 예컨대, 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 공동(40)을 설치할 때에 중요하고, 동시에 절연층(37)상에 더욱 배선을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 공동(31, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 40)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되고, 도전층(33a, 33b; 상하배선의 접촉플러그)간에도 산소(O2)와 이산화탄소(CO2)의 혼합 가스, 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 도전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 도전층(33a, 33b)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 도전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 40의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 41에 나타난 바와 같이, 절연층(25)상에 배선(W1)을 형성하기 까지를 상술한 제3실시예에 있어서 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)에 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상에 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하고, 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 접촉홀 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다. 또, 절연층(25)의 접촉홀내 에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다. 스퍼터링법에 의해 탄소층상에 마스크재(예컨대, 시리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 이 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다. 따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(27a, 27b)을 형성한다. 스퍼터링법 또는 CVD법에 의해 장벽층(27a, 27b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 탄소층상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층의 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 편이 좋다. 다만, 절연층(30)의 종류나 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 마스크재(36; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
마스크재(36)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(36)를 패터닝한다.
그 후, 레지스트를 박리하고, 마스크재(36)를 마스크로 해서 이방성에칭에 의해 탄소층(41) 및 절연층(30)을 에칭한다. 그 결과, 탄소층(41) 및 절연층(30)에는 배선(W1)에 이르는 비어홀이 형성된다. 그 후, 마스크재(36)는 제거된다.
다음에, 도 42에 나타난 바와 같이 선택성장법을 이용해서 비어홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 43에 나타난 바와 같이 스퍼터링법에 의해 탄소층(41)상 및 도전층(33a, 33b)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(37)은 탄소층(41)의 격감을 방지하기 위해 CVD법에 의해 형성하지 않는 편이 좋다.
또한, 절연층(37)의 두께는 절연층(37)이 실리콘산화층의 경우는 0.01~0.1 ㎛의 범위에 있는 것이 절연층(37)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(37)의 종류와 질에 따라 절연층(37)의 최적인 두께는 각각 다르다.
다음에, 도 44 및 도 45에 나타난 바와 같이, 탄소층(41)을 재화하고, 이 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 태워진 공동(40)으로 변환한다. 탄소층(41)의 재화는 이하의 2개의 방법중 어느 하나를 사용함으로써 달성된다.
1가지는, 산소 분위기중에서는 열처리(온도 400~450℃, 시간 2h 정도)이다. 이 방법에서는 탄소층(41)가 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(41)의 체적의 팽창에 의한 절연층(36, 37)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는, 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(41)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧제 되는 이점이 있는 반면, 탄소층(41)의 체적의 팽창에 의한 절연층(36, 37)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(36, 37)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
또, 공동(31, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 40)내에 공기를 채우도록 해도 된다. 상술한 제조방법에 의하면, 배선(W1)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 도전층(33a, 33b; 상하배선의 접촉플러그)을 형성하기 위한 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 비어홀내에 도전층(33a, 33b)을 형성한후에, 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
이것에 의해, 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른 층(상하)의 배선간의 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되고 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 46은 본 발명의 제6실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)을 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 25b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 공융점금속으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
도전층(33a, 33b)의 상부에는 절연층(42, 43)이 형성되어 있다. 이 절연층(42, 43)은 도전층(33a, 33b)에 지지되어 있다. 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(42)은 도전층(33a, 33b)의 위치와 단면적을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(43)은 도전층(33a, 33b)간에 공동(40)을 설치할 때에 중요하게 되고, 동시에 절연층(43)상에 배선(W2)을 겹처 쌓을 때의 토대로 되는 중요한 것이다. 절연층(43)은 예컨대, 실리콘산화막 등으로 구성된다.
배선(W2)은 절연층(43)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과, 이 금속(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(36)은 배선(W2)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요함과 동시에 절연층(37)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)의 혼합가스 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(33a, 33b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 46의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 47에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기 까지를 상술한 제2실시예에 있어서 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)에 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상에 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~ 약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
마스크재(29)상에 레지스트를 도포하고, PEP(사진식각공정)을 이용해서 이레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그 후, 레지스트를 박리하고, 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(27a, 27b)을 형성한다. 스퍼터링법 또는 CVD법에 의해 장벽층(27a, 27b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 즉, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층의 경우는 0.01~0.1 ㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 편이 좋다. 다만, 절연층(30)의 종류나 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 마스크재(42; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.5㎛의 두께로 형성한다.
PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(42)를 패터닝한다. 이 마스크재(36)를 마스크로 해서 이방성에칭에 의해 탄소층(41) 및 절연층(30)을 에칭한다. 그 결과, 탄소층(41) 및 절연층(30)에는 배선(W1)에 이르는 비어홀이 형성된다.
다음에, 도 48에 나타난 바와 같이 선택성장법을 이용해서 비어홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30) 및 탄소층(41)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다. 다음에, 도 49에 나타난 바와 같이 스퍼터링법에 의해 마스크재(42) 및 도전층(33a, 33b)상에 절연층(43; 예컨대, 실리콘산화층)을 형성한다. 여기서 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(43)의 두께는 절연층(43)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(43)의 종류와 질 등에 의해 절연층(43)의 최적인 두께는 각각 다르다.
다음에, 도 50에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(43)상에 탄소(카본)층(44)을 형성한다. 여기서, 탄소층(44)의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층(44)상에 마스크재(36; 예컨대 실리콘산화층과 실리콘질화층 등)를 약 0.5㎛의 두께로 형성한다.
마스크재(36)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(36)를 패터닝한다.
그 후, 레지스트를 박리하고 마스크재(36)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(34a, 34b)을 절연층(43)상 및 마스크재(36)상에 형성한다.
스퍼터링법 또는 CVD법에 의해 장벽층(34a, 34b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(34a, 34b) 및 금속(35a, 35b)을 잔재시켜 배선(W2)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성한다.
스퍼터링법에 의해 마스크재(36)상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다.
절연층(37)의 두께는 절연층(37)이 실리콘산화층의 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(37)의 종류나 질 등에 의해 절연층(37)의 최적인 두께는 각각 다르다.
다음에, 도 51 및 도 52에 나타난 바와 같이, 산소 분위기중에서의 열처리, 또는 산호플라즈마처리에 의해 탄소층(41, 42)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하고, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환 한다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 도전층(33a, 33b; 상하배선의 접촉플러그)을 형성하기 위한 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 비어홀내에 도전층(33a, 33b)을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
이에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
도 53은 본 발명의 제7실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싼 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)을 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 25b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b) 및, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 공융점금속으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다. 다만, 도전층(33a, 33b)은 고융점금속외의 다른 재료로 구성해도 상관없다.
도전층(33a, 33b)의 상부에는 절연층(43)이 형성되어 있다. 이 절연층(43)은 도전층(33a, 33b)에 지지되어 있다. 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(43)은 도전층(33a, 33b)간에 공동(40)을 설치할 때에 중요하게 되고, 동시에 절연층(43)상에 배선(W2)을 겹처 쌓을 때의 토대로 되는 중요한 것이다. 절연층(43)은 예컨대, 실리콘산화막 등으로 구성된다.
배선(W2)은 절연층(43)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄금속 등의 금속(35a, 35b)과 이 금속(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(37)이 형성되어 있다. 이 절연층(30)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요함과 동시에 절연층(37)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(33a, 33b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 53의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 54에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기까지를 상술한 제3실시예에 있어서 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)에 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상에 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하고 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~ 약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(92)를 패터닝한다. 이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고, PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 마스크재(29)를 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(27a, 27b)을 형성한다. 스퍼터링법 또는 CVD법에 의해 장벽층(27a, 27b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 탄소층상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층의 경우는 0.01~0.1 ㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류나 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 마스크재(42; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
마스크재(42)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(42)를 패터닝한다. 그 후, 레지스트를 박리하고 마스크재(42)를 마스크로 해서 이방성에칭에 의해 탄소층(41) 및 절연층(30)을 에칭한다. 그 결과, 탄소층(41) 및 절연층(30)에는 배선(W1)에 이르는 비어홀이 형성된다.
다음에, 도 55에 나타난 바와 같이 선택성장법을 이용해서 비어홀내에만 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30) 및 탄소층(41)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 56에 나타난 바와 같이, 스퍼터링법에 의해 탄소층(41) 및 도전층(33a, 33b)상에 절연층(43; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에, 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층의 두께는 절연층(43)이 실리콘산화층의 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(43)의 종류와 질 등에 의해 절연층(43)의 최적인 두께는 각각 다르다.
다음에, 도 57에 나타난 바와 같이, 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(43)상에 탄소(카본)층(44)을 형성한다. 여기서, 탄소층(44)의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층(44)상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층등)를 약 0.05㎛의 두께로 형성한다.
그 후, PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층(44) 및 절연층(43)을 에칭한다.
마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해, 예컨대 티탄과 질화티탄의 적층으로 구성되는 장벽층(34a, 34b)을 배선홈(YY)의 내면상 및 탄소층(39)상에 형성한다.
스퍼터링법 또는 CVD법에 의해 장벽층(34a, 34b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(34a, 34b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다.
또, CMP에 대신 이방성에칭 또는 등반성에칭에 의해 배선(W2)을 형성하도록 해도 된다.
스퍼터링법에 의해 탄소층(44)상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다.
절연층(37)의 두께는 절연층(37)이 실리콘산화층의 경우는 0.01~0.1 ㎛의 범위에 있는 것이 절연층(37)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(43)의 종류나 질 등에 의해 절연층(43)의 최적인 두께는 각각 다르다.
다음에, 도 58 및 도 59에 나타난 바와 같이 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 44)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하며, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 도전층(33a, 33b; 상하배선의 접촉플러그)를 형성하기 위한 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 비어홀내에 도전층(33a, 33b)을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
이에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층에 재화전에 제거되고 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 60은 본 발명의 제8실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)을 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 25b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다. 또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘 질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄 등의 금속층(35a, 35b)의 저면 및 측면을 덮는 장벽층(34a, 34b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부 및 하부간에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥 모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1)과 배선(W2)간)은 공동(40)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써, 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(33a, 33b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 60의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 61에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기 까지를 상술한 제2실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에, 예컨대 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서 탄소층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층)을 약 0.05㎛의 두께로 형성한다.
마스크재(29)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그 후, 레지스트를 박리하고, 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고, PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 스퍼터링법 또는 CVD법에 의해 예컨대, 티탄과 질화티탄의 적층으로 구성되는 장벽층(27a, 27b)을 형성한다. 스퍼터링법 또는 CVD법에 의해 장벽층(27a, 27b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다. 또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류와 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 절연층(43; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 함유되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층의 두께는 절연층(43)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(43)의 종류와 질 등에 의해 절연층(43)의 최적인 두께는 각각 다르다.
계속해서, 스퍼터링법에 의해 절연층(43)상에 탄소층(44)을 형성한다.
그 후, 탄소층(44)을 패터닝해서 배선을 형성하기 위한 홈을 탄소층(44)에 설치한다. 탄소층(44)의 패터닝에는 PEP(사진식각공정)와 RIE를 이용하는 방법과, PEP와 RIE로 가공한 마스크재를 마스크로 패터닝하는 방법의 2가지가 있다.
본 실시예에서는 PEP와 RIE를 이용하는 방법에 대해서 기술한다. 즉, 탄소층(44)상에 레지스트(45)를 형성한다. 레지스트(45)를 패터닝한 후, 이레지스트(45)를 마스크로 이방성에칭에 의해 탄소층을 에칭하고, 탄소층(44)에 홈을 형성한다.
그 후, H2SO4와 H2O2의 약액을 이용해서 레지스트(45)를 제거한다. 또, 산소플라즈마처리는 탄소층(44)의 격감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(45)의 박리에 이용하지 않는다.
다음에, 도 62에 나타난 바와 같이, 탄소층(44)상에 거듭 레지스트(46)를 형성한다. 레지스트(46)를 패터닝한 후, 이 레지스트(46)를 마스크로 해서 이방성에칭에 의해 홈의 저부에 노출한 절연층(43) 및 탄소층(41)을 에칭한다.
그 후, H2SO4와 H2O2의 약액을 이용해서, 레지스트(46)를 제거한다. 또, 산소플라즈마처리는 탄소층(46)의 격감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(46)의 박리에 이용하지 않는다.
다음에, 도 63에 나타난 바와같이, 이방성에칭을 이용해서 홈의 저부에 노출한 절연층을 에칭하고, 배선(W1)에 이르는 비어홀을 형성한다.
스퍼터링법 또는 CVD법에 의해 예컨대, 티탄과 질화티탄의 적층으로 구성되는 장벽층(34)을 탄소층(44)상과, 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 형성한다. 또한, 스퍼터링법 또는 CVD법에 의해 장벽층(34)상에 동 및 알루미늄합금 등으로 구성되는 금속층(35)을 형성한다.
다음에, 도 64에 나타난 바와 같이, 화학기계적연마(CMP) 또는 에칭에 의해 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 각각 장벽층(34a, 34b) 및 금속층(35a, 35b)을 잔재시킨다.
또한, 스퍼터링법에 의해 탄소층(44)상에 절연층(37; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(37, 43)의 두께는 절연층(37, 43)이 실리콘산화층의 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37, 43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(37, 43)의 종류와 질에 따라 절연층(37, 43)의 최적인 두께는 각각 다르다.
다음에, 도 65 및 도 66에 나타난 바와 같이, 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 44)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하고, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 배선(W2)은 접촉플러그를 이용하지 않고, 배선(W1)에 직접 접속되어 있기 때문에 상술한 제2~제7실시예에 있어서의 제조방법에 비해 대폭 공정수를 줄일 수 있다.
이것에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
도 67은 본 발명의 제9실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)을 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29. 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 장벽층(34a, 34b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부와 하부간에는 절연층(43; 예컨대, 실리콘화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)상에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1)과 배선(W2)의 사이)은 공동(40)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2) 사이)은 공동(38)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 공공(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상기 구성이 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40, 43)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 67의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 68에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기 까지를 상술한 제3실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에, 예컨대 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서 탄소층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 이 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해 예컨대, 티탄과 질화티탄의 적층으로 구성되는 장벽층(27a, 27b)을 형성한다. 스퍼터링법 또는 CVD법에 의해 장벽층(27)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 되어도 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 장벽층(27a, 27b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성된다.
스퍼터링법에 의해 탄소층상 및 배선(W2)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층이 제거되어 버릴 가능성이 있기 때문이다. 또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류와 질 등에 의해 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 절연층(43; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층의 두께는 절연층(43)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(43)의 종류와 질 등에 의해 절연층(43)의 최적인 두께는 각각 다르다.
계속해서, 스퍼터링법에 의해 절연층(43)상에 탄소층(44)을 형성한다.
그 후, 탄소층(44)을 패터닝해서 배선을 형성하기 위한 홈을 탄소층(44)에 설치한다. 탄소층(44)의 패터닝에는 PEP(사진식각공정)와 RIE를 이용하는 방법과, PEP와 RIE로 가공한 마스크재를 마스크로 패터닝하는 방법의 2가지가 있다.
본 실시예에서는 PEP와 RIE를 이용하는 방법에 대해서 기술한다. 즉, 탄소층(44)상에 레지스트(45)를 형성한다. 레지스트(45)를 패터닝한 후, 이레지스트(45)를 마스크로 이방성에칭에 의해 탄소층을 에칭하고, 탄소층(44)에 홈을 형성한다.
그 후, H2SO4와 H2O2의 약액을 이용해서 레지스트(45)를 제거한다. 또, 산소플라즈마처리는 탄소층(44)의 격감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(45)의 박리에 이용하지 않는다.
다음에, 도 69에 나타난 바와 같이, 탄소층(44)상에 거듭 레지스트(46)를 형성한다. 레지스트(46)를 패터닝한 후, 이 레지스트(46)를 마스크로 해서 이방성에칭에 의해 홈의 저부에 노출한 절연층(43) 및 탄소층(41)을 에칭한다.
그 후, H2SO4와 H2O2의 약액을 이용해서, 레지스트(46)를 제거한다. 또, 산소플라즈마처리는 탄소층(46)의 격감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(46)의 박리에 이용하지 않는다.
다음에, 도 70에 나타난 바와같이, 이방성에칭을 이용해서 홈의 저부에 노출한 절연층(30)을 에칭하고, 배선(W1)에 이르는 비어홀을 형성한다.
스퍼터링법 또는 CVD법에 의해 예컨대, 티탄과 질화티탄의 적층으로 구성되는 장벽층(34)을 탄소층(44)상과 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 형성한다. 또한, 스퍼터링법 또는 CVD법에 의해 장벽층(34)상에 동 및 알루미늄합금 등으로 구성되는 금속층(35)을 형성한다.
다음에, 도 71에 나타난 바와 같이, 화학기계적연마(CMP) 또는 에칭에 의해 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 각각 장벽층(34a, 34b) 및 금속층(35a, 35b)을 잔재시킨다.
또한, 스퍼터링법에 의해 탄소층(44)상에 절연층(37; 예컨대, 실리콘산화층)을 약 0.5㎛의 두께로 형성한다.
또, 절연층(37, 43)의 두께는 절연층(37, 43)이 실리콘산화층의 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37, 43)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(37, 43)의 종류와 질에 따라 절연층(37, 43)의 최적인 두께는 각각 다르다.
다음에, 도 72 및 도 73에 나타난 바와 같이, 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 44)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하고, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환 한다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈, 또는 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 배선(W2)은 접촉플러그를 이용하지 않고, 배선(W1)에 직접 접속되어 있기 때문에 상술한 제2 내지 제7실시예에 있어서의 제조방법에 비해 대폭 공정수를 줄일 수 있다.
이것에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되어 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 74 내지 도 76은 본 발명의 제10실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 76을 참조해서 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)에 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄 합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다.
배선(W1)의 상부에는 절연층(29,30)이 형성되어 있다. 이 절연층(29,30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)간에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a,33b)이 매립되어 있다. 다만, 도전층(33a,33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)에 배치되고, 도전층(33a,33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄금속 등의 금속층(35a,35b)과 이 금속층(35a,35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a,34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(36,37)이 형성되어 있다. 이 절연층(36,37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 배선(W2)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 배선(W2)간에 공동(38)을 설치할 때의 중요함과 동시에 절연층(37)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또한, 각 칩(48)의 테두리부에는 그 칩의 테두리에 따라 링형의 가이드링이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)과, 공동(38)에 형성되는 장벽층(34c) 및 금속층(35c), 절연층(30, 32)중에 형성되는 도전층(33a)으로 구성된다.
공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(38)에 형성되는 장벽층(34c) 및 금속층(35c)은 배선(W2)과 동일한 구성을 갖추며, 절연층(30, 32)중에 형성되는 도전층(33c)은 도전층(33a, 33b; 접촉 플러그)와 동일한 구성을 갖추고 있다.
또, 도 77에 나타난 바와 같이 절연층(30, 32)중의 도전층(33c)은 없어도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해서 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩(48)의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 38)을 매개로 배선(W1, W2)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1, W2)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제2실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 78 및 도 79는 본 발명의 제11실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 78을 참조해서 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 25b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b) 및, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘 산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)이 매립되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과, 이 금속(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(37)이 형성되어 있다. 이 절연층(37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또한, 각 칩의 테두리부에는 그 칩의 테두리에 따라 링 형상의 가이드링(G)이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)과, 공동(38)에 형성되는 장벽층(34c) 및 금속(35c) 및, 절연층(30, 32)중에 형성되는 도전층(33c)으로 구성된다.
공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(38)에 형성되는 장벽층(34c) 및 금속층(35c)은 배선(W2)가 동일한 구성을 갖추며, 절연층(30, 32)중에 형성되는 도전층(33c)은 도전층(33a, 33b; 접촉 플러그)과 동일한 구성을 갖추고 있다.
또한, 도 79에 나타난 바와 같이, 절연층(30, 32)중의 도전층(33c)은 없어도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩(48)의 테두리부에는 링형상의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 38)을 매개로 배선(W1, W2)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1, W2)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제3실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 80은 본 발명의 제12실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 80을 참조해서, 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 고융점금속으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다.
다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
기둥모양의 도전층(33a, 33b)의 상부에는 선반모양의 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 도전층(33a, 33b)에 지지되어 있다. 기둥모양의 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 도전층(33a, 33b)의 위치와 단면적을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 공동(40)을 설치할 때에 중요하게 되고, 동시에 절연층(37)상에 더욱 배선을 겹처 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다. 또한, 각 칩(48)의 테두리부에는 그 칩의 테두리에 따라 링모양의 가이드링(G)이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)과, 공동(40)에 형성되는 도전층(33c)으로 구성되어 있다.
공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)은 배선(W1)가 동일한 구성을 갖추고, 공동(40)으로 형성되는 도전층(33c)은 도전층(33a, 33b; 접촉플러그)과 동일한 구성을 갖추고 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 도전층(33a, 33b; 상하 배선의 접촉플러그)간에도 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 배선(W1)간 및 도전층(33a, 33b)간을 실리콘산화층 등의 절연층으로 채운 경우에 비해서 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 달성할 수 있다.
더욱이, 칩의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 40)을 매개로 배선(W1) 및 도전층(33a, 33b)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1) 및 도전응(33a, 33b)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제4실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 81은 본 발명의 제13실시예에 관한 반도체장치는 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 81을 참조해서, 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)에 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지서터를 덮고 있다. 절연층(25) 예컨대, 붕소인규산유리(BPSG)와 인게인글라스(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 고융점금속으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다.
다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
기둥모양의 도전층(33a, 33b)의 상부에는 선반모양의 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 도전층(33a, 33b)에 지지되어 있다. 기둥모양의 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 공동(40)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 더욱 배선을 겹처 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또, 각 칩(48) 테두리부에는 그 칩의 테두리에 따라 링모양의 가이드링이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)과 공동(40)에 형성되는 도전층(33c)으로 구성되어 있다.
공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(40)에 형성되는 도전층(33c)은 도전층(33a, 33b; 접촉플러그)과 동일한 구성을 갖추고 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 도전층(33a, 33b; 상하 배선의 접촉플러그)간에도 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 도전층(33a, 33b)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해서 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 40)을 매개로 배선(W1) 및 도전층(33a, 33b)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1) 및 도전층(33a, 33b)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제5실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 82는 본 발명의 제14실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 82을 참조해서 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29. 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)의 상부는 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 등의 고융점금속층으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
도전층(33a, 33b)상에는 절연층(42, 43)이 형성되어 있다. 이 절연층(42, 43)은 도전층(33a, 33b)에 지지되어 있다. 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(42)은 도전층(33a, 33b)의 위치 및 단면적을 결정하기 위한 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(43)은 도전층(33a, 33b)간에 공동(40)을 설치할 때에 중요하게 됨과 동시에 절연층(43)상에 배선(W2)을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(43)은 예컨대, 실리콘산화막 등으로 구성된다.
배선(W2)은 절연층(43)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(36, 37)이 형성되어 있다. 이 절연층(36.37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 배선(W2)의 패턴을 결정하기 위한 것으로, 예컨대 실리콘 산화층과 실리콘질화층 등으로 구성된다. 절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
또한, 각 칩의 테두리부에는 그 칩의 테두리에 따라 링모양의 가이드링(G)이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속(28c)과 공동(38)에 형성되는 장벽층(34c) 및 금속(35c)과 공동에 형성되는 도전층(33c)으로 구성되어 있다.
공동(31)에 형성되는 장벽층(27c) 및 금속(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(38)에 형성되는 장벽층(34c) 및 금속(35c)은 배선(2)과 동일한 구성을 갖추고, 공동(40)에 형성되는 도전층(33c)은 도전층(33a, 33b; 접촉플러그)과 동일한 구성을 갖추고 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(33a, 33b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 38, 40)을 매개로 배선(W1) 및 도전층(33a, 33b)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1, W2) 및 도전층(33a, 33b)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제6실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 83은 본 발명의 제15실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 83을 참조해서 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 텅스텐 및 탄탈 등의 고융점금속층으로 구성되는 기둥모양의 도전층(33a, 33b)이 형성되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
도전층(33a, 33b)의 상부에는 절연층(43)이 형성되어 있다. 이 절연층(43)은 도전층(33a, 33b)에 지지되어 있다. 도전층(33a, 33b)간은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(42)은 도전층(33a, 33b)간에 공동(40)을 설치할 때에 중요하게 됨과 동시에 절연층(43)상에 배선(W2)을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(43)은 예컨대, 실리콘산화막 등으로 구성된다.
배선(W2)은 절연층(43)상에 배치되고, 도전층(33a,33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속층(35a,35b)과, 이 금속층(35a,35b)의 저면 및 측면을 덮는 V자홈 형상의 장벽층(34a,34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a,34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(37)이 형성되어 있다. 이 절연층(37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대 실리콘산화막 등으로 구성된다.
또한, 각 칩의 테두리부에는 그 칩의 테두리에 따라 링모양의 가이드링(G)이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)과, 공동(38)에 형성되는 장벽층(34c) 및, 금속(35c)과 공동(40)에 형성되는 도전층(33c)으로 구성되어 있다.
공동(31)에 형성되는 장벽층(27c) 및 금속(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(38)에 형성되는 장벽층(34c) 및 금속층(35c)은 배선(2)과 동일한 구성을 갖추고, 공동(40)에 형성되는 도전층(33c)은 도전층(33a, 33b; 접촉플러그)와 동일한 구성을 갖추고 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(33a, 33b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 38, 40)을 매개로 배선(W1, W2) 및 도전층(33a, 33b)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1, W2) 및 도전층(33a, 33b)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제7실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 84는 본 발명의 제16실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 84를 참조해서 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 장벽층(34a, 34b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부 및 하부에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)상에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1) 및 배선(W2)간)은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다. 배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또한, 각 칩의 테두리부에는 그 칩의 테두리에 따라 링모양의 가이드링(G)이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속(28c)과, 공동(38, 40)에 형성되는 장벽층(34c) 및 금속(35c)으로 구성되어 있다.
공동(31)에 형성되는 장벽층(27c) 및 금속(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(38, 40)에 형성되는 장벽층(34c) 및 금속층(35c)은 배선(2)과 동일한 구성을 갖추고 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 38, 40)을 매개로 배선(W1, W2)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1, W2)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제8실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 85는 본 발명의 제17실시예에 관한 반도체장치를 나타내고 있다.
이 반도체장치는 도 74에 나타난 바와 같이, 웨이퍼(47)에 형성되는 복수의 칩(48)의 각각에 형성된다.
도 85를 참조해서 이 실시예에 관한 반도체장치에 대해서 설명한다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싼 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 장벽층(34a, 34b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부 및 하부에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)상에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1) 및 배선(W2)간)은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또한, 각 칩의 테두리부에는 그 칩의 테두리에 따라 링모양의 가이드링(G)이 형성되어 있다. 이 가이드링(G)은 공동(31)에 형성되는 장벽층(27c) 및 금속층(28c)과, 공동(38, 40)에 형성되는 장벽층(34c) 및 금속(35c)으로 구성되어 있다.
공동(31)에 형성되는 장벽층(27c) 및 금속(28c)은 배선(W1)과 동일한 구성을 갖추고, 공동(38, 40)에 형성되는 장벽층(34c) 및 금속층(35c)은 배선(2)과 동일한 구성을 갖추고 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
더욱이, 칩의 테두리부에는 링모양의 가이드링(G)이 형성되어 있다. 따라서, 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동(31, 38, 40)을 매개로 배선(W1, W2)에 이른다는 사태를 회피할 수 있다.
즉, 가이드링(G)을 설치함으로써 칩내의 배선(W1, W2)을 수분(H2O)에 대해 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치는 상술한 제9실시예에 있어서의 제조방법을 이용함으로써 용이하게 형성할 수 있다.
도 86는 본 발명의 제18실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싼 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b) 및, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 배선보호층(50a, 507b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금 및 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에, 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)이 매립되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과, 이 금속(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 배선보호층(51a, 51b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(51a, 51b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금 및 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a, 51b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부에는 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(30)은 배선(W2)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층으로 구성된다. 절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에, 절연층(37)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(C2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(C2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 적어도 배선(W1, W2)의 측면은 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율 좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에 도 86의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 86에 나타난 바와 같이 LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPS와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하고, 절연층(25)의 표면을 평탕하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내에만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 88에 나타난 바와 같이 스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
다음에, 도 89에 나타난 바와 같이 스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층)를 약 0.05㎛의 두께로 설정한다. 여기서, 마스크재(29)는 탄소층(39)의 소멸을 방지하기 위해 CVD법이 아닌 스퍼터링법으로 형성한다.
다음에, 도 90에 나타난 바와 같이 마스크대(29)상에 레지스트를 도포하고, PEP(사진식각공정)을 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그 후, 레지스트를 박리한다. 마스크재(29)의 패턴은 배선의 패턴과 동일하게 된다.
다음에, 도 91에 나타난 바와 같이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, 본 실시예에서는 PEP에 의해 직접 탄소층(39)을 에칭하지 않고, PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하고 있다.
그 이유는 다음과 같다. PEP에 이용하는 레지스트는 산소플라즈마처리(애셔), 또는 H2SO4및 H2O2의 약액에 의해 제거된다. 그러나, 산소플라즈마처리에서 레지스트를 제거하는 경우는 일부러 패터닝한 탄소층(39)이 동시에 제거되어 버린다. 한편, H2SO4및 H2O2의 약액에 의해 레지스트를 제거하는 경우는 도전층(26a, 26b; 고융점금속인 경우만)이 동시에 제거되어 버린다.
그리고, 도전층(26a, 26b)이 고융점금속인 경우에는 PEP로 가공한 마스크재(29)재를 마스크로 해서 탄소층(39)을 에칭하는 것이 좋다.
다음에, 도 92에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 예컨대, 몰리브젠으로 구성되는 배선보호층(50)을 절연층(25)상 및 마스크재(29)상에 형성한다.
다음에, 도 93에 나타난 바와 같이, 스퍼터링법 또는 CVD법에 의해 배선보호층(50)상에 동 및 알루미늄 등으로 구성되는 금속(28)을 형성한다. 또, 배선은 동 및 알루미늄 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘등의 반도체 및 텅스텐 등의 고융점금속으로 되어도 된다.
다음에, 도 94에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 혼내에만 배선보호층(50a, 50b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성 한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭을 이용함으로써 배선(W1)을 형성하도록 해도 된다.
다음에, 도 95에 나타난 바와 같이 스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
다음에 도 96 및 도 97에 나타난 바와 같이, 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하이 2가지 방법중 어느 하나를 사용함으로써 달성 된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(29, 30)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수있다.
다음에, 도 98에 나타난 바와 같이, CVD법을 이용해서 절연층(30)상에 낮은 유전율을 갖추는 절연층(32; 예컨대, 불소를 포함하는 TEOS 등)을 형성한다.
다음에, 도 99에 나타난 바와 같이 PEP(사진직각공정) 및 RIE(반응성이온에칭)을 이용해서 배선(W1)에 이르는 비어홀을 절연층(30, 32)에 설치한다.
다음에, 도 100에 나탄나 바와 같이 선택성장법을 이용해서 비어홀내에만 팅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 101에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(32)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층상에 마스크재(36; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
그 후, PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(36)를 패터닝 한다. 마스크재(36)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다. 스퍼터링법 또는 CVD법에 의해 예컨대, 몰리브덴으로 구성되는 배선보호층(51a, 51b)을 절연층(32)상 및 마스크재(36)상에 형성한다.
스퍼터링법 또는 CVD법에 의해 배선보호층(51a, 51b)상에 동 및 알루미늄합금등으로 구성되는 금속(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(51a, 51b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W2)을 형성해도 된다.
스퍼터링법에 의해 마스크재(36)상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 그 후, 탄소층을 재화하고, 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 86의 반도체장치를 제공할 수 있다.
도 102는 본 발명의 제19실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금 및 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요함과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)이 매립되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 배선보호층(51a, 51b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및, 백금 등의 천이금속, 또는 그 합금과, 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a, 51b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부에는 절연층(37)이 형성되어 있다. 이 절연층(37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에, 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 적어도 배선(W1, W2)의 측면의 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율 좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에, 도 102의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 103에 나타난 바와 같이 절연층(25)상에 탄소층(39)을 형성하기까지를 상술한 제18실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)에 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하고 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내 에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층(39)상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 이 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, PEP에 의해 직접 탄소층(39)을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층(39)을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층(39)을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층(39)을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해 예컨대, 몰리브덴으로 구성되는 배선보호층(50)을 절연층(25)상 및 탄소층(39)상에 형성한다.
다음, 도 104에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 배선보호층(50)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28)을 형성한다. 또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
다음에, 도 105에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 홈내에만 배선보호층(50a, 50b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성 한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭을 이용해서 배선(W1)을 형성하도록 해도 된다.
다음에, 도 106에 나탄나 바와 같이 스퍼터링법에 의해 탄소층상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에, 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하는 사정이 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
다음에, 도 107 및 도 108에 나타난 바와 같이, 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(30)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 109에 나타난 바와 같이, CVD법을 이용해서 절연층(30)상에 낮은 유전율을 갖추는 절연층(32; 예컨대, 불소를 포함하는 TEOS 등)을 형성한다.
다음에, 도 110에 나타난 바와 같이 PEP(사진직각공정) 및 RIE(반응성이온에칭)을 이용해서 배선(W1)에 이르는 비어홀을 절연층(30, 32)에 설치한다.
다음에, 도 111에 나탄나 바와 같이 선택성장법을 이용해서 비어홀내에만 팅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다. 다음에, 도 112에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(32)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
그 후, PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝 한다. 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다. 마스크재를 제거하고 스퍼터링법 또는 CVD법에 의해 예컨대, 몰리브덴으로 구성되는 배선보호층(51a, 51b)을 절연층(32)상 및 탄소층상에 형성한다.
스퍼터링법 또는 CVD법에 의해 배선보호층(51a, 51b)상에 동 및 알루미늄합금등으로 구성되는 금속층(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(51a, 51b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭을 이용함으로써 배선(W2)을 형성해도 된다.
스퍼터링법에 의해 탄소층상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 그 후, 탄소층을 재화하고, 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 102의 반도체장치를 제공할 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되어 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 113은 본 발명의 제20실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및, 백금 등의 천이금속, 또는 그 합금과 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(29. 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하기 위한것으로, 예컨대 실리콘산화층과 실리콘질화층으로 구성된다. 절연층(30)은 배선(W1)간에 공동을 설치할 때에 중요하게 됨과 동시에, 절연층상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)의 저면 및 측면을 덮는 배선보호층(51a, 51b)으로 구성되는 배선(W2)이 형성되어 있다.
또한, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 턴스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(51a, 51b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금과 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a, 51b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부 및 하부간에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1)과 배선(W2)간)은 공동(40)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써, 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 적어도 배선(W1, W2)의 측면은 배선보호층(50a, 50b; 51a, 51b)으로 덮혀있기 때문에, 칩의 테두리에서 공동(31, 38, 40)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에, 도 113의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 114에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기까지를 상술한 제18실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(29)를 패터닝한다. 이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 스퍼터링법 또는 CVD법에 의해 예컨대, 몰리브덴으로 구성되는 배선보호층(50a, 50b)을 마스크재(29)상 및 탄소층에 형성된 홈내에 형성한다. 스퍼터링법 또는 CVD법에 의해 배선보호층(50a, 50b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 되어도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(50a, 50b) 및 금속층(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대힌 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 실리콘산화층)을 형성한다. 여기서 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다. 또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 절연층(43; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에, 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(43)의 두께는 절연층(43)이 실릴콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(43)의 종류와 질에 따라 절연층(43)의 최적인 두께는 각각 다르다.
계속해서, 스퍼터링법에 의해 절연층(43)상에 탄소층(44)을 형성한다.
그 후, 탄소층(44)을 패터닝해서 배선을 형성하기 위한 홈을 탄소층(44)에 설치한다. 탄소층(44)의 패터닝에는 PEP(사진식각공정)와 RIE를 이용하는 방법과, PEP와 RIE로 가공한 마스크재를 마스크에 패터닝하는 방법의 2가지가 있다.
본 실시예에서는 PEP와 RIE를 이용하는 방법에 대해서 설명한다. 즉, 탄소층(44)상에 레지스트(45)를 형성한다. 레지스트(45)를 패터닝한 후, 이 레지스트(45)를 마스크로 이방성에칭에 의해 탄소층(44)을 에칭하고, 탄소층(44)에 홈을 형성한다.
그 후, H2SO4및 H2O2의 약액을 이용해서 레지스트(45)를 제거한다. 또, 산소플라즈마처리는 탄소층(44)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(45)의 박리에 이용하지 않는다.
다음에, 도 115에 나타난 바와 같이, 탄소층(44)상에 거듭 레지스트를 형성한다. 레지스트(46)를 패터닝한 후, 이 레지스트(46)를 마스크로 해서 이방성에칭에 의해 홈의 저부에 노출한 절연층(43) 및 탄소층(41)을 에칭한다.
그 후, H2SO4및 H2O2의 약액을 이용해서 레지스트(46)를 제거한다. 또, 산소플라즈마처리는 탄소층(46)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(46)의 박리에 이용하지 않는다.
다음에, 도 116에 나타난 바와 같이, 이방성에칭에 의해 홈의 저부에 노출한 절연층(30)을 제거하고, 배선(W1)에 이르는 비어홀을 형성한다.
스퍼터링법 또는 CVD법에 의해, 예컨대 몰리브덴으로 구성되는 배선보호층(51)을 탄소층(44)상과 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 형성한다. 또한, 스퍼터링법 또는 CVD법에 의해 배선보호층(51)에 동 및 알루미늄 등으로 구성되는 금속층(35)을 형성한다.
다음에, 도 117에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 각각 배선보호층(51a, 51b) 및 금속(35a, 35b)을 잔재시킨다.
또한, 스프터링법에 의해 탄소층(44)상에 절연층(37; 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(37, 43)의 두께는 절연층(37, 43)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37, 43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(37, 43)의 종류와 질에 따라 절연층(37, 43)의 최적인 두께는 각각 다르다.
다음에, 도 118 및 도 119에 나타난 바와 같이 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 44)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하며, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈 또는 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내 및 비어홀내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 배선(W2)은 접촉플러그를 이용하지 않고, 배선(W1)에 직접 접속되어 있기 때문에 상술한 제2~제7실시예에 있어서의 제조방법에 비해 대폭 공정수를 줄일 수 있다.
이것에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
도 120은 본 발명의 제21실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b) 및, 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금과 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동을 설치할 때에 중요하게 됨과 동시에, 절연층(30)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 배선보호층(51a, 51b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(51a, 51b)은 예컨대, 질화티타늄과, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금 및 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a, 51b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부 및 하부간에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥 모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1)과 배선(W2)간)은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI 성능의 향상을 동시에 달성할 수 있다.
또한, 적어도 배선(W1, W2)의 측면의 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38, 40)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율 좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에, 도 120의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 121에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기까지를 상술한 제19실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)에 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상에 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서, 탄소(39)층의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 이 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해 예컨대, 몰리브덴으로 구성되는 배선보호층(50a, 50b)을 절연층(25)상 및 및 탄소층에 형성한다. 스퍼터링법 또는 CVD법에 의해 배선보호층(50a, 50b)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 되어도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(50a, 50b) 및 금속층(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(30)의 종류와 질 등에 따라 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 절연층(43; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에, 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(43)의 두께는 절연층(43)이 실릴콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(43)의 종류와 질에 따라 절연층(43)의 최적인 두께는 각각 다르다.
계속해서, 스퍼터링법에 의해 절연층(43)상에 탄소층(44)을 형성한다.
그 후, 탄소층(44)을 패터닝해서 배선을 형성하기 위한 홈을 탄소층(44)에 설치한다. 탄소층(44)의 패터닝에는 PEP(사진식각공정)와 RIE를 이용하는 방법과, PEP와 RIE로 가공한 마스크재를 마스크에 패터닝하는 방법의 2가지가 있다.
본 실시예에서는 PEP와 RIE를 이용하는 방법에 대해서 설명한다. 즉, 탄소층(44)상에 레지스트(45)를 형성한다. 레지스트(45)를 패터닝한 후, 이 레지스트(45)를 마스크로 이방성에칭에 의해 탄소층(44)을 에칭하고, 탄소층(44)에 홈을 형성한다.
그 후, H2SO4및 H2O2의 약액을 이용해서 레지스트(45)를 제거한다. 또, 산소플라즈마처리는 탄소층(44)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(45)의 박리에 이용하지 않는다.
다음에, 도 122에 나타난 바와 같이, 탄소층(44)상에 거듭 레지스트(46)를 형성한다. 레지스트(46)를 패터닝한 후, 이 레지스트(46)를 마스크로 해서 이방성에칭에 의해 홈의 저부에 노출한 절연층(43) 및 탄소층(41)을 에칭한다.
그 후, H2SO4및 H2O2의 약액을 이용해서 레지스트(46)를 제거한다. 또, 산소플라즈마처리는 탄소층(46)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(46)의 박리에 이용하지 않는다.
다음에, 도 123에 나타난 바와 같이, 이방성에칭에 의해 홈의 저부에 노출한 절연층(30)을 제거하고, 배선(W1)에 이르는 비어홀을 형성한다.
스퍼터링법 또는 CVD법에 의해, 예컨대 몰리브덴으로 구성되는 배선보호층(51)을 탄소층(44)상에 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 형성한다. 또한, 스퍼터링법 또는 CVD법에 의해 배선보호층(51)에 동 및 알루미늄 등으로 구성되는 금속층(35)을 형성한다.
다음에, 도 124에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 각각 배선보호층(51a, 51b) 및 금속층(35a, 35b)을 잔재시킨다. 또한, 스프터링법에 의해 탄소층(44)상에 절연층(37; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(37, 43)의 두께는 절연층(37, 43)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37, 43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(37, 43)의 종류와 질에 따라 절연층(37, 43)의 최적인 두께는 각각 다르다.
다음에, 도 125 및 도 126에 나타난 바와 같이, 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 42)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하고, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈, 또는 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내 및 비어홀내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 배선(W2)은 접촉플러그를 이용하지 않고, 배선(W1)에 직접 접속되어 있기 때문에 상술한 제2 제7실시예에 있어서의 제조방법에 비해 대폭 공정수를 줄일 수 있다.
이것에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되어 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 127은 본 발명의 제22실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)에 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(51a, 51b)은 예컨대, 산화실리콘과, 질화실리콘 등의 절연체와 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W2)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)간에 패턴을 결정하기 위한 것으로, 예컨대 실리콘 산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에, 절연층상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a,33b)이 매립되어 있다. 다만, 도전층(33a,33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)상에 배치되고 도전층(33a,33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a,35b)과 이 금속(35a,35b)의 측면을 덮는 배선보호층(51a,51b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또, 배선보호층(51a,51b)은 예컨대, 산화실리콘과 질화실리콘등의 절연체와, 질화티나늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a,51b)은 약품에 부식되기 어렵고 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부에는 절연층(36,37)이 형성되어 있다. 이 절연층(36,37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(36)은 배선(W2)의 패턴을 결정하기 위한 것으로, 예컨대 실리콘 산화막과 실리콘질화막 등으로 구성된다. 절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에, 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 배선(W1, W2)의 측면의 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율 좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에, 도 127의 반도체장치의 제조방법에 대해설 설명한다.
우선, 도 128에 나타난 바와 같이, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 저면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하고, 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내에만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 129에 나타난 바와 같이 스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
다음에, 도 130에 나타난 바와 같이 스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층등)를 약 0.05㎛의 두께로 형성한다. 여기서, 마스크재(29)는 탄소층(39)의 삭감을 방지하기 위해 CVD법이 아닌 스퍼터링법으로 형성한다.
다음에, 도 131에 나타난 바와 같이 PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(29)를 패터닝한다. 이 마스크재(29)의 패턴은 배선의 패턴과 동일하게 된다.
다음에, 도 132에 나타난 바와 같이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, 본 실시예에서는 PEP에 의해 직접 탄소층(39)을 에칭하는 것이 아니고, PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하고 있다.
그 이유는 다음과 같다. PEP에 이용하는 레지스트는 산소플라즈마처리(애셔), 또는 H2SO4및 H2O의 약액에 의해 제거된다. 그러나, 산소플라즈마처리에서 레지스트를 제거하는 경우는 일부러 패터닝한 탄소층(39)이 동시에 제거되어 버린다. 한편, H2SO4및 H2O의 약액에 의해 레지스트를 제거하는 경우는 도전층(26a, 26b; 고융점금속인 경우만)이 동시에 제거되어 버린다.
그리고, 도전층(26a, 26b)이 고융점금속인 경우에는 PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하는 것이 좋다.
다음에, 도 133에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 예컨대, 산화실리콘으로 구성되는 배선보호층(50a, 50b)을 절연층(25)상과, 마스크재(29)상 및 탄소층(39)에 형성된 홈의 측벽에 형성한다. 또한, 이 배선보호층(50a, 50b)을 에칭하고, 배선보호층(50a, 50b)을 탄소층(39)에 형성된 홈의 측벽에만 잔재시킨다.
다음에, 도 134에 나타난 바와 같이, 스퍼터링법 또는 CVD법에 의해 배선보호층(50)상에 동 및 알루미늄 등으로 구성되는 금속층(28)을 형성한다. 또, 배선은 동 및 알루미늄 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 되어도 된다.
다음에, 도 135에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 홈내에만 배선보호층(50a, 50b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭을 이용함으로써 배선(W1)을 형성하도록 해도 된다.
다음에, 도 136에 나타난 바와 같이 스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
다음에, 도 137 및 도 138에 나타난 바와 같이, 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(29. 30)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 139에 나타난 바와 같이 CVD법을 이용해서 절연층(30)상에 낮은 유전율을 갖추는 절연층(32; 예컨대, 불소를 포함하는 TEOS 등)을 형성한다.
다음에, 도 140에 나타난 바와 같이 PEP(사진직각공정) 및 RIE(반응성이온에칭)을 이용해서 배선(W1)에 이르는 비어홀을 절연층(30, 32)에 설치한다.
다음에, 도 141에 나탄나 바와 같이 선택성장법을 이용해서 비어홀내에만 팅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다. 또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 142에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(32)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층상에 마스크재(36; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
그 후, PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(36)를 패터닝 한다. 마스크재(36)를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
스퍼터링법 또는 CVD법 및 RIE를 이용해서 예컨대, 산화실리콘으로 구성되는 배선보호층(51a, 51b)을 탄소층의 측벽에 형성한다.
스퍼터링법 또는 CVD법에 의해 탄소층상 및 탄소층에 설치된 홈내에 동 및 알루미늄합금등으로 구성되는 금속(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(51a, 51b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W2)을 형성해도 된다.
스퍼터링법에 의해 마스크재(36)상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 그 후, 탄소층을 재화하고, 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 127의 반도체장치를 제공할 수 있다.
도 143은 본 발명의 제23실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 산화실리콘과 질화실리콘 등의 절연체와, 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다. 절연층(32)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)이 매립되어 있다. 다만, 도전층(33a, 33b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W2)은 절연층(32)상에 배치되고, 도전층(33a, 33b)에 접속되어 있다. 배선(W2)은 동 및 알루미늄합금 등의 금속(35a, 35b)과, 이 금속(35a, 35b)의 저면 및 측면을 덮는 배선보호층(51a, 51b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(51a, 51b)은 예컨대, 산화실리콘과, 질화실리콘 등의 절연체와 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a, 51b)은 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부에는 절연층(37)이 형성되어 있다. 이 절연층(37)은 배선(W2)에 지지되어 있다. 배선(W2)간은 공동(31; cavity)으로 되어 있다. 이 공동(38)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(37)은 배선(W2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화층 등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 배선(W1, W2)의 측면은 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율 좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에, 도 143의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 144에 나타난 바와 같이 절연층(25)상에 탄소층(39)을 형성하기까지를 상술한 제18실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상에 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층(39)상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 이 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, PEP에 의해 직접 탄소층(39)을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층(39)을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층(39)을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층(39)을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해 예컨대, 산화실리콘으로 구성되는 배선보호층(50)을 절연층(25)상 및 탄소층(39)상에 형성한다.
다음에, 도 145에 나타난 바와 같이 RIE에 의해 배선보호층을 에칭하고, 배선보호층(50a, 50b)을 탄소층(39)의 홈의 측벽에만 잔재시킨다. 스퍼터링법 또는 CVD법에 의해 탄소층(39)상 및 탄소층(39)에 형성된 홈내에 동 및 알루미늄 등으로 구성되는 금속층(28)을 형성한다.
또, 배선은 동 및 알루미늄함금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 되어도 된다.
다음에, 도 146에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 홈내에만 배선보호층(50a, 50b) 및 금속층(28a, 28b)을 잔재시켜 배선(W1)을 형성한다.
또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
다음에, 도 147에 나타난 바와 같이 스퍼터링법에 의해 탄소층(39)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 행성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)를 포함하고 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
다음에, 도 148 및 도 149에 나타난 바와 같이, 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(30)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 150에 나타난 바와 같이 CVD법을 이용해서 절연층(30)상에 낮은 유전율을 갖추는 절연층(32; 예컨대, 불소를 포함하는 TEOS 등)을 형성한다.
다음에, 도 151에 나타난 바와 같이 PEP(사진직각공정) 및 RIE(반응성이온에칭)을 이용해서 배선(W1)에 이르는 비어홀을 절연층(30, 32)에 설치한다.
다음에, 도 152에 나타난 바와 같이 선택성장법을 이용해서 비어홀내에만 팅스텐 등의 고융점금속으로 구성되는 도전층(33a, 33b)을 매립한다.
또, 절연층(30, 32)의 비어홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 153에 나타난 바와 같이 배선(W1)을 형성할 때에 사용한 공정과 동일한 공정에 의해 배선(W2)을 형성한다.
즉, 우선 스퍼터링법에 의해 절연층(32)상에 탄소(카본)층을 형성한다. 여기서, 탄소층의 두께는 배선(W2)의 두께와 동일한 값으로 설정되어 있다. 스퍼터링법에 의해 탄소층상에 마스크재(36; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
그 후, PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝 한다. 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다. 마스크재를 제거하고 스퍼터링법 또는 CVD법 및 RIE를 이용해서 예컨대, 산화실리콘으로 구성되는 배선보호층(51a, 51b)을 탄소층의 홈의 측벽에 형성한다.
스퍼터링법 또는 CVD법에 의해 탄소층상 및 탄소층에 설치된 홈내에 동 및 알루미늄합금등으로 구성되는 금속(35a, 35b)을 형성한다. 화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(51a, 51b) 및 금속층(35a, 35b)을 잔재시켜 배선(W2)을 형성한다.
스퍼터링법에 의해 탄소층상 및 배선(W2)상에 절연층(37; 예컨대, 실리콘산화층)을 형성한다. 그 후, 탄소층을 재화하고, 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 143의 반도체장치를 제공할 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되어 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 154는 본 발명의 제24실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지서터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 측면을 덮는 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 산화실리콘과, 질화실리콘 등의 절연체와, 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 약품에 부식되기 어렵고, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 절연층(29)은 배선(W1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층 등으로 구성된다. 절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에, 절연층(30)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 측면을 덮는 배선보호층(51a, 51b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속층으로 구성해도 된다.
또한, 배선보호층(51, 51b)은 예컨대, 산화실리콘 및 질화실리콘 등의 절연체와 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51, 51b)은 약품에 부식되기 어렵고, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부 및 하부간에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)상에 배치되어 있다.
배선(W2)상에는 절연층(37; 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1, W2)의 사이)은 공동(40; cavity)으로 되어 있다. 이공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 공동(31, 38, 40)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(31, 38, 40)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1) 및 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상 및 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 배선(W1, W2)의 측면은 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38, 40)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕 발생하기 어렵게 된다.
다음에, 도 154의 반도체장치의 제조방법에 대해설 설명한다.
우선, 도 155에 나타난 바와 같이 절연층(25)상에 배선(W1)을 형성하기 까지를 상술한 제22실시예에 있어서의 제조방법과 동일한 방법으로 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여, 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내에만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재(29)를 패터닝한다. 이 마스크재(29)를 마스크로 해서 이방성 에칭에의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재(29)를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 스퍼터링법 또는 CVD법에 의해 예컨대, 산화실리콘으로 구성되는 배선보호층을 탄소층상 및 탄소층에 형성된 홈내에 셩성한다. RIE에 의해 배선보호층을 에칭하고, 배선보호층(50a, 50b)을 탄소층에 형성된 홈의 측벽에만 잔재시킨다. 스퍼터링법 또는 CVD법에 의해 배선보호층(50)상에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄함금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 되어도 된다.
다음에, 도 145에 나타난 바와 같이 RIE에 의해 배선보호층을 에칭하고, 배선보호층(50a, 50b)을 탄소층(39)의 홈의 측벽에만 잔재시킨다. 스퍼터링법 또는 CVD법에 의해 탄소층(39)상 및 탄소층(39)에 형성된 홈내에 동 및 알루미늄 등으로 구성되는 금속층(28)을 형성한다.
또, 배선은 동 및 알루미늄함금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 되어도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(50a, 50b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층(39)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(30)의 종류와 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합 가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 절연층(43; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에, 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(43)의 두께는 절연층(43)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(43)의 종류와 질에 따라 절연층(43)의 최적인 두께는 각각 다르다.
계속해서, 스퍼터링법에 의해 절연층(43)상에 탄소층(44)을 형성한다.
그 후, 탄소층(44)을 패터닝해서 배선을 형성하기 위한 홈을 탄소층(44)에 설치한다. 탄소층(44)의 패터닝에는 PEP(사진식각공정)과 RIE를 이용하는 방법과, PEP와 RIE로 가공한 마스크재를 마스크에 패터닝하는 방법의 2가지가 있다.
본 실시예에서는 PEP와 RIE를 이용하는 방법에 대해서 설명한다. 즉, 탄소층(44)상에 레지스트(45)를 형성한다. 레지스트(45)를 패터닝한 후, 이 레지스트(45)를 마스크로 이방성에칭에 의해 탄소층(44)을 에칭하고, 탄소층(44)에 홈을 형성한다.
그 후, H2SO4및 H2O2의 약액을 이용해서 레지스트(45)를 제거한다. 또, 산소플라즈마처리는 탄소층(44)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(45)의 박리에 이용하지 않는다.
다음에, 도 156에 나타난 바와 같이, 탄소층(44)상에 거듭 레지스트(46)를 형성한다. 레지스트(46)를 패터닝한 후, 이 레지스트(46)를 마스크로 해서 이방성에칭에 의해 홈의 저부에 노출한 절연층(43) 및 탄소층(41)을 에칭한다.
그 후, H2SO4및 H2O2의 약액을 이용해서 레지스트(46)를 제거한다. 또, 산소플라즈마처리는 탄소층(46)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(46)의 박리에 이용하지 않는다.
다음에, 도 157에 나타난 바와 같이, 이방성에칭에 의해 홈의 저부에 노출한 절연층(30)을 제거하고, 배선(W1)에 이르는 비어홀을 형성한다.
스퍼터링법 또는 CVD법에 의해, 예컨대 산화실리콘으로 구성되는 배선보호층(51a, 51b)을 탄소층(44)의 홈의 측벽 및 탄소층(41)의 비어홀의 측벽에 형성한다. 또한, 스퍼터링법 또는 CVD법에 의해 탄소층(44)상과, 탄소층(44)의 홈내 및 탄소층(41)의 비어홀내에 동 및 알루미늄 등으로 구성되는 금속층(35)을 형성한다.
다음에, 도 158에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 각각 배선보호층(51a, 51b) 및 금속(35a, 35b)을 잔재시킨다. 또한, 스퍼터링법에 의해 탄소층(44)상에 절연층(37; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(37, 43)의 두께는 절연층(37, 43)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37, 43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(37, 43)의 종류와 질에 따라 절연층(37, 43)의 최적인 두께는 각각 다르다.
다음에, 도 159 및 도 160에 나타난 바와 같이, 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 44)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하고, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈, 또는 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내 및 비어홀내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 배선(W2)은 접촉플러그를 이용하지 않고, 배선(W1)에 직접 접속되어 있기 때문에 제조공정수를 줄일 수 있다.
이것에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
도 161은 본 발명의 제25실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대, 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상에 배치되고, 도전층(26a, 26b)에 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속층(28a, 28b)과 이 금속층(28a, 28b)의 측면을 덮는 배선보호층(50a, 50b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(50a, 50b)은 예컨대, 산화실리콘과 질화실리콘 등의 절연체와, 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금, 또는 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(50a, 50b)은 약품에 부식되기 어렵고, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W1)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1)에 지지되어 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)내에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
절연층(30)은 배선(W1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)에는 배선(W1)에 이르는 접촉홀이 형성되어 있다. 이 접촉홀내 및 접촉홀상에는 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 측면을 덮는 배선보호층(51a, 51b)으로 구성되는 배선(W2)이 형성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다.
또한, 배선보호층(51a, 51b)은 예컨대, 산화실리콘, 질화실리콘 등의 절연체와, 질화티타늄, 티타늄과 텅스텐의 합금 및 백금 등의 천이금속, 또는 그 합금 및, 몰리브덴 등으로 구성할 수 있다. 즉, 배선보호층(51a, 51b)은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 것이면 무엇이든 좋다.
배선(W2)의 상부 및 하부간에는 절연층(43; 예컨대, 실리콘산화층)이 형성되어 있다. 이 절연층(43)은 배선(W2)에 지지되어 있다. 배선(W2)의 하부는 기둥모양이고, 또한 배선(W2)의 상부는 선모양이며, 절연층(43)에 배치되어 있다.
배선(W2)상에는 절연층(37; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(W2)의 하부간(상하의 배선(W1)과 배선(W2)간)은 공동(40; cavity)으로 되어 있다. 이 공동(40)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W2)의 상부간(좌우의 배선(W2)간)은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
더욱이, 도전층(35a, 35b)간, 즉 배선(W1)과 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 이에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 배선(W1, W2)의 측면의 배선보호층(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 칩의 테두리에서 공동(31, 38, 40)을 매개로 진입할 수 있었던 수분(H2O)은 배선(W1, W2)의 금속에 직접 도달할 수 없다.
따라서, 각각의 배선(W1, W2)을 수분(H2O)으로부터 보호할 수 있다.
또한, 이 실시예에 있어서의 반도체장치(칩)가 탑재되는 패키지에 패키지외부와 내부를 접속하는 구멍을 설치해 두면, 공동(31, 38)은 공기로 채워짐과 동시에 이 공기가 순환함으로써 칩내에 생기는 열은 패키지외부로 효율좋게 배출된다.
따라서, 열에 의해 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선(W1, W2)은 배선보호막(50a, 50b; 51a, 51b)으로 덮혀 있기 때문에, 배선(W1, W2)에 작은 언덕이 발생하기 어렵게 된다.
다음에, 도 161의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 162에 나타난 바와 같이, 절연층(25)상에 배선(W1)을 형성하기까지를 상술한 제23실시예에 있어서의 제조방법과 동일한 방법에 의해 행한다.
즉, LOCOS법에 의해 반도체기판(21)상에 필드산화층(22)을 형성한다. 또한, 필드산화층(22)에 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도체기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG 및 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하고 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
스퍼터링법에 의해 절연층(25)상에 탄소(카본)층을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법에 의해 탄소층상에 마스크재(예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다. PEP(사진식각공정) 및 이방성에칭을 이용해서 마스크재를 패터닝한다. 이 마스크재를 마스크로 해서 이방성에칭에 의해 탄소층을 에칭한다.
또, PEP에 의해 직접 탄소층을 에칭하지 않고 PEP로 가공한 마스크재를 마스크로 해서 탄소층을 에칭하는 이유는 상술한 제2실시예에 있어서의 제조방법에서 설명한 이유와 동일하다.
따라서, 도전층(26a, 26b)이 고융점금속의 경우에는 PEP로 가공한 마스크재를 마스크로 탄소층을 에칭하고, 도전층(26a, 26b)이 H2SO4와 H2O2의 약액에 의해 부식되지 않은 재질인 경우에는 레지스트를 마스크에 탄소층을 에칭함이 좋다.
그 후, 마스크재를 제거하고, 스퍼터링법 또는 CVD법에 의해 예컨대, 산화실리콘으로 구성되는 배선보호층(50a, 50b)을 탄소층에 형성된 홈의 측벽에 형성한다. 스퍼터링법 또는 CVD법에 의해 탄소층상 및 탄소층에 형성된 홈내에 동 및 알루미늄합금 등으로 구성되는 금속층(28a, 28b)을 형성한다.
또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와, 텅스텐 및 탄탈 등의 고융점금속으로 되어도 된다.
화학기계적연마(CMP)에 의해 탄소층간의 홈내에만 배선보호층(50a, 50b) 및 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신해서 이방성에칭 또는 등방성에칭에 의해 배선(W1)을 형성하도록 해도 된다.
스퍼터링법에 의해 마스크재(29)상 및 배선(W1)상에 절연층(30; 예컨대, 실리콘산화층)을 형성한다. 여기서, 절연층(30)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(30)을 형성할 때의 반응가스중에는 산소(O2)가스가 포함되어 있기 때문에 절연층(30)의 형성시에 탄소층이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(30)의 두께는 절연층(30)이 실리콘산화층의 경우는 0.01~0.1 ㎛의 범위에 있는 것이 절연층(30)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(30)의 종류나 질에 따라 절연층(30)의 최적인 두께는 각각 다르다.
그 후, 탄소층을 재화하고, 이 탄소층을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다.
상술한 공정에 의해 배선(W1)을 형성한 후, 스퍼터링법에 의해 절연층(30)상에 탄소층(41)을 형성한다. 또한, 스퍼터링법에 의해 탄소층(41)상에 절연층(43; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또한, 절연층(43)은 CVD법에 의해 형성하지 않는 편이 좋다. 왜냐하면, 절연층(43)을 형성할 때의 반응가스중에는 산소(O2)가 포함되어 있기 때문에 절연층(43)의 형성시에 탄소층(41)이 제거되어 버릴 가능성이 있기 때문이다.
또한, 절연층(43)의 두께는 절연층(43)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(43)의 파열없이 재화를 행하기에 좋다. 다만, 절연층(43)의 종류와 질에 따라 절연층(43)의 최적인 두께는 각각 다르다.
계속해서, 스퍼터링법에 의해 절연층(43)상에 탄소층(44)을 형성한다.
그 후, 탄소층(44)을 패터닝해서 배선을 형성하기 위한 홈을 탄소층(44)에 설치한다. 탄소층(44)의 패터닝에는 PEP(사진직각공정) 및 RIE를 이용하는 방법과, PEP 및 RIE로 가공한 마스크재를 마스크에 패터닝하는 방법의 2가지가 있다.
본 실시예에서는 PEP와 RIE를 이용하는 방법에 대해서 설명한다. 즉, 탄소층(44)상에 레지스트(45)를 형성한다. 레지스트를 패터닝한 후, 이 레지스트(45)를 마스크에 이방성에칭에 의해 탄소층(44)을 에칭하고, 탄소층(44)에 홈을 형성한다.
그 후, H2SO4와 H2O2의 약액을 이용해서 레지스트(45)를 제거한다. 또, 산소플라즈마처리는 탄소층(44)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(45)의 박리에 이용하지 않는다.
다음에, 도 163에 나타난 바와 같이 탄소층(44)상에 거듭 레지스트(46)를 형성한다. 레지스트(46)를 패터닝한 후, 이 레지스트(46)를 마스크로 해서 이방성에칭에 의해 홈의 저부에 노출한 절연층(43) 및 탄소층(41)을 에칭한다.
그 후, H2SO4와 H2O2의 약액을 이용해서 레지스트(46)를 제거한다. 또, 산소플라즈마처리는 탄소층(46)의 삭감을 초래하기 때문에, 이 산소플라즈마처리는 레지스트(46)의 박리에 이용하지 않는다.
다음에, 도 164에 나타난 바와 같이 이방성에칭에 의해 홈의 저부에 노출한 절연층(30)을 에칭하고, 홈의 저부의 일부에 배선(W1)에 이르는 비어홀을 형성한다.
스퍼터링법 또는 CVD법에 의해, 예컨대 산화실리콘으로 구성되는 배선보호층(51a, 51b)을 탄소층(44)의 홈의 측벽 및 탄소층(41)의 비어홀의 측벽에 형성한다. 또한, 스퍼터링법 또는 CVD법에 의해 탄소층(44)상과, 탄소층(44)의 홈내 및 탄소층(41)의 비어홀내에 동 및 알루미늄합금 등으로 구성되는 금속층(35)을 형성한다.
다음에, 도 165에 나타난 바와 같이, 화학기계적연마(CMP)에 의해 탄소층(44)간의 홈내 및 탄소층(41)의 비어홀내에 각각 배선보호층(51a, 51b) 및 금속(35a, 35b)을 잔재시킨다. 또한, 스퍼터링법에 의해 탄소층(44)상에 절연층(37; 예컨대, 실리콘산화층)을 약 0.05㎛의 두께로 형성한다.
또, 절연층(37, 43)의 두께는 절연층(37, 43)이 실리콘산화층인 경우는 0.01~0.1㎛의 범위에 있는 것이 절연층(37, 43)의 파열없이 재화를 행하기에 적합하다. 다만, 절연층(37, 43)의 종류나 질 등에 의해 절연층(37, 43)의 최적인 두께는 각각 다르다.
다음에, 도 166 및 도 167에 나타난 바와 같이 산소 분위기중에서의 열처리, 또는 산소플라즈마처리에 의해 탄소층(41, 44)을 동시에 재화하고, 탄소층(41)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(40)으로 변환하고, 탄소층(44)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)으로 변환한다.
상술한 제조방법에 의하면, 배선(W1, W2)을 형성하기 위한 홈 또는 비어홀을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내 및 비어홀내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다.
또한, 배선(W2)은 접촉플러그를 이용하지 않고, 배선(W1)에 직접 접속되어 있기 때문에 제조공정수를 줄일 수 있다.
이것에 의해 다층배선구조의 반도체장치에 있어서, 동일층(좌우)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채우고, 동시에 다른층(상하)의 배선간에 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기를 채울 수 있다.
또한, 마스크재는 탄소층을 패터닝한 후, 탄소층의 재화전에 제거되어 있다. 따라서, 탄소층의 재화를 신속하면서 정확하게 행할 수 있다.
도 168은 본 발명의 제26실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 절연층(25)이 형성되어 있다. 절연층(25)상에는 배선(W1)이 형성되어 있다. 배선(W1)은 예컨대, 동 및 알루미늄합금 등의 금속(28a, 28b)과 이 금속(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
서로에 인접하는 배선(W1)간격은 H이다. 이 간격(H)이 대단히 넓은 경우, 배선(W1)간에는 더미배선(D1)이 형성된다.
더미배선(D1)은 예컨대, 동 및 알루미늄합금 등의 금속층(28b, 28d)과 이 금속층(28b, 28d)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27b, 27d)으로 구성되어 있다.
또, 더미배선(D1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27b, 27d)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W1)의 상부에는 절연층(29, 30)이 형성되어 있다. 이 절연층(29, 30)은 배선(W1) 및 더미배선(D1)에 지지되어 있다. 배선(W1) 및 더미배선(D1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 더미배선(D1)은 절연층(29, 30)이 공동(31)내에 허물어져 떨어지지 않게 하기 위한 것으로, 통상의 배선으로서의 기능을 갖추고 있지 않다.
또한, 절연층(29)은 배선(W1) 및 더미배선(D1)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층으로 구성된다. 절연층(30)은 배선(W1) 및 더미배선(D1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘 산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다.
절연층(32)상에는 배선(W2)이 형성되어 있다. 배선(W2)은 예컨대, 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 포함하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
서로에 인접하는 배선(W2)간격은 H이다. 이 간격(H)이 대단히 넓은 경우, 배선(W2)간에는 더미배선(D2)이 형성된다.
더미배선(D2)은 예컨대, 동 및 알루미늄합금 등의 금속층(35b, 35d)과 이 금속층(35b, 35d)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34b, 34d)으로 구성되어 있다.
또, 더미배선(D2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34b, 34d)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(36, 37)이 형성되어 있다. 이 절연층(36, 37)은 배선(W2) 및 더미배선(D2)에 지지되어 있다. 배선(W2) 및 더미배선(D2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 더미배선(D2)은 절연층(36, 37)이 공동(38)내에 허물어져 떨어지지 않게 하기 위한 것으로, 통상의 배선으로서의 기능을 갖추고 있지 않다.
또한, 절연층(36)은 배선(W2) 및 더미배선(D2)의 패턴을 결정하는 것으로, 예컨대 실리콘산화층과 실리콘질화층으로 구성된다. 절연층(37)은 배선(W2) 및 더미배선(D2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘 산화막 등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 서로에 인접하는 배선(W1)간격(H)이 대단히 넓은 경우에, 배선(W1)간에는 더미배선(D1)을 형성하고 있다. 동일하게, 서로에 인접하는 배선(W2)의 간격(H)이 대단히 넓은 경우에 배선(W2)간에는 더미배선(D2)을 형성하고 있다.
따라서, 배선(W1, W2)상의 절연막이 공동(31, 38)내에 허물어져 떨어져 버리는 사태가 생기지 않는다.
도 169은 본 발명의 제27실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 절연층(25)이 형성되어 있다. 절연층(25)상에는 배선(W1)이 형성되어 있다. 배선(W1)은 예컨대, 동 및 알루미늄합금 등의 금속층(28a, 28b)과, 이 금속층(28a, 28b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27a, 27b)으로 구성되어 있다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
서로에 인접하는 배선(W1)의 간격은 H이다. 이 간격(H)이 대단히 넓은 경우, 배선(W1)간에는 더미배선(D1)이 형성된다.
더미배선(D1)은 예컨대, 동 및 알루미늄합금 등의 금속층(28b, 28d)과 이 금속층(28b, 28d)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(27b, 27d)으로 구성되어 있다.
또, 더미배선(D1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27b, 27d)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(30)이 형성되어 있다. 이 절연층(30)은 배선(W1) 및 더미배선(D1)에 지지되어 있다. 배선(W1) 및 더미배선(D1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 더미배선(D1)은 절연층(30)이 공동(31)내에 허물어져 떨어지지 않게 하기 위한 것으로, 통상의 배선으로서의 기능을 갖추고 있지 않다.
절연층(30)은 배선(W1) 및 더미배선(D1)간에 공동(31)을 설치할 때에 중요하게 됨과 동시에 절연층(30)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(30)은 예컨대, 실리콘산화막 등으로 구성된다.
절연층(30)상에는 절연층(32)이 형성되어 있다. 절연층(32)은 예컨대, 실리콘산화층으로 구성된다.
절연층(32)상에는 배선(W2)이 형성되어 있다. 배선(W2)은 예컨대, 동 및 알루미늄합금 등의 금속층(35a, 35b)과, 이 금속층(35a, 35b)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34a, 34b)으로 구성되어 있다.
또, 배선(W2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점 금속으로 구성해도 된다. 또한, 장벽층(34a, 34b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다.
서로에 인접하는 배선(W2)의 간격은 H이다. 이 간격(H)이 대단히 넓은 경우, 배선(W2)간에는 더미배선(D2)이 형성되어 있다.
더미배선(D2)은 예컨대, 동 및 알루미늄합금 등의 금속층(35b, 35d)과 이 금속층(35b, 34d)의 저면 및 측면을 덮는 U자홈 형상의 장벽층(34b, 34d)으로 구성되어 있다.
또, 더미배선(D2)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(34b, 34d)은 예컨대, 티탄과 질화티탄의 적층으로 구성할 수 있다.
배선(W2)의 상부에는 절연층(37)이 형성되어 있다. 이 절연층(37)은 배선(W2) 및 더미배선(D2)에 지지되어 있다. 배선(W2) 및 더미배선(D2)간은 공동(38; cavity)으로 되어 있다. 이 공동(38)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
또, 더미배선(D2)은 절연층(37)이 공동(38)내에 허물어져 떨어지지 않도록 하기 위한 것으로, 통상의 배선으로서의 기능을 갖추고 있지 않다.
절연층(37)은 배선(W2) 및 더미배선(D2)간에 공동(38)을 설치할 때에 중요하게 됨과 동시에 절연층(37)상에 층을 겹쳐 쌓을 때의 토대로 되는 중요한 것이다. 절연층(37)은 예컨대, 실리콘산화막 등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)이 형성되고, 배선(W2)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(38)이 형성되어 있다.
이 혼합가스의 유전율 ε 은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 서로에 인접하는 배선(W1) 간격(H)이 대단히 넓은 경우에, 배선(W1)간에는 더미배선(D1)을 형성하고 있다. 동일하게, 서로에 인접하는 배선(W2)의 간격(H)이 대단히 넓은 경우에 배선(W2)간에는 더미배선(D2)을 형성하고 있다.
따라서, 배선(W1, W2)상의 절연막이 공동(31, 38)내에 허물어져 떨어져 버리는 사태가 생기지 않는다.
도 170은 본 발명의 제28실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(11; 예컨대, 실리콘웨이퍼)상에는 절연층(12; 실리콘산화층)이 형성되어 있다. 배선(13)은 절연층(12)상에 배치되어 있다. 배선(13)은 동 및 알루미늄합금 등의 금속과, 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐등의 고융점금속으로 구성되어 있다.
배선(13)간을 채우는 것이 없는 판모양의 절연층(14)은 배선(13)을 기둥으로 해서 배선(13)상에 형성되어 있다. 결국, 배선(13)간은 공동(15; cavity)으로 되어 있다. 공동(15)내에는 유전율 ε 이 1.0 정도의 가스, 즉 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워져 있다.
절연층(14)은 예컨대, 산화실리콘과, 산화지르코늄, 산화하프늄 및 산화크롬등으로 구성된다.
또, 공동(15)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(15)내에 공기를 채우도록 해도 된다.
더욱이, 배선(13)과 절연층(14)간에는 결합층(61)이 형성되어 있다. 이 결합층(61)은 배선(13)과 절연층(14)을 서로 견고하게 결합하는 역할을 완수하고 있다.
결합층(61)은 배선(13)을 구성하는 금속과, 실리콘, 지르코늄, 하프늄 및 크롬 등의 재료로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(13)간에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워져 있다. 이 혼합가스 또는 공기의 유전율 ε은 1.0 정도이다. 이것에 의해 배선(13)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 접적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 배선(13)과 절연층(14)간에는 결합층(61)이 형성되어 있기 때문에, 배선(13)과 절연층(14)은 이 결합층(61)에 의해 서로 견고하게 결합된다. 따라서, 배선간이 공동으로 되어도 강도적으로 충분한 반도체장치를 제공할 수 있다.
다음에, 도 170의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 171에 나타난 바와 같이, 반도체기판(11)상에 절연층(12)을 형성한다. 스퍼터링법 등에 의해 절연층(12)강에 탄소(카본)층(16)을 형성한다. 여기서, 탄소층(16)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7 약 0.2㎛)으로 설정된다.
스퍼터링법 또는 CVD법에 의해 탄소층(16)상에 마스크재(17; 예컨대, 실리콘 산화층과 실리콘질화층)를 형성한다. 여기서, 마스크재(17)가 산화물에 의해 구성되어 있는 경우에는 마스크재(17)는 스퍼터링법에 의해 형성하지 않는 것이 좋다. CVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(16)이 소멸하는 경우가 있기 때문이다.
다음에, 도 172에 나타난 바와 같이 마스크재(17)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(17)를 패터닝한다. 그 후, 레지스트를 박리하고, 마스크재(17)를 마스크로 해서 이방성에칭에 의해 탄소층(16)을 에칭하여 탄소층(16)에 홈을 형성한다.
또, 탄소층(16)은 레지스트를 마스크로 해서 에칭해도 된다.
레지스트의 박리는 H2SO4H2O2의 약액에 의해 행해진다. 레지스트는 산소플라즈마처리로도 박리할 수 있지만, 산소플라즈마처리를 이용하면 탄소층(16)도 소멸해 버리기 때문이다.
다음에, 도 173에 나타난 바와 같이, CVD법 또는 스퍼터링법에 의해 반도체 기판(11)상의 전면에 동 등으로 구성되는 도전층을 형성한다. 화학기계적연마(CMP)에 의해 탄소층(16)간의 홈내에만 도전층을 잔재시켜 배선(13)을 형성한다.
또, CMP의 대신에 이방성에칭, 또는 등방성에칭을 이용해서 배선(13)을 형성 하도록 해도 된다.
그 후, 마스크재(17)는 박리된다.
다음에, 도 174에 나타난 바와 같이 스퍼터링법에 의해 배선(13) 및 탄소층(16)상에 실리콘층(60; 비정질실리콘과, 다결정실리콘 등)을 형성한다.
다음에, 도 175 및 도 176에 나타난 바와 같이 탄소층(16)을 재화하고, 탄소층(16)을 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워진 공동(15)으로 변환 한다. 또, 탄소층(16)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중(산소를 포함하는 분위기를 말하는 것으로, 예컨대 대기중이어도 된다)에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(16)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(16)의 체적의 팽창에 의한 절연층(14)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(16)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(16)의 체적의 팽창에 의한 절연층(14)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(14)의 질의 개선과 산소 플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
탄소층(16)의 재화의 경우, 실리콘층(60)은 절연층(14; 실리콘산화층)으로 변화한다. 즉, 탄소층(16)의 재화에 사용하는 산소가 실리콘층(60)과 반응해서 절연층(14)이 형성된다.
또한, 동시에 배선(13)과 절연층(14)간에는 결합층(61)이 형성되어 있다. 이 결합층(61)은 탄소층(16)의 재화시에 배선(13)을 구성하는 재료(동 및 알루미늄등)와 실리콘이 반응함으로써 형성된다.
또, 재화처리전에 배선(13)상에 설치하는 층은 실리콘층에 한정되지 않는다. 즉, 탄소층(16)의 재화시에 절연층으로 변함과 동시에 배선을 구성하는 재료와 반응해서 결합층을 형성하는 재료이면 된다.
이와 같은 재료로서는 예컨대, 하프늄과, 지르코늄 및 크롬 등이 고려된다.
상술한 방법에 의하면, 배선을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하면서, 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 170의 반도체장치를 제공할 수 있다. 또한, 탄소층의 재화시에 실리콘층이 절연층으로 변화하고, 동시에 실리콘층과 배선간에 결합층이 형성되어 실리콘층과 배선이 견고하게 결합된다. 따라서, 배선간이 공동인 반도체장치의 기계적 강도를 개선할 수 있다.
도 177은 본 발명의 제29실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(11; 예컨대, 실리콘웨이퍼)상에는 절연층(12; 실리콘산화층)이 형성되어 있다. 배선(13)은 절연층(12)상에 배치되어 있다. 배선(13)은 동 및 알루미늄합금 등의 금속과, 불순물을 함유하는 폴리실리콘 등의 반도체 및, 텅스텐 등의 고융점금속으로 구성되어 있다.
절연층(12)과 배선(13)간에는 금속층(62)이 형성되어 있다. 금속층(62)은 지르코늄과, 하프늄, 베릴륨, 마그네슘, 스칸쥼, 티탄, 망간, 코발트, 니켈, 이트륨, 인쥼, 바륨, 런턴, 셀륨, 루테늄, 납, 비스머스, 트륨 및 크롬 등의 재료로 구성된다.
배선(13)간은 공동(15; cavity)으로 되어 있다. 공동(15)내에는 유전율 ε 이 1.0 정도의 가스, 즉 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워져 있다.
배선(13)의 측면 및 배선간의 공동(15)상에는 산화금속층(63)이 형성되어 있다. 산화금속층(63)은 금속층(62)을 구성하는 재료인 산화물로 구성된다. 또, 배선(13)의 측벽 및 배선간의 공동(15)상에는 산화금속층이 아닌 질화금속층을 설치해도 된다. 이 경우, 질화금속층은 금속층(62)을 구성하는 재료인 질화물로 구성된다.
배선(13)상 및 산화금속층(63)상에는 절연층(64)이 형성되어 있다. 절연층(64)은 예컨대, 산화실리콘과, 산화지르코늄, 산화하프늄 및 산화크롬 등으로 구성된다.
또, 공동(15)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(15)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(13)간에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워져 있다. 이 혼합가스, 또는 공기의 유전율 ε은 1.0 정도이다. 이것에 의해 배선(13)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 배선(13)과 측벽 및 배선간의 공동(15)상에는 산화금속층(63)이 형성되어 있다. 이 산화금속층(63)은 기계적 강도에 우수하기 때문에, 배선간이 공동(15)으로 되어도 강도적으로 충분한 반도체장치를 제공할 수 있다.
다음에, 도 177의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 178에 나타난 바와 같이 반도체기판(11)상에 절연층(12)을 형성한다. 스퍼터링법 등에 의해 절연층(12)상에 탄소(카본)층(16)을 형성한다. 여기서, 탄소층(16)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~약 0.2㎛)으로 설정된다.
스퍼터링법 또는 CVD법에 의해 탄소층(16)상에 마스크재(17; 실리콘 산화층과 실리콘질화층 등)를 형성한다. 여기서, 마스크재(17)가 산화물에 의해 구성되어 있는 경우에는 마스크재(17)는 스퍼터링법에 의해 형성하는 것이 좋다. CVD법을 이용하는 경우 반응가스에 포함되는 산소에 의해 탄소층(16)이 소멸하는 경우가 있기 때문이다.
다음에, 마스크재(17)상에 레지스트를 도포하고, PEP(사진식각공정)을 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(17)를 패터닝한다. 그 후, 레지스트를 박리하고 마스크재(17)를 마스크로 해서 이방성에칭에 의해 탄소층(16)을 에칭하고, 탄소층(16)에 홈을 형성한다.
또, 탄소층(16)은 레지스트를 마스크로 해서 에칭해도 된다.
레지스트의 박리는 H2SO4, H2O2의 약액에 의해 행해진다. 레지스트는 산소 플라즈마처리로도 박리할 수 있지만, 산소플라즈마처리를 이용하면 탄소층(16)도 소멸해 버리기 때문이다.
그 후, 마스크재(17)는 박리된다.
다음에, 도 179에 나타난 바와 같이, CVD법 또는 스퍼터링법에 의해 반도체기판(11)상의 전면, 즉 탄소층(16)의 홈의 내면 및 상면에 금속층(62)을 형성한다. 이 금속층(62)은 지르코늄과, 하프늄, 베릴륨, 마그네슘, 스칸쥼, 티탄, 망간, 코발트, 니켈, 이트륨, 인쥼, 바륨, 런턴, 셀륨, 루테늄, 납, 비스머스, 트륨 및 크롬 등의 재료로 구성된다.
계속해서, CVD법 또는 스퍼터링법에 의해 금속층(62)상에 동 및 알루미늄 등으로 구성되는 도전층을 형성한다. 화학기계적연마(CMP)에 의해 탄소층(16)간의 홈내에만 도전층을 잔재시켜 배선(13)을 형성한다.
또, CMP의 대신에 이방성에칭 또는 등방성에칭을 이용해서 배선(13)을 형성 하도록 해도 된다.
다음에, 도 180 및 도 181에 나타난 바와 같이 탄소층(16)을 재화하고, 탄소층(16)을 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워진 공동(15)으로 변환한다. 탄소층(16)의 재화는 이하의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중(산소를 포함하는 분위기중인 것을 말하는 것으로, 예컨대 대기중이어도 된다)에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(16)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(16)의 체적의 팽창에 의한 절연층(14)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(16)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(16)의 체적의 팽창에 의한 절연층(14)의 파괴가 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(14)의 질의 개선과 산소 플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 182에 나타난 바와 같이 산소 분위기중에 있어서 선택산화처리(온도가 약 450℃, 시간 30분 정도)를 행하고, 금속층(62)의 일부, 즉 배선(13)의 측벽 및 배선간의 공동(15)상에 존재하는 금속층(62)을 산화한다. 그 결과, 배선(13)의 측벽 및 배선간의 공동(15)상의 금속층(62)은 산화금속층(63)으로 변화 한다.
또, 선택산화처리의 온도 및 시간 등은 배선(13) 바로 아래 존재하는 금속층(62)이 산화되지 않는 것을 조건으로 해서 결정된다. 또한, 분위기는 H2,H2O 분위기 등이라도 된다.
또한, 본 실시예에서는 선택산화처리를 행하고 있지만, 이것으로 바꾸어 질소 분위기중에서의 질화처리를 행해도 된다. 이 경우, 배선(13)의 측벽 및 배선간의 공동(15)상의 금속층(62)은 질화금속층으로 변환한다.
또한, 본 실시예에서는 탄소층(16)의 재화와 금속층(62)의 산화를 각 공정에서 행하고 있지만, 동일한 공정에서 행하도록 해도 된다. 예컨대, 금속층(62)이 하프늄으로 구성되는 경우에는 재화처리를 산소 분위기중에서 온도가 약 400℃, 시간 1h 정도 행하면, 탄소층(16)의 재화와 동일하게 배선(13)의 측벽 및 배선간의 공동(15)상의 금속층(62)만이 산화된다.
다음에, 도 183에 나타난 바와 같이 CVD법 또는 스퍼터링법에 의해 배선(13) 상 및 산화금속층(63)상에 낮은 유전율을 갖추는 절연층(64)을 형성한다. 이 절연층(64)은 불소가 첨가된 산화실리콘 등을 이용할 수 있다.
상술한 방법에 의하면, 배선을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하면서 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 177의 반도체장치를 제공할 수 있다. 또한, 선택산화처리에 의해 배선(13)의 측벽 및 배선간의 공동(15)상의 금속층(62)을 산화금속층(63)으로 변환하고 있다. 이 산화금속층(63)은 기계적강도가 우수하기 때문에 배선간이 공동(15)이라도 이 공동(15)이 손상되어 버리지 않는다.
도 184는 본 발명의 제30실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(W1)은 절연층(25)상 및 도전층(26a, 26b)상에 배치되어 있다. 또한, 배선(W1)과, 절연층 및 도전층(26a, 26b)간에는 금속층(62)이 형성되어 있다.
금속층(62)은 지르코늄과, 하프늄, 베릴륨, 마그네슘, 스칸쥼, 티탄, 망간, 코발트, 니켈, 이트륨, 인쥼, 바륨, 런턴, 셀륨, 루테늄, 납, 비스머스, 트륨 및 크롬 등의 재료로 구성된다.
따라서, 배선(W1)은 도전층(26a, 26b)에 전기적으로 접속되어 있다. 배선(W1)은 동 및 알루미늄합금 등의 금속(28a, 28b)으로 구성된다.
또, 배선(W1)은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체와, 텅스텐 등의 고융점금속으로 구성해도 된다. 또한, 장벽층(27a, 27b)은 예컨대, 티탄과 질화티탄의 적층 등으로 구성할 수 있다. 배선(W1)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(W1)의 측벽 및 배선간의 공동(31)에는 산화금속층(63)이 형성되어 있다. 이 산화금속층(63)은 금속층(62)을 구성하는 재료를 산화한 것으로 구성된다.
또, 배선(W1)의 측벽 및 배선간의 공동(31)상에는 산화금속층(63)으로 변환하여 질화금속층을 설치하도록 해도 된다. 이 경우, 질화금속층은 금속층(62)을 구성하는 재료를 질화함으로써 형성된다.
배선(W1)상 및 산화금속층(63)상에는 낮은 유전율을 갖추는 절연층(64)이 형성되어 있다. 절연층(64)은 예컨대, 불소를 포함하는 산화실리콘 등으로 구성할 수 있다.
상기 구성의 반도체장치에 의하면, 배선(W1)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율 ε은 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘 산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 184의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 185에 나타난 바와 같이 LOCOS법에 의해 반도체기판(21)상에 필드 산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 186에 나타난 바와 같이 스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
다음에, 도 187에 나타난 바와 같이 스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 형성한다.
여기서, 마스크재(29)가 산화물로 구성되는 경우에는 마스크재(29)는 탄소층(39)의 소멸을 방지하기 위해 CVD법이 아닌 스퍼터링법에서 형성하는 것이 좋다.
다음에, 도 188에 나타난 바와 같이 마스크재(29)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그 후, 레지스트를 박리한다. 마스크재(29)의 패터닝은 배선의 패터닝과 동일하게 된다.
다음에, 도 189에 나타난 바와 같이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, 본 실시예에서는 PEP에 의해 직접 탄소층(39)을 에칭하지 않고, PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하고 있다.
그 이유는 다음과 같다. PEP에 이용하는 레지스트는 산화플라즈마처리(애셔), 또는 H2SO4, H2O2의 약액에 의해 제거된다. 그러나, 산화플라즈마처리에서 레지스트를 제거하는 경우는 일부러 패터닝한 탄소층(39)이 동시에 제거되어 버린다. 한편, H2SO4와, H2O2의 약액에 의해 레지스트를 제거하는 경우는 도전층(26a, 26b; 고융점금속인 경우만)이 동시에 제거되어 버린다.
그리고, 도전층(26a, 26b)이 고융점금속인 경우에는 PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하는 것이 좋다.
그 후, 마스크재(29)는 제거된다.
다음에, 도 190에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 탄소층(39)에 형성된 홈(XX)의 내면 및 탄소층(39)의 상면에 금속층(62)을 형성한다. 금속층(62)은 지르코늄과, 하프늄, 베릴륨, 마그네슘, 스칸쥼, 티탄, 망간, 코발트, 니켈, 이트륨, 인쥼, 바륨, 런턴, 셀륨, 루테늄, 납, 비스머스, 트륨 및 크롬 등의 재료로 구성된다.
다음에, 도 191에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 금속층(62)상에 동 및 알루미늄합금 등으로 구성되는 금속(28)을 형성한다. 또, 배선은 동 및 알루미늄합금 등의 금속에 한정되지 않고, 예컨대 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐 등의 고융점금속이라도 된다.
다음에, 도 192에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 홈내에만 금속(28a, 28b)을 잔재시켜 배선(W1)을 형성한다. 또, CMP에 대신 해서 이방성에칭 또는 등방성에칭을 이용해서 배선(W1)을 형성해도 된다.
다음에, 도 193 및 도 194에 나타난 바와 같이 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 이하의 2개의 방법중 어느 하나를 사용함으로써 달성 된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(29, 30)의 질의 개선과 산소 플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
다음에, 도 195에 나타난 바와 같이 산소 분위기중에 있어서 선택산화처리(온도 약 450℃, 시간 30분 정도)를 행하여, 금속층(62)의 일부, 즉 배선(13)의 측벽 및 배선간의 공동(15)상에 존재하는 금속층(62)을 산화한다. 그 결과, 배선(28a, 28b)의 측벽 및 배선간의 공동(31)상의 금속층(62)은 산화금속층(63)으로 변화 한다.
또, 선택산화처리의 온도 및 시간 등은 배선(28a, 28b) 바로 아래에 존재하는 금속층(62)이 산화되지 않는 것을 조건으로 해서 결정된다. 또한, 분위기는 H2, H2O 분위기 등이라도 된다.
또한, 본 실시예에서는 선택산화처리를 행하고 있지만, 이것으로 바꾸어 질소 분위기중에서의 질화처리를 행해도 된다. 이 경우, 배선(28a, 28b)의 측벽 및 배선간의 공동(31)상의 금속층(62)은 질화금속층으로 변화한다.
또한, 본 실시예에서는 탄소층(39)의 재화와 금속층(62)의 산화를 각 공정에서 행하고 있지만, 동일 공정에서 행하도록 해도 된다. 예컨대, 금속층(62)이 하프늄으로 구성되는 경우에는 재화처리를 산화대기중에서 온도 약 400℃, 시간 1h 정도 행하면 탄소층(39)의 재화와 동시에 배선(28a, 28b)의 측벽 및 배선간의 공동(31)상의 금속층(62)만 산화된다.
다음에, 도 196에 나타난 바와 같이, CVD법 또는 스퍼터링법에 의해 배선(28a, 28b)상 및 산화금속층(63)상에 낮은 유전율을 갖추는 절연층(64)을 형성한다. 이 절연층(64)은 불소가 첨가된 산화실리콘 등을 이용할 수 있다.
상술한 제조방법에 의하면, 배선(28a, 28b)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 184의 반도체장치를 제공할 수 있다. 또한, 선택산화처리에 의해 배선(28a, 28b)의 측벽 및 배선간의 공동(31)상의 금속층(62)을 산화층(63)으로 변환하고 있다. 이 산화금속층(63)은 기계적 강도가 우수하기 때문에 배선간이 공동(31)이라도 이 공동(31)이 손상되어 버리지 않는다.
이상 설명한 각 실시예에 있어서, 탄소층의 재화는 산소 분위기중에 있어서 행해진다.
도 197 및 도 198은 배선에 동 등의 산화되기 쉬운 금속을 이용한 경우에 있어서의 탄소층의 재화공정을 나타낸 것이다.
배선(13)에 동 등을 이용하는 경우에는 배선(13)과 탄소층(16)의 반응을 방지하기 위해 배선(13)의 측면 및 저면에는 방호금속층(65)이 형성된다. 이 방호 금속층(65)은 예컨대, 티탄 및 질화티탄의 적층과, 질화티탄실리콘 등으로 구성할 수 있다.
그런데, 배선(13)상에는 탄소층(16)을 재화하기 위해 산화실리콘층 등의 산소(O2)를 투과하도록 절연층(14)이 형성된다.
따라서, 탄소층(16)의 재화시에는 필연적으로 배선(13)의 상면도 산화되어 산화금속층(66)이 형성된다. 이 산화금속층(66)은 배선(13)의 저항치를 증대시키기도 하여 배선(13)의 신뢰성을 저하시킨다.
이하의 실시예에서는 탄소층의 재화시에 배선(13)이 산화되지 않는 반도체장치 및 그 제조방법을 제공한다.
도 199는 본 발명의 제31실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(21; 예컨대, 실리콘웨이퍼)상에는 필드산화층(22; 예컨대 실리콘산화층)이 형성되어 있다. 필드산화층(22)으로 에워싸인 소자영역에는 MOS트랜지스터가 형성되어 있다. 이 MOS트랜지스터는 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추고 있다.
절연층(25)은 MOS트랜지스터를 덮고 있다. 절연층(25)은 예컨대, 붕소인규산유리(BPSG)와 인규산유리(PSG) 등으로 구성할 수 있다.
절연층(25)의 표면은 평탄하다. 절연층(25)의 표면은 화학기계적연마(CMP)에 의해 평탄하게 할 수 있다. 절연층(25)에는 소스·드레인영역(24a, 24b)에 이르는 접촉홀이 형성되어 있다.
이 접촉홀내에는 텅스텐 등의 고융점금속으로 구성되는 도정층(26a, 26b)이 매립되어 있다. 다만, 도전층(26a, 26b)은 고융점금속 이외의 다른 재료로 구성해도 상관없다.
배선(28a, 28b)은 절연층(25)상 및 도전층(26a, 26b)상에 배치되어 있다. 또한, 배선(28a, 28b)의 측면 및 저면은 방호금속층(65)에 의해 덮혀있다. 방호금속층(65)은 산소를 투과시키지 않는 층, 예컨대 티탄 및 질화티탄의 적층과, 질화티탄실리콘 등으로 구성할 수 있다.
또한, 배선(28a, 28b) 상면은 산소를 투과시키지 않는 방호층(67), 예컨대 티탄 및 질화티탄의 적층과, 질화티탄실리콘 등의 금속층, 또는 질화실리콘 등의 절연층으로 구성할 수 있다.
즉, 배선(28a, 28b)의 적어도 하면을 덮는 방호층은 도전층(26a, 26b)과 전기적으로 접속을 만들고 있기 때문에 금속층으로 구성될 필요가 있지만, 배선(28a, 28b)의 상면을 덮는 방호층은 금속이라도, 절연층이라도 좋다.
또, 배선(28a, 28b)은 동 등의 산화되기 쉬운 금속으로 구성된다.
배선(28a, 28b)간은 공동(31; cavity)으로 되어 있다. 이 공동(31)에는 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스가 채워져 있다.
배선(28a, 28b)상에는 절연층(68)이 형성되어 있다. 절연층(68)은 산화실리콘 등으로 구성된다.
상기 구성의 반도체장치에 의하면, 배선(28a, 28b)간에는 산소(O2)와 이산화탄소(CO2)의 혼합가스, 또는 공기가 채워진 공동(31)이 형성되어 있다.
이 혼합가스 또는 공기의 유전율을 1.0 정도이다. 이것에 의해 배선(W1)간 및 배선(W2)간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 적어도 탄소층의 재화시에는 배선(28a, 28b)은 산소를 투과하지 않는 방호층에 의해 완전히 덮혀져 있다.
따라서, 배선(28a, 28b)의 저항치의 증대와 신뢰성의 저하를 방지할 수 있다.
다음에, 도 199의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 200에 나타난 바와 같이 LOCOS법에 의해 반도체기판(21)상에 필드 산화층(22)을 형성한다. 또한, 필드산화층(22)으로 에워싸인 소자영역에 예컨대, 게이트전극(23) 및 소스·드레인영역(24a, 24b)을 갖추는 MOS트랜지스터를 형성한다.
반도기판(21)상의 전면에 MOS트랜지스터를 완전히 덮는 절연층(25; BPSG와 PSG 등)을 형성한다. 그 후, 화학기계적연마(CMP)를 행하여 절연층(25)의 표면을 평탄하게 한다.
PEP(사진식각공정)에 의해 절연층(25)에 소스·드레인영역(24a, 24b)에 이르는 접촉홀을 형성한다. 선택성장법에 의해 절연층(25)의 접촉홀내에만 텅스텐 등의 고융점금속으로 구성되는 도전층(26a, 26b)을 매립한다.
또, 절연층(25)의 접촉홀내에는 고융점금속 이외의 다른 재료를 매립해도 상관없다.
다음에, 도 201에 나타난 바와 같이 스퍼터링법에 의해 절연층(25)상에 탄소(카본)층(39)을 형성한다. 여기서, 탄소층(39)의 두께는 LSI의 내부배선의 두께와 동일한 값(예컨대, 약 0.7~0.2㎛)으로 설정된다.
다음에, 도 202에 나타난 바와 같이 스퍼터링법에 의해 탄소층(39)상에 마스크재(29; 예컨대, 실리콘산화층과 실리콘질화층 등)를 약 0.05㎛의 두께로 설정한다.
여기서, 마스크재(29)가 산화물로 구성되는 경우에는 마스크재(29)는 탄소층(39)의 삭감을 방지하기 위해 CVD법이 아닌 스퍼터링법으로 형성하는 것이 좋다.
다음에, 도 203에 나타난 바와 같이 마스크재(29)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(29)를 패터닝한다. 그 후, 레지스트를 박리한다. 마스크재(29)의 패터닝은 배선의 패터닝과 동일하게 된다.
다음에, 도 204에 나타난 바와 같이 마스크재(29)를 마스크로 해서 이방성에칭에 의해 탄소층(39)을 에칭한다.
또, 본 실시예에서는 PEP에 의해 직접 탄소층(39)을 에칭하지 않고, PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하고 있다.
그 이유는 다음과 같다. PEP에 이용하는 레지스트는 산소플라즈마처리(애셔), 또는 H2SO4와, H2O2의 약액에 의해 제거된다. 그러나, 탄소플라즈마처리에서 레지스트를 제거하는 경우는 일부러 패터닝한 탄소층(39)이 동시에 제거되어 버린다. 한편, H2SO4, H2O2의 약액에 의해 레지스트를 제거하는 경우는 도전층(26a, 26b; 고융점금속인 경우만)이 동시에 제거되어 버린다.
그리고, 도전층(26a, 26b)이 고융점금속인 경우에는 PEP로 가공한 마스크재(29)를 마스크로 해서 탄소층(39)을 에칭하는 것이 좋다.
그 후, 마스크재(29)는 제거된다.
다음에, 도 205에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 탄소층(39)에 형성된 홈(XX)의 내면 및 탄소층(39)의 상면은 방호금속층(65)을 형성한다. 방호보호층(65)은 티탄 및 질화티탄의 적층과 질화티탄실리콘 등의 재료로 구성된다.
다음에, 도 206에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 방호금속층(65)상에 동 등의 산화되기 쉬운 재료로 구성되는 금속(28)을 형성한다.
다음에, 도 207에 나타난 바와 같이 화학기계적연마(CMP)에 의해 탄소층(39)간의 홈내에만 금속(28a, 28b)을 잔재시켜 배선(28a, 28b)을 형성한다. 또, CMP에 대신 해서 이방성에칭 또는 등방성에칭을 이용해서 배선(W1)을 형성해도 된다.
이 때, 배선(28a, 28b)의 상면은 탄소층(39)의 상면보다도 약간 낮은 레벨로 배치되도록 한다.
다음에, 도 208에 나타난 바와 같이 배선(28a,28b)상 및 탄소층(39)상에 300~600℃의 범위에 있어서 산소의 투과를 방지할 수 있는 방호층(67)을 형성한다. 방호층(67)은 티탄 및 질화티탄의 적층과, 질화티탄실리콘 등의 금속층, 또는 질화 실리콘 등의 절연층으로 구성할 수 있다.
도 300~600℃의 온도범위에 있어서 산소의 투과를 방지할 수 있다는 것은 탄소층의 재화가 시작되는 온도범위에서 행해지기 때문이다.
다음에, 도 209에 나타난 바와 같이 CMP를 행하고, 배선(28a, 28b)상에만 방호층(67)을 잔재시킨다. 여기서, 탄소층(39)의 상면과 방호층(67)의 상면은 동일면으로 배치되게 된다.
다음에, 도 210 및 도 211에 나타난 바와 같이 CVD법 또는 스퍼터링법에 의해 탄소층(39)상 및 방호층(67)상에 두께 약 0.05㎛의 절연층(68)을 형성한다. 여기서, 절연층(68)이 산화물로 구성되는 경우에는 절연층(68)은 탄소층(39)의 삭감을 방지하기 위해 CVD법이 아닌 스퍼터링법으로 행하는 것이 좋다.
그 후, 탄소층(39)을 재화하고, 탄소층(39)을 주로 산소(O2와 이산화탄소(CO2의 혼합가스가 채워진 공동(31)으로 변환한다. 탄소층(39)의 재화는 다음의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(39)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(39)의 체적의 팽창에 의한 절연층(29, 30)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(29, 30)의 질의 개선과 산소 플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
상술한 제조방법에 의하면, 배선(28a, 28b)을 형성하기 위한 홈을 갖추는 절연층에 탄소층을 이용하고, 동시에 홈내에 배선을 형성한 후에 이 탄소층을 재화해서 가스가 채워진 공동으로 변환하고 있다. 따라서, 용이하게 도 199의 반도체장치를 제공할 수 있다. 또한, 적어도 재화처리시에는 배선(28a, 28b)은 산소를 투과하지 않는 방호층에 의해 완전히 덮혀 있다. 따라서, 탄소층(39)의 재화시에 배선(28a, 28b)이 산화되지 않고, 배선(28a, 28b)의 저항치의 증대와 신뢰성의 저하를 방지할 수 있다.
도 212는 본 발명의 제32실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(71; 예컨대, 실리콘웨이퍼)상에는 절연층(72; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(73)은 절연층(72)상에 배치되어 있다. 배선(73)은 동 및 알루미늄합금 등의 금속과, 불순물을 함유하는 폴리실리콘 등의 반도체 및 텅스텐등의 고융점금속으로 구성되어 있다.
절연층(74)은 배선(73)을 완전히 덮고 있다. 다만, 절연응(74)은 배선(73)에 접촉되어 있지 않다. 따라서, 배선(73)과 절연층(74)간에는 공동(75; cavity)이 설치되어 있다. 공동(75)내에는 유전율 ε 이 1.0 정도의 가스, 즉 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워져 있다.
절연층(74)은 예컨대, 산화실리콘과, 산화지르코늄, 산화하프늄 및 산화크롬등으로 구성된다. 절연층(74)상에는 낮은 유전율을 갖추는 절연층(76), 예컨대 불소를 포함하는 산화실리콘층이 형성되어 있다.
또, 77은 배선(73)을 패터닝할 때에 이용한 마스크재이다. 그런데, 공동(75)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(75)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(73)은 절연층(74)으로 덮혀 있다. 더구나, 배선(73)과 절연층(74)간은 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동(75)으로 되어 있다. 이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다.
결국, 적어도 전하가 집중하기 쉬운 배선(73)의 각부에는 공동(75)이 형성되어 있기 때문에, 배선(73)간을 실리콘산화층 등의 절연층으로 완전히 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 212의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 213에 나타난 바와 같이 반도체기판(71)상에 절연층(72)을 형성한다. 스퍼터링법 등에 의해 절연층(72)상에 금속층(73a)을 형성한다. 여기서, 금속층(73a)의 두께는 0.7~0.2㎛로 설정된다. 금속층(73a)은 알루미늄과, 동, 티탄 및 질화티탄 등으로 구성할 수 있다.
또한, 스퍼터링법 등에 의해 금속층(73a)상에 탄소층(80a)을 형성한다. 더욱이, 스퍼터링법 또는 CVD법에 의해 탄소층(80a)상에 마스크재(77; 예컨대, 실리콘산화층과 실리콘질화층 등)을 형성한다. 여기서, 마스크재(77)가 산화물에 의해 구성되어 있는 경우에는 마스크재(77)는 스퍼터링법에 의해 형성하는 것이 좋다. CVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(80a)이 삭감하는 경우가 있기 때문이다.
다음에, 도 214에 나타난 바와 같이 마스크재(77)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(77)를 패터닝한다. 그 후, 레지스트를 박리하고 마스크재(77)를 마스크로 해서 이방성에칭에 의해 탄소층 및 금속층을 에칭해서 배선(73)을 형성한다.
또, 레지스트의 박리는 H2SO4와 H2O2의 약액에 의해 행해진다. 레지스트는 산소플라즈마처리에서도 박리할 수 있지만, 산소플라즈마처리를 이용하면 탄소층(16)도 삭감해 버리기 때문이다.
다음에, 도 215에 나타난 바와 같이 스퍼터링법 등에 의해 배선(73)의 측벽 및 배선(73)상에 탄소층(80b)을 형성한다. 이방성에칭에 의해 탄소층(80b)을 에칭하고, 이 탄소층(80b)을 배선(73)의 측벽부에만 잔재시킨다.
우선, 도 216 및 도 217에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 반도체기판(71)상의 전면, 즉 절연층(72)상과, 탄소층(80b)상 및 마스크재(77)상에 두께 약 0.05㎛의 절연층(74; 예컨대, 산화실리콘 등)을 형성한다.
여기서, 절연층(74)이 산화물에 의해 구성되어 있는 경우에는 절연층(74)은 스퍼터링법에 의해 형성하는 것이 좋다. CVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(80a, 80b)이 삭감하는 경우가 있기 때문이다.
그 후, 탄소층(80a, 80b)을 재화하고 탄소층(80a, 80b)을 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워진 공동(75)으로 변환한다. 또, 탄소층(80a, 80b)의 재화는 다음의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중(산소를 포함하는 분위기인 것을 말하는 것으로, 예컨대 대기중이어도 된다)에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(80a, 80b)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(80a, 80b)의 체적의 팽창에 의한 절연층(74)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(80a, 80b)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(80a, 80b)의 체적의 팽창에 의한 절연층(74)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(74)의 질의 개선과 산소 플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
또, 공동(75)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(75)내에 공기를 채우도록 해도 된다.
다음에, 도 218에 나타난 바와 같이 절연층(74)상에 낮은 유전율을 갖추는 절연층(76), 예컨대 불소를 포함하는 산화실리콘층을 형성한다. 또, 절연층(76)의 표면은 CMP법 등에 의해 평탄화 된다.
상술한 방법에 의하면, 배선(73)의 측면 및 상면에 형성된 탄소층(80a, 80b)을 재화함으로써, 적어도 배선(73)의 주변이 공동으로 되도록 하고 있다. 따라서, 용이하게 도 212의 반도체장치를 제공할 수 있다. 또한, 본 실시예에서는 전하가 축적되기 쉬운 배선(73)의 엣지부분에 공동을 설치하고 있기 때문에 배선간의 기생용량의 절감에 효과적이다.
도 219는 본 발명의 제33실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(71; 예컨대, 실리콘웨이퍼)상에는 절연층(72; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(73)은 절연층(72)상에 배치되어 있다. 배선(73)은 동 및 알루미늄합금 등의 금속과, 불순물을 함유하는 폴리실리콘 등의 반도체 및, 텅스텐 등의 고융점금속으로 구성되어 있다.
절연층(74)은 배선(73)을 완전히 덮고 있다. 다만, 절연층(74)은 배선(73)에 접촉되어 있지 않다. 따라서, 배선(73)과 절연층(74)간에는 공동(75; cavity)이 설치되어 있다. 공동(75)내에는 유전율 ε 이 1.0 정도의 가스, 즉 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워져 있다.
절연층(74)은 예컨대, 산화실리콘과, 산화지르코늄, 산화하프늄 및 산화크롬 등으로 구성된다. 절연층(74)상에는 낮은 유전율을 갖추는 절연층(76), 예컨대 불소를 포함하는 산화실리콘층이 형성되어 있다.
또, 공동(75)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(75)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(73)은 절연층(74)으로 덮혀 있다. 더구나, 배선(73)과 절연층(74)간은 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워지는 공동(75)으로 되어 있다. 이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다.
결국, 적어도 전하가 집중하기 쉬운 배선(73)의 각부에는 공동(75)이 형성되어 있기 때문에, 배선(73)간을 실리콘산화층 등의 절연층으로 완전히 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다. 따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 219의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 220에 나타난 바와 같이 반도체기판(71)상에 절연층(72)을 형성한다. 스퍼터링법 등에 의해 절연층(72)상에 금속층(73a)을 형성한다. 여기서, 금속층(73a)의 두께는 0.7~0.2㎛로 설정된다. 금속층(73a)은 알루미늄과, 동, 티탄 및 질화티탄 등으로 구성할 수 있다.
또한, 스퍼터링법 등에 의해 금속층(73a)상에 탄소층(80a)을 형성한다. 더욱이, 스퍼터링법 또는 CVD법에 의해 탄소층(80a)상에 마스크재(77; 예컨대, 실리콘산화층과 실리콘질화층 등)를 형성한다. 여기서, 마스크재(77)가 산화물에 의해 구성되어 있는 경우에는 마스크재(77)는 스퍼터링법에 의해 형성하는 것이 좋다. CVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(80a)이 삭감하는 경우가 있기 때문이다.
다음에, 도 221에 나타난 바와 같이 마스크재(77)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 이 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(77)를 패터닝한다. 그 후, 레지스트를 박리하고 마스크재(77)를 마스크로 해서 이방성에칭에 의해 탄소층 및 금속층을 에칭해서 배선(73)을 형성한다. 그 후, 마스크재(77)가 잔재하고 있는 경우에는 마스크재(77)를 박리한다.
또, 레지스트의 박리는 H2SO4와 H2O2의 약액에 의해 행해진다. 레지스트는 산소플라즈마처리에서도 박리할 수 있지만, 산소플라즈마처리를 이용하면 탄소층(16)도 삭감해 버리기 때문이다.
다음에, 도 222에 나타난 바와 같이 스퍼터링법 등에 의해 배선(73)의 측벽 및 배선(73)상에 탄소층(80b)을 형성한다. 이방성에칭에 의해 탄소층(80b)을 에칭하고, 이 탄소층(80b)을 배선(73)의 측벽부에만 잔재시킨다.
우선, 도 223 및 도 224에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 반도체기판(71)상의 전면, 즉 절연층(72)상 및, 탄소층(80a, 80b)상에 두께 약 0.05㎛의 절연층(74; 예컨대, 산화실리콘 등)을 형성한다.
여기서, 절연층(74)의 산화물에 의해 구성되어 있는 경우에는 절연층(74)은 스퍼터링법에 의해 형성하는 것이 좋다. DVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(80a, 80b)이 삭감하는 경우가 있기 때문이다.
그 후, 탄소층(80a, 80b)을 재화하고 탄소층(80a, 80b)을 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워진 공동(75)으로 변환한다. 또, 탄소층(80a, 80b)의 재화는 다음의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중(산소를 포함하는 분위기인 것을 말하는 것으로, 예컨대 대기중이어도 된다)에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(80a, 80b)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(80a, 80b)의 체적의 팽창에 의한 절연층(74)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(80a, 80b)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(80a, 80b)의 체적의 팽창에 의한 절연층(74)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(74)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
또, 공동(75)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(75)내에 공기를 채우도록 해도 된다.
다음에, 도 225에 나타난 바와 같이 절연층(74)상에 낮은 유전율을 갖추는 절연층(76), 예컨대 불소를 포함하는 산화실리콘층을 형성한다. 또, 절연층(76)의 표면은 CMP법 등에 의해 평탄화 된다.
상술한 방법에 의하면, 배선(73)의 측면 및 상면에 형성된 탄소층(80a, 80b)을 재화함으로써, 적어도 배선(73)의 주변이 공동으로 되도록 하고 있다. 따라서, 용이하게 도 212의 반도체장치를 제공할 수 있다. 또한, 본 실시예에서는 전하가 축적되기 쉬운 배선(73)의 엣지부분에 공동을 설치하고 있기 때문에 배선간의 기생용량의 절감에 효과적이다.
도 226은 본 발명의 제34실시예에 관한 반도체장치를 나타내고 있다.
반도체기판(71; 예컨대, 실리콘웨이퍼)상에는 절연층(72; 예컨대, 실리콘산화층)이 형성되어 있다. 배선(73)은 절연층(72)상에 배치되어 있다. 배선(73)은 동 및 알루미늄합금 등의 금속과, 불순물을 함유하는 폴리실리콘 등의 반도체 및, 텅스텐 등의 고융점금속으로 구성되어 있다.
절연층(74)은 배선(73)을 완전히 덮고 있다. 다만, 절연층(74)은 배선(73)의 상면에 접촉하고, 측면에는 접촉하고 있지 않다. 따라서, 배선(73)의 측면과 절연층(74)간에는 공동(75; cavity)이 설치되어 있다. 공동(75)내에는 유전율 ε 이 1.0 정도의 가스, 즉 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채워져 있다. 절연층(74)은 예컨대, 산화실리콘과, 산화지르코늄, 산화하프늄 및 산화크롬 등으로 구성된다. 절연층(74)상에는 낮은 유전율을 갖추는 절연층(76), 예컨대 불소를 포함하는 산화실리콘층이 형성되어 있다.
또, 공동(75)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(75)내에 공기를 채우도록 해도 된다.
상기 구성의 반도체장치에 의하면, 배선(73)은 절연층(74)으로 덮혀 있다. 더구나, 배선(73)과 절연층(74)간은 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워지는 공동(75)으로 되어 있다. 이 혼합가스 또는 공기의 유전율 ε 은 1.0 정도이다. 따라서, 배선(73)간을 실리콘산화층 등의 절연층으로 완전히 채우는 경우에 비해 유전율을 저하시킬 수 있기 때문에, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
다음에, 도 226의 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 227에 나타난 바와 같이 반도체기판(71)상에 절연층(72)을 형성한다. 스퍼터링법 등에 의해 절연층(72)상에 금속층(73a)을 형성한다. 여기서, 금속층(73a)의 두께는 0.7~0.2㎛로 설정된다. 금속층(73a)은 알루미늄과, 동, 티탄 및 질화티탄 등으로 구성할 수 있다.
스퍼터링법 또는 CVD법에 의해 금속층(73a)상에 마스크재(77; 예컨대, 실리콘산화층과 실리콘질화층 등)를 형성한다.
다음에, 도 228에 나타난 바와 같이 마스크재(77)상에 레지스트를 도포하고, PEP(사진식각공정)를 이용해서 레지스트를 패터닝한다. 또한, 패터닝된 레지스트를 마스크로 해서 마스크재(77)를 패터닝한다. 그 후, 레지스트를 박리하고 마스크재(77)를 마스크로 해서 이방성에칭에 의해 금속층을 에칭하여 배선(73)을 형성한다. 그 후, 마스크재(77)가 잔재하고 있는 경우에는 이 마스크재(77)를 박리한다.
또, 본 실시예에서는 마스크재를 이용하지 않고, 레지스트를 마스크로 해서 직접 금속층(73a)을 에칭하도록 해도 된다.
다음에, 도 229에 나타난 바와 같이 스퍼터링법 등에 의해 배선(73)의 측벽 및 배선(73)상에 탄소층(80b)을 형성한다. 이방성에칭에 의해 탄소층(80b)을 에칭하고, 이 탄소층(80b)을 배선(73)의 측벽부에만 잔재시킨다.
우선, 도 230 및 도 231에 나타난 바와 같이 스퍼터링법 또는 CVD법에 의해 반도체기판(71)상의 전면, 즉 절연층(72)상과, 탄소층(80b)상 및 배선(73)상에 두께 약 0.05㎛의 절연층(74; 예컨대, 산화실리콘 등)을 형성한다.
여기서, 절연층(74)이 산화물에 의해 구성되어 있는 경우에는 절연층(74)은 스퍼터링법에 의해 형성하는 것이 좋다. CVD법을 이용하는 경우, 반응가스에 포함되는 산소에 의해 탄소층(80b)이 삭감하는 경우가 있기 때문이다.
그 후, 탄소층(80b)을 재화하고, 탄소층(80b)을 산소(O2)와 이산화탄소(CO2)의 혼합가스가 주로 채우진 공동(75)으로 변환한다. 또, 탄소층(80b)의 재화는 다음의 2가지 방법중 어느 하나를 사용함으로써 달성된다.
1가지는 산소 분위기중(산소를 포함하는 분위기인 것을 말하는 것으로, 예컨대 대기중이어도 된다)에서의 열처리(온도 400~450℃, 시간 2h정도)이다. 이 방법에서는 탄소층(80a, 80b)이 이산화탄소(CO2)로 변환하는 반응이 완만하게 진행하기 때문에, 탄소층(80a, 80b)의 체적의 팽창에 의한 절연층(74)의 파열을 방지할 수 있는 이점이 있는 반면, 처리시간이 길게 되는 결점이 있다.
2가지는 산소플라즈마처리(애셔)이다. 이 방법에서는 탄소층(80a, 80b)이 이산화탄소(CO2)로 변환하는 반응이 빠르게 진행하기 때문에, 처리시간이 짧게 되는 이점이 있는 반면, 탄소층(80a, 80b)의 체적의 팽창에 의한 절연층(74)의 파열이 생길 가능성이 높게 된다는 결점이 있다. 그러나, 이 결점은 절연층(74)의 질의 개선과 산소플라즈마처리의 온도의 저하 등에 의해 회피할 수 있다.
또, 공동(75)을 제조시에 공기에 접촉시킴으로써, 또는 패키지에 구멍을 설치해 둠으로써 공동(75)내에 공기를 채우도록 해도 된다.
다음에, 도 232에 나타난 바와 같이 절연층(74)상에 낮은 유전율을 갖추는 절연층(76), 예컨대 불소를 포함하는 산화실리콘층을 형성한다. 또, 절연층(76)의 표면은 CMP법 등에 의해 평탄화 된다.
상술한 방법에 의하면, 배선(73)의 측면 및 상면에 형성된 탄소층(80b)을 재화함으로써, 적어도 배선(73)의 주변이 공동으로 되도록 하고 있다. 따라서, 용이하게 도 226의 반도체장치를 제공할 수 있다.
이상 설명한 바와 같이 본 발명의 반도체장치에 의하면, 다음과 같은 효과를 나타낸다.
좌우의 배선간 또는 상하의 배선간에는 각각 주로 산소(O2)와 이산화탄소(CO2)의 혼합가스 또는 공기가 채워진 공동이 형성되어 있다. 이 혼합 가스 또는 공기의 유전율 ε은 1.0 정도이다. 이것에 의해 동일층(좌우)의 배선간 및 다른층(상하)의 배선간을 실리콘산화층 등의 절연층으로 채우는 경우에 비해 극단적으로 유전율을 저하시킬 수 있다.
따라서, 소자의 집적도의 향상과 LSI의 성능의 향상을 동시에 달성할 수 있다.
또한, 칩의 테두리부에 링 모양의 가이드링을 형성해 두면 웨이퍼로부터 각각의 칩을 자른 후에 있어서, 수분(H2O)이 칩의 테두리로부터 공동을 매개로 배선에 이른다는 사태를 회피할 수 있다. 즉, 가이드링을 설치함으로써 칩내의 배선을 수분(H2O)에 대해 보호할 수 있다.
또한, 적어도 배선의 측면을 배선보호층으로 덮으면, 칩의 테두리로부터 공동을 매개로 진입할 수 있었던 수분(H2O)은 배선의 금속에 직접 도달하지 않는다. 따라서, 각각의 배선을 수분(H2O)으로부터 보호할 수 있다.
상술한 바와 같은 반도체장치(칩)가 탑재되는 패키지에 패키지 외부와 내부를 접속하는 구멍을 설치해 두면 공동내의 공기가 순환하여 칩내에 생기는 열은 패키지 외부로 효율좋게 배출된다. 따라서, 열에 의한 불량이 발생하기 어려운 반도체장치를 제공할 수 있다.
또한, 배선을 배선보호층으로 덮음으로써 작은 언덕을 방지할 수 있다.
또한, 배선간의 공동은 산소 분위기중에서의 어닐 또는 산소플라즈마처리를 이용해서 탄소층을 재화함으로써 간단하게 형성할 수 있다.
반도체장치의 기계적 강도를 증대하기 위해서는 탄소층상 및 배선상에 실리콘 등의 배선과 반응하는 재료를 설치하면 된다. 또한, 공동상에 산화금속층을 설치함으로써도 반도체장치의 기계적 강도를 증대할 수 있다.
또한, 탄소층의 재화시에 배선의 선화를 방지하기 위해서는 배선을 산소를 투과하지 않는 방호층에 의해 에워싸면 된다.
배선의 주위를 공동으로 에워싸 버리면 동일한 레벨에 있어서의 배선간의 기생용량의 절감에 효과적이다.

Claims (59)

  1. 표면 영역을 갖춘 반도체기판과; 이 반도체기판의 표면영역에 형성되는 반도체소자; 상기 반도체기판상에 형성되고, 상기 반도체소자를 덮으며, 접촉홀을 갖춘 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 상기 제1절연층의 접촉홀에 형성되고, 상기 반도체소자와 상기 복수의 제1배선을 연결하는 제1도전층 및; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2절연층상에 형성되는 복수의 제2배선과, 상기 제2절연층에 형성된 비어홀에 매립되고, 상기 복수의 제1배선과 상기 복수의 제2배선을 접속하는 제2도전층 및, 상기 복수의 제2배선간이 완전히 공동으로 되도록 상기 복수의 제2배선상에 형성되는 제3절연층을 구비하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 복수의 제1배선간의 공동 및 상기 복수의 제2배선간의 공동내에는 각각 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 복수의 제1배선간의 공동 및 상기 복수의 제2배선간의 공동내에는 각각 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 제2절연층 및 상기 제3절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  6. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 접촉홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층의 접촉홀에 형성되고, 상부로 연장됨과 더불어 상기 복수의 제1배선에 접속되는 기둥모양의 복수의 도전층; 접촉홀을 갖춤과 더불어 상기 기둥모양의 도전층상에 형성되고, 상기 기둥모양 사이에 완전한 공동을 제공하는 제3절연층; 이 제3절연층상에 형성되고, 상기 제3절연층의 접촉홀을 통해 연장됨과 더불어 상기 기둥모양의 도전층에 접속되는 복수의 제2배선 및; 이 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제4절연층을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 복수의 제1배선간의 공동내와, 상기 복수의 도전층간의 공동내 및, 상기 복수의 제2배선간의 공동내에는 각각 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 상기 복수의 제1배선간의 공동내와, 상기 복수의 도전층간의 공동내 및, 상기 복수의 제2배선간의 공동내에는 각각 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서, 상기 제2, 제3 및 제4절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  10. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 접촉홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 상기 복수의 제1배선에 접속되고, 각각 라인모양의 상부와 상기 제2절연층의 하나의 접촉홀에 형성된 하부단을 갖춘 기둥모양의 하부로 구성된 복수의 제2배선; 이 복수의 제2배선의 상부와 하부간에 형성되는 제3절연층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 제2배선의 상부가 인접하는 배선간에서 완전한 공동을 정의하도록 상기 제2배선의 상부 사이에 완전한 공동을 제공하며, 상기 제2배선과 접촉되고, 상기 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제4절연층을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 복수의 제1배선간의 공동내 및 상기 복수의 제2배선간의 공동내에는 각각 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  12. 제10항에 있어서, 상기 복수의 제1배선간의 공동내 및 상기 복수의 제2배선간의 공동내에는 각각 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  13. 제10항에 있어서, 상기 제2, 제3 및 제4절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  14. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체 장치에 있어서, 상기 복수의 배선의 구성과 동일한 구성을 갖추고, 상기 복수의 배선을 에워싸도록 상기 제1절연층상에 형성되는 가이드링을 구비하는 것을 특징으로 하는 반도체장치.
  15. 제2항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선을 에워싸도록 상기 제1절연층상에 형성된 부분과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선을 에워싸도록 상기 제2절연층상에 형성되는 부분을 적어도 갖추는 가이드링을 구비하는 것을 특징으로 하는 반도체장치.
  16. 제6항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선을 에워싸도록 상기 제1절연층상에 형성되는 부분과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선을 에워싸도록 상기 제3절연층상에 형성되는 부분 및, 상기 복수의 도전층의 구성과 동일한 구성을 갖추고, 상기 복수의 도전층을 에워싸도록 상기 복수의 제1배선과 상기 복수의 제2배선간에 형성되는 부분을 적어도 갖추는 가이드링을 구비하는 것을 특징으로 하는 반도체장치.
  17. 제10항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선을 에워싸도록 상기 제1절연층상에 형성된 부분과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선을 에워싸도록 상기 제2절연층상에 형성되는 부분을 적어도 갖추는 가이드링을 구비하는 것을 특징으로 하는 반도체장치.
  18. 제14항에 있어서, 상기 반도체장치는 웨이퍼의 칩영역, 또는 웨이퍼로부터 잘라낸 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부, 또는 상기 칩의 테두리부에 형성되어 있는 것을 특징으로 하는 반도체장치.
  19. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체 장치에 있어서, 상기 복수의 배선의 저면 및 측면은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 배선보호층에 의해 덮혀 있는 것을 특징으로 하는 반도체장치.
  20. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체 장치에 있어서, 상기 복수의 배선의 측면은 약품에 부식되기 어렵고, 산화되기 어려운 배선보호층에 의해 덮혀져 있는 것을 특징으로 하는 반도체장치.
  21. 제2항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1 및 제2배선의 저면 및 측면은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 배선보호층에 의해 덮혀 있는 것을 특징으로 하는 반도체장치.
  22. 제2항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1 및 제2배선의 측면은 약품에 부식되기 어렵고, 산화되기 어려운 배선보호층에 의해 덮혀 있는 것을 특징으로 하는 반도체장치.
  23. 제10항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1 및 제2배선의 저면 및 측면은 도전성을 갖추고, 약품에 부식되기 어려우며, 산화되기 어려운 배선보호층에 의해 덮혀 있는 것을 특징으로 하는 반도체장치.
  24. 제10항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1 및 제2배선의 측면은 약품에 부식되기 어렵고, 산화되기 어려운 배선보호층에 의해 덮혀 있는 것을 특징으로 하는 반도체장치.
  25. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 제1배선; 비어홀을 갖춤과 더불어 복수의 제1배선상에 형성되고, 인접하는 복수의 제1배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제1배선 사이에 완전한 공동을 제공하며, 상기 복수의 제1배선과 접촉되며, 상기 복수의 제1배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층; 이 제2절연층상에 형성된 복수의 제2배선; 제2절연층의 비어홀에 채워지고, 복수의 제1배선을 복수의 제2배선에 연결하는 제1도전층 및; 상기 복수의 제2배선상에 형성되고, 인접하는 복수의 제2배선의 측벽이 인접하는 배선간에서 연장되는 완전한 공동을 정의하도록 복수의 제2배선 사이에 완전한 공동을 제공하며, 상기 복수의 제2배선과 접촉되고, 상기 복수의 제2배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제3절연층 구비하는 반도체 장치에 있어서, 상기 복수의 배선의 구성과 동일한 구성을 갖추고, 상기 복수의 배선간에 형성되며, 상기 제2절연층을 받치는 더미배선을 구비하는 것을 특징으로 하는 반도체장치.
  26. 제2항에 기재된 것을 특징으로 하는 반도체장치에 있어서, 상기 복수의 제1배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제1배선간에 형성되며, 상기 제2절연층을 받치는 더미배선과, 상기 복수의 제2배선의 구성과 동일한 구성을 갖추고, 상기 복수의 제2배선간에 형성되며, 상기 제3절연층을 받치는 더미배선을 구비하는 것을 특징으로 하는 반도체장치.
  27. 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선간이 완전히 공동으로 되도록 상기 복수의 배선상에 형성되는 제2절연층 및, 상기 복수의 배선과 상기 제2절연층간에 형성되고, 상기 복수의 배선과 상기 제2절연층을 견고하게 결합하는 결합층을 구비하는 것을 특징으로 하는 반도체장치.
  28. 제27항에 있어서, 상기 제2절연층은 산화실리콘으로 구성되고, 상기 결합층은 상기 복수의 배선을 구성하는 재료와, 실리콘이 반응한 것으로 구성되는 것을 특징으로 하는 반도체장치.
  29. 제27항에 있어서, 상기 제2절연층은 산화금속층으로 구성되고, 상기 결합층은 상기 복수의 배선을 구성하는 재료와,상기 산화금속층을 구성하는 금속이 반응한 것으로 구성되는 것을 특징으로 하는 반도체장치.
  30. 제27항에 있어서, 상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  31. 제27항에 있어서, 상기 복수의 배선간의 공동내에는 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  32. 제27항에 있어서, 상기 제2절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  33. 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선간이 완전히 공동으로 되도록 상기 공동상 및 상기 복수의 배선의 측벽에 형성되는 산화 또는 질화금속층, 상기 제1절연층과 상기 복수의 배선간에 형성되는 금속층 및, 상기 복수의 배선상 및 상기 산화 또는 질화 금속층상에 형성되는 제2절연층을 구비하는 것을 특징으로 하는 반도체장치.
  34. 제33항에 있어서, 상기 산화 또는 금속층은 상기 금속층의 산화물 또는 질화물로부터 구성되는 것을 특징으로 하는 반도체장치.
  35. 제34항에 있어서, 상기 금속층은 지르코늄과, 하프늄, 베릴륨, 마그네슘, 스칸지움, 티탄, 망간, 코발트, 니켈, 이트륨, 인지움, 바륨, 랜턴, 셀륨, 루테늄, 납, 비스머스, 트륨 및 크롬으로 선택되는 1개의 재료로 구성되는 것을 특징으로 하는 반도체장치.
  36. 제33항에 있어서, 상기 1개의 절연층에는 접촉홀이 설치되고, 상기 접촉홀내에는 도전층이 매립되며, 상기 금속층은 상기 도전층에 접촉하고 있는 것을 특징으로 하는 반도체장치.
  37. 제33항에 있어서, 상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  38. 제33항에 있어서, 상기 복수의 배선간의 공동내에는 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  39. 제33항에 있어서, 상기 제2절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  40. 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선의 측면 또는 저면을 덮고, 산소를 투과하지 않는 성질을 갖추는 방호금속층, 상기 복수의 배선의 상면을 덮고, 산소를 투과하지 않는 성질을 갖추는 방호층 및, 상기 복수의 배선간이 완전히 공동으로 되도록 상기 공동상 및 상기 방호층상에 형성되는 제2절연층을 구비하는 것을 특징으로 하는 반도체장치.
  41. 제40항에 있어서, 상기 방호금속층은 티탄과 질화티탄의 적층 및 질화티탄실리콘중 어느 하나로부터 구성되는 것을 특징으로 하는 반도체장치.
  42. 제40항에 있어서, 상기 방호층은 티탄과 질화티탄의 적층과, 질화티탄실리콘 및 질화실리콘중 어느 하나로부터 구성되는 것을 특징으로 하는 반도체장치.
  43. 제40항에 있어서, 상기 제1절연층에는 접촉홀이 설치되고, 상기 접촉홀내에는 도전층이 매립되며, 상기 금속층은 상기 도전층에 접촉하고 있는 것을 특징으로 하는 반도체장치.
  44. 제40항에 있어서, 상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  45. 제40항에 있어서, 상기 복수의 배선간의 공동내에는 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  46. 제40항에 있어서, 상기 제2절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  47. 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선에 접촉하지 않게 상기 복수의 배선의 측면 또는 상면을 덮고, 상기 복수의 배선의 주위를 공동으로 하는 것과 같은 제2절연층 및, 상기 복수의 배선간 및 상기 제2절연층상에 형성되는 제3절연층을 구비하는 것을 특징으로 하는 반도체장치.
  48. 반도체기판과, 이 반도체기판상에 형성되는 제1절연층, 이 제1절연층상에 형성되는 복수의 배선, 이 복수의 배선의 측면에 접촉하지 않게 상기 복수의 배선의 측면을 덮고, 상기 복수의 배선의 측면에 공동을 형성하는 것과 같은 제2절연층 및, 상기 복수의 배선간 및 상기 제2절연층상에 형성되는 제3절연층을 구비하는 것을 특징으로 하는 반도체장치.
  49. 제47항에 있어서, 상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  50. 제47항에 있어서, 상기 복수의 배선간의 공동내에는 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  51. 제47항에 있어서, 상기 제3절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
  52. 반도체기판과; 이 반도체기판상에 형성되는 제1절연층; 이 제1절연층상에 형성되는 복수의 배선 및; 이 배선상에 형성되고, 상기 배선 사이에 적어도 산소와 이산화탄소로 구성된 혼합가스가 채워진 완전한 공동을 제공하며, 상기 배선과 접촉되고, 상기 배선 사이의 완전한 공동을 완전하게 덮는 평탄한 하부 표면을 갖춘 제2절연층을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  53. 제52항에 있어서, 상기 공동내의 이산화탄소의 농도는 적어도 대기중의 이산화탄소의 농도보다 높은 것을 특징으로 하는 반도체장치.
  54. 제15항에 있어서, 상기 반도체장치는 웨이퍼의 칩영역 또는 웨이퍼로부터 절단된 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부 또는 상기 칩의 테두리부에 형성되어 있는 것을 특징으로 하는 반도체장치.
  55. 제16항에 있어서, 상기 반도체장치는 웨이퍼의 칩영역 또는 웨이퍼로부터 절단된 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부 또는 상기 칩의 테두리부에 형성되어 있는 것을 특징으로 하는 반도체장치.
  56. 제17항에 있어서, 상기 반도체장치는 웨이퍼의 칩영역 또는 웨이퍼로부터 절단된 칩에 형성되고, 상기 가이드링은 상기 칩영역의 테두리부 또는 상기 칩의 테두리부에 형성되어 있는 것을 특징으로 하는 반도체장치.
  57. 제48항에 있어서, 상기 복수의 배선간의 공동내에는 적어도 산소와 이산화탄소의 혼합가스가 채워져 있는 것을 특징으로 하는 반도체장치.
  58. 제48항에 있어서, 상기 복수의 배선간의 공동내에는 공기가 채워져 있는 것을 특징으로 하는 반도체장치.
  59. 제48항에 있어서, 상기 제3절연층의 표면은 평탄한 것을 특징으로 하는 반도체장치.
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