KR20020033486A - 보이드 영역내에 형성된 국부 식각 저지층이 구비된 비트라인 스터드상의 비트 라인 랜딩 패드와 비경계 콘택을갖는 반도체 소자 및 그의 제조방법 - Google Patents
보이드 영역내에 형성된 국부 식각 저지층이 구비된 비트라인 스터드상의 비트 라인 랜딩 패드와 비경계 콘택을갖는 반도체 소자 및 그의 제조방법 Download PDFInfo
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Abstract
본 발명은 이후의 제조 공정중 불순물이 아웃개싱되도록 식각 저지층을 선택적인 방식에 의하여 다층 회로 층들 사이에 선택적으로 제공한다. 이러한 식각 저지층은 상부의 층내에 형성된 상부의 스터드를 형성하는 동안 정렬 타겟의 역할을 하도록 하부 스터드 상부에 형성한다. 이와같이 하여, 다층 회로, 예를들어 메모리 소자를 상대적으로 조밀한 형태로 제작할 수 있다.
Description
본 발명은 보이드 영역에 형성되는 국부 식각 저지층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드 및 비경계(borderless) 콘택을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
참고적으로, 본 출원은 "식각 저지층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드와 비경계 콘택 및 그 제조방법(Bit Line Landing Pad and Borderless Contact on Bit Line Stud with Etch Stop Layer and Manufacturing Method Thereof)"이라는 명칭으로 출원된 미합중국 출원 번호 09/699,849호와, "국부 식각 저지층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드와 비경계 콘택 및 그 제조방법(Bit Line Landing Pad and Borderless Contact on Bit Line Stud with localized Etch Stop Layer and Manufacturing Method Thereof)"이라는 명칭으로 출원된 미합중국 출원 번호 09/699,591호에 관련된 것으로, 여기에 참고적으로 기재한다.
집적 회로 표면적을 보다 효율적으로 이용하기 위하여, 일반적인 2-차원(dimension) 반도체 기술은, 현재 회로가 3-차원 형태인 다층상으로 형성되도록 발전되고 있다. 이러한 형태에서, 액티브 소자 및 배선은 적층 관계로 형성된다. 각각의 연속적인 층의 형성중, "플러그(plug)" 또는 "스터드(stud)"와 같은 층간 연결 경로는 다양한 액티브 소자와 다른 층의 전송 라인간을 전기적으로 연결시킨다. 플러그의 정렬을 보조하기 위한 "랜딩 패드(landing pads)" 또는 "탭(tab)"은 상부층으로 전기적 신호를 전달하는 플러그를 위한 타겟(target) 역할을 하도록 하부층에 형성된다. 이 랜딩 패드는 하지의 회로 또는 배선과 연결되고, 회로 또는 배선보다 표면적면에서 일반적으로 크게 형성되어, 플러그용 타겟의 보다 넓은 허용 오차 타겟으로 자공한다.
이러한 다층 배선 기술은, 1기가 바이트(giga byte) 이상의 대용량을 갖는 예컨대 디램(DRAM: Dynamic Random Access memory) 소자와 같은 고집적 메모리 소자의 설계를 가능하게 한다. 이러한 디램 소자는 엄격한 디자인 제한하에서, 조밀하면서 효율적으로 배열된 메모리 셀의 다중 어레이를 포함한다. 셀 영역 사이에는, 입력/주변부 뿐만 아니라 셀들 사이의 보조 회로 및 배선 회로를 포함하는 주변 영역등이 있다.
수직 방향으로의 플러그와 수평 방향으로의 배선 선폭(feature) 사이의 오정렬은 디펙트 및 신뢰성 문제를 유발할 수 있다. 플러그가 선폭과의 정렬을 확보하기 위하여, 선폭은 정하여진 크기 예컨데, 랜딩 패드 사용을 통하여 요구되는 것 보다 더 크게 제작된다. 보다 크게 제작되는 선폭 영역은, 당업계에서 수직 콘택홀 주변의 "경계(border)"로 지칭된다. 그러므로 어떠한 과도한 경계 영역은 회로 밀도상에서 부정적인 영향을 미친다.
경계 영역이 감소 또는 제거되는 반면, 다층 배선은 과거에도 시도되었다. 이러한 시도는 미합중국 특허 번호 제 6,083,824 호, 제 5,612,254 호 및 제 4,966,870 호에 개시된 회로 및 제조 공정이 포함된다.
어느 정도 까지의 회로의 팩킹(packing) 밀도는 회로 간의 금속 배선이 서로간의 침범없이 얼마나 밀접하게 형성될 수 있느냐에 의하여 제한된다. 이러한 제한은 일 층의 콘택과 다른 층의 콘택간의 분리를 제어하는 디자인 룰에 의하여 규정되며, 콘택 주변의 경계 영역 또는 허용 오차에 대한 디자인 룰에 의하여 규정된다.
그 밖의 시도들로는, 층간 배선용 홀의 높은 어스펙트비의 감소시키기 위한 노력이 진행되고 있다. 여기서, 어스펙트비는 홀의 폭에 대한 홀의 높이를 의미한다. 일반적으로 홀의 깊을수록, 홀을 제작하기 더욱 어렵다. 하지의 회로의 배선, 예컨대, 디램 메모리 소자의 비트 라인을 랜딩 패드로 사용함으로써, 배선홀의 어스펙트 비를 상당량 감소시킬 수 있다.
전형적인 다층 디램 메모리 소자는 셀 영역 및 주변 영역을 포함한다. 셀 영역은 데이터 저장 소자 역할을 하며, 수직으로 배열된 캐패시터와 연결되는 액티브 스위칭 소자를 포함한다. 또한, 셀 비트 라인은 주변 회로 영역과 셀 영역사이에 데이터를 전달하기 위한 배선의 역할을 한다. 주변 영역은 국부 배선 기능을 하는 수개의 비트 라인 또는 다양한 액티브 소자와 서로 다른 층들의 전송 라인들 사이를 전기적으로 연결하는 수개의 스터드를 포함한다. 절연 산화막은 비트 라인 상부에 형성되고, 배선 스터드는 산화막을 통하여 오픈되어 비트 라인과 연결된다.
비트 라인이 국부 배선으로 이용될 때, 예를들어, 특히 센스 앰플리파이어(sense amplifier) 영역에서 이용될 때, 회로층들은 매우 조밀하게 밀집될 수 있다. 예를들어, 상부층으로 부터 비트 라인을 억세스하기 위해서는, 비트라인 사이의 영역이, 수평 방향으로는 인접하는 비트 라인간의 콘택을 피해야 함과 동시에, 수직 방향으로는 홀이 적절한 깊이로 형성되도록 정확하게 에칭하여, 스터드홀을 형성하여야 한다. 왜냐하면, 디램 소자의 센스 앰플리파이어와 같은 주변 영역에 형성되는 소자들이 종종 다양한 배선 경로를 가지며 조밀하게 배열되기 때문에, 수직 방향으로 스터드 배선이 차지하는 단면적이 최소화되어야 하기 때문이다. 따라서, 위와 같은 경우에는 현재의 제조 공정을 사용으로는 요구되는 높은 어스펙트 비를 갖는 스터드를 형성하는 것이 점점 더 어려워지고 있다.
접속 스터드를 형성하는 현재의 기술은 여러가지 공정 한계에 직면해있다. 이러한 공정 한계로서, 스터드 홀을 형성하는 동안 하지의 비트 라인과 수평 방향으로 오정렬될 수 있는 수평 방향의 오정렬이 있다. 또한, 수직 방향의 오정렬도 발생될 수 있는데, 이 경우 스터드 홀이 하부의 비트 라인과 콘택을 이루기 어려울 만큼 충분히 깊게 식각되지 않거나, 스터드 홀이 너무 깊게 식각되어 비트 라인을 관통하도록 식각된다.
정렬 정확도를 개선하기 위하여, 미합중국 특허 번호 5,895,239에서는 비트 라인 스터드와 함께 비트 라인 랜딩 패드를 채용하는 기술이 개시되었다. 그러나, 이러한 시도는 비트 라인 상부에서는 최소 선폭을 제공하여야 하고, 상부 배선 스터드의 저부에서는 최대 선폭을 제공하여야 하므로, 랜딩 패드를 포함하는 비트 라인의 상부 및 하부 중 어느 하나 또는 모두에 있어서 엄격한 허용 오차(tolerance)를 요구한다. 좁은 스터드 하부는 콘택 저항의 증가를 유도하면서, 정확한 제작을 어렵게 하는 어스펙트 비를 증대시키는 반면, 넓은 스터드 상부는 회로 밀도 고려에 있어서 제한적이다. 스터드의 수직 방향 정렬을 이루기 위한 대책이 없으므로, 스터드 홀이 하부의 비트 라인과 약간이라도 오정렬되면, 스터드에 인접하는 하부의 절연층내에 보이드가 형성될 수 있다.
다층 연결 배선에 대한 또 다른 시도가 미합중국 특허 번호 5,891,799호에 개시되었다. 도 1을 참조하여, 기판(200) 상에 형성된 금속층(210)상부에 층간 절연층(SiO2:202)과, 예를들어 실리콘 나이트라이드(Si3N4) 마스킹층과 같은 식각 저지층(206)을 순차적으로 형성한다. 상부 및 하부층 사이를 연결하는 스터드(212a,212b)를 증착하기 위하여, 마스킹층(206) 및 하부의 절연층(202)을 패터닝하여, 스터드 홀(213a,213B)을 형성한다. 스터드(212a,212b)를 형성하고나서, 마스킹층(206)은 상부 마스킹층(208) 및 상부 절연층(204) 내부에 스터드(214a,214b)를 형성하기 위한 식각 기준의 역할을 한다. 그러나, 이러한 방법은 많은 한계들로 인하여 제약을 받는다. Si3N4마스킹층(206,208)은 심한 스트레스를 가지는 물질로서, 전체 회로 상부에 전체적으로 형성되면, 과도한 스트레스가 가해지게 되어 기판의 뒤틀림을 유발할 수 있다. 또한, 이들의 높은 밀도로 기인하여, 마스킹층은 이후의 고온 공정중, 층간 절연층내 포함되어 있는 C,F 및 Cl과 같은 불순물이 아웃개싱(outgassing)되는 것을 방해한다. 아울러, 잔류하는 Si3N4마스킹층은 일반적인 합금 공정중 H2및 O2가 유입되는 것을 차단할 수 있어, 상부 및 하부 금속층 사이의 도전 접착 특성 및 결함 치유 능력에 심각한 영향을 미친다.
더욱이, Si3N4마스킹층이 비트 라인 사이에 적용되기 때문에, 이러한 공정은일반적인 메모리 제조 공정에 적합하지 않다. 즉, 셀 비트 라인의 각각의 측벽에 형성되는 절연 스페이서는 셀 비트 라인 및 이웃하는 캐패시터 사이의 쇼트(short)저지층을 방지한다. 이러한 스페이서를 형성하기 위하여, 비트 라인 사이에 형성되어질 캐패시터용 공간을 확보하도록, 인접하는 비트 라인 사이의 어떠한 마스킹층도 제거해야할 필요가 있다. 그러나, 이러한 공정으로 캐패시터와 비트 라인간을 절연시키기 위한 필요로 인하여, 비트 라인들 상부에 형성된 절연층 또한 제거된다. 이 공정에 의하여 주변 영역 비트 라인들의 각 측벽 상의 마스킹층도 제거되어, 우선적으로 마스킹층을 형성하는 본연의 목적을 달성할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 종래 기술의 한계를 극복할 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 적합한 제조방법을 제공하는 것이다.
도 1은 식각 저지층의 사용을 설명하기 위한 일반적인 다층 배선 구조의 단면도이다.
도 2는 본 발명에 따른 선택적으로 패터닝된 식각 저지층을 사용한 다층 배선의 단면도이다.
도 3a 내지 도 3f는 본 발명에 따른, 셀 및 주변 영역을 포함하는 다층 메모리 소자용 연결 스터드 상에 형성된 보이드 내부의 식각 저지 패드의 사용을 설명하기 위하여, 직교하는 축을 따라 절단하여 좌측 및 우측 열들을 나타낸 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른, 셀 및 주변 영역을 포함하는 다층 메모리 소자용 연결 스터드 상에 형성되는 보이드 내부의 식각 저지 패드의 사용을 설명하기 위하여, 직교하는 축을 따라 절단하여 좌측 및 우측 열들을 나타낸 단면도이다.
본 발명은 하부의 층간 절연층의 일부분에만 선택적으로 패터닝된 식각 저지층이 제공되어, 이후 제조 공정중에 아웃개싱이 가능하다. 잔류하는 식각 저지층은 연결성 매체를 둘러싸는 부분들, 예를들어, 하부 및 상부 콘택홀 사이에서 스터드를 둘러싸는 부분에만 국부적으로 형성된다. 바람직하게는, 잔류하는 식각 저지층의 표면적은 상부층에 형성된 상부의 스터드를 형성하는 동안 적절한 정렬 타겟을 제공할 수 있도록 충분히 크게 형성되는 반면에, 충분하게 아웃개싱을 허용하지 않을 정도로 충분히 작게 형성되어, 이웃하는 콘택홀 예를들어 비트 라인 랜딩 패드와 인접하는 콘택홀과 간섭이 일어나지 않을 정도로 충분히 작게 형성된다.
일 관점에 있어서, 본 발명은 기판상에 형성된 제 1 절연층을 포함하는 반도체 소자를 지시한다. 제 2 절연층은 제 1 절연층 상부에 형성된다. 스터드는 제 1 및 제 2 절연층을 통하여 형성되며, 제 3 절연층은 스터드 최상부에 형성된다. 제 1 식각 저지층으로 된 제 1 패드는 스터드의 최상부 표면 상부 및 제 3 절연층 하부에 형성된다.
바람직하게는, 패드는 제 2 절연층 부분을 제거한 후 잔류하는 보이드 영역내에 형성된다. 제 3 절연층 및 제 1 식각 저지층은 모두 동일한 물질을 포함할 수 있다.
반도체 소자는 제 1 절연층내에 형성된 제 1 회로 영역을 더 포함할 수 있다. 여기서, 제 1 회로 영역은, 스터드 및 제 1 절연층에 형성되는 제 2 회로 영역을 포함한다. 제 2 회로 영역은 적어도 하나 이상의 도전 라인 및 도전 라인의 양 측벽에 적어도 하나 이상의 스페이서를 포함하며, 스페이서는 제 1 식각 저지층으로 된 제 1 패드와 동일한 물질로 만들어질 수 있다.
또한, 제 2 식각 저지층으로 된 제 2 패드는 스터드의 상부 표면 및 제 1 식각 저지층으로 된 제 1 패드 상부에 형성될 수 있고, 제 2 식각 저지층으로 된 제 2 패드는 스터드를 포함하는 반도체 소자의 영역만을 덮도록 선택적으로 패터닝될 수 있다. 제 3 절연층, 및 제 1 및 제 2 식각 저지층은 동일한 물질을 포함할 수 있다.
또한, 반도체 소자는 제 1 절연층에 형성되는 제 1 회로 영역을 포함한다. 제 1 회로 영역은 스터드 및 제 1 절연층에 형성되는 제 2 회로 영역을 포함한다. 제 2 회로 영역은 적어도 하나 이상의 도전 라인 및 도전 라인의 양측벽에 스페이서를 포함하고, 스페이서는 제 1 식각 저지층으로 된 제 1 패드와 동일한 물질로 형성되어, 스페이서 및 제 1 패드는 연속적으로 형성된다.
바람직하게는 제 3 절연층은 제 2 절연층에 대하여 식각 선택비를 갖는 물질로 형성되며, 제 3 절연층은 식각 저지층을 포함할 수 있다.
본 발명의 다른 관점에 있어서, 본 발명은 반도체 소자의 제조방법을 포함한다. 제 1 절연층을 기판상에 형성하고, 제 2 절연층을 제 1 절연층 상부에 형성한다. 그후, 제 1 및 제 2 절연층을 통하여 스터드를 형성하고, 제 3 절연층을 스터드 최상부 및 제 2 절연층 상부에 형성한다. 스터드 최상부의 제 2 절연층을 제거하여, 스터드 최상부 및 제 3 절연층 하부의 제 2 절연층내에 보이드 영역을 형성한다. 제 1 식각 저지층으로 된 제 1 패드가 보이드 영역에 제공된다.
(실시예)
이하 셀 및 주변 영역을 갖는 메모리 소자와 관련하여 본 발명의 원리를 상세하게 설명한다. 본 발명의 회로 및 공정들은 다른 다층 회로 실시예들에서도 동등하게 적용할 수 있다는 것을 그 기술 분야의 사람들에게 명백할 것이다.
도 2는 본 발명에 따른 다층 회로 구조의 단면도이다. 기판(200) 상부에 도전층 패턴(210)이 형성되고, 도전층 패턴(210) 상부에 제 1 층간 절연층(202)이 형성된다. 제 1 층간 절연층(202) 상부에 절연층(203)이 형성된다. 제 1 층간절연층(202) 및 절연층(203) 내부에 콘택홀(219a,219b)이 형성되고, 이러한 콘택홀(219a,219b)내에 층간 콘택 스터드(220a,220b)가 형성된다. 스터드 중 어느 하나의 스터드(220b) 상부에는 이후 상부 레벨 스터드(230b)용 랜딩 플러그로 제공되는 도전 배선(222)이 형성된다.
제 1 식각 저지층(224a)은 하부 레벨 스터드(220a)의 상부 표면 및 하부 레벨 스터드(220a)를 둘러싸는 층간 절연층의 일부분에 존재하도록 선택적으로 패터닝된다. 또한, 제 1 식각 저지층(224b)은 도전 배선(222) 상부에 존재하도록 패터닝된다. 제 2 식각 저지층은 결과물 상부에 형성된다음, 도전 배선(222)의 양측벽상의 측벽 스페이서(226) 형태로 제공되도록 선택적으로 패터닝된다. 제 1 및 제 2 식각 저지층은 유사하거나 또는 다른 물질 일 수 있으며, 예를들어 Si3N4, Ta2O5또는 Al2O3이 이용될 수 있다.
결과물 상부에 제 2 층간 절연층(204)은 결과물 상부에 형성되고, 상부 레벨 콘택홀(229a, 229b)은 상부 레벨 콘택 스터드(230a,230b)를 제공하기 위하여 형성된다. 홀(229a, 229b)의 형성중, 식각 저지층(224a,224b)은 스터드(220a)를 둘러싸는 영역내의 하부의 제 1 층간 절연층(202)의 과도 식각을 방지하면서, 랜딩 패드(222)의 과도 식각을 방지하기 위한 정렬 타겟의 역할을 한다. 상부 레벨 스터드(230a, 230b)의 형성 후, 금속 배선(metal traces:232a,232b)이 결과물 상부에 형성되어, 회로가 완성된다.
본 발명의 형태의 전형적인 적용은 도 3a 내지 도 3f 및 도 4a 내지 도 4f를참조하여 설명될 것이다. 여기서, 도 3a 내지 도 3f 및 도 4a 내지 도 4f는 본 발명에 따른 셀 영역 및 주변 영역을 포함하는 메모리 소자의 다층 콘택 형성을 보여주기 위한 단면도이다. "X" 및 "Y" 방향 도면은 예를들어, 워드 라인 및 비트 라인 각각의 방향인 소자의 직교하는 축에 대하여 절단한 것을 나타낸다.
도 3a를 참조하여, 메모리 소자가 형성될 반도체 기판(200)에 액티브 메모리 셀(240)을 형성한다. 메모리 소자는 조밀하게 패킹된 메모리 셀(240) 및 데이터 라인을 포함하는 셀 영역(242), 및 연결 배선 및 예를들어 입출력 회로와 같이 메모리 셀 영역(242)을 보조하는 주변 회로를 포함하는 주변 영역(244)을 포함한다. 위의 사항을 총괄하여, 이러한 메모리 소자의 적용에 있어서, 데이터 라인 및 주변의 연결 배선을 여기서 "비트 라인"이라 지칭한다. 그러나, 상술한 바와 같이, 본 발명은 층간 배선을 요구하는 다른 실시예에도 동일하게 적용될 수 있다.
제 1 절연층(202)을 예를들어, 고밀도 플라즈마 산화막으로 셀 영역(242), 주변 영역(244) 및 기판(200) 상부에 형성한다. 제 1 절연층(202) 상부에 제 2 절연층(302)을 형성한다. 제 2 절연층(302)은 예를들어, 상대적으로 낮은 유전 상수를 갖는 물질로, 제 1 절연층(202)에 비하여 식각 속도가 빠른 물질 예를들어 BPSG, TOSZ, PE-산화막, SOG 또는 FOX를 포함할 수 있다. 또한, 예를들어, 실리콘 질화막(Si3N4)을 포함하는 제 1 식각 저지층(304)을 제 2 절연층(302) 상부에 형성한다.
식각 공정에 의하여 제 1 식각 저지층(304), 제 1 및 제 2 절연층(202,302) 내부에 콘택홀(219)을 형성한다. 도 3b에 도시된 바와 같이, 콘택홀(219) 내부에콘택 스터드(220a,220b)를 형성한다. 콘택 스터드(220a,220b)는 약 500 내지 2000Å 두께로, 텅스텐으로 형성될 수 있다. 여기서, 텅스텐으로 된 콘택 스터드를 형성하기 위한 가스 반응은 예를들어, 40 Torr의 압력과 415℃의 온도에서 진행되며, 다음과 같은 화학 반응으로 진행된다.
일반적으로, n+/p+ 콘택 저항치들은 n+ 콘택에 대한 0.15㎛ 폭의 비트 라인에 대해서는 300-1000Ω/?정도이고, p+ 콘택에 대한 0.23㎛ 폭의 비트 라인에 대해서는 1.5-5KΩ/?정도이다.
텅스텐(W) 플러그가 콘택 스터드로 사용되는 경우, 플러그(220a,220b)는 우선적으로 CVD(chemical vapor deposition) 방식에 의하여 100Å 두께로 티타늄막(Ti)을 형성함에 의하여 형성될 수 있다. 또한, 티타늄막을 형성한 후에, 예를들어 CVD 또는 ALD(atomic layer deposition) 방식에 의하여 300Å 두께로 TiN층을 형성한다음, 약 2000Å 두께로 텅스텐층을 형성한다. 그후, 결과물을 화학적 기계적 연마 또는 에치백 공정에 의하여 연마하여, 플러그를 형성한다.
또한, 티타늄 질화막(TiN) 플러그가 콘택 스터드로 사용되는 경우, 플러그(220a,220b)는 우선적으로 CVD 방식에 의하여 100Å 두께로 티타늄막을 형성한다음, 그 이후에 CVD 방식에 의하여 1500Å 두께의 TiN막을 형성한다. 그후, 화학적 기계적 연마 공정을 수행한다.
도 3c에 도시된 바와 같이, 비트 라인 금속층(252) 및 비트 라인캡핑층(258)은 비트 라인과 연결될 수 있게, 스터드(220b) 상부에 존재하도록 패터닝한다. 여기서, 비트 라인 금속층(252)은 예를들어 텅스텐막일 수 있고, 비트 라인 캡핑층(258)은 예를들어 Si3N4층일 수 있으며, 본 실시예에서 제 2 식각 저지층으로 지칭된다. 비트 라인 물질을 패터닝하는 동안, 스터드(220a)의 상부 부분이 노출되고, 이에따라 스터드(220a)가 부분적으로 식각되어, 제 2 절연층(302)이 노출된다. 제 2 절연층(302)이 제 1 식각 저지층(304)보다 상대적으로 빠른 식각 속도를 가지므로, 제 1 식각 저지층(304) 하부의 제 2 절연층(302) 부분이 등방성 식각 방식에 의하여 제거된다. 이에따라, 스터드(220a)의 제 1 식각 저지층 하부의 상부 표면 주변의 제 2 절연층(302)에 원형 링 형태로 식각된다.
도 3d에 있어서, 예를들어 Si3N4를 포함하는 제 3 식각 저지층은 결과물 상부에 형성한다음, 비트 라인의 측벽에 측벽 스페이서가 형성되도록 제거한다. 이에따라, 원형 링 형태로 식각된 영역(undermined region: 이하 보이드 영역, 308a)이 제 3 식각 저지층으로 매립되고, 스터드(220a) 상부의 보이드 영역 측벽에, 측벽 스페이서(308b)가 형성된다. 본 발명의 목적을 달성하기 위하여, 보이드 영역에 매립된 제 3 식각 저지층의 결과물을 여기서는 "패드"라 지칭한다. 또한, 본 발명을 수행하기 위하여, 제 3 식각 저지층은 200 내지 700Å, 바람직하게는 500Å이하의 두께로 제공되고, 비등방성으로 식각되어, 비트 라인 스페이서(306) 및 스터드 홀 스페이서(308b)를 형성한다. 제 3 식각 저지층은 용도에 따라, Si3N4, Ta2O5또는 Al2O3를 포함할 수 있다. 보이드 영역내에 잔류하는 제 3 식각 저지층(308a)의 최종두께는 측벽 스페이서(306,308b)의 수평 방향 두께의 두배 정도가 바람직하다. 그러한 이유로, 제 2 절연층(302)의 두께는 절연층의 최종 두께에 맞도록 선택된다.
도 3e에서와 같이, 결과물 상부에 제 3 절연층(204)을 형성하고, 공지된 기술에 의하여 스토리지 노드 콘택홀(262)을 형성한다.
도 3f에 도시된 바와 같이, 제 3 절연층(204)내에 스토리지 노드 콘택(264)을 형성하고, 제 4 절연층(266)을 제 3 절연층(204) 상부에 형성한다. 예를들어, 산화막 에칭 공정을 이용하여, 제 3 식각 저지층(308a,308b)이 노출될 때까지 제 4 및 제 3 절연층(266,204)을 식각하여, 상부 레벨 스터드홀(268)을 형성한다. 제 3 식각 저지층(308a,308b)은, 스터드와 연결되는 영역에서 하부 스터드(220a)의 양측에 있는 하부의 제 1 절연층(202)을 과도 식각되지 않게 하고, 하부 스터드(220a)의 상부 표면이 홀들에 의해 적절히 노출되도록 하는 수직 방향의 가이드로서 이용된다. 이러한 홀을 형성하는 공정은 이중 스텝 식각 공정으로 달성된다. 먼저, 제 1 식각 공정은, 1500W의 파워, 40mTorr의 압력 및 C4F6+O2+Ar 가스 분위기에서 제 3 및 제 4 절연층(204,266)을 식각한다. 연이어, 제 2 식각 공정에서는, 식각 저지층의 식각 공정은 600W의 파워, 50mTorr의 압력 및 CHF3+Ar+H2가스 분위기에서 105분 동안, 하부의 제 1 절연층(202)을 식각 저지층으로 이용하여, 하부의 스터드(220a)의 최상부 표면이 노출되도록 진행된다. 이에따라, 제 3 식각 저지층(308a,308b)은 하부의 제 1 절연층(202)에 대하여 서로 상이한 식각 선택비를 갖도록 선택되는 것이 바람직하다.
이와같이, 연결 스터드(220a)는 다음으로 비경계 콘택 형성을 이루기 위한 준비를 갖추게 된다. 결과적으로, 회로 배선 패턴은 상대적으로 밀접한 수평 방향 형태로 예를들어, 반도체 메모리 소자의 주변 영역내 형성된 밀집 형태로 달성될 수 있다.
수직 정렬 및 상하 스터드(270,220a)의 연결을 상대적으로 적절히 확보하기 위하여, 제 3 식각 저지층(308a,308b)은 하부의 제 1 절연층(202)에 비하여 서로 상이한 식각 선택비를 갖도록 선택된다. 이와같이, 상부 레벨 스터드홀(268)을 형성할 때, 제 1 식각 공정은 제 1 식각 저지층의 상부 표면이 노출될 때까지 제 4 및 제 3 절연층(266,204)을 정확히 식각하는데 이용될 수 있다. 이어서, 제 1 식각 저지층 물질(304)을 제 2 식각 공정에서 하부 스터드(220a)의 상부 표면까지 정확하게 식각한다.
예를들어, 비트 라인 패드(254)를 포함하는 비트 라인과 같은 주변 영역의 다른 비트 라인과 커플링하기 위한 층간 스터드(도시되지 않음)를 제공하도록, 상술된 공정과 함께 유사한 공정이 동시 또는 개별적으로 적용될 수 있다.
본 발명에 따른 도 3a 내지 도 3d의 실시예는 보이드 형태의 개구부가 자연적으로 발생되어, 스터드에 대하여 식각 저지 영역을 포토리소그래피 공정에 의한 정렬을 시킬 필요가 없다는 효과를 발휘한다.
도 4a 내지 도 4f는 본 발명의 또 다른 실시예를 설명한다. 도 4a, 도 4b 및 도 4c에 의하면, 층간 스터드(220a,220b)는 도 3a 내지 도 3c에서 설명된 바와 같이, 제 2 및 제 1 절연층(202,302) 및 제 1 식각 저지층(304)을 통하여 형성된다.제 2 절연층(302)의 보이드 영역(320a)도 상기에서 설명된 것과 마찬가지로 제 1 식각 저지층(304) 하부에 형성된다.
도 4d에 있어서, 비트 라인 스페이서(36)를 형성하기 위한 제 3 식각 저지층을 형성한 후, 제 3 식각 저지층을 제거하기 이전에, 보이드 영역(324)내에 있는 제 3 식각 저지층이 제거되는 것을 방지하기 위하여, 스터드 상부의 개구부 상에 마스크(322)를 형성한다. 이에따라, 스터드 영역 및 비트 라인 영역 사이의 식각 저지층 물질(304)이 제거되는 동안에 상부 및 하부의 제 3 식각 저지층(324a,324b)이 추가적으로 남게된다.
그후, 상기에서 설명된 바와 같이, 제 3 및 제 4 절연층, 캐패시터 및 콘택이 도 4e 및 도 4f에 도시된 것과 같이 형성된다. 상기에서 설명된 바와 같이, 잔류하는 제 3 식각 저지층은 상부 레벨 스터드홀(270) 형성시, 식각 저지층으로 이용된다. 홀 에칭 공정은 상기 도 3에서 설명된 공정과 유사하다.
도 3 및 도 4의 실시예에서, 스터드(220a) 상부 영역에 식각 저지층 패드(308,324)가 형성됨에 따라, 본 실시예에서는 과도 식각, 프로파일 열화 및 결과물의 스텝 커버리지 저하등의 문제가 방지된다. 따라서, 콘택 유도된 비트 결함이 감소된다.
추가적으로, 식각 저지층 패드(308,324)가 스터드(220a)의 최상부 영역에 국부적으로 형성되므로, 후속의 공정 동안 아웃개싱 뿐만 아니라 관련된 합금 유출이 현저하게 개선된다.
이상 본 발명은 본 발명의 바람직한 실시예에 관하여 상세히 설명하였으나, 첨부된 클레임에 의하여 한정되는 발명의 원리 및 기술적 사상을 벗어나지 않는 범위에서 당분야의 통상의 지식을 가진자에 의하여 다양하게 변경이 가능하다.
예를들어, 다른 실시예로서, 단일 금속 증착 스텝보다, 비트 라인 패턴상의 금속 패턴 및 비트 라인 스터드 상의 금속 콘택을 제공하는데, 개별적인 포토리소그래피 공정이 이용될 수 있다.
Claims (17)
- 기판 상부에 형성되는 제 1 절연층;제 1 절연층 상에 형성되는 제 2 절연층;제 1 및 제 2 절연층을 관통하여 형성되는 스터드;스터드 최상부에 형성되는 제 3 절연층; 및상기 스터드의 상부 표면 상부 및 제 3 절연층 하부에 형성되는 식각 저지층으로 된 제 1 패드를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 패드는 제 2 절연층의 일부분 제거후 만들어지는 보이드 영역에 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 절연층에 형성되며, 스터드를 포함하는 제 1 회로 영역; 및제 1 절연층에 형성되며, 적어도 하나 이상의 도전 라인 및 도전 라인의 측벽에 형성되는 적어도 하나 이상의 스페이서를 포함하는 제 2 회로 영역을 추가로 포함하며, 상기 스페이서는 제 1 식각 저지층으로 된 제 1 패드와 동일한 물질로 제작되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 3 절연층 및 제 1 식각 저지층은 동일 물질인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 스터드의 최상부 표면 및 제 1 식각 저지층으로 된 제 1 패드 상부에 제 2 식각 저지층으로 된 제 2 패드가 추가로 형성되며, 제 2 식각 저지층으로 된 제 2 패드는 스터드를 포함하는 반도체 소자 영역만을 덮도록 패터닝되는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 제 3 절연층, 및 제 1 및 제 2 식각 저지층은 동일한 물질인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 절연층에 형성되는 스터드를 포함하는 제 1 회로 영역; 및제 1 절연층에 형성되며, 적어도 하나 이상의 도전 라인 및 도전 라인의 측벽에 형성되는 적어도 하나 이상의 스페이서를 포함하는 제 2 회로 영역을 추가로포함하며, 상기 스페이서는 제 1 식각 저지층으로 된 제 1 패드와 동일한 물질로 제작되고, 스페이서와 제 1 패드는 동시에 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 3 절연층은 제 2 절연층에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 3 절연층은 식각 저지층을 포함하는 것을 특징으로 하는 반도체 소자.
- 기판 상에 제 1 절연층을 형성하는 단계;제 1 절연층상에 제 2 절연층을 형성하는 단계;제 1 및 제 2 절연층 내에 스터드를 형성하는 단계;상기 스터드 상부 및 제 2 절연층 상부에 제 3 절연층을 형성하는 단계;상기 스터드 최상부 영역의 제 2 절연층 부분을 제거하여, 스터드 상부 및 제 3 절연층 하부의 제 2 절연층내에 보이드 영역을 형성하는 단계; 및상기 보이드 영역내에 제 1 식각 저지층으로 된 제 1 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 제 1 절연층내에 스터드를 포함하는 제 1 회로 영역을 형성하는 단계; 및상기 제 1 절연층내에 적어도 하나 이상의 도전 라인을 갖는 제 2 회로 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 보이드 영역에 제 1 식각 저지층으로 패드를 형성하는 동안, 도전 라인의 측벽에 제 1 식각 저지층으로 스페이서를 형성하는 단계를 추가로 포함하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 제 3 절연층 및 제 1 식각 저지층은 동일한 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 스터드의 최상부 표면 및 제 1 식각 저지층으로 된 제 1 패드 상부에 제 2 식각 저지층으로 된 제 2 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 제 3 절연층 물질 및 제 1 및 제 2 식각 저지층은 동일한 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 제 2 식각 저지층으로 된 제 2 패드를 형성하는 단계는,소자 상부에 제 2 식각 저지층으로 된 층을 형성하는 단계;상기 제 2 식각 저지층으로 된 층을 선택적으로 제거하여, 스터드 상부에 제 2 식각 저지층으로 된 제 2 패드를 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 제 2 절연층 부분을 제거하는 단계는, 스터드의 최상부 부분에서 제 2 절연층이 노출되도록 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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