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KR102690226B1 - Thin film transistor and manufacturing method thereof - Google Patents

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KR102690226B1
KR102690226B1 KR1020220073488A KR20220073488A KR102690226B1 KR 102690226 B1 KR102690226 B1 KR 102690226B1 KR 1020220073488 A KR1020220073488 A KR 1020220073488A KR 20220073488 A KR20220073488 A KR 20220073488A KR 102690226 B1 KR102690226 B1 KR 102690226B1
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insulating layer
layer
thin film
film transistor
hafnium oxide
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KR1020220073488A
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Inventor
최성환
이강민
Original Assignee
한국생산기술연구원
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Publication date
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Abstract

박막 트랜지스터 및 이의 제조 방법이 개시된다. 다양한 실시예에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 중첩되도록 형성되는 채널층; 상기 게이트 전극과 상기 채널층 사이에 형성되는 절연층; 및 상기 채널층의 양측 단부들에 접속하여 형성되는 소스 전극 및 드레인 전극을 포함하고, 상기 절연층은 제1 반응 가스를 사용하여 형성되는 제1 절연층; 및 제2 반응 가스를 사용하여 형성되는 제2 절연층을 포함할 수 있다.A thin film transistor and a method for manufacturing the same are disclosed. A thin film transistor according to various embodiments includes a gate electrode; a channel layer formed to overlap the gate electrode; an insulating layer formed between the gate electrode and the channel layer; and a source electrode and a drain electrode formed by connecting to both ends of the channel layer, wherein the insulating layer includes: a first insulating layer formed using a first reactive gas; and a second insulating layer formed using a second reaction gas.

Figure R1020220073488
Figure R1020220073488

Description

박막 트랜지스터 및 이의 제조 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}Thin film transistor and manufacturing method thereof {THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}

아래 개시는 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.The disclosure below relates to thin film transistors and methods of manufacturing the same.

박막 트랜지스터(thin film transistor, TFT)는 디스플레이이의 중요 부품 중 하나이다. 박막 트랜지스터는 기판(예: 유리 기판) 상에 능동 반도체층, 유전체층, 금속 접점 등을 박막 형태로 증착 시킨 전계효과 트랜지스터의 한 종류이다.A thin film transistor (TFT) is one of the important components of DisplayE. A thin film transistor is a type of field effect transistor in which an active semiconductor layer, dielectric layer, and metal contact are deposited in the form of a thin film on a substrate (e.g., a glass substrate).

박막 트랜지스터는 누설 전류(leakage current)를 줄이기 위해 고유전 절연층(high-k dielectric layer)을 포함할 수 있다. 고유전 절연층에는 HfOx(hafnium oxide) 절연층이 있을 수 있다. HfOx는 큰 에너지 밴드 갭(band gab)(약, 5.7eV)을 가지므로, HfOx는 낮은 전자 캐리어 농도를 유지하기에 적합할 수 있다.Thin film transistors may include a high-k dielectric layer to reduce leakage current. The high dielectric insulating layer may include a hafnium oxide (HfOx) insulating layer. Since HfOx has a large energy band gap (about 5.7 eV), HfOx may be suitable for maintaining low electron carrier concentration.

관련 선행기술로, 한국 공개특허공보 제10-2021-0094500호(발명의 명칭: 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치)가 있다.As a related prior art, there is Korean Patent Publication No. 10-2021-0094500 (title of the invention: thin film transistor and display device including thin film transistor).

위에서 설명한 배경기술은 발명자가 본원의 개시 내용을 도출하는 과정에서 보유하거나 습득한 것으로서, 반드시 본 출원 전에 일반 공중에 공개된 공지기술이라고 할 수는 없다.The background technology described above is possessed or acquired by the inventor in the process of deriving the disclosure of the present application, and cannot necessarily be said to be known technology disclosed to the general public before this application.

박막 트랜지스터(예: 산화물 박막 트랜지스터)에 온 바이어스(on-bias)/오프 바이어스(off-bias)를 번갈아 인가할 경우, PBTS(positive bias temperature stress)/NBTS(negative bias temperature stress) 신뢰성 열화 문제가 발생할 수 있다. 고유전 절연층은 박막 트랜지스터의 신뢰성 열화 문제를 개선할 수 있다. 다만, 다만 박막 트랜지스터에 고유전 절연층을 잘못 적용하는 경우, 박막 트랜지스터의 전기적 특성 열화 문제(예: 이동도(mobility) 특성) 열화 문제)가 발생할 수 있다. 이동도 특성 열화 문제는 쿨롱 산란 메커니즘(coulomb scattering mechanism) 또는 포논 산란 메커니즘(phonon scattering mechanism)에 의한 캐리어(carrier)의 이동이 제한되어 발생하는 것일 수 있다.When on-bias/off-bias are alternately applied to a thin film transistor (e.g., oxide thin film transistor), the problem of PBTS (positive bias temperature stress)/NBTS (negative bias temperature stress) reliability deterioration occurs. It can happen. High-dielectric insulating layers can improve the reliability deterioration problem of thin film transistors. However, if the high-dielectric insulating layer is incorrectly applied to the thin film transistor, problems with deterioration of the electrical characteristics of the thin film transistor (e.g., deterioration of mobility characteristics) may occur. The problem of mobility characteristic deterioration may be caused by limited movement of carriers by a coulomb scattering mechanism or a phonon scattering mechanism.

다양한 실시예들은 를 포함하는 반응 가스 및 를 포함하는 반응 가스를 사용하여 HfOx 절연층을 형성함으로써 절연 효과를 극대화하고 PBTS/NBTS 신뢰성 열화 문제를 개선하며, 캐리어의 이동도 및 온 전류(on current)를 증가시킬 수 있다.Various embodiments A reaction gas containing and By forming the HfOx insulating layer using a reactive gas containing , the insulating effect can be maximized, PBTS/NBTS reliability deterioration problems can be improved, and carrier mobility and on current can be increased.

다만, 기술적 과제는 상술한 기술적 과제들로 한정되는 것은 아니며, 또 다른 기술적 과제들이 존재할 수 있다.However, technical challenges are not limited to the above-mentioned technical challenges, and other technical challenges may exist.

다양한 실시예에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 중첩되도록 형성되는 채널층; 상기 게이트 전극과 상기 채널층 사이에 형성되는 절연층; 및 상기 채널층의 양측 단부들에 접속하여 형성되는 소스 전극 및 드레인 전극을 포함하고, 상기 절연층은 제1 반응 가스를 사용하여 형성되는 제1 절연층; 및 제2 반응 가스를 사용하여 형성되는 제2 절연층을 포함할 수 있다.A thin film transistor according to various embodiments includes a gate electrode; a channel layer formed to overlap the gate electrode; an insulating layer formed between the gate electrode and the channel layer; and a source electrode and a drain electrode formed by being connected to both ends of the channel layer, wherein the insulating layer includes: a first insulating layer formed using a first reactive gas; and a second insulating layer formed using a second reaction gas.

상기 절연층은 HfOx 절연층이고, 상기 제1 반응 가스는 를 포함하고, 상기 제2 반응 가스는 를 포함할 수 있다.The insulating layer is an HfOx insulating layer, and the first reaction gas is It includes, and the second reaction gas is may include.

상기 제1 절연층은 상기 게이트 전극 상에 형성되고, 상기 제2 절연층은 상기 제1 절연층 상에 형성될 수 있다.The first insulating layer may be formed on the gate electrode, and the second insulating layer may be formed on the first insulating layer.

상기 제2 절연층의 두께는 상기 제1 절연층의 두께와 다를 수 있다.The thickness of the second insulating layer may be different from the thickness of the first insulating layer.

상기 제2 절연층의 두께는 상기 제1 절연층의 두께보다 더 얇을 수있다.The thickness of the second insulating layer may be thinner than the thickness of the first insulating layer.

상기 박막 트랜지스터는 상기 채널층, 상기 소스 전극, 및 상기 드레인 전극 상에 형성되는 보호층(passivation layer)을 더 포함할 수 있다.The thin film transistor may further include a passivation layer formed on the channel layer, the source electrode, and the drain electrode.

다양한 실시예에 따른 박막 트랜지스터는 기판위에 형성되는 채널층; 상기 채널층과 중첩되도록 형성되는 게이트 전극; 상기 채널층과 상기 게이트 전극 사이에 형성되는 절연층; 및 상기 채널층 상에 형성되는 소스 전극 및 드레인Thin film transistors according to various embodiments include a channel layer formed on a substrate; a gate electrode formed to overlap the channel layer; an insulating layer formed between the channel layer and the gate electrode; and a source electrode and drain formed on the channel layer.

을 포함하고, 상기 절연층은 제1 반응 가스를 사용하여 형성되는 제1 절연층; 및 제2 반응 가스를 사용하여 형성되는 제2 절연층을 포함할 수 있다.It includes: a first insulating layer formed using a first reactive gas; and a second insulating layer formed using a second reaction gas.

상기 절연층은 HfOx 절연층이고, 상기 제1 반응 가스는 를 포함하고, 상기 제2 반응 가스는 를 포함할 수 있다.The insulating layer is an HfOx insulating layer, and the first reaction gas is It includes, and the second reaction gas is may include.

상기 제1 절연층은 상기 채널층 상에 형성되고, 상기 제2 절연층은 상기 제1 절연층 상에 형성될 수 있다.The first insulating layer may be formed on the channel layer, and the second insulating layer may be formed on the first insulating layer.

상기 제1 절연층의 두께는 상기 제2 절연층의 두께와 다를 수 있다.The thickness of the first insulating layer may be different from the thickness of the second insulating layer.

상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 더 얇을 수 있다.The thickness of the first insulating layer may be thinner than the thickness of the second insulating layer.

상기 기판과 상기 채널층 사이에 형성되는 버퍼층을 더 포함할 수 있다.It may further include a buffer layer formed between the substrate and the channel layer.

다양한 실시예에 따른 박막 트랜지스터 제조 방법은 기판 상에 게이트 전극을 형성하는 동작; 상기 게이트 전극 상에 반응 가스를 사용하여 제1 절연층 및 제2 절연층을 포함하는 HfOx 절연층을 형성하는 동작; 상기 HfOx절연층 상에 채널층을 형성하는 동작; 상기 채널층의 양측 단부들에 접속하는 소스 전극 및 드레인 전극을 형성하는 동작을 포함할 수 있다.A method for manufacturing a thin film transistor according to various embodiments may include: forming a gate electrode on a substrate; forming a HfOx insulating layer including a first insulating layer and a second insulating layer on the gate electrode using a reaction gas; forming a channel layer on the HfOx insulating layer; and forming a source electrode and a drain electrode connected to both ends of the channel layer.

상기 HfOx 절연층을 형성하는 동작은 를 포함하는 제1 반응 가스를 사용하여 상기 제1 절연층을 형성하는 동작; 및 를 포함하는 제2 반응 가스를 사용하여 상기 제2 절연층을 형성하는 동작을 포함할 수 있다.The operation of forming the HfOx insulating layer is forming the first insulating layer using a first reaction gas containing; and It may include forming the second insulating layer using a second reaction gas containing.

상기 제2 반응 가스를 사용하여 형성되는 제2 절연층의 두께는 상기 제1 반응 가스를 사용하여 형성되는 제1 절연층의 두께와 다를 수 있다. The thickness of the second insulating layer formed using the second reaction gas may be different from the thickness of the first insulating layer formed using the first reaction gas.

상기 제2 반응 가스를 사용하여 형성되는 제2 절연층의 두께는 상기 제1 반응 가스를 사용하여 형성되는 제1 절연층의 두께보다 더 얇을 수수 있다.The thickness of the second insulating layer formed using the second reactive gas may be thinner than the thickness of the first insulating layer formed using the first reactive gas.

상기 박막 트랜지스터 제조 방법은 상기 채널층, 상기 소스 전극, 및 상기 드레인 전극 상에 보호층을 형성하는 동작을 더 포함할 수 있다.The thin film transistor manufacturing method may further include forming a protective layer on the channel layer, the source electrode, and the drain electrode.

도 1은 다양한 실시예에 따른 박막 트랜지스터의 일 예를 설명하기 위한 단면도이다.
도 2는 다양한 실시예에 따른 박막 트랜지스터의 다른 예를 설명하기 위한 단면도이다.
도 3는 다양한 실시예에 따른 바텀 게이트 박막 트랜지스터 제조 방법의 일 예를설명하기 위한 순서도이다.
도 4은 내지 도 7은 다양한 실시예에 따른 박막 트랜지스터의 특성을 설명하기 위한 도면이다.1 is a cross-sectional view illustrating an example of a thin film transistor according to various embodiments.
Figure 2 is a cross-sectional view for explaining another example of a thin film transistor according to various embodiments.
3 is a flowchart illustrating an example of a method for manufacturing a bottom gate thin film transistor according to various embodiments.
4 to 7 are diagrams for explaining characteristics of thin film transistors according to various embodiments.

실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for illustrative purposes only and may be changed and implemented in various forms. Accordingly, the actual implementation form is not limited to the specific disclosed embodiments, and the scope of the present specification includes changes, equivalents, or substitutes included in the technical idea described in the embodiments.

제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various components, but these terms should be interpreted only for the purpose of distinguishing one component from another component. For example, a first component may be named a second component, and similarly, the second component may also be named a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When a component is referred to as being “connected” to another component, it should be understood that it may be directly connected or connected to the other component, but that other components may exist in between.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions include plural expressions unless the context clearly dictates otherwise. As used herein, “A or B”, “at least one of A and B”, “at least one of A or B”, “A, B or C”, “at least one of A, B and C”, and “A Each of phrases such as “at least one of , B, or C” may include any one of the items listed together in the corresponding phrase, or any possible combination thereof. In this specification, terms such as “comprise” or “have” are intended to designate the presence of the described features, numbers, steps, operations, components, parts, or combinations thereof, and are intended to indicate the presence of one or more other features or numbers, It should be understood that this does not exclude in advance the possibility of the presence or addition of steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the art. Terms as defined in commonly used dictionaries should be interpreted as having meanings consistent with the meanings they have in the context of the related technology, and unless clearly defined in this specification, should not be interpreted in an idealized or overly formal sense. No.

이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments will be described in detail with reference to the attached drawings. In the description with reference to the accompanying drawings, identical components will be assigned the same reference numerals regardless of the reference numerals, and overlapping descriptions thereof will be omitted.

도 1은 다양한 실시예에 따른 박막 트랜지스터의 일 예를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating an example of a thin film transistor according to various embodiments.

도 1을 참조하면, 다양한 실시예에 따르면, 박막 트랜지스터는(100)는 탑 게이트(bottom gate) 박막 트랜지스터일 수 있다. 박막 트랜지스터(100)는 게이트 전극(120), 제1 절연층(130), 제2 절연층(140), 채널층(또는 활성층)(150), 드레인 전극(160), 소스 전극(170), 및 보호층(180)을 포함할 수 있다.Referring to FIG. 1, according to various embodiments, the thin film transistor 100 may be a top gate thin film transistor. The thin film transistor 100 includes a gate electrode 120, a first insulating layer 130, a second insulating layer 140, a channel layer (or active layer) 150, a drain electrode 160, a source electrode 170, and a protective layer 180.

다양한 실시예에 따르면, 게이트 전극(120)은 기판(110) 상에 형성될 수 있다. 기판(110)은 유리, 반도체, 금속, 또는 폴리머 기판일 수 있지만 이에 한정되는 것은 아니다. 게이트 전극(120)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈럼(Ta), 타이타늄(Ti), 몰리브데넘(Mo) 또는 이것들의 합금일 수 있지만 이에 한정되는 것은 아니다.According to various embodiments, the gate electrode 120 may be formed on the substrate 110. The substrate 110 may be, but is not limited to, a glass, semiconductor, metal, or polymer substrate. The gate electrode 120 may be aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo), or an alloy thereof, but is not limited thereto. .

다양한 실시예에 따르면, 제1 절연층(130) 및 제2 절연층(140)은 고유전 절연층(예: HfOx 절연층)일 수 있다. 예를 들어, 제1 절연층(130)는 를 포함하는 반응가스를 사용하여 형성되는 절연층(예: HfOx 절연층) 일 수 있다. 제2 절연층(140)은 를 포함하는 반응 가스를 사용하여 형성되는 절연층(예: HfOx 절연층) 일 수 있다. 다만, 도 1은 박막 트랜지스터(100)의 구조를 설명하기 위한 일 예이며 이에 한정되는 것은 아니다. 예를 들어, 제1 절연층(130)과 제2 절연층(140)의 위치는 서로 바뀔 수 있다. 제2 절연층(140)의 두께는 제1 절연층(130)의 두께와 같거나 다를 수 있다. 예를 들어, 제2 절연층(140)의 두께는 제1 절연층(130)의 두께보다 두껍거나 얇을 수 있다. 즉, 를 포함하는 반응 가스를 사용하여 형성되는 절연층(예: HfOx 절연층)의 두께는 를 포함하는 반응 가스를 사용하여 형성되는 절연층의 두께보다 두껍거나 얇을 수 있다.According to various embodiments, the first insulating layer 130 and the second insulating layer 140 may be a high dielectric insulating layer (eg, HfOx insulating layer). For example, the first insulating layer 130 is It may be an insulating layer (e.g., HfOx insulating layer) formed using a reaction gas containing . The second insulating layer 140 is It may be an insulating layer (e.g., HfOx insulating layer) formed using a reaction gas containing. However, Figure 1 is an example for explaining the structure of the thin film transistor 100 and is not limited thereto. For example, the positions of the first insulating layer 130 and the second insulating layer 140 may be changed. The thickness of the second insulating layer 140 may be the same as or different from the thickness of the first insulating layer 130. For example, the thickness of the second insulating layer 140 may be thicker or thinner than the thickness of the first insulating layer 130. in other words, The thickness of the insulating layer (e.g. HfOx insulating layer) formed using a reaction gas containing It may be thicker or thinner than the thickness of the insulating layer formed using a reactive gas containing.

다양한 실시예에 따르면, 채널층(150)은 절연층(130 또는 140) 상에 형성되고, 게이트 전극(120)과 중첩되도록 형성될 수 있다. 채널층(150)은 산화물 반도체층(예: IGZO 반도체층) 일 수 있지만 이에 한정되는 것은 아니다.According to various embodiments, the channel layer 150 may be formed on the insulating layer 130 or 140 and may be formed to overlap the gate electrode 120. The channel layer 150 may be an oxide semiconductor layer (eg, an IGZO semiconductor layer), but is not limited thereto.

다양한 실시예에 따르면, 드레인 전극(160) 및 소스 전극(170)은 채널층(150)의 양측 단부에 접속되도록 형성될 수 있다. 드레인 전극(160) 및 소스 전극(170)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈럼(Ta), 타이타늄(Ti), 몰리브데넘(Mo) 또는 이것들의 합금일 수 있지만 이에 한정되는 것은 아니다.According to various embodiments, the drain electrode 160 and the source electrode 170 may be formed to be connected to both ends of the channel layer 150. The drain electrode 160 and the source electrode 170 may be aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo), or an alloy thereof. However, it is not limited to this.

다양한 실시예에 따르면, 보호층(180)은 채널층(150), 드레인 전극(160), 및 소스 전극(170) 상에 형성될 수 있다. 보호층(180)은 기판의 흠집(예: 공정과정에서 이동중에 생기는 흠집) 또는 기판의 손상(예: 수분 침투로 인한 손상)을 방지하기 위한 것일 수 있다.According to various embodiments, the protective layer 180 may be formed on the channel layer 150, the drain electrode 160, and the source electrode 170. The protective layer 180 may be used to prevent scratches on the substrate (e.g., scratches occurring during movement during the process) or damage to the substrate (e.g., damage due to moisture penetration).

도 2는 다양한 실시예에 따른 박막 트랜지스터의 다른 예를 설명하기 위한 단면도이다.Figure 2 is a cross-sectional view for explaining another example of a thin film transistor according to various embodiments.

도 2을 참조하면, 다양한 실시예에 따르면, 박막 트랜지스터(200)는 탑 게이트(top gate) 박막 트랜지스터일 수 있다. 박막 트랜지스터(200)는 버퍼층(220), 채널층(230), 제1 절연층(240), 제2 절연층(250), 소스 전극(260), 드레인 전극(270), 게이트 전극(280), 및 보호층(290)을 포함할 수 있다. 이하에서는, 중복되는 설명을 생략하고 박막 트랜지스터(200)와 박막 트랜지스터(예: 도 1의 바텀 게이트 박막 트랜지스터)(100)의 차이점을 상세히 설명하도록 한다.Referring to FIG. 2, according to various embodiments, the thin film transistor 200 may be a top gate thin film transistor. The thin film transistor 200 includes a buffer layer 220, a channel layer 230, a first insulating layer 240, a second insulating layer 250, a source electrode 260, a drain electrode 270, and a gate electrode 280. , and a protective layer 290. Hereinafter, overlapping description will be omitted and the differences between the thin film transistor 200 and the thin film transistor (eg, bottom gate thin film transistor of FIG. 1) 100 will be described in detail.

다양한 실시예에 따르면 버퍼층(220)은 기판(예: 유리 기판)(210)의 상에 형성될 수 있다. 버퍼층(220)은 기판(210)으로부터 불순물의 유입을 방지할 수 있다. 버퍼층(220)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있으나 이에 한정되는 것은 아니다. 버퍼층(220)은 필요에 따라 생략될 수 있다.According to various embodiments, the buffer layer 220 may be formed on a substrate (eg, a glass substrate) 210. The buffer layer 220 may prevent impurities from entering the substrate 210 . The buffer layer 220 may include, but is not limited to, silicon oxide and/or silicon nitride. The buffer layer 220 may be omitted as needed.

다양한 실시예에 따르면, 채널층(230)은 기판(210) 상에 형성될 수 있다. 박막 트랜지스터(200)가 버퍼층(220)을 포함하는 경우, 채널층(230)은 버퍼층(220) 상에 형성될 수 있다.According to various embodiments, the channel layer 230 may be formed on the substrate 210. When the thin film transistor 200 includes the buffer layer 220, the channel layer 230 may be formed on the buffer layer 220.

다양한 실시예에 따르면, 제1 절연층(240)은 채널층(230) 상에 형성될 수 있다. 제1 절연층은 를 포함하는 반응 가스를 사용하여 형성되는 절연층(예: HfOx 절연층) 일 수 있다. 제2 절연층(250)은 제1 절연층(240) 상에 형성될 수 있다. 제2 절연층은 를 포함하는 반응가스를 사용하여 형성되는 절연층(예: HfOx 절연층) 일 수 있다. 제1 절연층(예: 를 포함하는 반응 가스를 사용하여 형성되는 절연층)(240)이 채널층(230)에 형성됨으로써, 채널층(240)에 유입되는 수소(hydrogen)의 양이 증가할 수 있다. 제2 절연층(예: 를 포함하는 반응가스를 사용하여 형성되는 절연층)이 제1 절연층(240) 상에 형성됨으로써, 박막 밀도가 증가할 수 있다. 제1 절연층(240)의 두께는 제2 절연층(250)의 두께와 같거나 다를 수 있다. 예를 들어, 제1 절연층(240)의 두께는 제2 절연층(250)의 두께보다 두껍거나 얇을 수 있다.According to various embodiments, the first insulating layer 240 may be formed on the channel layer 230. The first insulating layer is It may be an insulating layer (e.g., HfOx insulating layer) formed using a reaction gas containing. The second insulating layer 250 may be formed on the first insulating layer 240. The second insulating layer is It may be an insulating layer (e.g., HfOx insulating layer) formed using a reaction gas containing . A first insulating layer, e.g. By forming an insulating layer (240) 240 in the channel layer 230 using a reactive gas containing , the amount of hydrogen flowing into the channel layer 240 may increase. A second insulating layer, e.g. By forming an insulating layer (formed using a reaction gas containing) on the first insulating layer 240, the thin film density can be increased. The thickness of the first insulating layer 240 may be the same as or different from the thickness of the second insulating layer 250. For example, the thickness of the first insulating layer 240 may be thicker or thinner than the thickness of the second insulating layer 250.

다양한 실시예에 따르면, 소스 전극(260) 및 드레인 전극(270)은 채널층(230) 상에 형성될 수 있다. 게이트 전극(280)은 제2 절연층(250) 상에 형성될 수 있다. 보호층(290)은 소스 전극(260), 드레인 전극(270), 게이트 전극(280), 절연층(240, 250)을 덮는 형태로 형성될 수 있다.According to various embodiments, the source electrode 260 and the drain electrode 270 may be formed on the channel layer 230. The gate electrode 280 may be formed on the second insulating layer 250. The protective layer 290 may be formed to cover the source electrode 260, the drain electrode 270, the gate electrode 280, and the insulating layers 240 and 250.

도 2는 다양한 실시예에 따른 바텀 게이트 박막 트랜지스터 제조 방법의 일 예를 설명하기 위한 순서도이다.FIG. 2 is a flowchart illustrating an example of a method for manufacturing a bottom gate thin film transistor according to various embodiments.

도 3를 참조하면, 다양한 실시예에 따르면, 동작 310에서 게이트 전극(예: 도 1의 게이트 전극(120)이 형성될 수 있다. 게이트 전극(120)은 기판(예: 도 1의 기판(110) 상에 형성될 수 있다.Referring to FIG. 3, according to various embodiments, a gate electrode (e.g., the gate electrode 120 of FIG. 1) may be formed in operation 310. The gate electrode 120 may be formed on a substrate (e.g., the substrate 110 of FIG. 1). ) can be formed on

동작 320에서, 절연층(예: 도 1의 절연층(130, 140))이 형성될 수 있다. 절연층(예: HfOx 절연층)(130, 140)은 게이트 전극(120) 및 기판(110) 상에 형성될 수 있다. 절연층(130, 140) 생성 단계는 제1 절연층(예: 도 1의 제1 절연층(130)) 생성 단계 및 제2 절연층(예: 도 1의 제2 절연층(140)) 생성 단계로 구분될 수 있다. 절연층(130, 140)은 원자층 증착(ALD) 방법을 이용하여 생성될 수 있지만, 이에 한정되는 것은 아니다. 원자층 증착 방법은 전구체(precursor)(예: TEMAHf 전구체) 공급, 여분 제거(purge), 반응 가스 공급, 및 여분 제거의 4단계 공정을 포함할 수 있다. 원자층 증착 공정은 4단계 공정을 반복함으로써 절연층(예: HfOx 절연층)(130, 140)을 목표하는 두께로 형성하는 것일 수 있다. 예를 들어, 제1 절연층(130)은 제1 반응 가스(예: 를 포함하는 반응 가스)를 사용하여 형성될 수 있다. 제1 절연층(130)이 형성된 후에, 제2 절연층(140)은 제2 반응 가스(예: 를 포함하는 반응 가스)를 사용하여 형성될 수 있다. 다만, 제1 절연층(130) 및 제2 절연층(140)을 형성하는 순서는 이에 한정되는 것은 아니며, 제2 절연층(140)이 형성된 후에 제1 절연층(130)이 형성될 수 있다. 여분 제거 공정을 위해 아르곤(Ar), 질소(N)가 사용될 수 있지만, 이에 한정되는 것은 아니다.In operation 320, an insulating layer (eg, insulating layers 130 and 140 of FIG. 1) may be formed. Insulating layers (eg, HfOx insulating layers) 130 and 140 may be formed on the gate electrode 120 and the substrate 110. The step of creating the insulating layers 130 and 140 includes creating a first insulating layer (e.g., the first insulating layer 130 in FIG. 1) and creating a second insulating layer (e.g., the second insulating layer 140 in FIG. 1). It can be divided into stages. The insulating layers 130 and 140 may be created using an atomic layer deposition (ALD) method, but are not limited thereto. The atomic layer deposition method may include a four-step process of supplying a precursor (e.g., TEMAHf precursor), purging, supplying a reaction gas, and purging. The atomic layer deposition process may be to form the insulating layers (e.g., HfOx insulating layers) 130 and 140 to a target thickness by repeating the four-step process. For example, the first insulating layer 130 may contain a first reaction gas (e.g. It can be formed using a reaction gas containing). After the first insulating layer 130 is formed, the second insulating layer 140 is formed with a second reaction gas (e.g. It can be formed using a reaction gas containing). However, the order of forming the first insulating layer 130 and the second insulating layer 140 is not limited to this, and the first insulating layer 130 may be formed after the second insulating layer 140 is formed. . Argon (Ar) and nitrogen (N) may be used for the excess removal process, but are not limited thereto.

동작 330에서, 채널층(예: 도 1의 채널층(150))이 형성될 수 있다. 채널층(150)는 절연층(예: 도 1의 제2 절연층(140)) 상에 형성될 수 있다. 채널층(150)은 산화물 반도체층 일 수 있지만 이에 한정되는 것은 아니다. 예를 들어, 채널층(150)은 IGZO(indium gallium zinc oxide) 반도체층 일 수 있다.In operation 330, a channel layer (eg, channel layer 150 in FIG. 1) may be formed. The channel layer 150 may be formed on an insulating layer (eg, the second insulating layer 140 in FIG. 1). The channel layer 150 may be an oxide semiconductor layer, but is not limited thereto. For example, the channel layer 150 may be an indium gallium zinc oxide (IGZO) semiconductor layer.

동작 340에서, 소스 전극(예: 도 1의 소스 전극(170)) 및 드레인 전극(예: 도 1의 드레인 전극(160))이 형성될 수 있다. 소스 전극(170)은 채널층(150)의 일측 단부에 접속하도록 형성될 수 있고, 드레인 전극(160)는 채널층(150)의 타측 단부에 접속하도록 형성될 수 있다.In operation 340, a source electrode (eg, source electrode 170 in FIG. 1) and a drain electrode (eg, drain electrode 160 in FIG. 1) may be formed. The source electrode 170 may be formed to be connected to one end of the channel layer 150, and the drain electrode 160 may be formed to be connected to the other end of the channel layer 150.

동작 350에서, 보호층(예: 도 1의 보호층(180))이 형성될 수 있다. 보호층(180)은 채널층(150), 소스 전극(170), 및 드레인 전극(160) 상에 형성될 수 있다.At operation 350, a protective layer (e.g., protective layer 180 of FIG. 1) may be formed. The protective layer 180 may be formed on the channel layer 150, the source electrode 170, and the drain electrode 160.

도 4 내지 도 7은 다양한 실시예에 따른 박막 트랜지스터의 특성을 설명하기 위한 도면이다.4 to 7 are diagrams for explaining characteristics of thin film transistors according to various embodiments.

도 4은 절연층의 구조에 따른 온 전류(on current)의 변화를 설명하기 위한 도면이다. 도 4을 참조하면, 다양한 실시예에 따르면, 제1 절연층(예: 도 1의 를 포함하는 반응 가스를 사용하여 형성되는 제1 절연층(130))의 두께 및 제2 절연층(예: 도 1의 를 포함하는 반응 가스를 사용하여 형성되는 제2 절연층(140))의 두께에 따라 온 전류가 달라짐을 확인할 수 있다. 구체적으로, 제2 절연층(140)의 두께가 두꺼워질 수 록, 온 전류가 증가함을 확인할 수 있다.Figure 4 is a diagram to explain the change in on current according to the structure of the insulating layer. Referring to FIG. 4, according to various embodiments, the first insulating layer (e.g., of FIG. 1 The thickness of the first insulating layer 130) formed using a reaction gas containing and the second insulating layer (e.g., in FIG. 1) It can be seen that the on-current varies depending on the thickness of the second insulating layer 140 formed using a reactive gas containing . Specifically, it can be seen that as the thickness of the second insulating layer 140 increases, the on-state current increases.

도 5는 절연층의 구조에 따른 이동도(mobility) 변화를 설명하기 위한 도면이다. 도 5를 참조하면, 다양한 실시예에 따르면, 제1 절연층(예: 도 1의 를 포함하는 반응 가스를 사용하여 형성되는 제1 절연층(130))의 두께 및 제2 절연층(예: 도 1의 를 포함하는 반응 가스를 사용하여 형성되는 제2 절연층(140))의 두께에 따라 이동도가 달라짐을 확인할 수 있다. 구체적으로, 제2 절연층(140)의 두께가 두꺼워질 수 록, 이동도가 증가함을 확인할 수 있다.Figure 5 is a diagram to explain changes in mobility depending on the structure of the insulating layer. Referring to FIG. 5, according to various embodiments, the first insulating layer (e.g., of FIG. 1 The thickness of the first insulating layer 130) formed using a reaction gas containing and the second insulating layer (e.g., in FIG. 1) It can be confirmed that the mobility varies depending on the thickness of the second insulating layer 140 formed using a reactive gas containing . Specifically, it can be seen that as the thickness of the second insulating layer 140 increases, the mobility increases.

도 6는 및 도 7는 절연층의 구조에 따른 문턱 전압 시프트(threashold voltage shift, Vth shift)의 변화를 설명하기 위한 도면이다. 도 6 및 도 7을 참조하면, 다양한 실시예에 따르면, 제1 절연층(예: 도 1의 를 포함하는 반응 가스를 사용하여 형성되는 제1 절연층(130))의 두께 및 제2 절연층(예: 도 1의 를 포함하는 반응 가스를 사용하여 형성되는 제2 절연층(140))의 두께에 따라 문턱 전압 시프트가 달라짐을 확인할 수 있다. 구체적으로, 제2 절연층(140)의 두께가 두꺼워질 수 록, PBS 문턱전압 시프트 및 NBS 문턱 전압 시프트가 감소함을 확인할 수 있다. 문턱전압 시프트의 감소는 박막 트랜지스터(예: 도 1의 박막 트랜지스터(100))에서 PBS/NBS 신뢰성 열화 문제가 개선되었음을 의미할 수 있다.Figures 6 and 7 are diagrams for explaining changes in threshold voltage shift (Vth shift) depending on the structure of the insulating layer. 6 and 7, according to various embodiments, a first insulating layer (e.g., of FIG. 1 The thickness of the first insulating layer 130) formed using a reaction gas containing and the second insulating layer (e.g., in FIG. 1) It can be seen that the threshold voltage shift varies depending on the thickness of the second insulating layer 140 formed using a reactive gas containing . Specifically, it can be seen that as the thickness of the second insulating layer 140 increases, the PBS threshold voltage shift and the NBS threshold voltage shift decrease. A decrease in the threshold voltage shift may mean that the problem of PBS/NBS reliability deterioration in a thin film transistor (e.g., thin film transistor 100 of FIG. 1) has been improved.

위에서 설명한 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 또는 복수의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The hardware devices described above may be configured to operate as one or multiple software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited drawings, those skilled in the art can apply various technical modifications and variations based on this. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.

Claims (17)

게이트 전극;
상기 게이트 전극과 중첩되도록 형성되는 채널층;
상기 게이트 전극과 상기 채널층 사이에 형성되는 하프늄 옥사이드 절연층; 및
상기 채널층의 양측 단부들에 접속하여 형성되는 소스 전극 및 드레인 전극
을 포함하고,
상기 하프늄 옥사이드 절연층은,
가스를 사용하여 형성되는 제1 하프늄 옥사이드 절연층; 및
가스를 사용하여 형성되는 제2 하프늄 옥사이드 절연층
을 포함하고
상기 제2 하프늄 옥사이드 절연층은,
상기 제1 하프늄 옥사이드 절연층 상에 형성되고,
상기 제2 하프늄 옥사이드 절연층의 두께는,
상기 제1 하프늄 옥사이드 절연층의 두께보다 얇은, 박막 트랜지스터.
gate electrode;
a channel layer formed to overlap the gate electrode;
A hafnium oxide insulating layer formed between the gate electrode and the channel layer; and
A source electrode and a drain electrode formed by connecting to both ends of the channel layer.
Including,
The hafnium oxide insulating layer is,
A first hafnium oxide insulating layer formed using gas; and
Second hafnium oxide insulating layer formed using gas
contains
The second hafnium oxide insulating layer is,
Formed on the first hafnium oxide insulating layer,
The thickness of the second hafnium oxide insulating layer is,
A thin film transistor that is thinner than the thickness of the first hafnium oxide insulating layer.
 삭제delete 제1항에 있어서,
상기 제1 하프늄 옥사이드 절연층은,
상기 게이트 전극 상에 형성되는, 박막 트랜지스터.
According to paragraph 1,
The first hafnium oxide insulating layer is,
A thin film transistor formed on the gate electrode.
 삭제delete 삭제delete 제1항에 있어서,
상기 채널층, 상기 소스 전극, 및 상기 드레인 전극 상에 형성되는 보호층(passivation layer)
을 더 포함하는, 박막 트랜지스터.
According to paragraph 1,
A passivation layer formed on the channel layer, the source electrode, and the drain electrode.
A thin film transistor further comprising:
 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판 상에 게이트 전극을 형성하는 동작;
상기 게이트 전극 상에 반응 가스를 사용하여 제1 하프늄 옥사이드 절연층 및 제2 하프늄 옥사이드 절연층을 포함하는 하프늄 옥사이드 절연층을 형성하는 동작;
상기 하프늄 옥사이드 절연층 상에 채널층을 형성하는 동작;
상기 채널층의 양측 단부들에 접속하는 소스 전극 및 드레인 전극
을 형성하는 동작
을 포함하고,
상기 하프늄 옥사이드 절연층을 형성하는 동작은,
가스를 사용하여 상기 제1 하프늄 옥사이드 절연층을 형성하는 동작; 및
가스를 사용하여 상기 제2 하프늄 옥사이드 절연층을 형성하는 동작
을 포함하고,
상기 제2 하프늄 옥사이드 절연층의 두께는,
상기 제1 하프늄 옥사이드 절연층의 두께보다 얇은, 박막 트랜지스터 제조 방법.
forming a gate electrode on a substrate;
forming a hafnium oxide insulating layer including a first hafnium oxide insulating layer and a second hafnium oxide insulating layer on the gate electrode using a reactive gas;
Forming a channel layer on the hafnium oxide insulating layer;
A source electrode and a drain electrode connected to both ends of the channel layer.
action to form
Including,
The operation of forming the hafnium oxide insulating layer is,
forming the first hafnium oxide insulating layer using gas; and
An operation of forming the second hafnium oxide insulating layer using gas.
Including,
The thickness of the second hafnium oxide insulating layer is,
A method of manufacturing a thin film transistor, which is thinner than the thickness of the first hafnium oxide insulating layer.
 삭제delete 삭제delete 삭제delete 제13항에 있어서,
상기 채널층, 상기 소스 전극, 및 상기 드레인 전극 상에 보호층을 형성하는 동작
을 더 포함하는, 박막 트랜지스터 제조 방법.According to clause 13,
An operation of forming a protective layer on the channel layer, the source electrode, and the drain electrode.
A thin film transistor manufacturing method further comprising:
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