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KR100685748B1 - Method of forming a thin film and method of manufacturing a gate structure using the same - Google Patents

Method of forming a thin film and method of manufacturing a gate structure using the same Download PDF

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KR100685748B1
KR100685748B1 KR1020060012552A KR20060012552A KR100685748B1 KR 100685748 B1 KR100685748 B1 KR 100685748B1 KR 1020060012552 A KR1020060012552 A KR 1020060012552A KR 20060012552 A KR20060012552 A KR 20060012552A KR 100685748 B1 KR100685748 B1 KR 100685748B1
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KR
South Korea
Prior art keywords
oxide
precursor
insulating film
hafnium
silicon
Prior art date
Application number
KR1020060012552A
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Korean (ko)
Inventor
김혜민
전인상
신유균
강상범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

A method for forming a thin film and a method for manufacturing a gate structure using the same are provided to improve a Fermi level pinning effect by stabilizing a crystal structure of a first insulating layer before forming a second insulating layer. A first insulating layer(20) including a metal oxide is formed on a substrate(10) by using an ALD(Atomic Layer Deposition) process. A stabilization process is performed to stabilize a crystal structure of the first insulating layer. A second insulating layer(30) including a hafnium silicon oxide is formed on the first insulating layer by using the ALD process. In the hafnium silicon oxide, a mole ratio of a hafnium atom to a silicon atom is equal to or less than 1.

Description

박막 형성 방법 및 이를 이용한 게이트 구조물의 제조 방법{METHOD OF FORMING A THIN FILM AND METHOD OF MANUFACTURING A GATE STRUCTURE USING THE SAME}Thin film forming method and manufacturing method of gate structure using same {METHOD OF FORMING A THIN FILM AND METHOD OF MANUFACTURING A GATE STRUCTURE USING THE SAME}

도 1은 본 발명의 일 실시예에 따른 박막 형성 방법을 설명하기 위한 공정 순서도이다.1 is a flowchart illustrating a method of forming a thin film according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이다. 2A to 2F are cross-sectional views illustrating a method of forming a thin film according to an embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a gate structure according to an embodiment of the present invention.

도 4는 본 발명의 실험예 1 내지 실험예 3과 비교예 1 및 비교예 2에 따라 형성된 트랜지스터들의 플랫 밴드 전압을 나타내는 그래프이다.4 is a graph showing flat band voltages of transistors formed according to Experimental Examples 1 to 3, Comparative Examples 1 and 2 of the present invention.

도 5는 본 발명의 실험예 1 내지 실험예 3과 비교예 2에 따라 형성된 트랜지스터들의 플랫 밴드 전압을 나타내는 그래프이다.5 is a graph showing flat band voltages of transistors formed according to Experimental Examples 1 to 3 and Comparative Example 2 of the present invention.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

10, 100 : 기판 20 : 제1 절연막10, 100: substrate 20: first insulating film

30 : 제2 절연막 50 : 반응 챔버30: second insulating film 50: reaction chamber

105 : 제1 게이트 절연막 110 : 제2 게이트 절연막 105: first gate insulating film 110: second gate insulating film

120 : 게이트 도전막 145 : 게이트 구조물120: gate conductive film 145: gate structure

본 발명은 박막 형성 방법 및 이를 이용한 게이트 구조물의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 페르미 레벨 피닝 현상을 완화시킬 수 있는 박막 형성 방법 및 이를 이용한 게이트 구조물의 제조 방법에 관한 것이다.The present invention relates to a method of forming a thin film and a method of manufacturing a gate structure using the same. More specifically, the present invention relates to a thin film formation method and a method of manufacturing a gate structure using the same that can alleviate the Fermi level pinning phenomenon.

급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하기 위하여 고도로 집적화된 반도체 소자가 요구되고 있다. 이에 따라 한정된 영역의 반도체 소자에 회로를 집적시키기 위해 디자인 룰을 축소시키는 작업이 활발히 진행되고 있다. In a rapidly developing information society, highly integrated semiconductor devices are required to process a large amount of information more quickly. Accordingly, work to reduce design rules has been actively performed to integrate circuits in a limited area of semiconductor devices.

일반적으로 반도체 소자 중 트랜지스터는 반도체 기판의 활성 영역 상에 형성된 게이트 전극, 게이트 전극과 반도체 기판 사이에 형성되는 게이트 절연막 및 게이트 전극 양측의 활성 영역에 형성된 소스/드레인 영역을 포함한다. In general, a transistor of a semiconductor device includes a gate electrode formed on an active region of a semiconductor substrate, a gate insulating layer formed between the gate electrode and the semiconductor substrate, and a source / drain region formed in both active regions of both gate electrodes.

트랜지스터가 동작하기 위해서는 상기 게이트 절연막이 적절한 캐패시턴스를가져야 하는데, 게이트 절연막의 캐패시턴스는 게이트 절연막의 유전율 및 표면적에 비례하며 두께에 반비례한다. 반도체 소자의 집적도가 높아지면 게이트 절연막의 표면적이 감소하므로 적절한 캐패시턴스를 유지하기 위해서는 게이트 절연막의 두께를 감소시키거나 높은 유전율을 갖는 게이트 절연막을 사용하여야 한다. 그러나, 게이트 절연막의 두께를 감소시키는 것은 누설 전류의 증가를 가져올 수 있으 므로 고유전율을 갖는 물질을 이용하여 게이트 절연막을 형성하려는 연구가 수행되어져왔다.In order for the transistor to operate, the gate insulating film must have an appropriate capacitance. The capacitance of the gate insulating film is proportional to the dielectric constant and surface area of the gate insulating film and is inversely proportional to the thickness. Since the surface area of the gate insulating film decreases as the degree of integration of the semiconductor device increases, in order to maintain proper capacitance, the gate insulating film having a low dielectric constant or a high dielectric constant should be used. However, since reducing the thickness of the gate insulating film can increase the leakage current, studies have been conducted to form the gate insulating film using a material having a high dielectric constant.

종래에 게이트 절연막으로 주로 사용되던 실리콘 산화막은 상기와 같은 이유에서 세밀한 디자인 룰을 갖는 반도체 소자에 사용되기에 한계가 있었다. 따라서, 기존의 실리콘 산화막을 대체하여 금속 산화막을 이용하기 위한 연구가 수행되어져 왔다.Conventionally, the silicon oxide film mainly used as a gate insulating film has a limit to be used in a semiconductor device having a detailed design rule for the above reason. Therefore, research has been conducted to use the metal oxide film in place of the existing silicon oxide film.

실리콘 산화막보다 높은 유전율을 갖는 금속 산화막은 얇은 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 유지하면서 게이트 전극과 기판 사이에서 발생할 수 있는 누설 전류를 충분히 감소시킬 수 있어 기존의 실리콘 산화막을 대체할 수 있는 물질로 널리 연구되고 있다. 게이트 절연막을 형성하기에 적합한 금속 산화물로써 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 또는 알루미늄 산화물 등을 들 수 있다.Metal oxides having a higher dielectric constant than silicon oxides can sufficiently reduce the leakage current generated between the gate electrode and the substrate while maintaining a thin equivalent oxide thickness (EOT), which can replace conventional silicon oxides. It is widely studied as a substance. Suitable metal oxides for forming the gate insulating film include hafnium oxide, titanium oxide, tantalum oxide, zirconium oxide or aluminum oxide.

종래에는 상기 금속 산화물을 형성하는 방법으로는 주로 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정을 이용하였으나, 최근에는 두께를 조절하기가 보다 용이하며 형성된 막질이 우수한 특성을 갖는 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 금속 산화물을 증착하고 있다. 그런데, 원자층 증착(ALD) 공정을 통해 금속 산화막을 형성할 경우, 화학 기상 증착(CVD) 공정에 의해 형성한 경우와는 다른 문제점이 발생하였다.Conventionally, a chemical vapor deposition (CVD) process is mainly used as a method of forming the metal oxide, but recently, it is easier to control the thickness and atomic layer deposition (Atomic Layer) has excellent characteristics of the formed film. A metal oxide is deposited by a deposition (ALD) process. However, when the metal oxide film is formed through the atomic layer deposition (ALD) process, a problem that is different from that formed by the chemical vapor deposition (CVD) process occurs.

원자층 증착(ALD) 공정에 의해 금속 산화물로 이루어진 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 폴리실리콘으로 이루어진 게이트 전극을 형성할 경우, 트랜지스터의 플랫 밴드 전압(flat band voltage)이 변화되는 현상이 있다. NMOS 트랜지스터 및 PMOS 트랜지스터에 각각 적합한 문턱 전압(threshold voltage)을 갖는 게이트 전극을 형성하기 위해는 폴리실리콘에 도핑되는 불순물의 농도를 조절한다. 그런데, 상기 게이트 전극이 금속 산화물을 포함하는 게이트 절연막 상에 형성될 경우, 페르미 레벨이 변화되어 도핑되는 불순물의 농도에 따라 트랜지스터의 플랫 밴드 전압을 조절하기가 어려워진다. 이러한 현상을 페르미 레벨 피닝(Fermi level pinning) 현상이라 하며, 상기 페르미 레벨 피닝 현상은 특히 PMOS 트랜지스터를 형성할 때 문제가 된다. 상기 페르미 레벨 피닝 현상이 발생하는 원인 중의 하나로, 게이트 절연막을 이루는 금속 원자와 상부에 형성된 게이트 전극의 실리콘 원자와의 상호 반응 때문이라는 연구 결과가 있다. When a gate insulating film made of a metal oxide is formed by an atomic layer deposition (ALD) process and a gate electrode made of polysilicon is formed on the gate insulating film, a flat band voltage of the transistor is changed. There is this. To form a gate electrode having a threshold voltage suitable for the NMOS transistor and the PMOS transistor, respectively, the concentration of impurities doped in the polysilicon is controlled. However, when the gate electrode is formed on the gate insulating film including the metal oxide, it is difficult to adjust the flat band voltage of the transistor according to the concentration of the doped impurities due to the Fermi level. This phenomenon is referred to as a Fermi level pinning phenomenon, which is particularly problematic when forming a PMOS transistor. One of the causes of the Fermi level pinning phenomenon is a study result due to the mutual reaction between the metal atoms constituting the gate insulating film and the silicon atoms of the gate electrode formed thereon.

원자층 적층(ALD) 공정을 사용하여 금속 산화물을 이용하여 게이트 절연막을 형성할 경우, 상기 게이트 절연막의 막질은 향상되지만 페르미 레벨 피닝 현상은 심화될 수 있다. 따라서, 고집적 반도체 소자에 유리한 고유전율을 갖는 게이트 절연막을 형성하면서 상기 페르미 레벨 피닝 현상을 완화시킬 수 있는 박막 형성 방법이 여전히 요구되고 있다. When the gate insulating layer is formed using a metal oxide using an atomic layer deposition (ALD) process, the film quality of the gate insulating layer may be improved but the Fermi level pinning phenomenon may be intensified. Therefore, there is still a need for a thin film formation method capable of alleviating the Fermi level pinning phenomenon while forming a gate insulating film having an advantageous high dielectric constant in a highly integrated semiconductor device.

본 발명의 제1 목적은 페르미 레벨 피닝 현상을 완화시킬 수 있으며 고유전율을 갖는 박막의 형성 방법을 제공하는 것이다.It is a first object of the present invention to provide a method for forming a thin film which can alleviate Fermi level pinning and has a high dielectric constant.

본 발명의 제2 목적은 페르미 레벨 피닝 현상을 완화시킬 수 있으며 고유전율을 갖는 박막을 포함하는 게이트 구조물의 제조 방법을 제공하는 것이다.It is a second object of the present invention to provide a method of manufacturing a gate structure including a thin film having a high dielectric constant that can alleviate Fermi level pinning.

상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 박막 형성 방법에 있어서, 기판 상에 원자층 적층(ALD) 공정을 이용하여 금속 산화물을 포함하는 제1 절연막을 형성한다. 상기 제1 절연막의 결정 구조를 안정화시킨 다음, 상기 제1 절연막 상에 원자층 적층 공정을 이용하여 실리콘 원자에 대한 하프늄 원자의 몰 비율(mole ratio)이 1 이하인 하프늄 실리콘 산화물을 포함하는 제2 절연막을 형성한다.In order to achieve the first object of the present invention described above, in the thin film forming method according to a preferred embodiment of the present invention, a first insulating film containing a metal oxide is formed on the substrate using an atomic layer deposition (ALD) process do. After stabilizing the crystal structure of the first insulating film, a second insulating film containing hafnium silicon oxide having a mole ratio of hafnium atoms to silicon atoms of 1 or less using an atomic layer deposition process on the first insulating film To form.

본 발명의 일 실시예에 따르면, 불활성 가스를 공급하여 상기 제1 절연막의 결정 구조를 안정화시킬 수 있다. 이 경우, 상기 불활성 가스는 아르곤(Ar) 가스, 헬륨(He) 가스 또는 질소(N2) 가스를 포함할 수 있다. 이들 가스는 단독으로 또는 서로 혼합되어 사용될 수 있다. 예를 들면, 상기 불활성 가스는 약 60초 이상 공급될 수 있다. 또한, 상기 불활성 가스는 약 300℃ 내지 약 700℃ 정도의 온도에서 공급될 수 있다.According to an embodiment of the present invention, an inert gas may be supplied to stabilize the crystal structure of the first insulating layer. In this case, the inert gas may include argon (Ar) gas, helium (He) gas, or nitrogen (N 2 ) gas. These gases may be used alone or in admixture with each other. For example, the inert gas can be supplied for at least about 60 seconds. In addition, the inert gas may be supplied at a temperature of about 300 ° C to about 700 ° C.

본 발명의 일 실시예에 따르면, 상기 제1 절연막을 형성하기 위하여, 상기 기판 상에 금속 전구체를 도입한다. 상기 금속 전구체의 일부를 상기 기판 상에 화학적으로 흡착시킨 다음, 상기 기판 상에 화학적으로 흡착되지 않은 상기 금속 전구체를 제거한다. 상기 기판 상에 제1 산화제를 도입하여 상기 화학적으로 흡착된 금속 전구체와 반응시킴으로써 금속 산화물을 형성한 후, 상기 금속 전구체와 반응하지 않은 상기 제1 산화제를 제거한다. 이러한 단계들을 적어도 1회 이상 반복하 여 상기 금속 산화물을 포함하는 제1 절연막을 형성할 수 있다.According to an embodiment of the present invention, a metal precursor is introduced onto the substrate to form the first insulating film. A portion of the metal precursor is chemically adsorbed onto the substrate and then the metal precursor that is not chemically adsorbed on the substrate is removed. A first oxidant is introduced onto the substrate to react with the chemically adsorbed metal precursor to form a metal oxide, and then the first oxidant that does not react with the metal precursor is removed. These steps may be repeated at least once or more to form a first insulating film including the metal oxide.

본 발명의 일 실시예에 따르면, 상기 제2 절연막을 형성하기 위하여, 상기 제1 절연막 상에 하프늄 전구체 및 실리콘 전구체를 도입한다. 상기 하프늄 전구체 및 실리콘 전구체의 일부를 상기 제1 절연막 상에 화학적으로 흡착시키는 다음, 상기 제1 절연막 상에 화학적으로 흡착되지 않은 상기 하프늄 전구체 및 실리콘 전구체를 제거한다. 상기 기판 상에 제2 산화제를 도입하여 상기 화학적으로 흡착된 하프늄 전구체 및 실리콘 전구체와 반응시킴으로써 하프늄 실리콘 산화물을 형성한 후, 상기 하프늄 전구체 및 실리콘 전구체와 반응하지 않은 상기 제2 산화제를 제거한다. 이와 같은 단계들을 적어도 1회 이상 반복하여 상기 하프늄 실리콘 산화물을 포함하는 제2 절연막을 상기 제1 절연막 상에 형성할 수 있다.According to an embodiment of the present invention, to form the second insulating film, a hafnium precursor and a silicon precursor are introduced onto the first insulating film. A portion of the hafnium precursor and the silicon precursor are chemically adsorbed onto the first insulating film, and then the hafnium precursor and the silicon precursor that are not chemically adsorbed on the first insulating film are removed. A second oxidant is introduced onto the substrate to react with the chemically adsorbed hafnium precursor and silicon precursor to form hafnium silicon oxide, and then the second oxidant that does not react with the hafnium precursor and silicon precursor is removed. These steps may be repeated at least once or more to form a second insulating film including the hafnium silicon oxide on the first insulating film.

본 발명의 일 실시예에 따르면, 상기 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 보론 산화물, 실리콘 산화물, 주석 산화물, 바나듐 산화물, 탄탈륨 산화물, 티타늄 산화물, 스트론튬 산화물, 바륨 산화물, 알루미늄 산화물, 이트륨 산화물, 마그네슘 산화물, 납 산화물, 니오븀 산화물, 세륨 산화물, 루테늄 산화물, 칼슘 산화물, 인듐 산화물, 비소 산화물, 안티몬 산화물 또는 게르마늄 산화물을 포함할 수 있다.According to one embodiment of the present invention, the metal oxide is hafnium oxide, zirconium oxide, lanthanum oxide, boron oxide, silicon oxide, tin oxide, vanadium oxide, tantalum oxide, titanium oxide, strontium oxide, barium oxide, aluminum oxide, yttrium Oxides, magnesium oxides, lead oxides, niobium oxides, cerium oxides, ruthenium oxides, calcium oxides, indium oxides, arsenic oxides, antimony oxides or germanium oxides.

본 발명의 일 실시예에 따르면, 상기 하프늄 실리콘 산화물은 실리콘 원자에 대한 하프늄 원자의 몰 비율이 약 0.25이하일 수 있다.According to one embodiment of the present invention, the hafnium silicon oxide may have a molar ratio of hafnium atoms to silicon atoms of about 0.25 or less.

본 발명의 일 실시예에 따르면, 상기 제2 절연막의 결정 구조를 안정화시키는 공정을 더 수행할 수 있다. 이 경우, 상기 제2 절연막의 결정 구조를 안정화시 키는 공정은 불활성 가스를 약 300℃ 내지 700℃의 온도에서 약 60초 이상 공급하는 공정을 포함할 수 있다.According to an embodiment of the present invention, the process of stabilizing the crystal structure of the second insulating film may be further performed. In this case, the step of stabilizing the crystal structure of the second insulating film may include a step of supplying an inert gas at a temperature of about 300 ℃ to 700 ℃ for at least about 60 seconds.

본 발명의 일 실시예에 따르면, 상기 제2 절연막을 형성한 후 상기 제2 절연막을 질화 처리(nitration)하는 단계를 더 포함할 수 있다. 상기 질화 처리는 급속 열 질화 처리(Rapid Thermal Nitration; RTN) 공정, 리모트 플라즈마 질화 처리(Remote Plasma nitration; RPN) 공정 또는 디커플드 플라즈마 질화 처리(Decoupled Plasma Nitration; DPN) 공정을 포함할 수 있다.According to an embodiment of the present disclosure, the method may further include nitriding the second insulating layer after forming the second insulating layer. The nitriding treatment may include a rapid thermal nitration (RTN) process, a remote plasma nitration (RPN) process, or a decoupled plasma nitration (DPN) process.

상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 게이트 구조물의 제조 방법에 있어서, 기판 상에 원자층 적층(ALD) 공정을 이용하여 속 산화물을 포함하는 제1 게이트 절연막을 형성한다. 상기 제1 게이트 절연막의 결정 구조를 안정화시킨 후, 상기 제1 게이트 절연막 상에 원자층 적층 공정을 이용하여 실리콘 원자에 대한 하프늄 원자의 몰 비율이 약 1 이하인 하프늄 실리콘 산화물을 포함하는 제2 게이트 절연막을 형성한다. 상기 제2 게이트 절연막 상에 게이트 전극을 형성한다. 예를 들면, 상기 게이트 전극은 불순물로 도핑된 폴리실리콘을 사용하여 형성할 수 있다.In order to achieve the above-described second object of the present invention, in the method of manufacturing a gate structure according to a preferred embodiment of the present invention, a first gate comprising a fast oxide on the substrate using an atomic layer deposition (ALD) process An insulating film is formed. After stabilizing the crystal structure of the first gate insulating film, a second gate insulating film containing hafnium silicon oxide having a mole ratio of hafnium atoms to silicon atoms of about 1 or less using an atomic layer deposition process on the first gate insulating film To form. A gate electrode is formed on the second gate insulating film. For example, the gate electrode may be formed using polysilicon doped with an impurity.

본 발명의 일 실시예에 따르면, 상기 제1 게이트 절연막의 결정 구조를 안정화시키기 위하여 아르곤 가스, 헬륨 가스 또는 질소 가스를 포함하는 불활성 가스를 공급할 수 있다.According to an embodiment of the present invention, an inert gas including argon gas, helium gas, or nitrogen gas may be supplied to stabilize the crystal structure of the first gate insulating layer.

본 발명의 일 실시예에 따르면, 상기 제2 게이트 절연막을 형성한 후, 상기 제2 게이트 절연막의 결정 구조를 안정화시키는 공정을 더 수행할 수 있다.According to an embodiment of the present invention, after forming the second gate insulating film, a process of stabilizing the crystal structure of the second gate insulating film may be further performed.

본 발명의 일 실시예에 따르면, 상기 제1 게이트 절연막을 형성하기 전에 상기 기판 상에 실리콘 산화막을 더 형성할 수 있다. 이 때, 상기 실리콘 산화막을 질화 처리하는 공정을 더 수행할 수 있다.According to an embodiment of the present invention, a silicon oxide film may be further formed on the substrate before forming the first gate insulating film. In this case, a process of nitriding the silicon oxide film may be further performed.

본 발명에 의하면, 금속 산화물을 이용하여 원자층 적층 공정에 의해 제1 절연막을 형성한 후, 상기 제1 절연막에 대하여 불활성 가스를 공급하여 상기 제1 절연막의 결정 구조를 안정화시킨다. 이어서, 상기 제1 절연막 상에 원자층 적층 공정에 의해 실리콘 원자에 대한 하프늄 원자의 몰 비율이 약 1 이하인 하프늄 실리콘 산화물을 포함하는 제2 절연막을 형성함으로써 제1 및 제2 절연막을 포함하는 복합막을 형성한다. 상기 제2 절연막을 형성하기 전에 상기 제1 절연막의 결정 구조를 안정화시킴으로써 제1 및 제2 절연막을 이루는 물질이 혼합되는 것을 방지할 수 있다. 따라서, 상기 제1 및 제2 절연막 상에 폴리실리콘막을 형성하였을 때 발생하는 페르미 레벨 피닝 현상을 개선시킬 수 있다.According to the present invention, after forming a first insulating film by an atomic layer deposition process using a metal oxide, an inert gas is supplied to the first insulating film to stabilize the crystal structure of the first insulating film. Subsequently, a second insulating film containing hafnium silicon oxide having a molar ratio of hafnium atoms to silicon atoms of about 1 or less is formed on the first insulating film by an atomic layer deposition process, thereby forming a composite film including first and second insulating films. Form. Before forming the second insulating layer, the crystal structure of the first insulating layer may be stabilized to prevent mixing of materials forming the first and second insulating layers. Therefore, the Fermi level pinning phenomenon which occurs when the polysilicon layers are formed on the first and second insulating layers can be improved.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 박막 형성 방법 및 이를 이용하는 게이트 구조물의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a thin film forming method and a method of manufacturing a gate structure using the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited thereto. Those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad, pattern or structures is formed to be "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When mentioned, each layer (film), region, pad, pattern or structure is meant to be directly formed over or below the substrate, each layer (film), region, pad or patterns, or other layers (film), Other regions, different pads, different patterns or other structures may be additionally formed on the substrate. Further, where each layer (film), region, pad, electrode, pattern or structure is referred to as "first" and / or "second", it is not intended to limit these members but merely each layer (film), region To distinguish between pads, patterns, or structures. Thus, "first" and / or "second" may be used selectively or interchangeably for each layer (film), region, electrode, pad, pattern or structure, respectively.

박막 형성 방법Thin film formation method

도 1은 본 발명의 일 실시예에 따른 박막 형성 방법을 설명하기 위한 순서도를 도시한 것이다.1 is a flowchart illustrating a thin film formation method according to an embodiment of the present invention.

도 1을 참조하면, 기판 상에 제1 금속 전구체를 도입한다(단계 S100). 상기 제1 금속 전구체의 일부를 상기 기판 상에 화학적으로 흡착시킨 다음, 상기 기판 상에 제1 산화제를 도입하여 상기 화학적으로 흡착된 제1 금속 전구체를 산화시킴으로써, 상기 기판 상에 제1 금속 산화물을 형성한다(단계 S110). 상기 단계 S100 및 S110을 적어도 1회 이상 반복적으로 수행하여 상기 기판 상에 상기 제1 금속 산화물을 포함하는 제1 절연막을 형성한다(단계 S120). Referring to FIG. 1, a first metal precursor is introduced onto a substrate (step S100). Chemically adsorbing a portion of the first metal precursor onto the substrate, and then introducing a first oxidant on the substrate to oxidize the chemically adsorbed first metal precursor to form a first metal oxide on the substrate. It forms (step S110). The steps S100 and S110 are repeatedly performed at least once or more to form a first insulating film including the first metal oxide on the substrate (step S120).

상기 제1 금속 전구체는 제1 금속 원소와 상기 제1 금속 원소에 결합된 적어 도 하나의 리간드기를 포함한다. 예를 들면, 상기 제1 금속 전구체는 하프늄(Hf) 전구체, 지르코늄(Zr) 전구체, 보론(B) 전구체, 실리콘(Si) 전구체, 주석(Sn) 전구체, 란탄(La) 전구체, 탄탈륨(Ta) 전구체, 티타늄(Ti) 전구체, 스트론튬(Sr) 전구체, 바륨(Ba) 전구체, 알루미늄(Al) 전구체, 이트륨(Y) 전구체, 마그네슘(Mg) 전구체, 납(Pb) 전구체, 바나듐(V) 전구체, 니오븀(Nb) 전구체, 인(P) 전구체, 비소(As) 전구체, 세륨(Ce) 전구체, 루테늄(Ru) 전구체, 칼슘(Ca) 전구체, 인듐(In) 전구체, 안티몬(Sb) 전구체 또는 게르마늄(Ge) 전구체를 포함한다. 또한, 상기 적어도 하나의 리간드는 알킬기, 알콕시기, 아미노기 또는 할라이드(halide)기 등과 같은 관능기를 포함한다. The first metal precursor includes a first metal element and at least one ligand group bonded to the first metal element. For example, the first metal precursor may be a hafnium (Hf) precursor, a zirconium (Zr) precursor, a boron (B) precursor, a silicon (Si) precursor, a tin (Sn) precursor, a lanthanum (La) precursor, or tantalum (Ta). Precursor, titanium (Ti) precursor, strontium (Sr) precursor, barium (Ba) precursor, aluminum (Al) precursor, yttrium (Y) precursor, magnesium (Mg) precursor, lead (Pb) precursor, vanadium (V) precursor, Niobium (Nb) precursor, phosphorus (P) precursor, arsenic (As) precursor, cerium (Ce) precursor, ruthenium (Ru) precursor, calcium (Ca) precursor, indium (In) precursor, antimony (Sb) precursor or germanium ( Ge) precursors. In addition, the at least one ligand includes a functional group such as an alkyl group, an alkoxy group, an amino group or a halide group.

본 발명의 일 실시예에 있어서, 상기 하프늄 전구체는 Hf[OC4H9]4(tetra tert-butoxy hafnium), Hf[OC4H8OCH3]4(tetrakis-(1-methoxy-2-methyl-2-propoxy) hafnium), Hf[OC2H5]4, Hf[OC3H7]4, Hf[OC4H9]2[OC2H4N(CH3)2]2, Hf[OC4H9]2[OC4H8OCH3]2, Hf[OSi(C2H5)3]4(tetrakis triethylsiloxy hafnium), Hf[OC4H9]4(tetra n-butoxy hafnium), Hf[OC5H11]4, Hf(OPr)3 또는 Hf(OBu)4를 포함한다. In one embodiment of the present invention, the hafnium precursor is Hf [OC 4 H 9 ] 4 (tetra tert-butoxy hafnium), Hf [OC 4 H 8 OCH 3 ] 4 (tetrakis- (1-methoxy-2-methyl -2-propoxy) hafnium), Hf [OC 2 H 5 ] 4 , Hf [OC 3 H 7 ] 4 , Hf [OC 4 H 9 ] 2 [OC 2 H 4 N (CH 3 ) 2 ] 2 , Hf [ OC 4 H 9 ] 2 [OC 4 H 8 OCH 3 ] 2 , Hf [OSi (C 2 H 5 ) 3 ] 4 (tetrakis triethylsiloxy hafnium), Hf [OC 4 H 9 ] 4 (tetra n-butoxy hafnium), Hf [OC 5 H 11 ] 4 , Hf (OPr) 3 or Hf (OBu) 4 .

본 발명의 일 실시예에 따르면, 상기 마그네슘 전구체는 Mg[OC2H4OCH3]2를 포함하고, 상기 칼슘 전구체는 Ca[OC2H4OCH3]2를 포함하며, 상기 스트론튬 전구체는Sr[OC2H4OCH3]2를 포함한다. According to an embodiment of the present invention, the magnesium precursor includes Mg [OC 2 H 4 OCH 3 ] 2 , the calcium precursor comprises Ca [OC 2 H 4 OCH 3 ] 2 , and the strontium precursor is Sr. [OC 2 H 4 OCH 3 ] 2 .

본 발명의 일 실시예에 있어서, 상기 보론 전구체는 B[OCH3]3, B[OC2H5]3, B[OC3H7]3 또는 B[OC4H9]3를 포함하고, 상기 알루미늄 전구체는 Al[OC4H8OCH3]3, Al[OCH3]3, Al[OC2H5]3, Al[OC3H7]3 또는 Al[OC4H9]3를 포함하며, 상기 란탄 전구체는 La[OC2H4OCH3]3 또는 La(OC3H7CH2OC3H7]3를 포함한다. In one embodiment of the present invention, the boron precursor comprises B [OCH 3 ] 3 , B [OC 2 H 5 ] 3 , B [OC 3 H 7 ] 3 or B [OC 4 H 9 ] 3 , The aluminum precursor includes Al [OC 4 H 8 OCH 3 ] 3 , Al [OCH 3 ] 3 , Al [OC 2 H 5 ] 3 , Al [OC 3 H 7 ] 3 or Al [OC 4 H 9 ] 3 In addition, the lanthanum precursor includes La [OC 2 H 4 OCH 3 ] 3 or La (OC 3 H 7 CH 2 OC 3 H 7 ] 3 .

본 발명의 일 실시예에 따르면, 상기 티타늄 전구체는 Ti[OCH3]4, Ti[OC2H5]4, Ti[OC3H7]4, Ti[OC4H9]4 또는 Ti[OC2H5]2[OC2H4N(CH3)2]2를 포함하고, 상기 지르코늄 전구체는 Zr[OC3H7]4, Zr[OC4H9]4 또는 Zr[OC4H8OCH3]4를 포함한다. According to an embodiment of the present invention, the titanium precursor is Ti [OCH 3 ] 4 , Ti [OC 2 H 5 ] 4 , Ti [OC 3 H 7 ] 4 , Ti [OC 4 H 9 ] 4 or Ti [OC 2 H 5 ] 2 [OC 2 H 4 N (CH 3 ) 2 ] 2 , wherein the zirconium precursor is Zr [OC 3 H 7 ] 4 , Zr [OC 4 H 9 ] 4 or Zr [OC 4 H 8 OCH 3 ] 4 .

본 발명의 일 실시예에 있어서, 상기 실리콘 전구체는 Si[OCH3]4, Si[OC2H5]4, Si[OC3H7]4, Si[OC4H9]4, HSi[OCH3]3, HSi[OC2H5]3, Si[OCH3]3F, Si[OC2H5]3F, Si[OC3H7]3F 또는 Si[OC4H9]3F를 포함하며, 상기 게르마늄 전구체는 Ge[OCH3]4, Ge[OC2H5]4, Ge[OC3H7]4 또는 Ge[OC4H9]4를 포함한다.In one embodiment of the present invention, the silicon precursor is Si [OCH 3 ] 4 , Si [OC 2 H 5 ] 4 , Si [OC 3 H 7 ] 4 , Si [OC 4 H 9 ] 4 , HSi [OCH 3 ] 3 , HSi [OC 2 H 5 ] 3 , Si [OCH 3 ] 3 F, Si [OC 2 H 5 ] 3 F, Si [OC 3 H 7 ] 3 F or Si [OC 4 H 9 ] 3 F Wherein the germanium precursor comprises Ge [OCH 3 ] 4 , Ge [OC 2 H 5 ] 4 , Ge [OC 3 H 7 ] 4, or Ge [OC 4 H 9 ] 4 .

본 발명의 일 실시예에 따르면, 상기 주석 전구체는 Sn[OC4H9]4 또는 Sn[OC3H7]3[C4H9]를 포함하며, 상기 납 전구체는 Pb[OC4H9]4 또는 Pb4O[OC4H9]6를 포함한다. According to an embodiment of the present invention, the tin precursor is Sn [OC 4 H 9 ] 4 or Sn [OC 3 H 7 ] 3 [C 4 H 9 ], wherein the lead precursor comprises Pb [OC 4 H 9 ] 4 or Pb 4 O [OC 4 H 9 ] 6 .

본 발명의 일 실시예에 있어서, 상기 바나듐 전구체는 VO[OC2H5]3 또는 VO[OC3H7]3를 포함하고, 상기 니오븀 전구체는 Nb[OCH3]5, Nb[OC2H5]5, Nb[OC3H7]5 또 는 Nb[OC4H9]5를 포함하며, 상기 탄탈륨 전구체는 Ta[OCH3]5, Ta[OC2H5]5, Ta[OC3H7]5, Ta[OC4H9]5, Ta(OC2H5)5, Ta(OC2H5)5[OC2H4N(CH3)2] 또는 Ta[OC2H5]4[CH3COCHCOCH3]를 포함한다.In one embodiment of the present invention, the vanadium precursor comprises VO [OC 2 H 5 ] 3 or VO [OC 3 H 7 ] 3 , the niobium precursor is Nb [OCH 3 ] 5 , Nb [OC 2 H 5 ] 5 , Nb [OC 3 H 7 ] 5 or Nb [OC 4 H 9 ] 5 , wherein the tantalum precursor comprises Ta [OCH 3 ] 5 , Ta [OC 2 H 5 ] 5 , Ta [OC 3 H 7 ] 5 , Ta [OC 4 H 9 ] 5 , Ta (OC 2 H 5 ) 5 , Ta (OC 2 H 5 ) 5 [OC 2 H 4 N (CH 3 ) 2 ] or Ta [OC 2 H 5 ] 4 [CH 3 COCHCOCH 3 ].

본 발명의 일 실시예에 있어서, 상기 인 전구체는 P[OCH3]3, P[OC2H5]3, P[OC3H7]3, P[OC4H9]3, PO[OCH3]3, PO[OC2H5]3, PO[OC3H7]3 또는 PO[OC4H9]3를 포함하고, 상기 비소 전구체는 As[OCH3]3, As[OC2H5]3, As[OC3H7]3 또는 As[OC4H9]3를 포함하며, 상기 안티몬 전구체는 Sb[OC2H5]3, Sb[OC3H7]3 또는 Sb[OC4H9]3를 포함한다.In one embodiment of the present invention, the phosphor precursor is P [OCH 3 ] 3 , P [OC 2 H 5 ] 3 , P [OC 3 H 7 ] 3 , P [OC 4 H 9 ] 3 , PO [OCH 3 ] 3 , PO [OC 2 H 5 ] 3 , PO [OC 3 H 7 ] 3 or PO [OC 4 H 9 ] 3 , wherein the arsenic precursor is As [OCH 3 ] 3 , As [OC 2 H 5 ] 3 , As [OC 3 H 7 ] 3 or As [OC 4 H 9 ] 3 , wherein the antimony precursor is Sb [OC 2 H 5 ] 3 , Sb [OC 3 H 7 ] 3 or Sb [OC 4 H 9 ] 3 .

본 발명의 일 실시예에 따르면, 상기 제1 산화제는 오존(O3), 산소(O2), 수증기(H2O), 과산화수소(H2O2), 메탄올(CH3OH), 에탄올(C2H5OH), 산화이질소(N2O) 또는 이들을 플라즈마(plasma), 리모트 플라즈마(remote plasma) 또는 자외선 등을 이용하여 활성화시킨 전구체를 포함한다. 또한, 이들은 단독으로 또는 혼합하여 사용할 수 있다.According to an embodiment of the present invention, the first oxidant is ozone (O 3 ), oxygen (O 2 ), water vapor (H 2 O), hydrogen peroxide (H 2 O 2 ), methanol (CH 3 OH), ethanol ( C 2 H 5 OH), dinitrogen oxide (N 2 O) or precursors activated by using plasma, remote plasma or ultraviolet light. In addition, these can be used individually or in mixture.

다시 도 1을 참조하면, 전술한 공정에 따라 상기 기판 상에 형성된 제1 절연막의 결정 구조를 안정화시키는 공정을 수행한다(단계 S130). 본 발명의 일 실시예에 따르면, 상기 제1 절연막의 결정 구조를 안정화시키는 공정에 있어서 불활성 가스를 상기 기판 상에 공급하는 공정을 포함한다. 이 경우, 상기 불활성 가스는 아르곤(Ar) 가스, 헬륨(He) 가스 또는 질소(N2) 가스 가운데 적어도 하나의 가스를 포 함한다. 상기 불활성 가스를 공급하는 공정은 약 300℃ 내지 약 700℃ 정도의 온도에서 약 60초 이상 수행된다. 상기 제1 절연막의 결정 구조를 안정화시키는 공정을 수행함으로써, 상기 제1 절연막을 구성하는 물질과 후속하여 상기 제1 절연막 상에 형성되는 제2 절연막을 이루는 물질이 서로 혼합되는 현상을 방지할 수 있다. 이에 따라, 상기 제1 및 제2 절연막 상에 폴리실리콘막을 형성할 때 발생하는 페르미 레벨 피닝 현상을 방지할 수 있다.Referring back to FIG. 1, a process of stabilizing the crystal structure of the first insulating film formed on the substrate is performed according to the above-described process (step S130). According to one embodiment of the invention, the step of stabilizing the crystal structure of the first insulating film includes the step of supplying an inert gas on the substrate. In this case, the inert gas includes at least one of argon (Ar) gas, helium (He) gas or nitrogen (N 2 ) gas. The process of supplying the inert gas is performed for at least about 60 seconds at a temperature of about 300 ℃ to about 700 ℃. By performing a process of stabilizing the crystal structure of the first insulating film, it is possible to prevent a phenomenon in which a material constituting the first insulating film and a material constituting the second insulating film subsequently formed on the first insulating film are mixed with each other. . Accordingly, the Fermi level pinning phenomenon occurring when the polysilicon layers are formed on the first and second insulating layers can be prevented.

상술한 바와 같이 결정 구조를 안정화시키는 공정을 수행한 제1 절연막 상에 제2 금속 전구체를 도입한다(단계 S140). 상기 제2 금속 전구체의 일부를 상기 제1 절연막 상에 화학적으로 흡착시킨 다음, 상기 기판 상에 제2 산화제를 도입하여 상기 화학적으로 흡착된 제2 금속 전구체를 산화시킴으로써 제2 금속 산화물을 형성한다(단계 S150). 상기 단계 S140 및 S150을 적어도 1회 이상 반복적으로 수행하여 상기 제2 절연막 상에 상기 제2 금속 산화물을 포함하는 제2 절연막을 형성한다(단계 S160).As described above, the second metal precursor is introduced onto the first insulating film on which the crystal structure is stabilized (step S140). A portion of the second metal precursor is chemically adsorbed on the first insulating film, and then a second oxidant is introduced on the substrate to form a second metal oxide by oxidizing the chemically adsorbed second metal precursor ( Step S150). The steps S140 and S150 are repeatedly performed at least one or more times to form a second insulating film including the second metal oxide on the second insulating film (step S160).

상기 제2 금속 전구체는 제2 금속 원소와 상기 제2 금속 원소에 결합된 적어도 하나의 리간드기를 포함한다. 상기 제2 금속 전구체는 예를 들면, 하프늄 전구체 및 실리콘 전구체를 포함한다. 또한, 상기 리간드는 알킬기, 알콕시기, 아미노기 또는 할라이드기와 같은 관능기를 포함한다. 상기 하프늄 전구체는, 예를 들면, Hf[OC4H9]4, Hf[OC4H8OCH3]4, Hf[OC4H9]2[OC2H4N(CH3)2]2, Hf[OC4H9]2[OC4H8OCH3]2, Hf[OSi(C2H5)3]4, Hf[OC2H5]4, Hf[OC3H7]4, Hf[OC4H9]4(tetra n-butoxy hafnium), Hf[OC5H11]4, Hf(OPr)3 또는 Hf(OBu)4를 포함한다. 상기 실리콘 전구체는, 예를 들면, Si[OCH3]4, Si[OC2H5]4, Si[OC3H7]4, Si[OC4H9]4, HSi[OCH3]3, HSi[OC2H5]3, Si[OCH3]3F, Si[OC2H5]3F, Si[OC3H7]3F 또는 Si[OC4H9]3F를 포함한다.The second metal precursor includes a second metal element and at least one ligand group bonded to the second metal element. The second metal precursor includes, for example, a hafnium precursor and a silicon precursor. In addition, the ligand includes a functional group such as an alkyl group, an alkoxy group, an amino group or a halide group. The hafnium precursor may be, for example, Hf [OC 4 H 9 ] 4 , Hf [OC 4 H 8 OCH 3 ] 4 , Hf [OC 4 H 9 ] 2 [OC 2 H 4 N (CH 3 ) 2 ] 2 , Hf [OC 4 H 9 ] 2 [OC 4 H 8 OCH 3 ] 2 , Hf [OSi (C 2 H 5 ) 3 ] 4 , Hf [OC 2 H 5 ] 4 , Hf [OC 3 H 7 ] 4 , Hf [OC 4 H 9] and a 4 (tetra n-butoxy hafnium) , Hf [OC 5 H 11] 4, Hf (OPr) 3 , or Hf (OBu) 4. For example, the silicon precursor may be Si [OCH 3 ] 4 , Si [OC 2 H 5 ] 4 , Si [OC 3 H 7 ] 4 , Si [OC 4 H 9 ] 4 , HSi [OCH 3 ] 3 , HSi [OC 2 H 5 ] 3 , Si [OCH 3 ] 3 F, Si [OC 2 H 5 ] 3 F, Si [OC 3 H 7 ] 3 F or Si [OC 4 H 9 ] 3 F.

또한 본 발명의 일 실시예에 따르면, 상기 제2 금속 산화물은 실리콘 원자에 대한 하프늄 원자의 몰 비율(mole ratio)이 약 1 이하인 하프늄 실리콘 산화물을 포함한다. 예를 들면, 상기 제2 금속 산화물은 실리콘 원자에 대한 하프늄 원자의 몰 비율(mole ratio)이 약 0.25 이하인 하프늄 실리콘 산화물을 포함한다.According to an embodiment of the present invention, the second metal oxide includes hafnium silicon oxide having a mole ratio of hafnium atoms to silicon atoms of about 1 or less. For example, the second metal oxide includes hafnium silicon oxide having a mole ratio of hafnium atoms to silicon atoms of about 0.25 or less.

상기 제2 산화제는 오존, 산소, 수증기, 과산화수소, 메탄올, 에탄올, 산화이질소 또는 이들을 플라즈마, 리모트 플라즈마 또는 자외선을 이용하여 활성화시킨 전구체를 포함한다. 또한, 이들은 단독으로 또는 혼합하여 사용할 수 있다. The second oxidant includes ozone, oxygen, water vapor, hydrogen peroxide, methanol, ethanol, dinitrogen oxide or a precursor activated by using plasma, remote plasma or ultraviolet light. In addition, these can be used individually or in mixture.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 박막 형성 방법을 보다 상세히 설명한다.Hereinafter, a thin film forming method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따라 박막을 형성하는 방법을 설명하기 위한 단면도들을 도시한 것이다. 2A to 2F are cross-sectional views illustrating a method of forming a thin film according to an embodiment of the present invention.

도 2a를 참조하면, 기판(10)을 반응 챔버(50) 내에 위치시킨다. 기판(10)은 실리콘 웨이퍼(silicon wafer), 게르마늄(germanium) 기판, 실리콘 게르마늄(silicon germanium) 기판 또는 SOI(silicon on insulator) 기판 등과 같은 반도체 기판을 포함한다. 이 때, 반응 챔버(50) 내부는 소정의 온도로 설정된다. 본 발명의 일 실시예에 따르면, 반응 챔버(50)는 약 100℃ 내지 약 700℃ 정도의 온도로 유지된다. 예를 들면, 반응 챔버(50)는 약 300℃ 정도의 온도로 유지된다.Referring to FIG. 2A, the substrate 10 is placed in the reaction chamber 50. The substrate 10 includes a semiconductor substrate such as a silicon wafer, a germanium substrate, a silicon germanium substrate, or a silicon on insulator substrate. At this time, the inside of the reaction chamber 50 is set to a predetermined temperature. According to one embodiment of the invention, the reaction chamber 50 is maintained at a temperature of about 100 ℃ to about 700 ℃. For example, the reaction chamber 50 is maintained at a temperature of about 300 ° C.

기판(10)이 로딩된 반응 챔버(50) 내에 제1 금속 전구체를 도입한다.The first metal precursor is introduced into the reaction chamber 50 loaded with the substrate 10.

상기 제1 금속 전구체는 제1 금속 원소와 상기 제1 금속 원소에 결합된 적어도 하나의 리간드기를 포함한다. 상기 제1 금속 전구체는, 예를 들면, 하프늄 전구체, 지르코늄 전구체, 란탄 전구체, 보론 전구체, 실리콘 전구체, 주석 전구체, 바나듐 전구체, 탄탈륨 전구체, 티타늄 전구체, 스트론튬 전구체, 바륨 전구체, 알루미늄 전구체, 이트륨 전구체, 마그네슘 전구체, 납 전구체, 니오븀 전구체, 세륨 전구체, 루테늄 전구체, 칼슘 전구체, 인듐 전구체, 비소 전구체, 안티몬 전구체 또는 게르마늄 전구체 등을 포함한다. 상기 리간드는 알킬기, 알콕시기, 아미노기 또는 할라이드기와 같은 관능기를 포함한다. The first metal precursor includes a first metal element and at least one ligand group bonded to the first metal element. The first metal precursor is, for example, hafnium precursor, zirconium precursor, lanthanum precursor, boron precursor, silicon precursor, tin precursor, vanadium precursor, tantalum precursor, titanium precursor, strontium precursor, barium precursor, aluminum precursor, yttrium precursor, Magnesium precursor, lead precursor, niobium precursor, cerium precursor, ruthenium precursor, calcium precursor, indium precursor, arsenic precursor, antimony precursor, germanium precursor and the like. The ligand includes a functional group such as an alkyl group, an alkoxy group, an amino group or a halide group.

상기 하프늄 전구체는, 예를 들면, Hf[OC4H9]4, Hf[OC4H8OCH3]4, Hf[OC2H5]4, Hf[OC5H11]4, Hf(OPr)3, Hf(OBu)4, Hf[OC4H9]2[OC2H4N(CH3)2]2, Hf[OC4H9]2[OC4H8OCH3]2, Hf[OSi(C2H5)3]4, Hf[OC3H7]4 또는 Hf[OC4H9]4를 포함한다. 상기 마그네슘 전구체는, 예를 들면, Mg[OC2H4OCH3]2를 포함하고, 상기 칼슘 전구체는, 예를 들면, Ca[OC2H4OCH3]2를 포함하며, 상기 스트론튬 전구체는, 예를 들면, Sr[OC2H4OCH3]2를 포함한다. 상기 보론 전구체는, 예를 들면, B[OCH3]3, B[OC2H5]3, B[OC3H7]3 또는 B[OC4H9]3를 포함한다. 상기 알루미늄 전구체는, 예를 들면, Al[OC4H8OCH3]3, Al[OCH3]3, Al[OC2H5]3, Al[OC3H7]3 또는 Al[OC4H9]3를 포함하며, 상기 란탄 전구체는, 예를 들면, La[OC2H4OCH3]3 또는 La(OC3H7CH2OC3H7]3를 포함한다. 상기 티타늄 전구체는, 예를 들면, Ti[OCH3]4, Ti[OC2H5]4, Ti[OC3H7]4, Ti[OC4H9]4 또는 Ti[OC2H5]2[OC2H4N(CH3)2]2를 포함하고, 상기 지르코늄 전구체는, 예를 들면, Zr[OC3H7]4, Zr[OC4H9]4 또는 Zr[OC4H8OCH3]4를 포함한다. 상기 실리콘 전구체는, 예를 들면, Si[OCH3]4, Si[OC2H5]4, Si[OC3H7]4, Si[OC4H9]4, HSi[OCH3]3, HSi[OC2H5]3, Si[OCH3]3F, Si[OC2H5]3F, Si[OC3H7]3F 또는Si[OC4H9]3F를 포함하며, 상기 게르마늄 전구체는, 예를 들면, Ge[OCH3]4, Ge[OC2H5]4, Ge[OC3H7]4 또는 Ge[OC4H9]4를 포함한다.상기 주석 전구체는, 예를 들면, Sn[OC4H9]4 또는 Sn[OC3H7]3[C4H9]를 포함하고, 상기 납 전구체는, 예를 들면, Pb[OC4H9]4 또는 Pb4O[OC4H9]6를 포함한다. 상기 바나듐 전구체는, 예를 들면, VO[OC2H5]3 또는 VO[OC3H7]3를 포함하고, 상기 니오븀 전구체는, 예를 들면, Nb[OCH3]5, Nb[OC2H5]5, Nb[OC3H7]5, Nb[OC4H9]5를 포함한다. 상기 탄탈륨 전구체는, 예를 들면, Ta[OCH3]5, Ta[OC2H5]5, Ta[OC3H7]5, Ta[OC4H9]5, Ta(OC2H5)5, Ta(OC2H5)5[OC2H4N(CH3)2] 또는 Ta[OC2H5]4[CH3COCHCOCH3]를 포함한다. 상기 인 전구체는, 예를 들면, P[OCH3]3, P[OC2H5]3, P[OC3H7]3, P[OC4H9]3, PO[OCH3]3, PO[OC2H5]3, PO[OC3H7]3 또는 PO[OC4H9]3를 포함한다. 상기 비소 전구체는, 예를 들면, As[OCH3]3, As[OC2H5]3, As[OC3H7]3 또는 As[OC4H9]3 등를 포함하며, 상기 안티몬 전구체는, 예를 들면, Sb[OC2H5]3, Sb[OC3H7]3 또는 Sb[OC4H9]3를 포함한다.The hafnium precursor is, for example, Hf [OC 4 H 9 ] 4 , Hf [OC 4 H 8 OCH 3 ] 4 , Hf [OC 2 H 5 ] 4, Hf [OC 5 H 11 ] 4 , Hf (OPr ) 3 , Hf (OBu) 4 , Hf [OC 4 H 9 ] 2 [OC 2 H 4 N (CH 3 ) 2 ] 2 , Hf [OC 4 H 9 ] 2 [OC 4 H 8 OCH 3 ] 2 , Hf [OSi (C 2 H 5 ) 3 ] 4 , Hf [OC 3 H 7 ] 4 or Hf [OC 4 H 9 ] 4 . The magnesium precursor includes, for example, Mg [OC 2 H 4 OCH 3 ] 2 , the calcium precursor includes, for example, Ca [OC 2 H 4 OCH 3 ] 2 , and the strontium precursor is , For example, Sr [OC 2 H 4 OCH 3 ] 2 . The boron precursor includes, for example, B [OCH 3 ] 3 , B [OC 2 H 5 ] 3 , B [OC 3 H 7 ] 3 or B [OC 4 H 9 ] 3 . The aluminum precursor may be, for example, Al [OC 4 H 8 OCH 3 ] 3 , Al [OCH 3 ] 3 , Al [OC 2 H 5 ] 3 , Al [OC 3 H 7 ] 3 or Al [OC 4 H 9 ] 3 , wherein the lanthanum precursor includes, for example, La [OC 2 H 4 OCH 3 ] 3 or La (OC 3 H 7 CH 2 OC 3 H 7 ] 3 . For example, Ti [OCH 3 ] 4 , Ti [OC 2 H 5 ] 4 , Ti [OC 3 H 7 ] 4 , Ti [OC 4 H 9 ] 4 or Ti [OC 2 H 5 ] 2 [OC 2 H 4 N (CH 3 ) 2 ] 2 , wherein the zirconium precursor is, for example, Zr [OC 3 H 7 ] 4 , Zr [OC 4 H 9 ] 4 or Zr [OC 4 H 8 OCH 3 ] 4 The silicon precursor includes, for example, Si [OCH 3 ] 4 , Si [OC 2 H 5 ] 4 , Si [OC 3 H 7 ] 4 , Si [OC 4 H 9 ] 4 , HSi [OCH 3 ] 3 , HSi [OC 2 H 5 ] 3 , Si [OCH 3 ] 3 F, Si [OC 2 H 5 ] 3 F, Si [OC 3 H 7 ] 3 F or Si [OC 4 H 9 ] 3 F And, the germanium precursor includes, for example, Ge [OCH 3 ] 4 , Ge [OC 2 H 5 ] 4 , Ge [OC 3 H 7 ] 4, or Ge [OC 4 H 9 ] 4 . The tin precursor is For example, Sn [OC 4 H 9 ] 4 or Sn [OC 3 H 7 ] 3 [C 4 H 9 ], and the lead precursor includes, for example, Pb [OC 4 H 9 ] 4 or Pb 4 O [OC 4 H 9 ] 6 . The vanadium precursor includes, for example, VO [OC 2 H 5 ] 3 or VO [OC 3 H 7 ] 3 , and the niobium precursor is, for example, Nb [OCH 3 ] 5 , Nb [OC 2 H 5 ] 5 , Nb [OC 3 H 7 ] 5 , Nb [OC 4 H 9 ] 5 . The tantalum precursor may be, for example, Ta [OCH 3 ] 5 , Ta [OC 2 H 5 ] 5 , Ta [OC 3 H 7 ] 5 , Ta [OC 4 H 9 ] 5 , Ta (OC 2 H 5 ) 5 , Ta (OC 2 H 5 ) 5 [OC 2 H 4 N (CH 3 ) 2 ] or Ta [OC 2 H 5 ] 4 [CH 3 COCHCOCH 3 ]. The phosphorus precursor may be, for example, P [OCH 3 ] 3 , P [OC 2 H 5 ] 3 , P [OC 3 H 7 ] 3 , P [OC 4 H 9 ] 3 , PO [OCH 3 ] 3 , PO [OC 2 H 5 ] 3 , PO [OC 3 H 7 ] 3 or PO [OC 4 H 9 ] 3 . The arsenic precursor includes, for example, As [OCH 3 ] 3 , As [OC 2 H 5 ] 3 , As [OC 3 H 7 ] 3 or As [OC 4 H 9 ] 3 , and the antimony precursor is For example, Sb [OC 2 H 5 ] 3 , Sb [OC 3 H 7 ] 3 or Sb [OC 4 H 9 ] 3 .

다시 도 2a를 참조하면, 반응 챔버(50) 내에 도입된 상기 제1 금속 전구체의 제1 부분(12)은 기판(10) 상에 화학 흡착된다. 상기 제1 금속 전구체의 제2 부분(14)은 상기 제1 금속 전구체의 제1 부분(12)에 물리적으로 흡착되어 느슨하게 결합되거나 반응 챔버(50) 내에 표류된다. Referring again to FIG. 2A, the first portion 12 of the first metal precursor introduced into the reaction chamber 50 is chemisorbed onto the substrate 10. The second portion 14 of the first metal precursor is physically adsorbed to the first portion 12 of the first metal precursor and loosely coupled or drifted in the reaction chamber 50.

도 2b를 참조하면, 상기 제1 금속 전구체의 제1 부분(12)에 물리 흡착되거나 반응 챔버(50) 내에 표류하는 상기 제1 금속 전구체의 제2 부분(14)을 제거한다. 이러한 제2 부분(14)의 제거는 제1 퍼지(purge) 공정을 통하여 수행된다. 상기 제1 퍼지 공정에 있어서, 아르곤 가스, 헬륨 가스 또는 질소 가스를 포함하는 불활성 가스가 반응 챔버(50) 내에 도입된다. 상기 제1 퍼지 공정을 통하여 화학 흡착되지 않은 상기 제1 금속 전구체의 제2 부분(14)은 제거되고, 기판(10) 상에는 화학 흡착된 상기 제1 금속 전구체의 제1 부분(12)이 남는다. Referring to FIG. 2B, the second portion 14 of the first metal precursor that is physically adsorbed to the first portion 12 of the first metal precursor or drifts in the reaction chamber 50 is removed. Removal of this second portion 14 is performed through a first purge process. In the first purge process, an inert gas containing argon gas, helium gas or nitrogen gas is introduced into the reaction chamber 50. The second portion 14 of the first metal precursor that is not chemisorbed through the first purge process is removed, and the first portion 12 of the first metal precursor that is chemisorbed is left on the substrate 10.

도 2c를 참조하면, 반응 챔버(50) 내에 제1 산화제(16)를 도입한다. 제1 산화제(16)의 도입에 따라 기판(10) 상에 화학 흡착된 상기 제1 금속 전구체의 제1 부분(12)과 제1 산화제(16)가 화학적으로 반응한다. Referring to FIG. 2C, a first oxidant 16 is introduced into the reaction chamber 50. With the introduction of the first oxidant 16, the first portion 12 of the first metal precursor chemisorbed on the substrate 10 and the first oxidant 16 chemically react.

제1 산화제(16)는 오존, 산소, 수증기, 과산화수소, 메탄올, 에탄올, 산화이질소 또는 이들을 플라즈마, 리모트 플라즈마 또는 자외선을 이용하여 활성화시킨 전구체를 포함한다. 또한 이들은 단독으로 또는 서로 혼합하여 사용될 수 있다. The first oxidant 16 includes ozone, oxygen, water vapor, hydrogen peroxide, methanol, ethanol, dinitrogen oxide or precursors that are activated using plasma, remote plasma or ultraviolet light. They can also be used alone or in combination with one another.

상기 제1 금속 전구체의 제1 부분(12)과 반응하지 않은 제1 산화제(16)를 제거한다. 이 경우, 반응하지 않은 제1 산화제(16)의 제거는 불활성 가스를 반응 챔버(50) 내에 도입함으로써 수행된다.The first oxidant 16 that does not react with the first portion 12 of the first metal precursor is removed. In this case, removal of the unreacted first oxidant 16 is performed by introducing an inert gas into the reaction chamber 50.

도 2d를 참조하면, 상기 제1 금속 전구체의 제1 부분(12)과 제1 산화제(16)와의 반응에 의해 기판(10) 상에 제1 금속 산화물이 형성된다. 즉, 상기 제1 금속 원소에 결합된 리간드가 제거되고, 상기 제1 금속 원소는 산소와 결합하여 상기 제1 금속 산화물이 형성된다. 따라서, 기판(10) 상에는 상기 제1 금속 산화물을 포함하는 제1 고체 물질층(18)이 형성된다.Referring to FIG. 2D, a first metal oxide is formed on the substrate 10 by reaction of the first portion 12 and the first oxidant 16 of the first metal precursor. That is, the ligand bonded to the first metal element is removed, and the first metal element is bonded to oxygen to form the first metal oxide. Accordingly, the first solid material layer 18 including the first metal oxide is formed on the substrate 10.

상기 제1 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 보론 산화물, 실리콘 산화물, 주석 산화물, 바나듐 산화물, 탄탈륨 산화물, 티타늄 산화물, 스트론튬 산화물, 바륨 산화물, 알루미늄 산화물, 이트륨 산화물, 마그네슘 산화물, 납 산화물, 니오븀 산화물, 세륨 산화물, 루테늄 산화물, 칼슘 산화물, 인듐 산화물, 비소 산화물, 안티몬 산화물 또는 게르마늄 산화물 등을 포함한다. 본 발명의 일 실시예에 따르면, 상기 제1 금속 산화물은 약 10 이상의 유전율을 가진다. 예를 들면, 상기 제1 금속 산화물은 하프늄 산화물을 포함한다. The first metal oxide is hafnium oxide, zirconium oxide, lanthanum oxide, boron oxide, silicon oxide, tin oxide, vanadium oxide, tantalum oxide, titanium oxide, strontium oxide, barium oxide, aluminum oxide, yttrium oxide, magnesium oxide, lead oxide And niobium oxide, cerium oxide, ruthenium oxide, calcium oxide, indium oxide, arsenic oxide, antimony oxide, germanium oxide and the like. According to an embodiment of the present invention, the first metal oxide has a dielectric constant of about 10 or more. For example, the first metal oxide includes hafnium oxide.

도 2e를 참조하면, 상기 제1 금속 전구체 및 제1 산화제(16)를 반응 챔버(50) 내로 도입하여 기판(10) 상에 제1 고체 물질층(18)을 형성하는 단계를 적어도 한번 이상 반복하여 수행한다. 이에 따라, 기판(10) 상에는 제1 고체 물질층(18)을 포함하는 제1 절연막(20)이 형성된다. 제1 절연막(20)의 두께는 제1 고체 물질층(18)을 형성하는 공정을 반복하는 회수에 따라 달라질 수 있다. 본 발명의 일 실시 예에 따르면, 제1 절연막(20)은 수 Å 내지 수십 Å정도의 두께로 형성된다. 예를 들면, 제1 절연막(20)은 약 5Å 내지 약 50Å 정도의 두께로 형성된다. Referring to FIG. 2E, repeating the step of introducing the first metal precursor and the first oxidant 16 into the reaction chamber 50 to form the first solid material layer 18 on the substrate 10 at least once. Do it. Accordingly, the first insulating layer 20 including the first solid material layer 18 is formed on the substrate 10. The thickness of the first insulating layer 20 may vary depending on the number of times to repeat the process of forming the first solid material layer 18. According to one embodiment of the present invention, the first insulating film 20 is formed to a thickness of several Å to several tens Å. For example, the first insulating film 20 is formed to a thickness of about 5 kPa to about 50 kPa.

제1 절연막(20)에 대하여 제1 절연막(20)의 결정 구조를 안정화시키는 공정을 수행한다. 상기 제1 절연막(20)의 결정 구조를 안정화시키는 공정은 아르곤 가스, 헬륨 가스, 네온 가스 또는 질소 가스를 포함하는 불활성 가스를 반응 챔버(50) 내에 도입하여 수행된다. 본 발명의 일 실시예에 따르면, 제1 절연막(20)의 결정 구조를 안정화시키는 공정은 약 60초 이상 수행된다. 이 경우, 반응 챔버(50)는 약 300℃ 내지 약 700℃ 정도의 온도로 유지된다. 상기 제1 절연막(20)의 결정 구조를 안정화시키는 공정을 수행함으로써 제1 절연막(20) 상에 후속하여 형성되는 게이트 전극의 페르미 레벨 피닝(Fermi level pinning) 현상이 완화된다. A process of stabilizing the crystal structure of the first insulating film 20 is performed with respect to the first insulating film 20. The process of stabilizing the crystal structure of the first insulating film 20 is performed by introducing an inert gas containing argon gas, helium gas, neon gas or nitrogen gas into the reaction chamber 50. According to an embodiment of the present invention, the process of stabilizing the crystal structure of the first insulating film 20 is about 60 seconds or more. Is performed. In this case, the reaction chamber 50 is maintained at a temperature of about 300 ° C to about 700 ° C. By performing the process of stabilizing the crystal structure of the first insulating film 20, the Fermi level pinning phenomenon of the gate electrode subsequently formed on the first insulating film 20 is alleviated.

일반적으로 금속 산화막 상에 폴리실리콘을 포함하는 게이트 전극을 형성하는 경우, 상기 게이트 전극의 플랫 밴드 전압이 변화한다. 이러한 문제는 페르미 레벨 피닝 현상에 의해 발생할 수 있다. 대체로 폴리실리콘을 사용하여 게이트 전극을 형성하는 경우, 폴리실리콘에 도핑되는 불순물의 농도를 조절함으로써 상기 게이트 전극의 페르미 레벨을 조절할 수 있다. 그런데 상기 페르미 레벨 피닝 현상이 발생하는 경우, 게이트 전극으로 제공되는 폴리실리콘의 페르미 레벨이 현저히 변화하게 되며 폴리실리콘에 도핑되는 불순물의 농도를 조절함으로써 페르미 레벨을 조절하기가 매우 어려워진다. 이로 인해, 상기 게이트 전극의 플랫 밴드 전압이 음극으로 쉬프트(negative shift)하여 요구되는 특성을 갖는 MOS 트랜지스터를 형성하기가 어려워진다. 상기 페르미 레벨 피닝 현상이 발생하는 원인 중의 하나로 써, 게이트 전극을 이루는 실리콘 원자와 게이트 절연막을 이루는 금속 원자와의 상호 작용을 들 수 있다. 특히, 상기 페르미 레벨 피닝 현상은 PMOS 트랜지스터의 형성 시에 더욱 현저하게 나타난다. In general, when a gate electrode including polysilicon is formed on a metal oxide film, the flat band voltage of the gate electrode changes. This problem may be caused by the Fermi level pinning phenomenon. In general, when the gate electrode is formed using polysilicon, the Fermi level of the gate electrode may be controlled by adjusting the concentration of impurities doped in the polysilicon. However, when the Fermi level pinning occurs, the Fermi level of the polysilicon provided to the gate electrode is remarkably changed, and it is very difficult to control the Fermi level by adjusting the concentration of impurities doped in the polysilicon. As a result, it is difficult to form a MOS transistor having a desired characteristic by shifting the flat band voltage of the gate electrode to the cathode. One of the causes of the Fermi level pinning phenomenon is an interaction between a silicon atom constituting the gate electrode and a metal atom constituting the gate insulating film. In particular, the Fermi level pinning phenomenon is more prominent in the formation of the PMOS transistor.

본 발명의 일 실시예에 따라, 제1 절연막(20)의 형성 후, 상기 불활성 가스를 공급하여 제1 절연막(20)의 결정 구조를 안정화시키는 공정을 수행함으로써 상기 페르미 레벨 피닝 현상이 현저하게 완화될 수 있다. 이러한 이유는 제1 절연막(20)이 안정화됨으로써, 제1 절연막(20) 상에 형성되는 상부층의 물질과 제1 절연막(20)의 물질이 혼합되는 현상을 방지할 수 있기 때문이다. 이에 따라 제1 절연막(20) 상부에 형성되는 게이트 전극의 실리콘 원자와의 반응에 의해 페르미 레벨 피닝 현상이 일어날 가능성이 크게 감소된다.According to an embodiment of the present invention, the fermi level pinning phenomenon is remarkably alleviated by performing a process of stabilizing the crystal structure of the first insulating film 20 by supplying the inert gas after the formation of the first insulating film 20. Can be. This is because the first insulating film 20 is stabilized, whereby the phenomenon in which the material of the upper layer formed on the first insulating film 20 and the material of the first insulating film 20 can be prevented. Accordingly, the possibility of the Fermi level pinning phenomenon is greatly reduced by the reaction of the gate electrode formed on the first insulating film 20 with the silicon atoms.

도 2f를 참조하면, 제1 절연막(20) 상에 제2 금속 산화물을 포함하는 제2 절연막(30)을 형성한다. 본 발명의 일 실시예에 따르면, 제2 절연막(30)은 제1 절연막(20)에 포함되는 제1 금속 산화물과 실질적으로 상이한 제2 금속 산화물을 포함한다. Referring to FIG. 2F, a second insulating film 30 including a second metal oxide is formed on the first insulating film 20. According to one embodiment of the present invention, the second insulating film 30 includes a second metal oxide substantially different from the first metal oxide included in the first insulating film 20.

제1 및 제2 절연막(20, 30)을 구성하는 물질을 다르게 하여 기판(10) 상에 복합막 구조를 가지는 박막을 형성할 경우, 각각 제1 및 제2 절연막(20, 30)을 이루는 물질이 혼합되어 복합물의 단일막 구조로 전이되는 문제점이 발생할 수 있다. 이는, 특히 제1 및 제2 절연막(20, 30)을 원자층 적층(ALD) 공정으로 형성하는 경우에 문제가 된다. 그러나, 제1 절연막(20)을 형성한 후, 상기 불활성 가스를 이용해 결정 구조를 안정화시키는 공정을 실시함으로써 제2 절연막(30)을 형성하는 물 질과 제1 절연막(20)을 형성하는 물질이 혼합되는 현상을 방지할 수 있다. When the thin film having the composite film structure is formed on the substrate 10 by different materials forming the first and second insulating films 20 and 30, the material forming the first and second insulating films 20 and 30, respectively. This mixture may cause a problem of transferring to the single film structure of the composite. This is especially a problem when the first and second insulating films 20 and 30 are formed by an atomic layer deposition (ALD) process. However, after the first insulating film 20 is formed, the material for forming the second insulating film 30 and the material for forming the first insulating film 20 are formed by performing a process of stabilizing the crystal structure using the inert gas. The phenomenon of mixing can be prevented.

본 발명의 일 실시예에 따르면, 제2 절연막(30)은 원자층 적층 공정에 의해 형성된다. 구체적으로, 제1 절연막(20)이 형성된 기판(10)이 위치하는 반응 챔버(50) 내에 제2 금속 전구체를 도입한다. 상기 제2 금속 전구체는 제2 금속 원소와 상기 제2 금속 원소에 결합된 적어도 하나의 리간드기를 포함한다. 본 발명의 일 실시예에 따르면, 상기 제2 금속 전구체는 하프늄 전구체 및 실리콘 전구체를 포함한다. 또한, 상기 리간드는 알킬기, 알콕시기, 아미노기 또는 할라이드기와 같은 관능기를 포함한다. According to one embodiment of the present invention, the second insulating film 30 is formed by an atomic layer deposition process. Specifically, the second metal precursor is introduced into the reaction chamber 50 in which the substrate 10 on which the first insulating film 20 is formed is located. The second metal precursor includes a second metal element and at least one ligand group bonded to the second metal element. According to an embodiment of the present invention, the second metal precursor includes a hafnium precursor and a silicon precursor. In addition, the ligand includes a functional group such as an alkyl group, an alkoxy group, an amino group or a halide group.

상기 하프늄 전구체는, 예를 들면, Hf[OC4H9]4, Hf[OC4H8OCH3]4, Hf[OC4H9]2[OC2H4N(CH3)2]2, Hf[OC4H9]2[OC4H8OCH3]2, Hf[OSi(C2H5)3]4, Hf[OC2H5]4, Hf[OC3H7]4, Hf[OC4H9]4, Hf[OC5H11]4, Hf(OPr)3 또는 Hf(OBu)4를 포함한다. 상기 실리콘 전구체는, 예를 들면, Si[OCH3]4, Si[OC2H5]4, Si[OC3H7]4, Si[OC4H9]4, HSi[OCH3]3, HSi[OC2H5]3, Si[OCH3]3F, Si[OC2H5]3F, Si[OC3H7]3F 또는Si[OC4H9]3F를 포함한다.The hafnium precursor may be, for example, Hf [OC 4 H 9 ] 4 , Hf [OC 4 H 8 OCH 3 ] 4 , Hf [OC 4 H 9 ] 2 [OC 2 H 4 N (CH 3 ) 2 ] 2 , Hf [OC 4 H 9 ] 2 [OC 4 H 8 OCH 3 ] 2 , Hf [OSi (C 2 H 5 ) 3 ] 4 , Hf [OC 2 H 5 ] 4 , Hf [OC 3 H 7 ] 4 , Hf [OC 4 H 9 ] 4 , Hf [OC 5 H 11 ] 4 , Hf (OPr) 3 or Hf (OBu) 4 . For example, the silicon precursor may be Si [OCH 3 ] 4 , Si [OC 2 H 5 ] 4 , Si [OC 3 H 7 ] 4 , Si [OC 4 H 9 ] 4 , HSi [OCH 3 ] 3 , HSi [OC 2 H 5 ] 3 , Si [OCH 3 ] 3 F, Si [OC 2 H 5 ] 3 F, Si [OC 3 H 7 ] 3 F or Si [OC 4 H 9 ] 3 F.

본 발명의 일 실시예에 따르면, 상기 실리콘 전구체에 대한 상기 하프늄 전구체의 몰 비(mole ratio)는 약 1 이하의 값을 가진다. 예를 들어, 상기 실리콘 전구체에 대한 상기 하프늄 전구체의 몰 비는 약 0.25 이다.According to an embodiment of the present invention, the mole ratio of the hafnium precursor to the silicon precursor has a value of about 1 or less. For example, the molar ratio of the hafnium precursor to the silicon precursor is about 0.25.

상기 제2 금속 전구체의 제1 부분은 제1 절연막(20) 상에 화학 흡착되며, 상기 제2 금속 전구체의 제2 부분은 상기 제2 금속 전구체의 제1 부분에 물리 흡착되 어 느슨하게 결합되거나 반응 챔버(50) 내에 표류한다. The first portion of the second metal precursor is chemisorbed on the first insulating film 20, and the second portion of the second metal precursor is physically adsorbed to the first portion of the second metal precursor to loosely bond or react. Drift in the chamber 50.

제2 퍼지 공정을 통하여 상기 제2 금속 전구체의 제1 부분에 물리 흡착되거나 반응 챔버(50) 내에 표류하는 상기 제2 금속 전구체의 제2 부분을 제거한다. 상기 제2 퍼지 공정은 아르곤 가스 또는 질소 가스를 포함하는 불활성 가스를 반응 챔버(50) 내에 공급하여 수행된다. 상기 제2 퍼지 공정을 통하여 화학 흡착되지 않은 상기 제2 금속 전구체의 제2 부분은 제거되고, 제1 절연막(20) 상에는 화학 흡착된 제2 부분만 남게 된다. A second purge process removes the second portion of the second metal precursor that is physically adsorbed to the first portion of the second metal precursor or drifted within the reaction chamber 50. The second purge process is performed by supplying an inert gas including argon gas or nitrogen gas into the reaction chamber 50. The second portion of the second metal precursor which is not chemically adsorbed through the second purge process is removed, and only the second chemically adsorbed second portion remains on the first insulating layer 20.

반응 챔버(50) 내에 제2 산화제를 도입하여, 제1 절연막(20) 상에 화학 흡착된 상기 제2 금속 전구체의 제1 부분과 상기 제2 산화제를 화학적으로 반응시킨다. 즉, 상기 제2 금속 전구체와 상기 제2 산화제의 반응에 의해 상기 제2 금속 전구체를 구성하는 제2 금속 원소에 결합된 리간드가 제거되고, 상기 제2 금속 원소는 산소와 결합하게 된다. 따라서, 제1 절연막(20) 상에는 제2 금속 산화물을 포함하는 제2 고체 물질층이 형성된다.A second oxidant is introduced into the reaction chamber 50 to chemically react the first portion of the second metal precursor chemisorbed on the first insulating film 20 with the second oxidant. That is, the ligand bonded to the second metal element constituting the second metal precursor is removed by the reaction of the second metal precursor and the second oxidant, and the second metal element is combined with oxygen. Therefore, the second solid material layer including the second metal oxide is formed on the first insulating film 20.

상기 제2 산화제는 오존, 산소, 수증기, 과산화수소, 메탄올, 에탄올, 산화이질소 또는 이들을 플라즈마, 리모트 플라즈마 또는 자외선 등을 이용하여 활성화시킨 전구체를 포함한다. 이들은 단독으로 또는 혼합하여 사용할 수 있다. The second oxidant includes ozone, oxygen, water vapor, hydrogen peroxide, methanol, ethanol, dinitrogen oxide, or a precursor that is activated using plasma, remote plasma or ultraviolet light. These can be used individually or in mixture.

본 발명의 일 실시예에 따르면, 상기 제2 금속 산화물은 하프늄 실리콘 산화물을 포함한다. 하프늄 실리콘 산화물 내에서 하프늄의 비율이 높아지면, 유전율은 향상되지만 상부에 형성되는 폴리실리콘막의 실리콘 원자와 하프늄 원자와의 반응에 의해 페르미 레벨 피닝 현상이 심화될 수 있다. 따라서, 페르미 레벨 피닝 현상 을 방지하기 위하여, 하프늄 실리콘 산화물 내에서 하프늄 원자가 적절한 비율로 포함되어야 한다. 본 발명의 일 실시예에 따르면, 상기 하프늄 실리콘 산화물에 있어서 실리콘 원자에 대한 하프늄 원자의 몰 비는 약 1 이하의 값을 가진다. 예를 들어, 실리콘 원자에 대한 하프늄 원자의 몰 비는 약 0.25 정도이다.According to an embodiment of the present invention, the second metal oxide includes hafnium silicon oxide. If the ratio of hafnium in the hafnium silicon oxide is increased, the permittivity may be enhanced by the reaction of the hafnium atoms with the silicon atoms of the polysilicon film formed thereon, but the dielectric constant is increased. Therefore, in order to prevent the Fermi level pinning phenomenon, hafnium atoms should be included in an appropriate ratio in hafnium silicon oxide. According to an embodiment of the present invention, the molar ratio of hafnium atoms to silicon atoms in the hafnium silicon oxide has a value of about 1 or less. For example, the molar ratio of hafnium atoms to silicon atoms is about 0.25.

상기 제2 금속 전구체와 반응하지 않은 제2 산화제를 제거한다. 이러한 반응하지 않은 제2 산화제의 제거는 아르곤 가스 또는 질소 가스를 포함하는 불활성 가스를 반응 챔버(50) 내에 공급하여 수행된다. The second oxidant that does not react with the second metal precursor is removed. Removal of this unreacted second oxidant is performed by supplying an inert gas containing argon gas or nitrogen gas into the reaction chamber 50.

상기 제2 금속 전구체 및 상기 제2 산화제를 도입하여 제2 고체 물질층을 형성하는 단계를 적어도 한번 이상 반복하여 수행하여 제1 절연막(20) 상에 제2 절연막(30)을 형성한다. 제2 절연막(30)의 두께는 전술한 제2 고체 물질층을 형성하는 단계의 반복 회수에 따라 달라질 수 있다. 본 발명의 일 실시예에 따르면, 제2 절연막(30)이 수 Å 내지 수십 Å의 두께를 갖도록 형성한다. 예를 들면, 제2 절연막(30)은 약 5Å 내지 약 50Å 정도의 두께를 갖는다.The second insulating film 30 is formed on the first insulating film 20 by repeating the step of introducing the second metal precursor and the second oxidant to form a second solid material layer at least once or more. The thickness of the second insulating layer 30 may vary depending on the number of times of repeating the forming of the second solid material layer. According to one embodiment of the present invention, the second insulating film 30 is formed to have a thickness of several Å to several tens Å. For example, the second insulating film 30 has a thickness of about 5 kPa to about 50 kPa.

본 발명의 일 실시예에 따르면, 제2 절연막(30) 형성 후 불활성 가스를 약 60초 이상 공급함으로써 제2 절연막(30)의 결정 구조를 안정화시키는 단계를 더 수행할 수 있다.According to one embodiment of the present invention, the step of stabilizing the crystal structure of the second insulating film 30 by supplying an inert gas for about 60 seconds or more after the second insulating film 30 is formed.

본 발명의 일 실시예에 따르면, 소정의 두께를 갖도록 형성된 제2 절연막(30)에 대하여 질화 처리를 더 수행할 수 있다. 상기 질화 처리는 열 질화 처리(RTN) 공정, 리모트 플라즈마 질화 처리(RPN) 공정 또는 디커플드 플라즈마 질화 처리(DPN) 공정 등을 포함한다. 상기 질화 처리를 수행함으로써 제2 절연막(30)의 유전율을 향상시키고, 열적 스트레스(thermal stress)에 대한 저항력을 증가시킬 수 있다. According to an embodiment of the present invention, the nitriding treatment may be further performed on the second insulating film 30 formed to have a predetermined thickness. The nitriding treatment includes a thermal nitriding treatment (RTN) process, a remote plasma nitriding treatment (RPN) process, a decoupled plasma nitriding treatment (DPN) process, or the like. By performing the nitriding treatment, the dielectric constant of the second insulating layer 30 may be improved, and resistance to thermal stress may be increased.

본 발명의 일 실시예에 따라 제1 절연막(20) 및 제2 절연막(30)을 형성함으로써 제1 절연막(20)을 이루는 물질과 제2 절연막(30)을 이루는 물질이 혼합되어 하나의 막으로 균질화되는 현상이 방지된다. 따라서, 상부에 폴리실리콘으로 이루어지는 게이트 전극을 형성할 때 발생하는 페르미 레벨 피닝 현상이 현저하게 완화될 수 있다. By forming the first insulating film 20 and the second insulating film 30 according to an embodiment of the present invention, the material forming the first insulating film 20 and the material forming the second insulating film 30 are mixed into one film. The phenomenon of homogenization is prevented. Therefore, the Fermi level pinning phenomenon which occurs when the gate electrode made of polysilicon is formed on the top can be remarkably alleviated.

게이트 구조물의 제조 방법Method of manufacturing the gate structure

도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 도시한 단면도들을 나타낸 것이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a gate structure according to an embodiment of the present invention.

도 3a를 참조하면, 기판(100)에 쉘로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정 등과 같은 소자 분리 공정을 통해 소자 분리막(도시되지 않음)을 형성하여 기판(100)에 액티브 영역 및 필드 영역을 정의한다. 기판(100)으로는 실리콘 기판, SOI 기판, 게르마늄 기판, 실리콘 게르마늄 기판 등과 같은 반도체 기판을 사용할 수 있다. Referring to FIG. 3A, an isolation layer (not shown) is formed on the substrate 100 through an isolation process such as a shallow trench isolation (STI) process to form an active region and a field region on the substrate 100. Define. As the substrate 100, a semiconductor substrate such as a silicon substrate, an SOI substrate, a germanium substrate, a silicon germanium substrate, or the like may be used.

상기 액티브 영역이 정의된 기판(100) 상에 게이트 절연막(115)을 형성한다. 본 발명의 일 실시예에 따르면, 게이트 절연막(115)은 제1 게이트 절연막(105) 및 제1 게이트 절연막(105) 상에 형성된 제2 게이트 절연막(110)을 포함하는 복합막 구조로 형성된다. A gate insulating layer 115 is formed on the substrate 100 in which the active region is defined. According to an embodiment of the present invention, the gate insulating film 115 is formed in a composite film structure including a first gate insulating film 105 and a second gate insulating film 110 formed on the first gate insulating film 105.

본 발명의 일 실시예에 따르면, 제1 게이트 절연막(105)을 형성하기 전에, 기판(100)과 제1 게이트 절연막(105) 사이에 실리콘 산화막(도시되지 않음)을 더 형성할 수 있다. 상기 실리콘 산화막은 예를 들어, 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 등의 공정에 의해 형성된다. According to an embodiment of the present invention, a silicon oxide film (not shown) may be further formed between the substrate 100 and the first gate insulating film 105 before the first gate insulating film 105 is formed. The silicon oxide film is formed by a process such as rapid thermal oxidation, furnace thermal oxidation or plasma oxidation.

본 발명의 일 실시예에 따르면, 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막에 대하여 질화 처리를 더 수행할 수 있다. 상기 질화 처리는 열 질화 처리 또는 플라즈마 질화 처리 등의 공정에 의하여 수행된다. 또한 상기 질화 처리에 의해 상기 실리콘 산화막을 더 치밀하게 할 수 있고 실리콘 산화물의 증착 과정에서의 결함을 큐어링(curing)할 수 있다. According to an embodiment of the present invention, after the silicon oxide film is formed, nitriding treatment may be further performed on the silicon oxide film. The nitriding treatment is performed by a process such as thermal nitriding treatment or plasma nitriding treatment. In addition, by the nitriding treatment, the silicon oxide film can be made more compact, and defects in the deposition process of silicon oxide can be cured.

제1 및 제2 게이트 절연막(105, 110)은 금속 산화물과 같은 고유전물 물질을 이용하여 형성함으로써, 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지하면서 높은 유전율을 갖는다. 상기 금속 산화물을 포함하는 제1 및 제2 게이트 절연막(105, 110)은 원자층 증착(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정 또는 스퍼터링 공정 등의 방법으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 및 제2 게이트 절연막(105, 110)은 금속 산화물을 이용하여 원자층 증착 공정에 의해 형성된다.The first and second gate insulating layers 105 and 110 are formed using a high dielectric material such as a metal oxide, and thus have a high dielectric constant while maintaining a thin equivalent oxide thickness (EOT). The first and second gate insulating layers 105 and 110 including the metal oxide may be formed by an atomic layer deposition (ALD) process, a chemical vapor deposition (CVD) process, a physical vapor deposition (PVD) process, or a sputtering process. Can be. According to an embodiment of the present invention, the first and second gate insulating layers 105 and 110 are formed by an atomic layer deposition process using a metal oxide.

제1 게이트 절연막(105)을 형성하기 위한 원자층 증착 공정에서 먼저, 기판(100) 상에 제1 금속 전구체를 도입한다. In an atomic layer deposition process for forming the first gate insulating layer 105, first, a first metal precursor is introduced onto the substrate 100.

상기 제1 금속 전구체는 제1 금속 원소와 상기 제1 금속 원소에 결합된 적어 도 하나의 리간드기를 포함한다. 상기 제1 금속 전구체는, 예를 들면, 하프늄 전구체, 지르코늄 전구체, 란탄 전구체, 보론 전구체, 실리콘 전구체, 주석 전구체, 바나듐 전구체, 탄탈륨 전구체, 티타늄 전구체, 스트론튬 전구체, 바륨 전구체, 알루미늄 전구체, 이트륨 전구체, 마그네슘 전구체, 납 전구체, 니오븀 전구체, 세륨 전구체, 루테늄 전구체, 칼슘 전구체, 인듐 전구체, 비소 전구체, 안티몬 전구체 또는 게르마늄 전구체 등을 포함한다. 상기 리간드는 알킬기, 알콕시기, 아미노기 또는 할라이드기와 같은 관능기를 포함한다. The first metal precursor includes a first metal element and at least one ligand group bonded to the first metal element. The first metal precursor is, for example, hafnium precursor, zirconium precursor, lanthanum precursor, boron precursor, silicon precursor, tin precursor, vanadium precursor, tantalum precursor, titanium precursor, strontium precursor, barium precursor, aluminum precursor, yttrium precursor, Magnesium precursor, lead precursor, niobium precursor, cerium precursor, ruthenium precursor, calcium precursor, indium precursor, arsenic precursor, antimony precursor, germanium precursor and the like. The ligand includes a functional group such as an alkyl group, an alkoxy group, an amino group or a halide group.

상기 제1 금속 전구체의 제1 부분은 기판(100) 상에 화학적으로 흡착된다. 상기 제1 금속 전구체의 제2 부분은 상기 제1 부분에 물리적으로 흡착되어 느슨하게 결합되거나 기판(100)이 로딩된 반응 챔버(도시되지 않음) 내에 표류한다. The first portion of the first metal precursor is chemically adsorbed onto the substrate 100. The second portion of the first metal precursor is physically adsorbed to the first portion and drifted loosely in a reaction chamber (not shown) in which the substrate 100 is loaded.

상기 제1 금속 전구체의 제2 부분을 제1 퍼지 공정을 수행하여 제거한다. 상기 퍼지 공정은 아르곤 가스, 헬륨 가스 또는 질소 가스와 같은 불활성 가스를 상기 챔버 내에 공급함으로써 이루어진다. 상기 제1 퍼지 공정을 수행함으로써 화학 흡착되지 않은 상기 제1 금속 전구체의 제2 부분은 제거되고, 기판(100) 상에는 화학 흡착된 제1 부분만 남게 된다. The second portion of the first metal precursor is removed by performing a first purge process. The purge process is accomplished by supplying an inert gas such as argon gas, helium gas or nitrogen gas into the chamber. By performing the first purge process, the second portion of the first metal precursor that is not chemisorbed is removed, and only the first chemically adsorbed portion remains on the substrate 100.

다음에, 기판(100) 상에 제1 산화제를 도입한다. 상기 제1 산화제를 도입함으로써, 기판(100) 상에 화학 흡착된 상기 제1 금속 전구체의 제1 부분과 상기 제1 산화제가 화학적으로 반응한다. Next, a first oxidant is introduced onto the substrate 100. By introducing the first oxidant, the first portion of the first metal precursor chemisorbed on the substrate 100 and the first oxidant chemically react.

상기 제1 산화제는 오존, 산소, 수증기, 과산화수소, 메탄올, 에탄올, 산화이질소 또는 이들을 플라즈마, 리모트 플라즈마 또는 자외선 등을 이용하여 활성화 시킨 전구체를 포함한다. 이들은 단독으로 또는 혼합하여 사용할 수 있다. The first oxidant includes ozone, oxygen, water vapor, hydrogen peroxide, methanol, ethanol, dinitrogen oxide, or a precursor that is activated by using plasma, remote plasma or ultraviolet light. These can be used individually or in mixture.

상기 제1 금속 전구체와 반응하지 않은 상기 제1 산화제를 제거하는 공정을 수행한다.A process of removing the first oxidant which has not reacted with the first metal precursor is performed.

상기 제1 금속 전구체와 상기 제1 산화제와의 반응에 의해 상기 제1 금속 원소는 산소와 결합하여 제1 금속 산화물이 형성된다.The first metal element is combined with oxygen to form a first metal oxide by the reaction of the first metal precursor with the first oxidant.

상기 제1 금속 산화물은, 예를 들어, 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 보론 산화물, 실리콘 산화물, 주석 산화물, 바나듐 산화물, 탄탈륨 산화물, 티타늄 산화물, 스트론튬 산화물, 바륨 산화물, 알루미늄 산화물, 이트륨 산화물, 마그네슘 산화물, 납 산화물, 니오븀 산화물, 세륨 산화물, 루테늄 산화물, 칼슘 산화물, 인듐 산화물, 비소 산화물, 안티몬 산화물 또는 게르마늄 산화물 등을 포함한다. 본 발명의 일 실시예에 따르면, 상기 제1 금속 산화물은 약 10 이상의 유전율을 가진다. 또한 본 발명의 일 실시예에 따르면, 상기 제1 금속 산화물은 하프늄 산화물을 포함한다. The first metal oxide is, for example, hafnium oxide, zirconium oxide, lanthanum oxide, boron oxide, silicon oxide, tin oxide, vanadium oxide, tantalum oxide, titanium oxide, strontium oxide, barium oxide, aluminum oxide, yttrium oxide, Magnesium oxide, lead oxide, niobium oxide, cerium oxide, ruthenium oxide, calcium oxide, indium oxide, arsenic oxide, antimony oxide, germanium oxide and the like. According to an embodiment of the present invention, the first metal oxide has a dielectric constant of about 10 or more. In addition, according to an embodiment of the present invention, the first metal oxide includes hafnium oxide.

상기 제1 금속 전구체 및 제1 산화제를 도입하여 상기 제1 금속 산화물을 형성하는 단계를 적어도 한번 이상 반복적으로 수행한다. 이에 따라, 제1 금속 산화물을 포함하는 제1 게이트 절연막(105)이 형성된다. 제1 게이트 절연막(105)의 두께는 상기 제1 금속 산화물을 형성하는 단계를 반복하는 회수에 따라 달라질 수 있다. 본 발명의 일 실시예에 따르면, 제1 게이트 절연막(105)이 약 5Å 내지 약 50Å 정도의 두께를 갖도록 형성한다. The step of introducing the first metal precursor and the first oxidant to form the first metal oxide is repeatedly performed at least once or more. As a result, the first gate insulating layer 105 including the first metal oxide is formed. The thickness of the first gate insulating layer 105 may vary depending on the number of times to repeat the step of forming the first metal oxide. According to an embodiment of the present invention, the first gate insulating layer 105 is formed to have a thickness of about 5 kPa to about 50 kPa.

다음에, 제1 게이트 절연막(105)에 대하여 결정 구조를 안정화시키는 공정을 수행한다. 상기 결정 구조를 안정화시키는 공정은 아르곤 가스, 헬륨 가스, 네온 가스 또는 질소 가스를 포함하는 불활성 가스를 기판(100)이 로딩된 상기 반응 챔버 내에 도입함으로써 수행된다. 본 발명의 일 실시예에 따르면, 상기 결정 구조를 안정화시키는 공정은 약 60초 이상 수행된다. 상기 결정 구조를 안정화시키는 공정을 수행하는 동안 상기 반응 챔버 내부는 약 300℃ 내지 약 700℃ 정도의 온도로 유지된다. Next, a process of stabilizing the crystal structure of the first gate insulating film 105 is performed. The process of stabilizing the crystal structure is performed by introducing an inert gas containing argon gas, helium gas, neon gas or nitrogen gas into the reaction chamber loaded with the substrate 100. According to one embodiment of the invention, the step of stabilizing the crystal structure is about 60 seconds or more Is performed. The inside of the reaction chamber is maintained at a temperature of about 300 ° C to about 700 ° C during the process of stabilizing the crystal structure.

본 발명의 일 실시예에 따라 제1 게이트 절연막(105)의 형성 후, 불활성 가스를 소정의 시간 동안 공급하는 등의 결정 구조를 안정화시키는 공정을 수행함으로써 페르미 레벨 피닝 현상이 현저하게 완화될 수 있다. 이는 제1 게이트 절연막(105)이 안정화됨으로써, 제1 게이트 절연막(105) 상에 형성되는 제2 게이트 절연막(110)을 이루는 물질과 제1 게이트 절연막(105)이 물질이 혼합되는 현상을 방지할 수 있기 때문이다. According to an embodiment of the present invention, after forming the first gate insulating layer 105, the Fermi level pinning phenomenon may be remarkably alleviated by performing a process of stabilizing a crystal structure such as supplying an inert gas for a predetermined time. . This is because the first gate insulating layer 105 is stabilized, and thus, the material forming the second gate insulating layer 110 formed on the first gate insulating layer 105 and the first gate insulating layer 105 may be prevented from mixing. Because it can.

제1 게이트 절연막(105)에 대한 결정 구조를 안정화시키는 공정을 수행한 후, 제1 게이트 절연막(105) 상에 제2 금속 산화물을 포함하는 제2 게이트 절연막(110)을 형성한다. 본 발명의 일 실시예에 따르면, 제2 게이트 절연막(110)은 제1 게이트 절연막(105)에 포함되는 제1 금속 산화물과 실질적으로 상이한 제2 금속 산화물을 포함한다. After performing a process of stabilizing the crystal structure of the first gate insulating layer 105, a second gate insulating layer 110 including a second metal oxide is formed on the first gate insulating layer 105. According to one embodiment of the present invention, the second gate insulating layer 110 includes a second metal oxide substantially different from the first metal oxide included in the first gate insulating layer 105.

제1 및 제2 게이트 절연막(105, 110)을 이루는 물질을 다르게 하여 기판(100) 상에 복합막 구조를 가지는 박막을 형성할 경우, 각각 제1 및 제2 게이트 절연막(105, 110)을 이루는 물질이 혼합되어 균일한 단일막 구조로 전이될 수 있다. 이는, 특히 제1 및 제2 게이트 절연막(105, 110)을 모두 원자층 적층 공정으로 형성하였을 때 문제가 된다. 따라서, 제1 게이트 절연막(105)에 대하여 불활성 가스를 이용해 결정 구조를 안정화시키는 공정을 실시함으로써 제1 및 제2 게이트 절연막(105, 110)을 이루는 물질이 혼합되는 현상을 방지할 수 있다.When the thin film having the composite film structure is formed on the substrate 100 by different materials forming the first and second gate insulating films 105 and 110, the first and second gate insulating films 105 and 110 are formed. The materials can be mixed and transferred to a uniform single film structure. This is especially a problem when both the first and second gate insulating films 105 and 110 are formed by an atomic layer deposition process. Therefore, a process of stabilizing the crystal structure of the first gate insulating layer 105 using an inert gas can be prevented from mixing the materials forming the first and second gate insulating layers 105 and 110.

제2 게이트 절연막(110)을 형성하기 위한 원자층 증착 공정에서 기판(100) 상에 제2 금속 전구체를 도입한다. 이때, 상기 제2 금속 전구체는 제2 금속 원소와 상기 제2 금속 원소에 결합된 적어도 하나의 리간드기를 포함하는 제2 금속 전구체를 포함한다. 본 발명의 일 실시예에 따르면, 제2 금속 전구체는 하프늄 전구체와 실리콘 전구체를 함께 포함한다. 이때, 상기 실리콘 전구체에 대한 상기 하프늄 전구체의 몰 비는 약 1 이하의 값을 가진다. 예를 들면, 상기 실리콘 전구체에 대한 상기 하프늄 전구체의 몰 비는 약 0.25 정도이다.In the atomic layer deposition process for forming the second gate insulating layer 110, a second metal precursor is introduced onto the substrate 100. In this case, the second metal precursor includes a second metal precursor including a second metal element and at least one ligand group bonded to the second metal element. According to an embodiment of the present invention, the second metal precursor includes a hafnium precursor and a silicon precursor together. At this time, the molar ratio of the hafnium precursor to the silicon precursor has a value of about 1 or less. For example, the molar ratio of the hafnium precursor to the silicon precursor is about 0.25.

상기 제2 금속 전구체의 제1 부분은 제1 게이트 절연막(105) 상에 화학적으로 흡착되고, 제2 부분은 제1 게이트 절연막(105) 상에 물리적으로 느슨하게 결합되거나, 결합되지 못하고 표류한다. 상기 제2 금속 전구체의 제2 부분을 제거하기 위한 제2 퍼지 공정을 수행한다.The first portion of the second metal precursor is chemically adsorbed on the first gate insulating layer 105, and the second portion is physically loosely coupled or drifted on the first gate insulating layer 105. A second purge process is performed to remove the second portion of the second metal precursor.

다음에, 제2 산화제를 도입하여 상기 제2 금속 전구체의 제1 부분과 화학적으로 반응함으로써 제2 금속 산화물이 형성된다. 또한 상기 제2 금속 전구체와 반응하지 못한 제2 산화제를 제거하기 위한 공정을 수행한다. 이때, 상기 제2 산화제는 오존, 산소, 수증기, 과산화수소, 메탄올, 에탄올, 산화이질소 또는 이들을 플라즈마, 리모트 플라즈마 또는 자외선 등을 이용하여 활성화시킨 전구체를 포함한 다. 이들은 단독으로 또는 혼합하여 사용할 수 있다. Next, a second metal oxide is formed by introducing a second oxidant and chemically reacting with the first portion of the second metal precursor. In addition, a process for removing the second oxidant that has not reacted with the second metal precursor is performed. In this case, the second oxidant includes ozone, oxygen, water vapor, hydrogen peroxide, methanol, ethanol, dinitrogen oxide or precursors that are activated using plasma, remote plasma or ultraviolet light. These can be used individually or in mixture.

상기 제2 금속 전구체 및 상기 제2 산화제를 도입하여 제2 금속 산화물을 형성하는 단계를 적어도 한번 이상 반복하여 수행하여 제2 게이트 절연막(110)을 형성한다. 제2 게이트 절연막(110)의 두께는 전술한 단계들의 반복 회수에 따라 달라질 수 있다. 본 발명의 일 실시예에 따르면, 제2 절연막(30)은 약 5Å 내지 약 50Å의 두께를 갖도록 형성된다. The second gate insulating layer 110 is formed by repeating at least one or more steps of forming the second metal oxide by introducing the second metal precursor and the second oxidant. The thickness of the second gate insulating layer 110 may vary depending on the number of repetitions of the above-described steps. According to an embodiment of the present invention, the second insulating film 30 is formed to have a thickness of about 5 kPa to about 50 kPa.

본 발명의 일 실시예에 따르면, 상기 제2 금속 산화물은 실리콘 원자에 대한 하프늄 원자의 몰 비가 약 1 이하인 하프늄 실리콘 산화물을 포함한다. 예를 들어, 실리콘 원자에 대한 하프늄 원자의 몰 비는 약 0.25 정도이다.According to an embodiment of the present invention, the second metal oxide includes hafnium silicon oxide having a molar ratio of hafnium atoms to silicon atoms of about 1 or less. For example, the molar ratio of hafnium atoms to silicon atoms is about 0.25.

본 발명의 일 실시예에 따르면, 제2 게이트 절연막(110)을 형성한 후, 제2 게이트 절연막(110)의 결정 구조를 안정화시키는 공정을 더 수행할 수 있다. 상기 결정 구조를 안정화시키는 공정은 약 300℃ 내지 약 700℃ 정도의 온도 범위에서 아르곤 가스, 헬륨 가스, 네온 가스 또는 질소 가스를 포함하는 불활성 가스를 기판(100)이 로딩된 상기 반응 챔버 내에 약 60초 이상 도입함으로써 수행된다. According to an embodiment of the present invention, after the second gate insulating layer 110 is formed, a process of stabilizing the crystal structure of the second gate insulating layer 110 may be further performed. The process of stabilizing the crystal structure may include an inert gas including argon gas, helium gas, neon gas, or nitrogen gas in the reaction chamber in which the substrate 100 is loaded in a temperature range of about 300 ° C to about 700 ° C. It is carried out by introducing more than seconds.

본 발명의 다른 실시예에 따르면, 소정의 두께를 갖도록 형성된 제2 게이트 절연막(110)에 대하여 열 질화 처리 공정 또는 플라즈마 질화 처리와 같은 질화 처리 공정을 더 수행할 수 있다. 상기 질화 처리를 수행함으로써 제2 게이트 절연막(110)의 유전율을 향상시키고, 열적 스트레스에 대한 저항력을 증가시킬 수 있다. According to another exemplary embodiment of the present invention, a nitriding treatment process such as a thermal nitriding treatment or a plasma nitriding treatment may be further performed on the second gate insulating layer 110 formed to have a predetermined thickness. By performing the nitriding treatment, the dielectric constant of the second gate insulating layer 110 may be improved and resistance to thermal stress may be increased.

도 3b를 참조하면, 제2 게이트 절연막(110) 상에 게이트 도전막(120)을 형성한다.Referring to FIG. 3B, a gate conductive layer 120 is formed on the second gate insulating layer 110.

게이트 도전막(120)은 불순물로 도핑된 폴리실리콘, 금속 또는 전도성 금속 질화물과 같은 도전성 물질을 사용하여 형성된다. 본 발명의 일 실시예에 따르면, 게이트 도전막(120)은 불순물로 도핑된 폴리실리콘을 이용하여 형성하며, 상기 불순물은 보론(B) 또는 인(P) 등을 포함한다. 상기 불순물의 농도에 따라 게이트 도전막(120)의 플랫 밴드 전압을 조절할 수 있다. 상기 불순물은 폴리실리콘을 증착한 후 도핑되거나, 폴리실리콘을 증착하면서 인-시츄(in-situ)로 도핑될 수도 있다.The gate conductive layer 120 is formed using a conductive material such as polysilicon, a metal, or a conductive metal nitride doped with impurities. According to an embodiment of the present invention, the gate conductive layer 120 is formed using polysilicon doped with an impurity, and the impurity includes boron (B) or phosphorus (P). The flat band voltage of the gate conductive layer 120 may be adjusted according to the concentration of the impurity. The impurities may be doped after depositing polysilicon or doped in-situ while depositing polysilicon.

도 3c를 참조하면, 게이트 도전막(120) 상에 마스크막을 형성한다. 상기 게이트막에 대하여 노광 및 현상 공정을 수행하여 상기 마스크막을 패터닝하여 게이트 마스크(140)를 형성한다. Referring to FIG. 3C, a mask film is formed on the gate conductive film 120. An exposure and development process is performed on the gate layer to pattern the mask layer to form a gate mask 140.

게이트 마스크(140)를 식각 마스크로 하여 게이트 도전막(120)을 패터닝하여 게이트 전극(135)을 형성한다. 이어서, 제1 및 제2 게이트 절연막(105, 110)을 패터닝하여 각각 제1 게이트 절연막 패턴(125) 및 제2 게이트 절연막 패턴(130)을 형성한다. 이에 따라, 게이트 구조물(145)이 형성된다. 게이트 구조물(145)은 게이트 마스크(140), 게이트 전극(135), 제1 및 제2 게이트 절연막 패턴(125, 130)을 포함한다. The gate electrode 135 is formed by patterning the gate conductive layer 120 using the gate mask 140 as an etch mask. Subsequently, the first and second gate insulating layers 105 and 110 are patterned to form a first gate insulating layer pattern 125 and a second gate insulating layer pattern 130, respectively. Accordingly, the gate structure 145 is formed. The gate structure 145 includes a gate mask 140, a gate electrode 135, and first and second gate insulating layer patterns 125 and 130.

게이트 구조물(145)을 덮으면서 기판(100) 상에 절연막을 형성한다. 상기 절연막은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물로 형성된다. 상기 절연막을 이방성 식각하여 게이트 구조물(145)의 양 측벽에 스페이서(150)를 형성한다. An insulating film is formed on the substrate 100 while covering the gate structure 145. The insulating film is formed of a nitride such as silicon nitride or an oxynitride such as silicon oxynitride. The insulating layer is anisotropically etched to form spacers 150 on both sidewalls of the gate structure 145.

게이트 구조물(145) 및 스페이서(150)를 마스크로 이용하여 게이트 구조물(145) 양측의 기판(100)에 인(P) 또는 보론(B)과 같은 불순물 이온들을 주입하여 불순물 영역(155)을 형성함으로써, 기판(100) 상에 게이트 구조물(145), 스페이서(150) 및 불순물 영역(155)을 포함하는 트랜지스터를 형성한다. Impurity regions 155 are formed by implanting impurity ions such as phosphorus (P) or boron (B) into the substrate 100 on both sides of the gate structure 145 using the gate structure 145 and the spacer 150 as masks. As a result, a transistor including the gate structure 145, the spacer 150, and the impurity region 155 is formed on the substrate 100.

박막의 특성 평가Evaluation of Thin Film Properties

이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실험예들 및 비교예들에 따라 제조된 박막들의 특성을 측정한 결과를 설명한다.Hereinafter, with reference to the accompanying drawings will be described the results of measuring the properties of the thin films prepared according to the various experimental examples and comparative examples of the present invention.

실험예 1Experimental Example 1

약 300℃의 온도를 갖는 반응 챔버 내에 실리콘 기판을 도입하였다. 상기 기판 상에 제1 금속 전구체와 제1 산화제를 차례로 도입하여 원자층 증착 공정에 의해 하프늄 산화물을 포함하는 제1 게이트 절연막을 형성하였다. 이때 상기 제1 금속 전구체로서 테트라키스 디에틸 아미노 하프늄(tetrakis diethylamino hafnium, TDEAH)을 사용하였고, 상기 제1 산화제로서 산소(O2)를 사용하였다. 상기 제1 게이트 절연막의 두께는 약 25Å이었다. 상기 제1 게이트 절연막을 형성한 후, 질소 가스를 약 300℃의 온도에서 약 60초 동안 상기 반응 챔버 내에 도입하였다. 그 다음, 제2 금속 전구체와 제2 산화제를 차례로 도입하여 상기 제1 게이트 절연막 상에 원자층 증착 공정에 의해 하프늄 실리콘 산화물을 포함하는 제2 게이트 절연막 을 형성하였다. 상기 제2 게이트 절연막의 두께는 약 15Å이었다. 이때 상기 제2 금속 전구체로서는 테트라키스 디에틸 아미노 하프늄(tetrakis diethylamino hafnium, TDEAH) 및 트리스 디메틸 아미노 실란(tris(dimethyl amino) silane, TDMAS)을 사용하였고, 상기 제2 산화제로서는 산소를 사용하였다. 상기 제2 게이트 절연막을 이루는 하프늄 실리콘 산화물에서 실리콘에 대한 하프늄의 몰 비는 약 0.25로 유지하였다. A silicon substrate was introduced into the reaction chamber having a temperature of about 300 ° C. The first metal precursor and the first oxidant were sequentially introduced onto the substrate to form a first gate insulating layer including hafnium oxide by an atomic layer deposition process. At this time, tetrakis diethylamino hafnium (TDEAH) was used as the first metal precursor, and oxygen (O 2 ) was used as the first oxidant. The thickness of the first gate insulating film was about 25 GPa. After forming the first gate insulating film, nitrogen gas was introduced into the reaction chamber at a temperature of about 300 ° C. for about 60 seconds. Next, the second metal precursor and the second oxidant were sequentially introduced to form a second gate insulating film including hafnium silicon oxide on the first gate insulating film by an atomic layer deposition process. The thickness of the second gate insulating film was about 15 kPa. At this time, tetrakis diethylamino hafnium (TDEAH) and tris dimethyl amino silane (TDMAS) were used as the second metal precursor, and oxygen was used as the second oxidant. The molar ratio of hafnium to silicon in the hafnium silicon oxide forming the second gate insulating film was maintained at about 0.25.

상기 제1 및 제2 게이트 절연막을 형성한 후, 상기 제1 및 제2 게이트 절연막 상에 보론(B)으로 도핑된 폴리실리콘을 이용하여 게이트 전극을 형성하였다.After forming the first and second gate insulating layers, a gate electrode was formed using polysilicon doped with boron (B) on the first and second gate insulating layers.

실험예 2Experimental Example 2

약 300℃의 온도를 갖는 반응 챔버 내에 실리콘 기판을 도입하였다. 상기 기판 상에 제1 금속 전구체와 제1 산화제를 차례로 도입하여 원자층 증착 공정에 의해 하프늄 산화물을 포함하는 제1 게이트 절연막을 형성하였다. 이때 제1 금속 전구체로서 테트라키스 디에틸 아미노 하프늄(TDEAH)을 사용하고, 제1 산화제로써 산소를 사용하였다. 상기 제1 게이트 절연막의 두께는 약 25Å이었다. 상기 제1 게이트 절연막을 형성한 후, 질소 가스를 약 525℃의 온도에서 약 60초 동안 상기 반응 챔버 내에 도입하였다. 그 다음, 제2 금속 전구체와 제2 산화제를 차례로 도입하여 원자층 증착 공정에 의해 하프늄 실리콘 산화물을 이용하여 제1 절게이트 연막 상에 약 15Å의 두께를 갖는 제2 게이트 절연막을 형성하였다. 상기 제2 금속 전구체로서 테트라키스 디에틸 아미노 하프늄(TDEAH) 및 트리스 디메틸 아미노 실란 (TDMAS)을 사용하고, 상기 제2 산화제로서는 산소를 사용하였다. 이때, 하프늄 실리콘 산화물에서 실리콘에 대한 하프늄의 몰 비는 약 0.25로 유지하였다. A silicon substrate was introduced into the reaction chamber having a temperature of about 300 ° C. The first metal precursor and the first oxidant were sequentially introduced onto the substrate to form a first gate insulating layer including hafnium oxide by an atomic layer deposition process. At this time, tetrakis diethyl amino hafnium (TDEAH) was used as the first metal precursor, and oxygen was used as the first oxidant. The thickness of the first gate insulating film was about 25 GPa. After forming the first gate insulating film, nitrogen gas was introduced into the reaction chamber at a temperature of about 525 ° C. for about 60 seconds. Subsequently, a second gate insulating film having a thickness of about 15 μs was formed on the first junction gate film using hafnium silicon oxide by an atomic layer deposition process by sequentially introducing a second metal precursor and a second oxidant. Tetrakis diethyl amino hafnium (TDEAH) and tris dimethyl amino silane (TDMAS) were used as the second metal precursors, and oxygen was used as the second oxidant. At this time, the molar ratio of hafnium to silicon in hafnium silicon oxide was maintained at about 0.25.

상기 제1 및 제2 게이트 절연막을 형성한 후, 상기 제1 및 제2 게이트 절연막 상에 보론으로 도핑된 폴리실리콘을 이용하여 게이트 전극을 형성하였다.After forming the first and second gate insulating layers, a gate electrode was formed using polysilicon doped with boron on the first and second gate insulating layers.

실험예 3Experimental Example 3

약 300℃의 온도를 갖는 반응 챔버 내에 실리콘 기판을 도입하였다. 상기 기판 상에 제1 금속 전구체와 제1 산화제를 차례로 도입하여 원자층 증착 공정에 의해 하프늄 산화물을 포함하는 제1 게이트 절연막을 형성하였다. 이때 제1 금속 전구체로서 테트라키스 디에틸 아미노 하프늄(TDEAH)을 도입하고, 제1 산화제로서 산소를 도입하였다. 상기 제1 절연막의 두께는 약 25Å이었다. 상기 제1 게이트 절연막을 형성한 후, 질소 가스를 약 700℃의 온도에서 약 60초 동안 상기 반응 챔버 내에 도입하였다. 그 다음, 제2 금속 전구체와 제2 산화제를 차례로 도입하여 원자층 증착 공정에 의해 하프늄 실리콘 산화물을 이용하여 제1 게이트 절연막 상에 약 15Å의 두께를 갖는 제2 게이트 절연막을 형성하였다. 이때 상기 제2 금속 전구체로서는 테트라키스 디에틸 아미노 하프늄(TDEAH) 및 트리스 디메틸 아미노 실란(TDMAS)을 도입하고, 상기 제2 산화제로서는 산소를 도입하였다. 이때, 하프늄 실리콘 산화물에서 실리콘에 대한 하프늄의 몰 비는 약 0.25로 유지하였다. A silicon substrate was introduced into the reaction chamber having a temperature of about 300 ° C. The first metal precursor and the first oxidant were sequentially introduced onto the substrate to form a first gate insulating layer including hafnium oxide by an atomic layer deposition process. At this time, tetrakis diethyl amino hafnium (TDEAH) was introduced as the first metal precursor, and oxygen was introduced as the first oxidant. The thickness of the first insulating film was about 25 GPa. After the first gate insulating film was formed, nitrogen gas was introduced into the reaction chamber at a temperature of about 700 ° C. for about 60 seconds. Next, the second metal precursor and the second oxidant were sequentially introduced to form a second gate insulating film having a thickness of about 15 GPa on the first gate insulating film using hafnium silicon oxide by an atomic layer deposition process. At this time, tetrakis diethyl amino hafnium (TDEAH) and tris dimethyl amino silane (TDMAS) were introduced as the second metal precursor, and oxygen was introduced as the second oxidant. At this time, the molar ratio of hafnium to silicon in hafnium silicon oxide was maintained at about 0.25.

상기 제1 및 제2 게이트 절연막을 형성한 후, 상기 제1 및 제2 게이트 절연막 상에 보론으로 도핑된 폴리실리콘을 이용하여 게이트 전극을 형성하였다.After forming the first and second gate insulating layers, a gate electrode was formed using polysilicon doped with boron on the first and second gate insulating layers.

비교예 1Comparative Example 1

약 300℃의 온도를 갖는 반응 챔버 내에 실리콘 기판을 도입하였다. 상기 기판 상에 원자층 증착 공정에 의해 하프늄 산화물을 포함하는 제1 게이트 절연막을 형성하였다. 이때 상기 제1 게이트 절연막을 형성하기 위하여 제1 금속 전구체로서 테트라키스 디에틸 아미노 하프늄(TDEAH)을 사용하고, 제1 산화제로서는 산소를 사용하였다. 상기 제1 게이트 절연막의 두께는 약 25Å이었다. 그 다음, 원자층 증착 공정에 의해 하프늄 실리콘 산화물을 이용하여 제1 게이트 절연막 상에 약 15Å의 두께를 갖는 제2 게이트 절연막을 형성하였다. 이때 제2 금속 전구체로서는 테트라키스 디에틸 아미노 하프늄(TDEAH) 및 트리스 디메틸 아미노 실란(TDMAS)을 사용하고, 제2 산화제로써 산소를 사용하였다. 이 때, 하프늄 실리콘 산화물에서 실리콘에 대한 하프늄의 몰 비는 약 0.25로 유지하였다. A silicon substrate was introduced into the reaction chamber having a temperature of about 300 ° C. A first gate insulating film including hafnium oxide was formed on the substrate by an atomic layer deposition process. At this time, tetrakis diethyl amino hafnium (TDEAH) was used as the first metal precursor and oxygen was used as the first oxidant to form the first gate insulating film. The thickness of the first gate insulating film was about 25 GPa. Next, a second gate insulating film having a thickness of about 15 GPa was formed on the first gate insulating film by using hafnium silicon oxide by an atomic layer deposition process. At this time, tetrakis diethyl amino hafnium (TDEAH) and tris dimethyl amino silane (TDMAS) were used as the second metal precursors, and oxygen was used as the second oxidant. At this time, the molar ratio of hafnium to silicon in hafnium silicon oxide was maintained at about 0.25.

상기 제1 및 제2 게이트 절연막을 형성한 후, 상기 제1 및 제2 게이트 절연막 상에 보론으로 도핑된 폴리실리콘을 이용하여 게이트 전극을 형성하였다.After forming the first and second gate insulating layers, a gate electrode was formed using polysilicon doped with boron on the first and second gate insulating layers.

비교예 2Comparative Example 2

약 300℃의 온도를 갖는 반응 챔버 내에 실리콘 기판을 도입하였다. 상기 기판 상에 금속 전구체와 산화제를 차례로 도입하여 원자층 증착 공정에 의해 하프늄 실리콘 산화물을 포함하는 게이트 절연막을 형성하였다. 이때, 상기 금속 전구체로는 테트라키스 디에틸 아미노 하프늄(TDEAH) 및 트리스 디메틸 아미노 실란(TDMAS) 을 사용하였고, 산화제로는 산소를 사용하였다. 또한, 하프늄 실리콘 산화물에서 실리콘 원자에 대한 하프늄 원자의 비는 약 1.63 정도였다. A silicon substrate was introduced into the reaction chamber having a temperature of about 300 ° C. A metal precursor and an oxidant were sequentially introduced onto the substrate to form a gate insulating film including hafnium silicon oxide by an atomic layer deposition process. In this case, tetrakis diethyl amino hafnium (TDEAH) and tris dimethyl amino silane (TDMAS) were used as the metal precursor, and oxygen was used as the oxidant. In addition, the ratio of hafnium atoms to silicon atoms in hafnium silicon oxide was about 1.63.

상기 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 보론으로 도핑된 폴리실리콘을 이용하여 게이트 전극을 형성하였다.After the gate insulating film was formed, a gate electrode was formed using polysilicon doped with boron on the gate insulating film.

도 4는 상기 실험예 1 내지 3, 비교예 1 및 비교예 2에 따라 형성된 게이트 절연막들을 포함하는 트랜지스터들의 플랫 밴드 전압을 도시하는 그래프이다. 도 4에서, X축은 상기 트랜지스터에 인가되는 전압을 나타내고, Y축은 전압에 따른 캐패시턴스를 나타낸다. FIG. 4 is a graph showing flat band voltages of transistors including gate insulating layers formed according to Experimental Examples 1 to 3, Comparative Example 1, and Comparative Example 2. FIG. In FIG. 4, the X axis represents a voltage applied to the transistor, and the Y axis represents capacitance according to the voltage.

도 4를 참조하면, 실험예 1 내지 3에 따라 형성된 게이트 절연막들을 포함하는 트랜지스터들의 플랫 밴드 전압이 비교예 1 및 2에 따라 형성된 게이트 절연막을 포함하는 트랜지스터의 플랫 밴드 전압보다 상승되었음을 알 수 있다. Referring to FIG. 4, it can be seen that the flat band voltages of the transistors including the gate insulating layers formed in accordance with Experimental Examples 1 to 3 are higher than the flat band voltages of the transistors including the gate insulating layers formed in Comparative Examples 1 and 2.

도 5는 상기 실험예 1 내지 3 및 비교예 2에 따라 형성된 게이트 절연막들을 포함하는 트랜지스터들의 플랫 밴드 전압을 도시하는 그래프이다. FIG. 5 is a graph illustrating flat band voltages of transistors including gate insulating layers formed according to Experimental Examples 1 to 3 and Comparative Example 2. FIG.

도 5를 참조하면, 실험예 1 내지 3에 따라 형성된 게이트 절연막들을 포함하는 트랜지스터들의 플랫 밴드 전압이 비교예 2에 따라 형성된 게이트 절연막을 포함하는 트랜지스터의 플랫 밴드 전압보다 약 70mV 내지 약 80mV 정도 상승한 것을 알 수 있다. 실험예 1 내지 3의 상승 정도는 큰 차이가 없는 것으로 보아, 제1 절연막의 결정 구조를 안정화시키는 공정에서 공정 온도는 크게 중요하지 않은 것으로 보인다. Referring to FIG. 5, the flat band voltage of the transistors including the gate insulating films formed in accordance with Experimental Examples 1 to 3 is increased by about 70 mV to about 80 mV than the flat band voltage of the transistor including the gate insulating film formed in Comparative Example 2. Able to know. As the degree of rise of Experimental Examples 1 to 3 does not seem to be significantly different, the process temperature does not seem to be very important in the process of stabilizing the crystal structure of the first insulating film.

실험예 1, 비교예 1 및 비교예 2에 따라 형성된 게이트 절연막을 포함하는 트랜지스터의 플랫 밴드 전압을 측정한 결과를 하기 표 1에 나타내었다.Table 1 shows the results of measuring the flat band voltage of the transistor including the gate insulating film formed according to Experimental Example 1, Comparative Example 1 and Comparative Example 2.

플랫 밴드 전압Flat band voltage 실험예 1Experimental Example 1 -0.54V-0.54V 비교예 1Comparative Example 1 -0.74V-0.74V 비교예 2Comparative Example 2 -0.63V-0.63V

표 1을 참조하면, 실험예 1에 따라 형성된 게이트 절연막을 포함하는 트랜지스터의 플랫 밴드 전압이 비교예 1 및 2에 따라 형성된 게이트 절연막을 포함하는 트랜지스터의 플랫 밴드 전압보다 약 90mV 내지 200mV 정도가 상승하였다. 따라서, 본 발명에 따라 금속 산화막을 형성할 때, 페르미 레벨 피닝 현상이 개선되는 것을 알 수 있다. 특히, 비교예 1에 따라 형성된 게이트 절연막을 포함하는 트랜지스터의 플랫 밴드 전압과 실험예 1을 비교할 때, 약 200mV 정도 상승한 것으로 보아, 제1 절연막의 결정 구조를 안정화시키는 공정이 페르미 레벨 피닝 현상의 개선에 큰 역할을 함을 알 수 있다. Referring to Table 1, the flat band voltage of the transistor including the gate insulating film formed according to Experimental Example 1 was about 90mV to 200mV higher than the flat band voltage of the transistor including the gate insulating film formed according to Comparative Examples 1 and 2. . Therefore, when forming the metal oxide film according to the present invention, it can be seen that the Fermi level pinning phenomenon is improved. Particularly, when the flat band voltage of the transistor including the gate insulating film formed according to Comparative Example 1 is compared with Experimental Example 1, the increase of about 200 mV shows that the process of stabilizing the crystal structure of the first insulating film improves the Fermi level pinning phenomenon. It can be seen that it plays a big role in.

본 발명에 따르면, 하프늄 산화물과 같은 제1 금속 산화물을 이용하여 원자층 적층 공정에 의해 제1 절연막을 형성한 후, 상기 제1 절연막에 대하여 불활성 가스를 공급함으로써 상기 제1 절연막의 결정 구조를 안정화시키는 공정을 수행한다. 그 다음, 상기 제1 절연막 상에 하프늄 실리콘 산화물과 같은 제2 금속 산화물을 이용하여 원자층 적층 공정에 의해 제2 절연막을 형성함으로써 제1 및 제2 절연막을 포함하는 복합막을 형성한다. 상기 제2 절연막을 형성하기 전에 상기 제1 절연막의 결정 구조를 안정화시키는 공정을 실시함으로써 각각 제1 및 제2 절연막을 이루는 물질이 혼합되는 것을 방지할 수 있다. 따라서, 상기 제1 및 제2 절연막 상에 폴리실리콘막을 형성하였을 때 발생하는 페르미 레벨 피닝 현상을 개선시킬 수 있다.According to the present invention, after forming a first insulating film by an atomic layer deposition process using a first metal oxide such as hafnium oxide, the crystal structure of the first insulating film is stabilized by supplying an inert gas to the first insulating film. To carry out the process. Next, a second insulating film is formed on the first insulating film by using an atomic layer deposition process using a second metal oxide such as hafnium silicon oxide to form a composite film including the first and second insulating films. Before forming the second insulating film, a process of stabilizing the crystal structure of the first insulating film may be performed to prevent mixing of the materials forming the first and second insulating films, respectively. Therefore, the Fermi level pinning phenomenon which occurs when the polysilicon layers are formed on the first and second insulating layers can be improved.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described with reference to the preferred embodiments of the present invention as described above, those skilled in the art without departing from the spirit and scope of the present invention described in the claims various modifications and It will be appreciated that it can be changed.

Claims (23)

기판 상에 원자층 적층(ALD) 공정을 이용하여 금속 산화물을 포함하는 제1 절연막을 형성하는 단계;Forming a first insulating film including a metal oxide on an substrate using an atomic layer deposition (ALD) process; 상기 제1 절연막의 결정 구조를 안정화시키는 단계; 및Stabilizing the crystal structure of the first insulating film; And 상기 제1 절연막 상에 원자층 적층 공정을 이용하여 실리콘 원자에 대한 하프늄 원자의 몰 비율(mole ratio)이 1 이하인 하프늄 실리콘 산화물을 포함하는 제2 절연막을 형성하는 단계를 포함하는 박막 형성 방법.And forming a second insulating film including hafnium silicon oxide having a mole ratio of hafnium atoms to silicon atoms of 1 or less on the first insulating film using an atomic layer deposition process. 제1항에 있어서, 상기 제1 절연막의 결정 구조를 안정화시키는 단계는 불활성 가스를 공급하는 단계를 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 1, wherein stabilizing the crystal structure of the first insulating layer comprises supplying an inert gas. 제2항에 있어서, 상기 불활성 가스는 아르곤(Ar) 가스, 헬륨(He) 가스 및 질소(N2) 가스로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 2, wherein the inert gas comprises at least one selected from the group consisting of argon (Ar) gas, helium (He) gas, and nitrogen (N 2 ) gas. 제2항에 있어서, 상기 불활성 가스를 공급하는 단계는 60초 이상 수행되는 것을 특징으로 하는 박막 형성 방법.The method of claim 2, wherein the supplying of the inert gas is performed for 60 seconds or more. 제2항에 있어서, 상기 불활성 가스를 공급하는 단계는 300℃ 내지 700℃의 온도에서 수행되는 것을 특징으로 하는 박막 형성 방법.The method of claim 2, wherein the supplying of the inert gas is performed at a temperature of 300 ° C. to 700 ° C. 4. 제1항에 있어서, 상기 제1 절연막을 형성하는 단계는,The method of claim 1, wherein the forming of the first insulating layer comprises: 상기 기판 상에 금속 전구체를 도입하는 단계;Introducing a metal precursor onto the substrate; 상기 금속 전구체의 일부를 상기 기판 상에 화학적으로 흡착시키는 단계;Chemically adsorbing a portion of the metal precursor onto the substrate; 상기 기판 상에 화학적으로 흡착되지 않은 상기 금속 전구체를 제거하는 단계;Removing the metal precursor that is not chemically adsorbed on the substrate; 상기 기판 상에 제1 산화제를 공급하여 상기 화학적으로 흡착된 금속 전구체와 반응시킴으로써 상기 금속 산화물을 형성하는 단계; Supplying a first oxidant on the substrate to react with the chemically adsorbed metal precursor to form the metal oxide; 상기 금속 전구체와 반응하지 않은 제1 산화제를 제거하는 단계; 및Removing a first oxidant that has not reacted with the metal precursor; And 상기 금속 전구체를 도입하는 단계, 상기 금속 전구체의 일부를 화학적으로 흡착시키는 단계, 상기 화학적으로 흡착되지 않은 상기 금속 전구체를 제거하는 단계, 상기 금속 산화물을 형성하는 단계 및 상기 반응하지 않은 제1 산화제를 제거하는 단계를 적어도 1회 이상 반복하여 상기 금속 산화물을 포함하는 제1 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 형성 방법.Introducing the metal precursor, chemically adsorbing a portion of the metal precursor, removing the metal precursor that is not chemically adsorbed, forming the metal oxide, and the unreacted first oxidant Repeating the step of removing at least one or more times to form a first insulating film including the metal oxide. 제1항에 있어서, 상기 제2 절연막을 형성하는 단계는,The method of claim 1, wherein the forming of the second insulating film, 상기 제1 절연막 상에 하프늄 전구체 및 실리콘 전구체를 도입하는 단계;Introducing a hafnium precursor and a silicon precursor onto the first insulating film; 상기 하프늄 전구체 및 실리콘 전구체의 일부를 상기 제1 절연막 상에 화학 적으로 흡착시키는 단계;Chemically adsorbing a portion of the hafnium precursor and the silicon precursor onto the first insulating film; 상기 제1 절연막 상에 화학적으로 흡착되지 않은 상기 하프늄 전구체 및 실리콘 전구체를 제거하는 단계;Removing the hafnium precursor and the silicon precursor that are not chemically adsorbed on the first insulating film; 상기 기판 상에 제2 산화제를 도입하여 상기 화학적으로 흡착된 하프늄 전구체 및 실리콘 전구체와 반응시킴으로써 하프늄 실리콘 산화물을 형성하는 단계; Introducing a second oxidant onto the substrate to form hafnium silicon oxide by reacting with the chemically adsorbed hafnium precursor and silicon precursor; 상기 하프늄 전구체 및 실리콘 전구체와 반응하지 않은 상기 제2 산화제를 제거하는 단계; 및Removing the second oxidant that has not reacted with the hafnium precursor and the silicon precursor; And 상기 하프늄 전구체 및 실리콘 전구체를 도입하는 단계, 상기 하프늄 전구체 및 실리콘 전구체를 화학적으로 흡착시키는 단계, 상기 화학적으로 흡착되지 않은 하프늄 전구체 및 실리콘 전구체를 제거하는 단계, 상기 하프늄 실리콘 산화물을 형성하는 단계 및 상기 반응하지 않은 상기 제2 산화제를 제거하는 단계를 적어도 1회 이상 반복하여 상기 하프늄 실리콘 산화물을 포함하는 제2 절연막을 상기 제1 절연막 상에 형성하는 단계를 포함하는 박막 형성 방법.Introducing the hafnium precursor and the silicon precursor, chemically adsorbing the hafnium precursor and the silicon precursor, removing the non-chemically adsorbed hafnium precursor and the silicon precursor, forming the hafnium silicon oxide and the Removing the unreacted second oxidant at least one or more times to form a second insulating film including the hafnium silicon oxide on the first insulating film. 제1항에 있어서, 상기 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 보론 산화물, 실리콘 산화물, 주석 산화물, 바나듐 산화물, 탄탈륨 산화물, 티타늄 산화물, 스트론튬 산화물, 바륨 산화물, 알루미늄 산화물, 이트륨 산화물, 마그네슘 산화물, 납 산화물, 니오븀 산화물, 세륨 산화물, 루테늄 산화물, 칼슘 산화물, 인듐 산화물, 비소 산화물, 안티몬 산화물 및 게르마늄 산화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 형성 방 법.The method of claim 1, wherein the metal oxide is hafnium oxide, zirconium oxide, lanthanum oxide, boron oxide, silicon oxide, tin oxide, vanadium oxide, tantalum oxide, titanium oxide, strontium oxide, barium oxide, aluminum oxide, yttrium oxide, magnesium And at least one selected from the group consisting of oxides, lead oxides, niobium oxides, cerium oxides, ruthenium oxides, calcium oxides, indium oxides, arsenic oxides, antimony oxides and germanium oxides. 제1항에 있어서, 상기 제2 절연막은 실리콘 원자에 대한 하프늄 원자의 몰 비율이 0.25 이하인 하프늄 실리콘 산화물을 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 1, wherein the second insulating film comprises hafnium silicon oxide having a molar ratio of hafnium atoms to silicon atoms of 0.25 or less. 제1항에 있어서, 상기 제2 절연막의 결정 구조를 안정화시키는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 1, further comprising stabilizing a crystal structure of the second insulating layer. 제10항에 있어서, 상기 제2 절연막의 결정 구조를 안정화시키는 단계는 불활성 가스를 300℃ 내지 700℃의 온도 범위에서 60초 이상 공급하는 단계를 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 10, wherein the stabilizing of the crystal structure of the second insulating layer comprises supplying an inert gas in a temperature range of 300 ° C. to 700 ° C. for at least 60 seconds. 제1항에 있어서, 상기 제2 절연막을 형성한 후, 상기 제2 절연막을 질화 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 1, further comprising nitriding the second insulating film after forming the second insulating film. 제12항에 있어서, 상기 질화 처리는 열 질화 처리(Rapid Thermal Nitration) 공정, 리모트 플라즈마 질화 처리(Remote Plasma Nitration) 공정 또는 디커플드 플라즈마 질화 처리(Decoupled Plasma Nitration) 공정을 포함하는 것을 특징으로 하는 박막 형성 방법.The method of claim 12, wherein the nitriding treatment comprises a rapid thermal nitration process, a remote plasma nitration process, or a decoupled plasma nitration process. Thin film formation method. 기판 상에 원자층 적층(ALD) 공정을 이용하여 금속 산화물을 포함하는 제1 게이트 절연막을 형성하는 단계;Forming a first gate insulating layer including a metal oxide using an atomic layer deposition (ALD) process on the substrate; 상기 제1 게이트 절연막의 결정 구조를 안정화시키는 단계; Stabilizing the crystal structure of the first gate insulating film; 상기 제1 게이트 절연막 상에 원자층 적층 공정을 이용하여 실리콘 원자에 대한 하프늄 원자의 몰 비율이 1 이하인 하프늄 실리콘 산화물을 포함하는 제2 게이트 절연막을 형성하는 단계; 및Forming a second gate insulating film on the first gate insulating film including hafnium silicon oxide having a molar ratio of hafnium atoms to silicon atoms of 1 or less using an atomic layer deposition process; And 상기 제2 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 게이트 구조물의 제조 방법.Forming a gate electrode on the second gate insulating film. 제14항에 있어서, 상기 제1 게이트 절연막의 결정 구조를 안정화시키는 단계는 아르곤(Ar) 가스, 헬륨(He) 가스 및 질소(N2) 가스로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 불활성 가스를 공급하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.15. The method of claim 14, wherein stabilizing the crystal structure of the first gate insulating film comprises an inert gas containing at least one selected from the group consisting of argon (Ar) gas, helium (He) gas and nitrogen (N 2 ) gas. And supplying the gate structure. 제15항에 있어서, 상기 불활성 가스를 공급하는 단계는 300℃ 내지 700℃의 온도 범위에서 60초 이상 수행되는 것을 특징으로 하는 게이트 구조물의 제조 방법.The method of claim 15, wherein the supplying of the inert gas is performed at a temperature range of 300 ° C. to 700 ° C. for at least 60 seconds. 제14항에 있어서, 상기 제2 게이트 절연막을 형성한 후, 불활성 가스를 300℃ 내지 700℃의 온도 범위에서 60초 이상 공급하여 상기 제2 게이트 절연막의 결정 구조를 안정화시키는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.15. The method of claim 14, further comprising, after forming the second gate insulating layer, supplying an inert gas for at least 60 seconds in a temperature range of 300 ° C. to 700 ° C. to stabilize the crystal structure of the second gate insulating layer. Thin film formation method characterized by the above-mentioned. 제14항에 있어서, 상기 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 보론 산화물, 실리콘 산화물, 주석 산화물, 바나듐 산화물, 탄탈륨 산화물, 티타늄 산화물, 스트론튬 산화물, 바륨 산화물, 알루미늄 산화물, 이트륨 산화물, 마그네슘 산화물, 납 산화물, 니오븀 산화물, 세륨 산화물, 루테늄 산화물, 칼슘 산화물, 인듐 산화물, 비소 산화물, 안티몬 산화물 및 게르마늄 산화물로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.The method of claim 14, wherein the metal oxide is hafnium oxide, zirconium oxide, lanthanum oxide, boron oxide, silicon oxide, tin oxide, vanadium oxide, tantalum oxide, titanium oxide, strontium oxide, barium oxide, aluminum oxide, yttrium oxide, magnesium A method of manufacturing a gate structure comprising at least one selected from the group consisting of oxides, lead oxides, niobium oxides, cerium oxides, ruthenium oxides, calcium oxides, indium oxides, arsenic oxides, antimony oxides and germanium oxides. 제14항에 있어서, 상기 제2 게이트 절연막은 실리콘 원자에 대한 하프늄 원자의 몰 비율이 0.25 이하인 하프늄 실리콘 산화물을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.15. The method of claim 14, wherein the second gate insulating film includes hafnium silicon oxide having a molar ratio of hafnium atoms to silicon atoms of 0.25 or less. 제14항에 있어서, 상기 제2 게이트 절연막을 형성한 후, 상기 제2 게이트 절연막을 질화 처리하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.The method of claim 14, further comprising nitriding the second gate insulating layer after forming the second gate insulating layer. 제14항에 있어서, 상기 제1 게이트 절연막을 형성하기 전에, 상기 기판 상에 실리콘 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.15. The method of claim 14, further comprising forming a silicon oxide film on the substrate prior to forming the first gate insulating film. 제21항에 있어서, 상기 실리콘 산화막을 질화 처리하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.22. The method of claim 21, further comprising nitriding the silicon oxide film. 제14항에 있어서, 상기 게이트 전극은 불순물로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.15. The method of claim 14, wherein the gate electrode comprises polysilicon doped with an impurity.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110107366A (en) * 2009-01-07 2011-09-30 로베르트 보쉬 게엠베하 Electromagnetic radiation sensor and method of manufacture
KR101374106B1 (en) 2007-08-20 2014-03-14 연세대학교 산학협력단 Organic Thin Film Transistor and Method For Fabricating the Same
KR101498732B1 (en) * 2007-06-26 2015-03-04 가부시키가이샤 코준도카가쿠 켄큐쇼 Process for forming the strontium-containing thin film
US10734221B2 (en) 2017-07-07 2020-08-04 Tokyo Electron Limited Method of manufacturing semiconductor device and method of forming metal oxide film
KR20210019013A (en) * 2018-06-08 2021-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method of semiconductor device
WO2023249825A1 (en) * 2022-06-22 2023-12-28 Applied Materials, Inc. Atomic layer deposition using novel oxygen-containing precursors
KR102690226B1 (en) * 2022-06-16 2024-08-05 한국생산기술연구원 Thin film transistor and manufacturing method thereof
WO2024225713A1 (en) * 2023-04-26 2024-10-31 주식회사 보다 Method for manufacturing sensing material for thermography image sensor and thermography image sensor comprising same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020032054A (en) * 2000-10-25 2002-05-03 박종섭 Method for forming silicate by using atomic layer deposition
JP2003068732A (en) * 2001-06-28 2003-03-07 Sharp Corp Method of depositing high dielectric constant material on substrate by using atomic layer deposition method
KR20040059878A (en) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 Method of forming insulating thin film for semiconductor device
KR20050062132A (en) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 Fabricating method for capacitor with composite dielectric
KR20050101626A (en) * 2004-04-19 2005-10-25 삼성전자주식회사 Method of fabricating high-k dielectric layer having reduced impurity

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020032054A (en) * 2000-10-25 2002-05-03 박종섭 Method for forming silicate by using atomic layer deposition
JP2003068732A (en) * 2001-06-28 2003-03-07 Sharp Corp Method of depositing high dielectric constant material on substrate by using atomic layer deposition method
KR20040059878A (en) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 Method of forming insulating thin film for semiconductor device
KR20050062132A (en) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 Fabricating method for capacitor with composite dielectric
KR20050101626A (en) * 2004-04-19 2005-10-25 삼성전자주식회사 Method of fabricating high-k dielectric layer having reduced impurity

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101498732B1 (en) * 2007-06-26 2015-03-04 가부시키가이샤 코준도카가쿠 켄큐쇼 Process for forming the strontium-containing thin film
KR101374106B1 (en) 2007-08-20 2014-03-14 연세대학교 산학협력단 Organic Thin Film Transistor and Method For Fabricating the Same
KR20110107366A (en) * 2009-01-07 2011-09-30 로베르트 보쉬 게엠베하 Electromagnetic radiation sensor and method of manufacture
KR101698218B1 (en) * 2009-01-07 2017-01-19 로베르트 보쉬 게엠베하 Electromagnetic radiation sensor and method of manufacture
US10734221B2 (en) 2017-07-07 2020-08-04 Tokyo Electron Limited Method of manufacturing semiconductor device and method of forming metal oxide film
KR20210019013A (en) * 2018-06-08 2021-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method of semiconductor device
KR102637749B1 (en) 2018-06-08 2024-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor devices and methods of manufacturing semiconductor devices
KR102690226B1 (en) * 2022-06-16 2024-08-05 한국생산기술연구원 Thin film transistor and manufacturing method thereof
WO2023249825A1 (en) * 2022-06-22 2023-12-28 Applied Materials, Inc. Atomic layer deposition using novel oxygen-containing precursors
WO2024225713A1 (en) * 2023-04-26 2024-10-31 주식회사 보다 Method for manufacturing sensing material for thermography image sensor and thermography image sensor comprising same

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