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KR102670209B1 - 3차원 메모리 디바이스들을 형성하기 위한 방법들 - Google Patents

3차원 메모리 디바이스들을 형성하기 위한 방법들 Download PDF

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KR102670209B1
KR102670209B1 KR1020217033415A KR20217033415A KR102670209B1 KR 102670209 B1 KR102670209 B1 KR 102670209B1 KR 1020217033415 A KR1020217033415 A KR 1020217033415A KR 20217033415 A KR20217033415 A KR 20217033415A KR 102670209 B1 KR102670209 B1 KR 102670209B1
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semiconductor layer
doped semiconductor
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Inventor
쿤 장
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리 디바이스들 및 이를 형성하기 위한 방법들의 실시예들이 개시된다. 일례로, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 기판 상의 희생 층, 희생 층 상의 N-웰을 갖는 P형 도핑 반도체 층, 및 P형 도핑 반도체 층 상의 유전체 스택이 이어서 형성된다. 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 채널 구조가 메모리 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. 기판 및 희생 층은 제거되어 채널 구조의 단부를 노출시킨다. P형 도핑 반도체 층에 접하는 채널 구조의 부분은 반도체 플러그로 대체된다.

Description

3차원 메모리 디바이스들을 형성하기 위한 방법들
본 개시내용의 실시예들은 3차원(3D: three-dimensional) 메모리 디바이스들 및 이들의 제작 방법들이 관한 것이다.
평면형 메모리 셀들은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제작 프로세스를 개선함으로써 더 작은 크기들로 스케일링된다. 그러나 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 프로세스 및 제작 기술들은 까다로워지고 비용이 많이 들게 된다. 그 결과, 평면형 메모리 셀들에 대한 메모리 밀도는 상한에 접근한다.
3D 메모리 아키텍처는 평면형 메모리 셀들의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 메모리 어레이로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 메모리 디바이스들 및 이를 형성하기 위한 방법들의 실시예들이 본 명세서에서 개시된다.
일례로, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 기판 상의 희생 층, 희생 층 상의 N-웰(well)을 갖는 P형 도핑(doped) 반도체 층, 및 P형 도핑 반도체 층 상의 유전체 스택(stack)이 이어서 형성된다. 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널(channel) 구조가 형성된다. 채널 구조가 메모리 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. 기판 및 희생 층은 제거되어 채널 구조의 단부를 노출시킨다. P형 도핑 반도체 층에 접하는 채널 구조의 부분은 반도체 플러그(plug)로 대체된다.
다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 핸들(handle) 층, 매립(buried) 산화물 층 및 디바이스 층을 포함하는 실리콘 온 절연체(SOI: silicon on insulator) 웨이퍼(wafer)의 디바이스 층이 P형 도펀트(dopant)로 도핑된다. 도핑된 디바이스 층의 일부는 N형 도펀트로 도핑되어, 도핑된 디바이스 층에 N-웰을 형성한다. SOI 웨이퍼의 도핑된 디바이스 층 상에 유전체 스택이 형성된다. 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 채널 구조가 메모리 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. SOI 웨이퍼의 핸들 층 및 매립 산화물 층은 제거되어 채널 구조의 단부를 노출시킨다. 도핑된 디바이스 층에 접하는 채널 구조의 부분은 반도체 플러그로 대체된다.
또 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 주변 회로가 제1 기판 상에 형성된다. N-웰을 갖는 P형 도핑 반도체 층 및 메모리 스택을 수직으로 관통하여 연장되는 채널 구조가 제2 기판 위에 형성된다. 메모리 스택이 주변 회로 위에 있도록 제1 기판과 제2 기판이 대면(face-to-face) 방식으로 접합된다. 제2 기판이 제거되어 채널 구조의 상부 단부를 노출시킨다. P형 도핑 반도체 층에 접하는 채널 구조의 부분은 반도체 플러그로 대체된다.
본 명세서에 통합되며 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하며, 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야에서 통상의 지식을 가진 자가 본 개시내용을 실행하고 사용할 수 있게 하는 역할을 추가로 한다.
도 1은 본 개시내용의 일부 실시예들에 따른 예시적인 3D 메모리 디바이스의 단면의 측면도를 예시한다.
도 2는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스의 단면의 측면도를 예시한다.
도 3a - 도 3n은 본 개시내용의 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 제작 프로세스를 예시한다.
도 4a - 도 4o는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스를 형성하기 위한 제작 프로세스를 예시한다.
도 5a는 본 개시내용의 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 5b는 본 개시내용의 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 다른 방법의 흐름도를 예시한다.
도 6a는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 6b는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스를 형성하기 위한 다른 방법의 흐름도를 예시한다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 예시 목적들로만 이루어진다고 이해되어야 한다. 당해 기술분야에서 통상의 지식을 가진 자는 본 개시내용의 사상 및 범위를 벗어나지 않으면서 다른 구성들 및 배열들이 사용될 수 있음을 인식할 것이다. 본 개시내용이 또한 다양한 다른 애플리케이션들에서 이용될 수 있다는 점이 당해 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.
"일 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 본 명세서에서의 언급들은, 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 각각의 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 수 있는 것은 아님을 지시한다는 점이 주목된다. 더욱이, 그러한 문구들이 반드시 동일한 실시예를 의미하는 것은 아니다. 추가로, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되든 아니든, 다른 실시예들과 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 당해 기술분야에서 통상의 지식을 가진 자의 지식 내에 있을 것이다.
일반적으로, 용어는 적어도 부분적으로는 맥락에서의 사용으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는, 맥락에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합들을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, 단수 표현의 용어들은 다시, 맥락에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 추가로, "~에 기초하여"라는 용어는 반드시 배타적인 세트의 인자들을 전달하고자 하는 것이 아니라, 대신에 또한, 맥락에 적어도 부분적으로 의존하여, 반드시 명시적으로 기술된 것은 아닌 추가 인자들의 존재를 허용하는 것으로 이해될 수 있다.
본 개시내용에서 "~ 상에", "~보다 위에" 및 "~ 위에"의 의미는 "~ 상에"가 무엇인가의 "바로 상에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 무언가 "상에"의 의미를 또한 포함하는 것으로, 그리고 "~보다 위에" 또는 "~ 위에"는 무언가"보다 위에" 또는 무언가 "위에"의 의미를 의미할 뿐만 아니라, 그 사이에 중간 피처 또는 층이 없는 무언가보다"위에" 또는 무언가 "위에"(즉, 바로 무언가 상에)에 있다는 의미를 또한 포함할 수 있는 것으로 가장 넓은 방식으로 해석되어야 한다고 쉽게 이해되어야 한다.
또한, 도면들에 예시된 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트 또는 특징의 관계를 설명하기 위해 본 명세서에서는 "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들이 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향에 추가하여, 사용 또는 동작 중인 디바이스의 서로 다른 배향들을 포괄하는 것으로 의도된다. 장치는 다르게(90도 회전 또는 다른 배향들로) 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들이 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 위에 후속 재료 층들이 추가되는 재료를 의미한다. 기판 자체가 패터닝될 수 있다. 기판의 최상부 상에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 상태로 유지될 수 있다. 게다가, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 다양한 반도체 재료들을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적으로 비-전도성 재료로 이루어질 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 구역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조 전체에 걸쳐 확장될 수 있거나 하부 또는 상부 구조의 범위 미만의 범위를 가질 수 있다. 추가로, 층은 연속 구조의 두께 미만의 두께를 갖는 균질한 또는 불균일한 연속 구조의 구역일 수 있다. 예를 들어, 연속 구조의 최상부 표면과 최하부 표면에서 또는 그 사이의 임의의 쌍의 수평면들 사이에 층이 위치될 수 있다. 층은 수평으로, 수직으로 그리고/또는 테이퍼형 표면(tapered surface)을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층들을 포함할 수 있고, 그리고/또는 그 위에, 그 상부에, 그리고/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층들을 포함할 수 있다. 예를 들어, 상호 접속 층은 (상호 접속 라인들 및/또는 수직 상호 접속 액세스(via: vertical interconnect access)) 접촉부들이 형성되는) 하나 이상의 컨덕터 및 접촉 층들과 하나 이상의 유전체 층들을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "명목/명목상(nominal/nominally)"이라는 용어는, 제품 또는 프로세스의 설계 단계 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특징 또는 파라미터의 원하는 또는 목표 값을, 원하는 값의 초과 및/또는 미만의 값들의 범위와 함께 의미한다. 값들의 범위는 제조 프로세스들 또는 공차들의 약간의 변동들에 기인할 수 있다. 본 명세서에서 사용되는 바와 같이, "약"이라는 용어는 대상 반도체 디바이스와 연관된 특정 기술 노드에 기반하여 변할 수 있는 주어진 양의 값을 지시한다. 특정 기술 노드에 기반하여, "약"이라는 용어는 예를 들어, 값의 10-30%(예컨대, 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 지시할 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는, (본 명세서에서는 "메모리 스트링(string)들", 이를테면 NAND 메모리 스트링들로 지칭되는) 메모리 셀 트랜지스터들의 수직으로 배향된 스트링들이 측 방향으로 배향된 기판에 대해 수직 방향으로 연장되도록 그러한 기판 상에 메모리 스트링들을 갖는 반도체 디바이스를 의미한다. 본 명세서에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측 방향 표면에 명목상 수직인 것을 의미한다.
일부 3D 메모리 디바이스들, 이를테면 3D NAND 메모리 디바이스들에서는, 슬릿(slit) 구조들(예컨대, 게이트 라인 슬릿(GLS: gate line slit)들)이 디바이스들의 전면으로부터 어레이 공통 소스(ACS: array common source)와 같은 메모리 어레이의 소스로의 전기 접속들을 제공하는 데 사용된다. 그러나 전면 소스 접촉부들은, 스페이서(spacer)들이 사이에 존재하더라도, 워드 라인들과 소스 접촉부들 사이에 누설 전류와 기생 용량 모두를 유도함으로써 3D 메모리 디바이스들의 전기적 성능에 영향을 미칠 수 있다. 스페이서들의 형성은 또한 제작 프로세스를 복잡하게 한다. 전기적 성능에 영향을 미치는 것 외에도, 슬릿 구조들은 대개 벽 형상의 폴리실리콘 및/또는 금속 충전물(filling)들을 포함하며, 이는 국소 응력을 유도하여 웨이퍼 휨 또는 뒤틀림을 야기함으로써, 생산 수율을 감소시킬 수 있다.
더욱이, 일부 3D NAND 메모리 디바이스들에서는, 채널 구조들의 측벽들을 둘러싸도록 반도체 플러그들이 선택적으로 성장되는데, 이는 예컨대, 측벽 선택적 에피택셜 성장(SEG: selective epitaxial growth)으로 알려져 있다. 채널 구조들의 하부 단부, 예컨대 최하부 SEG에 형성되는 다른 타입의 반도체 플러그들과 비교하여, 측벽 SEG의 형성은 ("SONO" 펀치(punch)로도 또한 알려진) 채널 홀(hole)들의 최하부 표면에서의 반도체 채널 및 메모리 막의 에칭을 피함으로써, 특히, 이를테면, 다중 데크 아키텍처(multi-deck architecture)를 갖는 96개 이상의 레벨들을 갖는 고급 기술들로 3D NAND 메모리 디바이스들을 제조할 때, 프로세스 윈도우를 증가시킨다. 측벽 SEG들은 대개, 기판과 스택 구조 사이의 희생 층을 측벽 SEG들로 대체함으로써 형성되며, 이는 슬릿 개구들을 통한 다수의 증착 및 에칭 프로세스들을 수반한다. 그러나 3D NAND 메모리 디바이스들의 레벨들이 계속 증가함에 따라, 스택 구조를 관통하여 연장되는 슬릿 개구들의 종횡비가 더 커져, 증가된 비용 및 감소된 수율로 인해 슬릿 개구들을 통한 증착 및 에칭 프로세스들이 알려진 접근 방식을 사용하여 측벽 SEG들을 형성하는 데 더 어렵고 바람직하지 않게 만든다.
본 개시내용에 따른 다양한 실시예들은 후면 소스 접촉부들을 갖는 3D 메모리 디바이스들을 제공한다. 소스 접촉부들을 전면에서 후면으로 이동시킴으로써, 유효 메모리 셀 어레이 영역이 증가될 수 있고, 스페이서 형성 프로세스가 생략될 수 있기 때문에, 메모리 셀당 비용이 감소될 수 있다. 디바이스 성능은 또한, 예를 들어 워드 라인들과 소스 접촉부들 사이의 누설 전류 및 기생 커패시턴스를 피함으로써 그리고 (소스 접촉부들로서) 전면 슬릿 구조들에 의해 야기되는 국소 응력을 감소시킴으로써 개선될 수 있다. 측벽 SEG들(예컨대, 반도체 플러그들)은 기판의 전면에서 스택 구조를 관통하여 연장되는 개구들을 통한 임의의 증착 또는 에칭 프로세스를 피하도록 기판의 후면으로부터 형성될 수 있다. 그 결과, 제작 프로세스의 복잡성 및 비용이 감소될 수 있고, 생산 수율이 증가될 수 있다. 또한, 측벽 SEG들의 제작 프로세스가 더는 스택 구조를 관통하는 개구들의 종횡비에 의해 영향을 받지 않기 때문에, 즉 메모리 스택의 레벨들에 의해 제한되지 않기 때문에, 3D 메모리 디바이스들의 확장성이 또한 개선될 수 있다.
일부 실시예들에서, 측벽 SEG들의 형성 전에, 메모리 스택이 형성되는 기판이 후면으로부터 제거되어 채널 구조들을 노출시킨다. 따라서 기판의 선택은 예를 들어, 비용을 감소시키도록 더미 웨이퍼들로 또는 제작 프로세스를 단순화하도록 실리콘 온 절연체(SOI) 웨이퍼들로 확장될 수 있다. 기판의 제거는 또한, 후면 박형화(thinning) 프로세스를 사용하는 알려진 방법들에서 두께 균일성 제어의 까다로운 문제를 피할 수 있다.
상이한 요건들 및 애플리케이션들을 수용하기 위해, 예를 들어 상이한 소거 연산 메커니즘들을 이용한 다양한 3D 메모리 디바이스 아키텍처들 및 그 제작 방법들이 본 개시내용에서 개시된다. 일부 실시예들에서, 측벽 SEG들은 3D 메모리 디바이스에 의한 게이트 유도 드레인 누설(GIDL: gate-induced-drain-leakage) 소거를 가능하게 하기 위한 N형 도핑 반도체 층의 부분들이다. 일부 실시예들에서, 측벽 SEG들은 3D 메모리 디바이스에 의한 P-웰 벌크 소거를 가능하게 하기 위한 P형 도핑 반도체 층의 부분들이다.
도 1은 본 개시내용의 일부 실시예들에 따른 예시적인 3D 메모리 디바이스(100)의 단면의 측면도를 예시한다. 일부 실시예들에서, 3D 메모리 디바이스(100)는 제1 반도체 구조(102) 및 제1 반도체 구조(102) 위에 적층된 제2 반도체 구조(104)를 포함하는 접합된 칩이다. 일부 실시예들에 따라, 제1 반도체 구조(102)와 제2 반도체 구조(104)는 이들 사이의 접합 계면(106)에서 접합된다. 도 1에 도시된 바와 같이, 제1 반도체 구조(102)는 실리콘(예컨대, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI 또는 임의의 다른 적절한 재료들을 포함할 수 있는 기판(101)을 포함할 수 있다.
3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 기판(101) 상의 주변 회로들(108)을 포함할 수 있다. x 축 및 y 축이 도 1에 포함되어, 기판(101)을 갖는 3D 메모리 디바이스(100)의 컴포넌트들의 공간 관계를 추가로 예시한다는 점이 주목된다. 기판(101)은 x 방향(즉, 측 방향)으로 측 방향으로 확장되는 2개의 측 방향 표면들(예컨대, 최상부 표면 및 최하부 표면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트(예컨대, 층 또는 디바이스)가 반도체 디바이스(예컨대, 3D 메모리 디바이스(100))의 다른 컴포넌트(예컨대, 층 또는 디바이스) "상에" 있는지, "위에" 있는지, 또는 "아래에" 있는지는, 기판이 y 방향(즉, 수직 방향)으로 반도체 디바이스의 최하부 평면에 포지셔닝될 때, y 방향으로 반도체 디바이스의 기판(예컨대, 기판(101))에 대해 결정된다. 공간 관계들을 설명하기 위한 동일한 개념이 본 개시내용 전반에 걸쳐 적용된다.
일부 실시예들에서, 주변 회로(108)는 3D 메모리 디바이스(100)를 제어 및 감지하도록 구성된다. 주변 회로(108)는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들 또는 커패시터들을 포함하지만 이에 제한되지 않는 3D 메모리 디바이스(100)의 동작을 가능하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 제어 및 감지 회로들일 수 있다. 주변 회로들(108)은 기판(101) "상에" 형성된 트랜지스터들을 포함할 수 있으며, 여기서 트랜지스터들의 전체 또는 일부가 기판(101) 내에(예컨대, 기판(101)의 최상부 표면 아래에) 그리고/또는 기판(101) 상에 직접 형성된다. 분리 구역들(예컨대, 얕은 트렌치 분리(STI: shallow trench isolation)들) 및 도핑된 영역들(예컨대, 트랜지스터들)의 소스 구역들 및 드레인 구역들)이 기판(101) 내에 또한 형성될 수 있다. 일부 실시예들에 따르면, 트랜지스터들은 고급 로직 프로세스들(예컨대, 90㎚, 65㎚, 45㎚, 32㎚, 28㎚, 20㎚, 16㎚, 14㎚, 10㎚, 7㎚, 5㎚, 3㎚, 2㎚ 등의 기술 노드들)에 따라 고속이다. 일부 실시예들에서, 주변 회로(108)는 로직 회로들, 이를테면 프로세서들 및 프로그래밍 가능 로직 디바이스(PLD: programmable logic device)들, 또는 메모리 회로들, 이를테면 정적 랜덤 액세스 메모리(SRAM: static random-access memory) 및 동적 RAM(DRAM: dynamic RAM)을 포함하는 고급 로직 프로세스들과 호환 가능한 임의의 다른 회로들을 더 포함할 수 있다고 이해된다.
일부 실시예들에서, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 주변 회로들(108)로 그리고 주변 회로들(108)로부터 전기 신호들을 전송하기 위해 주변 회로들(108) 위에 (도시되지 않은) 상호 접속 층을 더 포함한다. 상호 접속 층은 측 방향 상호 접속 라인들 및 수직 상호 접속 액세스(VIA) 접촉부들을 포함하는 (본 명세서에서는 "접촉부들"로도 또한 지칭되는) 복수의 상호 접속부들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호 접속부들"이라는 용어는 MEOL(middle-end-of-line) 상호 접속부들 및 BEOL(back-end-of-line) 상호 접속부들과 같은 임의의 적절한 타입들의 상호 접속부들을 광범위하게 포함할 수 있다. 상호 접속 층은, 상호 접속 라인들 및 VIA 접촉부들이 형성될 수 있는 ("금속 간 유전체(IMD: intermetal dielectric) 층들"로 또한 알려진) 하나 이상의 층간 유전체(ILD: interlayer dielectric) 층들을 더 포함할 수 있다. 즉, 상호 접속 층은 다수의 ILD 층들에 상호 접속 라인들 및 VIA 접촉부들을 포함할 수 있다. 상호 접속 층 내의 상호 접속 라인들 및 VIA 접촉부들은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호 접속 층 내의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 상수(저-k(low-k)) 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제1 반도체 구조(102)는 접합 계면(106)에 그리고 상호 접속 층 및 주변 회로들(108) 위에 접합 층(110)을 더 포함할 수 있다. 접합 층(110)은 복수의 접합 접촉부들(111) 및 접합 접촉부들(111)을 전기적으로 격리시키는 유전체들을 포함할 수 있다. 접합 접촉부들(111)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 접합 층(110)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체들로 형성될 수 있다. 접합 접촉부들(111) 및 접합 층(110) 내의 주변 유전체들은 하이브리드 접합을 위해 사용될 수 있다.
유사하게, 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 또한, 제1 반도체 구조(102)의 접합 계면(106)에 그리고 접합 층(110) 위에 접합 층(112)을 포함할 수 있다. 접합 층(112)은 복수의 접합 접촉부들(113) 및 접합 접촉부들(113)을 전기적으로 격리시키는 유전체들을 포함할 수 있다. 접합 접촉부들(113)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 접합 층(112)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체들로 형성될 수 있다. 접합 접촉부들(113) 및 접합 층(112) 내의 주변 유전체들은 하이브리드 접합을 위해 사용될 수 있다. 일부 실시예들에 따라, 접합 접촉부들(113)은 접합 계면(106)에서 접합 접촉부들(111)과 접촉한다.
아래에서 상세히 설명되는 바와 같이, 제2 반도체 구조(104)는 접합 계면(106)에서 대면 방식으로 제1 반도체 구조(102)의 최상부 상에 접합될 수 있다. 일부 실시예들에서, 접합 계면(106)은 (예컨대, 땜납 또는 접착제들과 같은 중간 층들을 사용하지 않고 표면들 사이에 접합을 형성하는) 직접 접합 기술인 그리고 금속-금속 접합 및 유전체-유전체 접합을 동시에 얻을 수 있는 ("금속/유전체 하이브리드 접합"으로도 또한 알려진) 하이브리드 접합의 결과로서 접합 층들(110, 112) 사이에 배치된다. 일부 실시예들에서, 접합 계면(106)은 접합 층들(112, 110)이 만나게 되고 접합되는 위치이다. 실제로, 접합 계면(106)은 제1 반도체 구조(102)의 접합 층(110)의 최상부 표면 및 제2 반도체 구조(104)의 접합 층(112)의 최하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 전기 신호들을 전송하기 위해 접합 층(112) 위에 (도시되지 않은) 상호 접속 층을 더 포함한다. 상호 접속 층은 MEOL 상호 접속부들 및 BEOL 상호 접속부들과 같은 복수의 상호 접속부들을 포함할 수 있다. 상호 접속 층은 상호 접속 라인들 및 VIA 접촉부들이 형성될 수 있는 하나 이상의 ILD 층들을 더 포함할 수 있다. 상호 접속 층 내의 상호 접속 라인들 및 VIA 접촉부들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호 접속 층 내의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(100)는 메모리 셀들이 NAND 메모리 스트링들의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 NAND 메모리 스트링들의 어레이로서 기능하는 채널 구조들(124)의 어레이를 포함할 수 있다. 도 1에 도시된 바와 같이, 각각의 채널 구조(124)는 전도성 층(116) 및 유전체 층(118)을 각각 포함하는 복수의 쌍들을 수직으로 관통하여 연장될 수 있다. 인터리빙된 전도성 층들(116) 및 유전체 층들(118)은 메모리 스택(114)의 일부이다. 메모리 스택(114) 내의 전도성 층들(116)과 유전체 층들(118)의 쌍들의 수(예컨대, 32, 64, 96, 128, 160, 192, 224, 256개 이상)는 3D 메모리 디바이스(100) 내의 메모리 셀들의 수를 결정한다. 일부 실시예들에서, 메모리 스택(114)은 서로 위에 적층된 복수의 메모리 데크들을 포함하는 (도시되지 않은) 다중 데크 아키텍처를 가질 수 있다고 이해된다. 각각의 메모리 데크 내의 전도성 층들(116)과 유전체 층들(118)의 쌍들의 수는 동일하거나 상이할 수 있다.
메모리 스택(114)은 복수의 인터리빙된 전도성 층들(116) 및 유전체 층들(118)을 포함할 수 있다. 메모리 스택(114) 내의 전도성 층들(116) 및 유전체 층들(118)은 수직 방향으로 교번할 수 있다. 다시 말해서, 메모리 스택(114)의 최상부 또는 최하부에 있는 것들을 제외하고, 각각의 전도성 층(116)은 양측의 2개의 유전체 층들(118)에 인접될 수 있고, 각각의 유전체 층(118)은 양측에서 2개의 전도성 층들(116)에 의해 인접될 수 있다. 전도성 층들(116)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 각각의 전도성 층(116)은 접착 층 및 게이트 유전체 층에 의해 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 전도성 층(116)의 게이트 전극은 메모리 스택(114)의 하나 이상의 계단 구조들에서 끝나는 워드 라인으로서 측 방향으로 연장될 수 있다. 유전체 층들(118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 또한 메모리 스택(114) 위에 N형 도핑 반도체 층(120)을 포함할 수 있다. N형 도핑 반도체 층(120)은 위에서 설명된 바와 같은 "측벽 SEG"의 일례일 수 있다. N형 도핑 반도체 층(120)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예들에서, N형 도핑 반도체 층(120)은 아래에서 상세히 설명되는 바와 같이, 증착 기법들에 의해 형성된 폴리실리콘을 포함한다. 일부 실시예들에서, N형 도핑 반도체 층(120)은 아래에서 상세히 설명되는 바와 같이, SOI 웨이퍼의 디바이스 층과 같은 단결정 실리콘을 포함한다. N형 도핑 반도체 층(120)은 인(P), 비소(Ar) 또는 안티몬(Sb)과 같은 임의의 적절한 N형 도펀트들로 도핑될 수 있으며, 이는 자유 전자들의 원인이 되고 진성 반도체의 전도도를 증가시킨다. 예를 들어, N형 도핑 반도체 층(120)은 P, Ar 또는 Sb와 같은 N형 도펀트(들)로 도핑된 폴리실리콘 층일 수 있다. 일부 실시예들에서, N형 도핑 반도체 층(120)은, 계면들에서 불균일한 도핑 농도들(예컨대, 2개의 하위 층들 사이의 계면에서의 갑작스러운 도핑 농도 변화)을 갖는 다수의 폴리실리콘 하위 층들을 갖는 것과는 달리, 수직 방향으로 균일한 도핑 농도 프로파일을 갖는 단일 폴리실리콘 층이다. N형 도핑 반도체 층(120)의 N형 도펀트(들)의 도핑 농도는, 2개 이상의 하위 층들을 도핑 농도 변동들에 의해 구별할 수 있는 임의의 갑작스러운 도핑 농도 변화들이 존재하지 않는 한, 수직 방향으로 여전히 점진적으로 변화될 수 있다고 이해된다.
일부 실시예들에서, 각각의 채널 구조(124)는 (예컨대, 반도체 채널(128)로서) 반도체 층으로 채워진 채널 홀 및 (예컨대, 메모리 막(126)으로서) 복합 유전체 층을 포함한다. 일부 실시예들에서, 반도체 채널(128)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 메모리 막(126)은 터널링(tunneling) 층, ("전하 트랩 층"으로도 또한 알려진) 저장 층, 및 차단 층을 포함하는 복합 층이다. 채널 구조(124)의 나머지 공간은 실리콘 산화물과 같은 유전체 재료들 및/또는 공극을 포함하는 캡핑(capping) 층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(124)는 원통 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시예들에 따르면, 캡핑 층, 반도체 채널(128), 메모리 막(126)의 터널링 층, 저장 층 및 차단 층은 이 순서로 기둥의 중심으로부터 외측 표면을 향해 반경 방향으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고-k 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일례로, 메모리 막(126)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 실시예들에서, 채널 구조(124)는 채널 구조(124)의 최하부 부분에(예컨대, 하부 단부에) 채널 플러그(129)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예컨대, 채널 구조(124))의 "상부 단부"는 y 방향으로 기판(101)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예컨대, 채널 구조(124))의 "하부 단부"는 기판(101)이 3D 메모리 디바이스(100)의 최하부 평면에 포지셔닝될 때 y 방향으로 기판(101)에 더 가까운 단부이다. 채널 플러그(129)는 반도체 재료들(예컨대, 폴리실리콘)을 포함할 수 있다. 일부 실시예들에서, 채널 플러그(129)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 1에 도시된 바와 같이, 각각의 채널 구조(124)는 메모리 스택(114)의 인터리빙된 전도성 층들(116) 및 유전체 층들(118)을 관통하여 N형 도핑 반도체 층(120) 내로 수직으로 연장될 수 있다. 각각의 채널 구조(124)의 상부 단부는 N형 도핑 반도체 층(120)의 최상부 표면과 동일 평면에 있거나 그 아래에 있을 수 있다. 즉, 채널 구조(124)는 일부 실시예들에 따라 N형 도핑 반도체 층(120)의 최상부 표면을 넘어 연장되지는 않는다. 일부 실시예들에서, 메모리 막(126)의 상부 단부는 도 1에 도시된 바와 같이, 채널 구조(124)에서 반도체 채널(128)의 상부 단부 아래에 있다. 일부 실시예들에서, 메모리 막(126)의 상부 단부는 N형 도핑 반도체 층(120)의 최상부 표면 아래에 있고, 반도체 채널(128)의 상부 단부는 N형 도핑 반도체 층(120)의 최상부 표면과 동일 평면에 있거나 그 아래에 있다. 예를 들어, 도 1에 도시된 바와 같이, 메모리 막(126)은 N형 도핑 반도체 층(120)의 최하부 표면에서 끝날 수 있는 한편, 반도체 채널(128)은 N형 도핑 반도체 층(120)의 최하부 표면 위로 연장될 수 있어, N형 도핑 반도체 층(120)은 N형 도핑 반도체 층(120) 내로 연장되는 반도체 채널(128)의 최상부 부분(127)을 둘러싸고 그와 접촉할 수 있다. 일부 실시예들에서, N형 도핑 반도체 층(120) 내로 연장되는 반도체 채널(128)의 최상부 부분(127)의 도핑 농도는 반도체 채널(128)의 나머지의 도핑 농도와 상이하다. 예를 들어, 반도체 채널(128)은, 주변의 N형 도핑 반도체 층(120)과의 전기 접속을 형성할 때 자신의 전도도를 증가시키도록 도핑된 폴리실리콘을 포함할 수 있는 최상부 부분(127)을 제외하고 도핑되지 않은 폴리실리콘을 포함할 수 있다.
일부 실시예들에서, N형 도핑 반도체 층(120)은, N형 도핑 반도체 층(120) 내로 연장되는 채널 구조(124)의 개개의 반도체 채널(128)의 최상부 부분(127)을 각각 둘러싸고 그와 접촉하는 반도체 플러그들(122)을 포함한다. 반도체 플러그(122)는 일부 실시예들에 따라, 도핑된 폴리실리콘, 예를 들어 N형 도핑 폴리실리콘을 포함한다. 아래에서 상세히 설명되는 바와 같이, N형 도핑 반도체 층(120)의 나머지의 형성 후에 후속 프로세스에서 반도체 플러그들(122)이 형성될 수 있기 때문에, 반도체 플러그들(122)의 도핑 농도는 N형 도핑 반도체 층(120)의 나머지의 도핑 농도와 상이할 수 있다. 일부 실시예들에서, 반도체 플러그들(122)은 폴리실리콘(예컨대, N형 도핑 폴리실리콘)을 포함하고, N형 도핑 반도체 층(120)의 나머지는 단결정 실리콘(예컨대, N형 도핑 단결정 실리콘)을 포함한다. 일부 실시예들에서, 반도체 플러그들(122)은 폴리실리콘(예컨대, N형 도핑 폴리실리콘)을 포함하고, N형 도핑 반도체 층(120)의 나머지는 폴리실리콘(예컨대, N형 도핑 폴리실리콘)을 포함하지만, 도핑 농도는 반도체 플러그들(122)의 도핑 농도와 다르다.
각각의 반도체 플러그(122)는 개개의 반도체 채널(128)의 최상부 부분(127)의 측벽을 둘러싸고 그와 접촉할 수 있다. 그 결과, N형 도핑 반도체 층(120)의 반도체 플러그들(122)은 "최하부 SEG(예컨대, 반도체 플러그)"를 대체하도록 채널 구조(124)의 "측벽 SEG(예컨대, 반도체 플러그)"로서 작동할 수 있다. 더욱이, 아래에서 상세히 설명되는 바와 같이, 반도체 플러그들(122)의 형성은 메모리 스택(114)의 반대편 측에서 발생하며, 이는 메모리 스택(114)을 관통하여 연장되는 개구들을 통한 임의의 증착 또는 에칭 프로세스를 피함으로써, 제조 복잡성 및 비용을 감소시키고 수율 및 수직 확장성을 높일 수 있다. N형 도핑 반도체 층(120)의 최상부 표면에 대한 각각의 채널 구조(124)의 반도체 채널(128)의 상부 단부의 상대적인 포지션에 따라, 반도체 플러그(122)는 또한, 예를 들어 도 1에 도시된 바와 같이, 반도체 채널(128)의 상부 단부가 N형 도핑 반도체 층(120)의 최상부 표면 아래에 있을 때, 반도체 채널(128)의 상부 단부 위에 그리고 그와 접촉하여 형성될 수 있다. 반도체 채널(128)의 상부 단부가 N형 도핑 반도체 층(120)의 최상부 표면과 동일 평면에 있는 다른 예들에서, 반도체 플러그(122)는 반도체 채널(128)의 최상부 부분(127)의 측벽만을 둘러싸고 그와 접촉하게 형성될 수 있다고 이해된다.
그럼에도, (예컨대, 측벽 SEG들로서) 반도체 플러그들(122)로 채널 구조들(124)의 반도체 채널들(128)의 최상부(127)를 둘러싸는 N형 도핑 반도체 층(120)은 3D 메모리 디바이스(100)에 대한 소거 연산들을 위해 GIDL 보조 바디 바이어스를 가능하게 할 수 있다. NAND 메모리 스트링의 소스 선택 게이트 주위의 GIDL은 NAND 메모리 스트링에 홀 전류를 생성하여 소거 연산들을 위한 바디 전위를 높일 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 메모리 스택(114)의 인터리빙된 전도성 층들(116) 및 유전체 층들(118)을 수직으로 관통하여 각각 연장되는 절연 구조들(130)을 더 포함할 수 있다. N형 도핑 반도체 층(120) 내로 더 연장되는 채널 구조(124)와 달리, 일부 실시예들에 따라, 절연 구조들(130)은 N형 도핑 반도체 층(120)의 최하부 표면에서 멈추는 데, 즉 N형 도핑 반도체 층(120) 내로 수직으로 연장되지 않는다. 즉, 절연 구조(130)의 최상부 표면은 N형 도핑 반도체 층(120)의 최하부 표면과 동일 평면에 있을 수 있다. 각각의 절연 구조(130)는 또한 채널 구조들(124)을 복수의 블록들로 분리하도록 측 방향으로 연장될 수 있다. 즉, 메모리 스택(114)은 채널 구조들(124)의 어레이가 각각의 메모리 블록으로 분리될 수 있도록, 절연 구조들(130)에 의해 복수의 메모리 블록들로 분할될 수 있다. 전면 ACS 접촉부들을 포함하는, 위에서 설명된 기존의 3D NAND 메모리 디바이스들의 슬릿 구조들과는 달리, 일부 실시예들에 따라, 절연 구조(130)는 내부에 어떠한 접촉부도 포함하지 않으며(즉, 소스 접촉부로서 기능하지 않음), 따라서 (워드 라인들을 포함하는) 전도성 층들(116)로 기생 커패시턴스 및 누설 전류를 유도하지 않는다. 일부 실시예들에서, 각각의 절연 구조(130)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전체 재료들로 채워진 개구(예컨대, 슬릿)를 포함한다. 일례로, 각각의 절연 구조(130)는 실리콘 산화물로 채워질 수 있다.
더욱이, 아래에서 상세히 설명되는 바와 같이, 절연 구조(130)를 형성하기 위한 개구는 N형 도핑 반도체 층(120) 및 그 안의 반도체 플러그들(122)을 (예컨대, 측벽 SEG들로서) 형성하는 데 사용되지 않기 때문에, 인터리빙된 전도성 층들(116) 및 유전체 층들(118)의 수가 증가함에 따른 개구의 증가된 종횡비는 N형 도핑 반도체 층(120) 및 그 내부의 반도체 플러그들(122)의 형성에 영향을 미치지 않을 것이다.
도 1에 도시된 바와 같이, 전면 소스 접촉부들 대신에, 3D 메모리 디바이스(100)는 메모리 스택(114) 위의 그리고 N형 도핑 반도체 층(120)과 접촉하는 후면 소스 접촉부(132)를 포함할 수 있다. 소스 접촉부(132) 및 메모리 스택(114)(그리고 이를 관통하는 절연 구조(130))은 N형 도핑 반도체 층(120)의 대향 면들에 배치될 수 있고, 그에 따라 "후면" 소스 접촉부로서 보일 수 있다. 일부 실시예들에서, 소스 접촉부(132)는 N형 도핑 반도체 층(120)의 반도체 플러그(122)를 통해 채널 구조(124)의 반도체 채널(128)에 전기적으로 접속된다. 일부 실시예들에서, 소스 접촉부(132)는 절연 구조(130)와 측 방향으로 정렬되는 것이 아니라, 채널 구조(124) 사이의 전기 접속의 저항을 감소시키기 위해 채널 구조(124)에 근접하게 정렬된다. 예를 들어, 소스 접촉부(132)는 절연 구조(130)와 채널 구조(124) 사이에 측 방향으로(예를 들어, 도 1의 x 방향으로) 있을 수 있다. 소스 접촉부들(132)은 임의의 적절한 타입들의 접촉부들을 포함할 수 있다. 일부 실시예들에서, 소스 접촉부들(132)은 VIA 접촉부를 포함한다. 일부 실시예들에서, 소스 접촉부들(132)은 측 방향으로 연장되는 벽 형상의 접촉부를 포함한다. 소스 접촉부(132)는 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, 티타늄 질화물(TiN))에 의해 둘러싸인 실리사이드 층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 패드-아웃(pad-out), 예컨대 3D 메모리 디바이스(100)와 외부 회로들 사이에서 전기 신호들을 전송하기 위해 소스 접촉부(132)에 전기적으로 접속된 그리고 그 위의 BEOL 상호 접속 층(133)을 더 포함할 수 있다. 일부 실시예들에서, 상호 접속 층(133)은 N형 도핑 반도체 층(120) 상의 하나 이상의 ILD 층들(134) 및 ILD 층들(134) 상의 재분배 층(136)을 포함한다. 일부 실시예들에 따라, 소스 접촉부(132)의 상부 단부는 ILD 층들(134)의 최상부 표면 및 재분배 층(136)의 최하부 표면과 동일 평면에 있고, 소스 접촉부(132)는 ILD 층들(134)을 수직으로 관통하여 N형 도핑 반도체 층(120) 내로 연장된다. 상호 접속 층(133) 내의 ILD 층들(134)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다. 상호 접속 층(133) 내의 재분배 층(136)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 일례로, 재분배 층(136)은 Al을 포함한다. 일부 실시예들에서, 상호 접속 층(133)은 3D 메모리 디바이스(100)의 패시베이션(passivation) 및 보호를 위한 최외측 층으로서 패시베이션 층(138)을 더 포함한다. 재분배 층(136)의 일부는 패시베이션 층(138)으로부터 접촉 패드들(140)로서 노출될 수 있다. 즉, 3D 메모리 디바이스(100)의 상호 접속 층(133)은 또한, 배선 접합 및/또는 인터포저(interposer)와의 접합을 위한 접촉 패드들(140)을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(100)의 제2 반도체 구조(104)는 N형 도핑 반도체 층(120)을 관통하는 접촉부들(142, 144)을 더 포함한다. N형 도핑 반도체 층(120)은 박형화된 기판, 예를 들어 SOI 웨이퍼의 디바이스 층일 수 있기 때문에, 일부 실시예들에 따라, 접촉부들(142, 144)은 실리콘 관통 접촉부(TSC: through silicon contact)들이다. 일부 실시예들에서, 접촉부(142)는 재분배 층(136)과 접촉하도록 N형 도핑 반도체 층(120) 및 ILD 층들(134)을 관통하여 연장되어, N형 도핑 반도체 층(120)이 상호 접속 층(133)의 소스 접촉부(132) 및 재분배 층(136)을 통해 접촉부(142)에 전기적으로 접속된다. 일부 실시예들에서, 접촉부(144)는 접촉 패드(140)와 접촉하도록 N형 도핑 반도체 층(120) 및 ILD 층들(134)을 관통하여 연장된다. 접촉부들(142, 144) 각각은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, TiN)에 의해 둘러싸인 실리사이드 층을 포함할 수 있다. 일부 실시예들에서, 적어도 접촉부(144)는 N형 도핑 반도체 층(120)으로부터 접촉부(144)를 전기적으로 분리시키기 위한 스페이서(예컨대, 유전체 층)를 더 포함한다.
일부 실시예들에서, 3D 메모리 디바이스(100)는 메모리 스택(114) 외부에서 수직으로 각각 연장되는 주변 접촉부들(146, 148)을 더 포함한다. 각각의 주변 접촉부(146 또는 148)는 메모리 스택(114) 외부에 있는 주변 구역에서 접합 층(112)으로부터 N형 도핑 반도체 층(120)으로 수직으로 연장되도록 메모리 스택(114)의 깊이보다 더 큰 깊이를 가질 수 있다. 일부 실시예들에서, 주변 접촉부(146)는 접촉부(142) 아래에 있고 그와 접촉하여, N형 도핑 반도체 층(120)은 적어도 소스 접촉부(132), 상호 접속 층(133), 접촉부(142) 및 주변 접촉부(146)를 통해 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 접속된다. 일부 실시예들에서, 주변 접촉부(148)는 접촉부(144) 아래에 있고 그와 접촉하여, 제1 반도체 구조(102)의 주변 회로(108)는 적어도 접촉부(144) 및 주변 접촉부(148)를 통한 패드-아웃을 위해 접촉 패드(140)에 전기적으로 접속된다. 주변 접촉부들(146, 148) 각각은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, TiN)에 의해 둘러싸인 실리사이드 층을 포함할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 또한, 메모리 스택(114)의 구조와 직접 접촉하는 ("C1"로도 또한 알려진) 다양한 로컬 접촉부들을 상호 접속 구조의 일부로서 포함한다. 일부 실시예들에서, 로컬 접촉부들은, 각각 개개의 채널 구조(124)의 하부 단부 아래에 있고 그와 접촉하는 채널 로컬 접촉부들(150)을 포함한다. 각각의 채널 로컬 접촉부(150)는 비트 라인 팬-아웃(fan-out)을 위한 (도시되지 않은) 비트 라인 접촉부에 전기적으로 접속될 수 있다. 일부 실시예들에서, 로컬 접촉부들은 워드 라인 팬-아웃을 위해 메모리 스택(114)의 계단 구조에서, 각각 (워드 라인을 포함하는) 개개의 전도성 층(116) 아래에 있고 그와 접촉하는 워드 라인 로컬 접촉부들(152)을 더 포함한다. 채널 로컬 접촉부들(150) 및 워드 라인 로컬 접촉부들(152)과 같은 로컬 접촉부들은 적어도 접합 층들(112, 110)을 통해 제1 반도체 구조(102)의 주변 회로들(108)에 전기적으로 접속될 수 있다. 채널 로컬 접촉부들(150) 및 워드 라인 로컬 접촉부들(152)과 같은 로컬 접촉부들 각각은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, TiN)에 의해 둘러싸인 실리사이드 층을 포함할 수 있다.
도 2는 본 개시내용의 일부 실시예들에 따른 다른 예시적인 3D 메모리 디바이스(200)의 단면의 측면도를 예시한다. 일부 실시예들에서, 3D 메모리 디바이스(200)는 제1 반도체 구조(202) 및 제1 반도체 구조(202) 위에 적층된 제2 반도체 구조(204)를 포함하는 접합된 칩이다. 일부 실시예들에 따라, 제1 반도체 구조(202)와 제2 반도체 구조(204)는 이들 사이의 접합 계면(206)에서 접합된다. 도 2에 도시된 바와 같이, 제1 반도체 구조(202)는 실리콘(예컨대, 단결정 실리콘, c-Si), SiGe, GaAs, Ge, SOI 또는 임의의 다른 적절한 재료들을 포함할 수 있는 기판(201)을 포함할 수 있다.
3D 메모리 디바이스(200)의 제1 반도체 구조(202)는 기판(201) 상의 주변 회로들(208)을 포함할 수 있다. 일부 실시예들에서, 주변 회로(208)는 3D 메모리 디바이스(200)를 제어 및 감지하도록 구성된다. 주변 회로(208)는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예컨대, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들 또는 커패시터들을 포함하지만 이에 제한되지 않는 3D 메모리 디바이스(200)의 동작을 가능하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 제어 및 감지 회로들일 수 있다. 주변 회로들(208)은 기판(201) "상에" 형성된 트랜지스터들을 포함할 수 있으며, 여기서 트랜지스터들의 전체 또는 일부가 기판(201) 내에(예컨대, 기판(201)의 최상부 표면 아래에) 그리고/또는 기판(201) 상에 직접 형성된다. 분리 구역들(예컨대, 얕은 트렌치 분리(STI)들) 및 도핑된 영역들(예컨대, 트랜지스터들)의 소스 구역들 및 드레인 구역들)이 기판(201) 내에 또한 형성될 수 있다. 일부 실시예들에 따르면, 트랜지스터들은 고급 로직 프로세스들(예컨대, 90㎚, 65㎚, 45㎚, 32㎚, 28㎚, 20㎚, 16㎚, 14㎚, 10㎚, 7㎚, 5㎚, 3㎚, 2㎚ 등의 기술 노드들)에 따라 고속이다. 일부 실시예들에서, 주변 회로(208)는 로직 회로들, 이를테면 프로세서들 및 PLD들, 또는 메모리 회로들, 이를테면 SRAM 및 DRAM을 포함하는 고급 로직 프로세스들과 호환 가능한 임의의 다른 회로들을 더 포함할 수 있다고 이해된다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제1 반도체 구조(202)는 주변 회로들(208)로 그리고 주변 회로들(208)로부터 전기 신호들을 전송하기 위해 주변 회로들(208) 위에 (도시되지 않은) 상호 접속 층을 더 포함한다. 상호 접속 층은 측 방향 상호 접속 라인들 및 VIA 접촉부들을 포함하는 (본 명세서에서는 "접촉부들"로도 또한 지칭되는) 복수의 상호 접속부들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호 접속부들"이라는 용어는 MEOL 상호 접속부들 및 BEOL 상호 접속부들과 같은 임의의 적절한 타입들의 상호 접속부들을 광범위하게 포함할 수 있다. 상호 접속 층은, 상호 접속 라인들 및 VIA 접촉부들이 형성될 수 있는 ("IMD 층들"로도 또한 알려진) 하나 이상의 ILD 층들을 더 포함할 수 있다. 즉, 상호 접속 층은 다수의 ILD 층들에 상호 접속 라인들 및 VIA 접촉부들을 포함할 수 있다. 상호 접속 층 내의 상호 접속 라인들 및 VIA 접촉부들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호 접속 층 내의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제1 반도체 구조(202)는 접합 계면(206)에 그리고 상호 접속 층 및 주변 회로들(208) 위에 접합 층(210)을 더 포함할 수 있다. 접합 층(210)은 복수의 접합 접촉부들(211) 및 접합 접촉부들(211)을 전기적으로 격리시키는 유전체들을 포함할 수 있다. 접합 접촉부들(211)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 접합 층(210)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체들로 형성될 수 있다. 접합 접촉부들(211) 및 접합 층(210) 내의 주변 유전체들은 하이브리드 접합을 위해 사용될 수 있다.
유사하게, 도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 또한, 제1 반도체 구조(202)의 접합 계면(206)에 그리고 접합 층(210) 위에 접합 층(212)을 포함할 수 있다. 접합 층(212)은 복수의 접합 접촉부들(213) 및 접합 접촉부들(213)을 전기적으로 격리시키는 유전체들을 포함할 수 있다. 접합 접촉부들(213)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 접합 층(212)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체들로 형성될 수 있다. 접합 접촉부들(213) 및 접합 층(212) 내의 주변 유전체들은 하이브리드 접합을 위해 사용될 수 있다. 일부 실시예들에 따라, 접합 접촉부들(213)은 접합 계면(206)에서 접합 접촉부들(211)과 접촉한다.
아래에서 상세히 설명되는 바와 같이, 제2 반도체 구조(204)는 접합 계면(206)에서 대면 방식으로 제1 반도체 구조(202)의 최상부 상에 접합될 수 있다. 일부 실시예들에서, 접합 계면(206)은 (예컨대, 땜납 또는 접착제들과 같은 중간 층들을 사용하지 않고 표면들 사이에 접합을 형성하는) 직접 접합 기술인 그리고 금속-금속 접합 및 유전체-유전체 접합을 동시에 얻을 수 있는 ("금속/유전체 하이브리드 접합"으로도 또한 알려진) 하이브리드 접합의 결과로서 접합 층들(210, 212) 사이에 배치된다. 일부 실시예들에서, 접합 계면(206)은 접합 층들(212, 210)이 만나게 되고 접합되는 위치이다. 실제로, 접합 계면(206)은 제1 반도체 구조(202)의 접합 층(210)의 최상부 표면 및 제2 반도체 구조(204)의 접합 층(212)의 최하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 전기 신호들을 전송하기 위해 접합 층(212) 위에 (도시되지 않은) 상호 접속 층을 더 포함한다. 상호 접속 층은 MEOL 상호 접속부들 및 BEOL 상호 접속부들과 같은 복수의 상호 접속부들을 포함할 수 있다. 상호 접속 층은 상호 접속 라인들 및 VIA 접촉부들이 형성될 수 있는 하나 이상의 ILD 층들을 더 포함할 수 있다. 상호 접속 층 내의 상호 접속 라인들 및 VIA 접촉부들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호 접속 층 내의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(200)는 메모리 셀들이 NAND 메모리 스트링들의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 NAND 메모리 스트링들의 어레이로서 기능하는 채널 구조들(224)의 어레이를 포함할 수 있다. 도 2에 도시된 바와 같이, 각각의 채널 구조(224)는 전도성 층(216) 및 유전체 층(218)을 각각 포함하는 복수의 쌍들을 수직으로 관통하여 연장될 수 있다. 인터리빙된 전도성 층들(216) 및 유전체 층들(218)은 메모리 스택(214)의 일부이다. 메모리 스택(214) 내의 전도성 층들(216)과 유전체 층들(218)의 쌍들의 수(예컨대, 32, 64, 96, 128, 160, 192, 224, 256개 이상)는 3D 메모리 디바이스(200) 내의 메모리 셀들의 수를 결정한다. 일부 실시예들에서, 메모리 스택(214)은 서로 위에 적층된 복수의 메모리 데크들을 포함하는 (도시되지 않은) 다중 데크 아키텍처를 가질 수 있다고 이해된다. 각각의 메모리 데크 내의 전도성 층들(216)과 유전체 층들(218)의 쌍들의 수는 동일하거나 상이할 수 있다.
메모리 스택(214)은 복수의 인터리빙된 전도성 층들(216) 및 유전체 층들(218)을 포함할 수 있다. 메모리 스택(214) 내의 전도성 층들(216) 및 유전체 층들(218)은 수직 방향으로 교번할 수 있다. 다시 말해서, 메모리 스택(214)의 최상부 또는 최하부에 있는 것들을 제외하고, 각각의 전도성 층(216)은 양측의 2개의 유전체 층들(218)에 인접될 수 있고, 각각의 유전체 층(218)은 양측에서 2개의 전도성 층들(216)에 의해 인접될 수 있다. 전도성 층들(216)은 W, Co, Cu, Al, 폴리실리콘, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 각각의 전도성 층(216)은 접착 층 및 게이트 유전체 층에 의해 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 전도성 층(216)의 게이트 전극은 메모리 스택(214)의 하나 이상의 계단 구조들에서 끝나는 워드 라인으로서 측 방향으로 연장될 수 있다. 유전체 층들(218)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 또한 메모리 스택(114) 위에 P형 도핑 반도체 층(220)을 포함할 수 있다. P형 도핑 반도체 층(220)은 위에서 설명된 바와 같은 "측벽 SEG"의 일례일 수 있다. P형 도핑 반도체 층(220)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예들에서, P형 도핑 반도체 층(220)은 아래에서 상세히 설명되는 바와 같이, 증착 기법들에 의해 형성된 폴리실리콘을 포함한다. 일부 실시예들에서, P형 도핑 반도체 층(220)은 아래에서 상세히 설명되는 바와 같이, SOI 웨이퍼의 디바이스 층과 같은 단결정 실리콘을 포함한다. P형 도핑 반도체 층(220)은 임의의 적절한 P형 도펀트들, 이를테면 붕소(B), 갈륨(Ga) 또는 알루미늄(Al)으로 도핑되어 진성 반도체가 "홀들"로 지칭되는 원자가 전자들의 결손들을 생성할 수 있다. 예를 들어, P형 도핑 반도체 층(220)은 P, Ar 또는 Sb와 같은 P형 도펀트(들)로 도핑된 폴리실리콘 층일 수 있다. 일부 실시예들에서, P형 도핑 반도체 층(220)은, 계면들에서 불균일한 도핑 농도들(예컨대, 2개의 하위 층들 사이의 계면에서의 갑작스러운 도핑 농도 변화)을 갖는 다수의 폴리실리콘 하위 층들을 갖는 것과는 달리, 수직 방향으로 균일한 도핑 농도 프로파일을 갖는 단일 폴리실리콘 층이다. P형 도핑 반도체 층(220)의 P형 도펀트(들)의 도핑 농도는, 2개 이상의 하위 층들을 도핑 농도 변동들에 의해 구별할 수 있는 임의의 갑작스러운 도핑 농도 변화들이 존재하지 않는 한, 수직 방향으로 여전히 점진적으로 변화될 수 있다고 이해된다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 P형 도핑 반도체 층(220)에 N-웰(221)을 더 포함한다. N-웰(221)은 P, Ar 또는 Sb와 같은 임의의 적절한 N형 도펀트들로 도핑될 수 있으며, 이는 자유 전자들의 원인이 되고 진성 반도체의 전도도를 증가시킨다. 일부 실시예들에서, N-웰(221)은 P형 도핑 반도체 층(220)의 최하부 표면으로부터 도핑된다. N-웰(221)은 P형 도핑 반도체 층(220)의 전체 두께에서, 즉 P형 도핑 반도체 층(220)의 최상부 표면, 또는 P형 도핑 반도체 층(220)의 전체 두께의 일부로 수직으로 연장될 수 있다고 이해된다.
일부 실시예들에서, 각각의 채널 구조(224)는 (예컨대, 반도체 채널(228)로서) 반도체 층으로 채워진 채널 홀 및 (예컨대, 메모리 막(226)으로서) 복합 유전체 층을 포함한다. 일부 실시예들에서, 반도체 채널(228)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 메모리 막(226)은 터널링 층, ("전하 트랩 층"으로도 또한 알려진) 저장 층, 및 차단 층을 포함하는 복합 층이다. 채널 구조(224)의 나머지 공간은 실리콘 산화물과 같은 유전체 재료들 및/또는 공극을 포함하는 캡핑 층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(224)는 원통 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시예들에 따르면, 캡핑 층, 반도체 채널(228), 메모리 막(226)의 터널링 층, 저장 층 및 차단 층은 이 순서로 기둥의 중심으로부터 외측 표면을 향해 반경 방향으로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고-k 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일례로, 메모리 막(226)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 실시예들에서, 채널 구조(224)는 채널 구조(224)의 최하부 부분에(예컨대, 하부 단부에) 채널 플러그(227)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예컨대, 채널 구조(224))의 "상부 단부"는 y 방향으로 기판(201)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예컨대, 채널 구조(224))의 "하부 단부"는 기판(201)이 3D 메모리 디바이스(200)의 최하부 평면에 포지셔닝될 때 y 방향으로 기판(201)에 더 가까운 단부이다. 채널 플러그(227)는 반도체 재료들(예컨대, 폴리실리콘)을 포함할 수 있다. 일부 실시예들에서, 채널 플러그(227)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 2에 도시된 바와 같이, 각각의 채널 구조(224)는 메모리 스택(214)의 인터리빙된 전도성 층들(216) 및 유전체 층들(218)을 관통하여 P형 도핑 반도체 층(220) 내로 수직으로 연장될 수 있다. 각각의 채널 구조(224)의 상부 단부는 P형 도핑 반도체 층(220)의 최상부 표면과 동일 평면에 있거나 그 아래에 있을 수 있다. 즉, 채널 구조(224)는 일부 실시예들에 따라 P형 도핑 반도체 층(220)의 최상부 표면을 넘어 연장되지는 않는다. 일부 실시예들에서, 메모리 막(226)의 상부 단부는 도 2에 도시된 바와 같이, 채널 구조(224)에서 반도체 채널(228)의 상부 단부 아래에 있다. 일부 실시예들에서, 메모리 막(226)의 상부 단부는 P형 도핑 반도체 층(220)의 최상부 표면 아래에 있고, 반도체 채널(228)의 상부 단부는 P형 도핑 반도체 층(220)의 최상부 표면과 동일 평면에 있거나 그 아래에 있다. 예를 들어, 도 2에 도시된 바와 같이, 메모리 막(226)은 P형 도핑 반도체 층(220)의 최하부 표면에서 끝날 수 있는 한편, 반도체 채널(228)은 P형 도핑 반도체 층(220)의 최하부 표면 위로 연장될 수 있어, P형 도핑 반도체 층(220)은 P형 도핑 반도체 층(220) 내로 연장되는 반도체 채널(228)의 최상부 부분(229)을 둘러싸고 그와 접촉할 수 있다. 일부 실시예들에서, P형 도핑 반도체 층(220) 내로 연장되는 반도체 채널(228)의 최상부 부분(229)의 도핑 농도는 반도체 채널(228)의 나머지의 도핑 농도와 상이하다. 예를 들어, 반도체 채널(228)은, 주변의 P형 도핑 반도체 층(220)과의 전기 접속을 형성할 때 자신의 전도도를 증가시키도록 도핑된 폴리실리콘을 포함할 수 있는 최상부 부분(229)을 제외하고 도핑되지 않은 폴리실리콘을 포함할 수 있다.
일부 실시예들에서, P형 도핑 반도체 층(220)은, P형 도핑 반도체 층(220) 내로 연장되는 채널 구조(224)의 개개의 반도체 채널(228)의 최상부 부분(229)을 각각 둘러싸고 그와 접촉하는 반도체 플러그들(222)을 포함한다. 반도체 플러그(222)는 일부 실시예들에 따라, 도핑된 폴리실리콘, 예를 들어 P형 도핑 폴리실리콘을 포함한다. 아래에서 상세히 설명되는 바와 같이, P형 도핑 반도체 층(220)의 나머지의 형성 후에 후속 프로세스에서 반도체 플러그들(222)이 형성될 수 있기 때문에, 반도체 플러그들(222)의 도핑 농도는 P형 도핑 반도체 층(220)의 나머지의 도핑 농도와 상이할 수 있다. 일부 실시예들에서, 반도체 플러그들(222)은 폴리실리콘(예컨대, P형 도핑 폴리실리콘)을 포함하고, P형 도핑 반도체 층(220)의 나머지는 단결정 실리콘(예컨대, P형 도핑 단결정 실리콘)을 포함한다. 일부 실시예들에서, 반도체 플러그들(222)은 폴리실리콘(예컨대, P형 도핑 폴리실리콘)을 포함하고, P형 도핑 반도체 층(220)의 나머지는 폴리실리콘(예컨대, P형 도핑 폴리실리콘)을 포함하지만, 도핑 농도는 반도체 플러그들(222)의 도핑 농도와 다르다.
각각의 반도체 플러그(222)는 개개의 반도체 채널(228)의 최상부 부분(229)의 측벽을 둘러싸고 그와 접촉할 수 있다. 그 결과, P형 도핑 반도체 층(220)의 반도체 플러그들(222)은 "최하부 SEG(예컨대, 반도체 플러그)"를 대체하도록 채널 구조(224)의 "측벽 SEG(예컨대, 반도체 플러그)"로서 작동할 수 있다. 더욱이, 아래에서 상세히 설명되는 바와 같이, 반도체 플러그들(222)의 형성은 메모리 스택(214)의 반대편 측에서 발생하며, 이는 메모리 스택(214)을 관통하여 연장되는 개구들을 통한 임의의 증착 또는 에칭 프로세스를 피함으로써, 제조 복잡성 및 비용을 감소시키고 수율 및 수직 확장성을 높일 수 있다. P형 도핑 반도체 층(220)의 최상부 표면에 대한 각각의 채널 구조(224)의 반도체 채널(228)의 상부 단부의 상대적인 포지션에 따라, 반도체 플러그(222)는 또한, 예를 들어 도 2에 도시된 바와 같이, 반도체 채널(228)의 상부 단부가 P형 도핑 반도체 층(220)의 최상부 표면 아래에 있을 때, 반도체 채널(228)의 상부 단부 위에 그리고 그와 접촉하여 형성될 수 있다. 반도체 채널(228)의 상부 단부가 P형 도핑 반도체 층(220)의 최상부 표면과 동일 평면에 있는 다른 예들에서, 반도체 플러그(222)는 반도체 채널(228)의 최상부 부분(229)의 측벽만을 둘러싸고 그와 접촉하게 형성될 수 있다고 이해된다.
그럼에도, (예컨대, 측벽 SEG들로서) 반도체 플러그들(222)로 채널 구조들(224)의 반도체 채널들(228)의 최상부(229)를 둘러싸는 P형 도핑 반도체 층(220)은 3D 메모리 디바이스(200)에 대한 P-웰 벌크 소거 연산들을 가능하게 할 수 있다. 본 명세서에 개시되는 3D 메모리 디바이스(200)의 설계는 소거 연산들 및 판독 연산들을 각각 형성하기 위한 홀 전류 경로 및 전자 전류 경로의 분리를 달성할 수 있다. 일부 실시예들에서, 3D 메모리 디바이스(200)는 일부 실시예들에 따라, 채널 구조(224)의 반도체 채널(228)과 전자 소스(예컨대, N-웰(221)) 사이에 전자 전류 경로를 형성하여, 판독 연산을 수행할 때 NAND 메모리 스트링에 전자들을 제공하도록 구성된다. 반대로, 3D 메모리 디바이스(200)는 일부 실시예들에 따라, 채널 구조(224)의 반도체 채널(228)과 홀 소스(예컨대, P형 도핑 반도체 층(220)) 사이에 홀 전류 경로를 형성하여, P-웰 벌크 소거 연산을 수행할 때 NAND 메모리 스트링에 홀들을 제공하도록 구성된다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 메모리 스택(214)의 인터리빙된 전도성 층들(216) 및 유전체 층들(218)을 수직으로 관통하여 각각 연장되는 절연 구조들(230)을 더 포함할 수 있다. P형 도핑 반도체 층(220) 내로 더 연장되는 채널 구조(224)와 달리, 일부 실시예들에 따라, 절연 구조들(230)은 P형 도핑 반도체 층(220)의 최하부 표면에서 멈추는 데, 즉 P형 도핑 반도체 층(220) 내로 수직으로 연장되지 않는다. 즉, 절연 구조(230)의 최상부 표면은 P형 도핑 반도체 층(220)의 최하부 표면과 동일 평면에 있을 수 있다. 각각의 절연 구조(230)는 또한 채널 구조들(224)을 복수의 블록들로 분리하도록 측 방향으로 연장될 수 있다. 즉, 메모리 스택(214)은 채널 구조들(224)의 어레이가 각각의 메모리 블록으로 분리될 수 있도록, 절연 구조들(230)에 의해 복수의 메모리 블록들로 분할될 수 있다. 전면 ACS 접촉부들을 포함하는, 위에서 설명된 기존의 3D NAND 메모리 디바이스들의 슬릿 구조들과는 달리, 일부 실시예들에 따라, 절연 구조(230)는 내부에 어떠한 접촉부도 포함하지 않으며(즉, 소스 접촉부로서 기능하지 않음), 따라서 (워드 라인들을 포함하는) 전도성 층들(216)로 기생 커패시턴스 및 누설 전류를 유도하지 않는다. 일부 실시예들에서, 각각의 절연 구조(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전체 재료들로 채워진 개구(예컨대, 슬릿)를 포함한다. 일례로, 각각의 절연 구조(230)는 실리콘 산화물로 채워질 수 있다.
더욱이, 아래에서 상세히 설명되는 바와 같이, 절연 구조(230)를 형성하기 위한 개구는 P형 도핑 반도체 층(220) 및 그 안의 반도체 플러그들(222)을 (예컨대, 측벽 SEG들로서) 형성하는 데 사용되지 않기 때문에, 인터리빙된 전도성 층들(216) 및 유전체 층들(218)의 수가 증가함에 따른 개구의 증가된 종횡비는 P형 도핑 반도체 층(220) 및 그 내부의 반도체 플러그들(222)의 형성에 영향을 미치지 않을 것이다.
도 1에 도시된 바와 같이, 전면 소스 접촉부들 대신에, 3D 메모리 디바이스(100)는 메모리 스택(214) 위의 그리고 N-웰(221) 및 P형 도핑 반도체 층(220)과 각각 접촉하는 후면 소스 접촉부들(231, 232)을 포함할 수 있다. 소스 접촉부들(231, 232) 및 메모리 스택(214)(그리고 이를 관통하는 절연 구조(230)) P형 도핑 반도체 층(220)의 대향 면들에 배치될 수 있고, 그에 따라 "후면" 소스 접촉부들로서 보일 수 있다. 일부 실시예들에서, P형 도핑 반도체 층(220)과 접촉하는 소스 접촉부(232)는 P형 도핑 반도체 층(220)의 반도체 플러그(222)를 통해 채널 구조(224)의 반도체 채널(228)에 전기적으로 접속된다. 일부 실시예들에서, N-웰(221)과 접촉하는 소스 접촉부(231)는 P형 도핑 반도체 층(220)의 반도체 플러그(222)를 통해 채널 구조(224)의 반도체 채널(228)에 전기적으로 접속된다. 일부 실시예들에서, 소스 접촉부(232)는 절연 구조(230)와 측 방향으로 정렬되지 않고, 채널 구조(224) 사이의 전기 접속의 저항을 감소시키기 위해 채널 구조(224)에 근접하게 정렬된다. 도 2에 도시된 바와 같이, 소스 접촉부(231)가 절연 구조(230)와 측 방향으로 정렬되지만, 일부 예들에서, 소스 접촉부(231)는 절연 구조(230)와 측 방향으로 정렬될 수 있는 것이 아니라, 절연 구조(230)와 채널 구조(224) 사이의 전기 접속의 저항을 또한 감소시키기 위해 (예컨대, 절연 구조(230)와 채널 구조(224) 사이에서 측 방향으로) 채널 구조(224)에 근접하게 정렬될 수 있다고 이해된다. 위에서 설명된 바와 같이, 소스 접촉부들(231, 232)은 각각 판독 연산들 및 소거 연산들 동안 전자 전류 및 홀 전류를 개별적으로 제어하는 데 사용될 수 있다. 소스 접촉부들(231, 232)은 임의의 적절한 타입들의 접촉부들을 포함할 수 있다. 일부 실시예들에서, 소스 접촉부들(231, 232)은 VIA 접촉부를 포함한다. 일부 실시예들에서, 소스 접촉부들(231, 232)은 측 방향으로 연장되는 벽 형상의 접촉부를 포함한다. 소스 접촉부들(231, 232)은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, 티타늄 질화물(TiN))에 의해 둘러싸인 실리사이드 층을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(100)는 패드-아웃, 예컨대 3D 메모리 디바이스(200)와 외부 회로들 사이에서 전기 신호들을 전송하기 위해 소스 접촉부들(231, 232)에 전기적으로 접속된 그리고 그 위의 BEOL 상호 접속 층(233)을 더 포함할 수 있다. 일부 실시예들에서, 상호 접속 층(233)은 P형 도핑 반도체 층(220) 상의 하나 이상의 ILD 층들(234) 및 ILD 층들(234) 상의 재분배 층(236)을 포함한다. 소스 접촉부(231 또는 232)의 상부 단부는 ILD 층들(234)의 최상부 표면 및 재분배 층(236)의 최하부 표면과 동일 평면에 있다. 소스 접촉부들(231, 232)은 ILD 층들(234)에 의해 전기적으로 분리될 수 있다. 일부 실시예들에서, 소스 접촉부(232)는 ILD 층들(234)을 관통하여 P형 도핑 반도체 층(220) 내로 수직으로 연장되어 P형 도핑 반도체 층(220)과 전기 접속을 만든다. 일부 실시예들에서, 소스 접촉부(231)는 ILD 층들(234) 및 P형 도핑 반도체 층(220)을 수직으로 관통하여 N-웰(221) 내로 연장되어 N-웰과 전기 접속을 만든다. 소스 접촉부(231)는 P형 도핑 반도체 층(220)으로부터 전기적으로 분리되도록 자신의 측벽을 둘러싸는 스페이서(예컨대, 유전체 층)를 포함할 수 있다. 재분배 층(236)은 2개의 전기적으로 분리된 상호 접속부들: 소스 접촉부(232)와 접촉하는 제1 상호 접속부(236-1) 및 소스 접촉부(231)와 접촉하는 제2 상호 접속부(236-2)를 포함할 수 있다.
상호 접속 층(233) 내의 ILD 층들(234)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다. 상호 접속 층(233) 내의 재분배 층(236)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 일례로, 재분배 층(236)은 Al을 포함한다. 일부 실시예들에서, 상호 접속 층(233)은 3D 메모리 디바이스(200)의 패시베이션 및 보호를 위한 최외측 층으로서 패시베이션 층(238)을 더 포함한다. 재분배 층(236)의 일부는 패시베이션 층(238)으로부터 접촉 패드들(240)로서 노출될 수 있다. 즉, 3D 메모리 디바이스(200)의 상호 접속 층(233)은 또한, 배선 접합 및/또는 인터포저와의 접합을 위한 접촉 패드들(240)을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제2 반도체 구조(204)는 P형 도핑 반도체 층(220)을 관통하는 접촉부들(242, 243, 244)을 더 포함한다. P형 도핑 반도체 층(220)은 박형화된 기판, 예를 들어 SOI 웨이퍼의 디바이스 층일 수 있기 때문에, 일부 실시예들에 따라, 접촉부들(242, 243, 244)은 TSC들이다. 일부 실시예들에서, 접촉부(242)는 재분배 층(236)의 제1 상호 접속부(236-1)와 접촉하도록 P형 도핑 반도체 층(220) 및 ILD 층들(234)을 관통하여 연장되어, P형 도핑 반도체 층(220)이 상호 접속 층(233)의 소스 접촉부(232) 및 제1 상호 접속부(236-1)를 통해 접촉부(242)에 전기적으로 접속된다. 일부 실시예들에서, 접촉부(243)는 재분배 층(236)의 제2 상호 접속부(236-2)와 접촉하도록 P형 도핑 반도체 층(220) 및 ILD 층들(234)을 관통하여 연장되어, N-웰(221)이 상호 접속 층(233)의 소스 접촉부(231) 및 제2 상호 접속부(236-2)를 통해 접촉부(243)에 전기적으로 접속된다. 일부 실시예들에서, 접촉부(244)는 접촉 패드(240)와 접촉하도록 P형 도핑 반도체 층(220) 및 ILD 층들(234)을 관통하여 연장된다. 접촉부들(242, 243, 244) 각각은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, TiN)에 의해 둘러싸인 실리사이드 층을 포함할 수 있다. 일부 실시예들에서, 적어도 접촉부들(243, 244) 각각은 P형 도핑 반도체 층(220)으로부터 접촉부들(243, 244)을 전기적으로 분리시키기 위한 스페이서(예컨대, 유전체 층)를 더 포함한다.
일부 실시예들에서, 3D 메모리 디바이스(200)는 메모리 스택(214) 외부에서 수직으로 각각 연장되는 주변 접촉부들(246, 247, 248)을 더 포함한다. 각각의 주변 접촉부(246, 247 또는 248)는 메모리 스택(214) 외부에 있는 주변 구역에서 접합 층(212)으로부터 P형 도핑 반도체 층(220)으로 수직으로 연장되도록 메모리 스택(214)의 깊이보다 더 큰 깊이를 가질 수 있다. 일부 실시예들에서, 주변 접촉부(246)는 접촉부(242) 아래에 있고 그와 접촉하여, P형 도핑 반도체 층(220)은 적어도 소스 접촉부(232), 상호 접속 층(233)의 제1 상호 접속부(236-1), 접촉부(242) 및 주변 접촉부(246)를 통해 제1 반도체 구조(202)의 주변 회로(208)에 전기적으로 접속된다. 일부 실시예들에서, 주변 접촉부(247)는 접촉부(243) 아래에 있고 그와 접촉하여, N-웰(221)은 적어도 소스 접촉부(231), 상호 접속 층(233)의 제2 상호 접속부(236-2), 접촉부(243) 및 주변 접촉부(247)를 통해 제1 반도체 구조(202)의 주변 회로(208)에 전기적으로 접속된다. 즉, 판독 연산들 및 소거 연산들을 위한 전자 전류 및 홀 전류는 상이한 전기 접속들을 통해 주변 회로들(208)에 의해 개별적으로 제어될 수 있다. 일부 실시예들에서, 주변 접촉부(248)는 접촉부(244) 아래에 있고 그와 접촉하여, 제1 반도체 구조(202)의 주변 회로(208)는 적어도 접촉부(244) 및 주변 접촉부(248)를 통한 패드-아웃을 위해 접촉 패드(240)에 전기적으로 접속된다. 주변 접촉부들(246, 247, 248) 각각은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, TiN)에 의해 둘러싸인 실리사이드 층을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 메모리 디바이스(200)는 또한, 메모리 스택(214)의 구조와 직접 접촉하는 ("C1"로도 또한 알려진) 다양한 로컬 접촉부들을 상호 접속 구조의 일부로서 포함한다. 일부 실시예들에서, 로컬 접촉부들은, 각각 개개의 채널 구조(224)의 하부 단부 아래에 있고 그와 접촉하는 채널 로컬 접촉부들(250)을 포함한다. 각각의 채널 로컬 접촉부(250)는 비트 라인 팬-아웃을 위한 (도시되지 않은) 비트 라인 접촉부에 전기적으로 접속될 수 있다. 일부 실시예들에서, 로컬 접촉부들은 워드 라인 팬-아웃을 위해 메모리 스택(214)의 계단 구조에서, 각각 (워드 라인을 포함하는) 개개의 전도성 층(216) 아래에 있고 그와 접촉하는 워드 라인 로컬 접촉부들(252)을 더 포함한다. 채널 로컬 접촉부들(250) 및 워드 라인 로컬 접촉부들(252)과 같은 로컬 접촉부들은 적어도 접합 층들(212, 210)을 통해 제1 반도체 구조(202)의 주변 회로들(208)에 전기적으로 접속될 수 있다. 채널 로컬 접촉부들(250) 및 워드 라인 로컬 접촉부들(252)과 같은 로컬 접촉부들 각각은 하나 이상의 전도성 층들, 이를테면 금속 층(예컨대, W, Co, Cu 또는 Al) 또는 접착 층(예컨대, TiN)에 의해 둘러싸인 실리사이드 층을 포함할 수 있다.
도 3a - 도 3n은 본 개시내용의 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 제작 프로세스를 예시한다. 도 5a는 본 개시내용의 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 방법(500)의 흐름도를 예시한다. 도 5b는 본 개시내용의 일부 실시예들에 따른, 예시적인 3D 메모리 디바이스를 형성하기 위한 다른 방법(501)의 흐름도를 예시한다. 도 3a - 도 3n, 도 5a 및 도 5b에 도시된 3D 메모리 디바이스의 예들은 도 1에 도시된 3D 메모리 디바이스(100)를 포함한다. 도 3a - 도 3n, 도 5a 및 도 5b는 함께 설명될 것이다. 방법들(500, 501)에 도시된 동작들은 총망라한 것은 아니며, 예시된 동작들 중 임의의 동작 이전, 이후, 또는 그 사이에 다른 동작들이 수행될 수 있다고 이해된다. 또한, 동작들 중 일부는 도 5a 및 도 5b에 도시된 것과는 다른 순서로 또는 동시에 수행될 수 있다.
도 5a를 참조하면, 방법(500)은 주변 회로가 제1 기판 상에 형성되는 동작(502)에서 시작된다. 제1 기판은 실리콘 기판일 수 있다. 도 3g에 예시된 바와 같이, 포토리소그래피, 에칭, 박막 증착, 열 성장, 주입, 화학적 기계 연마(CMP: chemical mechanical polishing), 및 임의의 다른 적절한 프로세스들을 포함하지만 이에 제한되지 않는 복수의 프로세스들을 사용하여 복수의 트랜지스터들이 실리콘 기판(350) 상에 형성될 수 있다. 일부 실시예들에서, 예를 들어 트랜지스터들의 소스 구역들 및/또는 드레인 구역들로서 기능하는 (도시되지 않은) 도핑된 구역들이 이온 주입 및/또는 열 확산에 의해 실리콘 기판(350)에 형성된다. 일부 실시예들에서, 습식 에칭 및/또는 건식 에칭 그리고 박막 증착에 의해 분리 구역들(예컨대, STI들)이 또한 실리콘 기판(350)에 형성된다. 트랜지스터들은 실리콘 기판(350) 상에 주변 회로들(352)을 형성할 수 있다.
도 3g에 예시된 바와 같이, 주변 회로들(352) 위에 접합 층(348)이 형성된다. 접합 층(348)은 주변 회로들(352)에 전기적으로 접속된 접합 접촉부들을 포함한다. 접합 층(348)을 형성하기 위해, ILD 층은 하나 이상의 박막 증착 프로세스들, 이를테면 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 원자 층 증착(ALD: atomic layer deposition), 또는 이들의 임의의 조합을 사용하여 증착되고; ILD 층을 관통하는 접합 접촉부들은 습식 에칭 및/또는 건식 에칭, 예컨대 반응성 이온 에칭(RIE: reactive ion etching)을 사용하여 형성되고, 이어서 하나 이상의 박막 증착 프로세스들, 이를테면 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합이 이어진다.
N형 도핑 반도체 층 및 메모리 스택을 수직으로 관통하여 연장되는 채널 구조가 제2 기판 위에 형성될 수 있다. 방법(500)은 도 5a에 예시된 바와 같이, 동작(504)으로 진행하며, 여기서는 제2 기판 상의 희생 층, 희생 층 상의 N형 도핑 반도체 층, 및 N형 도핑 반도체 층 상의 유전체 스택이 이어서 형성된다. 제2 기판은 실리콘 기판일 수 있다. 제2 기판이 최종 제품으로부터 제거될 때, 제2 기판의 비용을 감소시키도록 제2 기판은 몇 가지만 예를 들자면, 유리, 사파이어, 플라스틱, 실리콘과 같은 임의의 적절한 재료들로 제조된 더미 웨이퍼, 예를 들어 캐리어 기판의 일부일 수 있다고 이해된다. 일부 실시예들에서, 기판은 캐리어 기판이고, 희생 층은 유전체 재료를 포함하고, N형 도핑 반도체 층은 폴리실리콘을 포함하고, 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함한다. 일부 실시예들에서, 스택 유전체 층들 및 스택 희생 층들은 N형 도핑 반도체 층 상에 교대로 증착되어 유전체 스택을 형성한다.
도 3a에 예시된 바와 같이, 희생 층(304)이 캐리어 기판(302) 상에 형성되고, N형 도핑 반도체 층(306)이 희생 층(304) 상에 형성된다. N형 도핑 반도체 층(306)은 P, As 또는 Sb와 같은 N형 도펀트(들)로 도핑된 폴리실리콘을 포함할 수 있다. 희생 층(304)은, 나중에 선택적으로 제거될 수 있고 N형 도핑 반도체 층(306)의 재료와 상이한 임의의 적절한 희생 재료들을 포함할 수 있다. 일부 실시예들에서, 희생 층(304)은 유전체 재료, 이를테면 실리콘 산화물 또는 실리콘 질화물을 포함한다. 희생 층(304)을 형성하기 위해, 일부 실시예들에 따라, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들을 사용하여, 실리콘 산화물 또는 실리콘 질화물이 캐리어 기판(302) 상에 증착된다. 일부 실시예들에서, N형 도핑 반도체 층(306)을 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들을 사용하여 희생 층(304) 상에 폴리실리콘이 증착된 다음, 증착된 폴리실리콘을 이온 주입 및/또는 열 확산을 사용하여, P, As 또는 Sb와 같은 N형 도펀트(들)로 도핑하는 것이 이어진다. 일부 실시예들에서, N형 도핑 반도체 층(306)을 형성하기 위해, 희생 층(304) 상에 폴리실리콘을 증착할 때, P, As 또는 Sb와 같은 N형 도펀트들의 인시튜(in-situ) 도핑이 수행된다.
도 3b에 예시된 바와 같이, (본 명세서에서 "스택 희생 층"(312)으로 지칭되는) 제1 유전체 층과 (본 명세서에서 "스택 유전체 층들"(310)로 지칭되며, 본 명세서에서는 "유전체 층 쌍들"로 함께 지칭되는) 제2 유전체 층의 복수의 쌍들을 포함하는 유전체 스택(308)이 N형 도핑 반도체 층(306) 상에 형성된다. 일부 실시예들에 따라, 유전체 스택(308)은 인터리빙된 스택 희생 층들(312) 및 스택 유전체 층들(310)을 포함한다. 스택 유전체 층들(310) 및 스택 희생 층들(312)은 캐리어 기판(302) 위의 N형 도핑 반도체 층(306) 상에 대안으로 증착되어 유전체 스택(308)을 형성할 수 있다. 일부 실시예들에서, 각각의 스택 유전체 층(310)은 실리콘 산화물 층을 포함하고, 각각의 스택 희생 층(312)은 실리콘 질화물 층을 포함한다. 유전체 스택(308)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들에 의해 형성될 수 있다. 도 3b에 예시된 바와 같이, 유전체 스택(308)의 에지 상에 계단 구조가 형성될 수 있다. 계단 구조는 캐리어 기판(302)을 향해 유전체 스택(308)의 유전체 층 쌍들에 대해 복수의 소위 "트림-에칭(trim-etch)" 사이클들을 수행함으로써 형성될 수 있다. 유전체 스택(308)의 유전체 층 쌍들에 적용되는 반복된 트림-에칭 사이클들로 인해, 유전체 스택(308)은 도 3b에 도시된 바와 같이, 하나 이상의 기울어진 에지들 및 최하부 유전체 층 쌍보다 짧은 최상부 유전체 층 쌍을 가질 수 있다.
방법(500)은, 도 5a에 예시된 바와 같이, 동작(506)으로 진행하며, 여기서는 유전체 스택 및 N형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택 및 N형 도핑 반도체 층을 수직으로 관통하여 연장되어 희생 층에서 멈추는 채널 홀이 에칭되고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다.
도 3b에 예시된 바와 같이, 채널 홀은 유전체 스택(308) 및 N형 도핑 반도체 층(306)을 수직으로 관통하여 연장되는 개구이다. 일부 실시예들에서, 각각의 개구가 후속 프로세스에서 개별적인 채널 구조(314)를 성장시키기 위한 위치가 되도록 복수의 개구들이 형성된다. 일부 실시예들에서, 채널 구조(314)의 채널 홀을 형성하기 위한 제작 프로세스들은 습식 에칭 및/또는 건식 에칭, 이를테면 딥 RIE(DRIE: deep RIE)를 포함한다. 희생 층(304)은 상이한 채널 홀들 사이의 가우징(gouging) 변동을 제어하기 위한 에칭 정지 층으로서 작용할 수 있다. 예를 들어, 채널 홀들의 에칭은 캐리어 기판(302) 내로 더 연장되지 않으면서 희생 층(304)에 의해 중단될 수 있다. 즉, 일부 실시예들에 따라, 각각의 채널 홀(및 대응하는 채널 구조(314))의 하부 단부는 희생 층(304)의 최상부 표면과 최하부 표면 사이에 있다.
도 3b에 예시된 바와 같이, 차단 층(317), 저장 층(316) 및 터널링 층(315)을 포함하는 메모리 막, 그리고 반도체 채널(318)이 채널 홀의 측벽들 및 최하부 표면을 따라 이 순서로 이어서 형성된다. 일부 실시예들에서, 차단 층(317), 저장 층(316) 및 터널링 층(315)은 먼저, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 이 순서로 채널 홀의 측벽들 및 최하부 표면을 따라 증착되어 메모리 막을 형성한다. 이어서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 터널링 층(315) 위에 폴리실리콘(예컨대, 도핑되지 않은 폴리실리콘)과 같은 반도체 재료를 증착함으로써 반도체 채널(318)이 형성될 수 있다. 일부 실시예들에서, 제1 실리콘 산화물 층, 실리콘 질화물 층, 제2 실리콘 산화물 층 및 폴리실리콘 층("SONO" 구조)이 후속하여 증착되어 메모리 막의 차단 층(317), 저장 층(316) 및 터널링 층(315), 그리고 반도체 채널(318)을 형성한다.
도 3b에 예시된 바와 같이, 채널 홀 내에 그리고 반도체 채널(318) 위에 캡핑 층이 형성되어, 채널 홀을 완전히 또는 부분적으로(예컨대, 공극 없이 또는 공극을 갖고) 충전한다. 캡핑 층은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 실리콘 산화물과 같은 유전체 재료를 증착함으로써 형성될 수 있다. 이어서, 채널 홀의 최상부 부분에 채널 플러그가 형성될 수 있다. 일부 실시예들에서, 유전체 스택(308)의 최상부 표면 상에 있는 메모리 막, 반도체 채널(318) 및 캡핑 층의 부분들은 CMP, 습식 에칭 및/또는 건식 에칭에 의해 제거되고 평탄화된다. 이어서, 채널 홀의 최상부 부분 내의 캡핑 층 및 반도체 채널(318)의 부분들을 습식 에칭 및/또는 건조 에칭함으로써 채널 홀의 최상부 부분에 리세스가 형성될 수 있다. 이어서, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들에 의해 리세스 내에 폴리실리콘과 같은 반도체 재료들을 증착함으로써 채널 플러그가 형성될 수 있다. 이로써, 유전체 스택(308) 및 N형 도핑 반도체 층(306)을 관통하여 채널 구조(314)가 형성된다. 각각의 채널 홀의 에칭이 희생 층(304)에 의해 중단되는 깊이에 따라, 채널 구조(314)는 희생 층(304) 내로 더 연장되거나 희생 층(304)과 N형 도핑 반도체 층(306) 사이의 계면에서 중단될 수 있다. 그럼에도, 채널 구조(314)는 캐리어 기판(302) 내로 더 연장되지 않을 수 있다.
방법(500)은 도 5a에 예시된 바와 같이 동작(508)으로 진행하며, 여기서는 채널 구조가 메모리 스택 및 N형 도핑 반도체 층을 수직으로 관통하여 연장되도록, 예를 들어 소위 "게이트 대체" 프로세스를 사용하여 유전체 스택이 메모리 스택으로 대체된다. 일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체하기 위해, 유전체 스택을 수직으로 관통하여 연장되어 N형 도핑 반도체 층에서 멈추는 개구가 에칭되고, 스택 희생 층들은 개구를 통해 스택 전도성 층들로 대체되어, 인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성한다.
도 3c에 예시된 바와 같이, 슬릿(320)은, 유전체 스택(308)을 수직으로 관통하여 연장되며 N형 도핑 반도체 층(306)에서 멈추는 개구이다. 일부 실시예들에서, 슬릿(320)을 형성하기 위한 제작 프로세스들은 습식 에칭 및/또는 건식 에칭, 이를테면, DRIE를 포함한다. 이어서, 유전체 스택(308)을 (도 3e에 도시된) 메모리 스택(330)으로 대체하기 위해 슬릿(320)을 통해 게이트 대체가 수행될 수 있다.
도 3d에 예시된 바와 같이, 슬릿(320)을 통해 (도 3c에 도시된) 스택 희생 층들(312)을 제거함으로써 측 방향 리세스들(322)이 먼저 형성된다. 일부 실시예들에서, 슬릿(320)을 통해 에천트들을 적용함으로써 스택 희생 층들(312)이 제거되어, 스택 유전체 층들(310) 사이에 인터리빙된 측 방향 리세스들(322)을 생성한다. 에천트들은 스택 유전체 층들(310)에 선택적인 스택 희생 층들(312)을 에칭하는 임의의 적절한 에천트들을 포함할 수 있다.
도 3e에 예시된 바와 같이, (게이트 전극들 및 접착 층들을 포함하는) 스택 전도성 층들(328)이 슬릿(320)을 통해 (도 3d에 도시된) 측 방향 리세스들(322) 내에 증착된다. 일부 실시예들에서, 스택 전도성 층들(328)이 게이트 유전체 층(332) 상에 증착되도록, 게이트 유전체 층(332)이 스택 전도성 층들(328) 전에 측 방향 리세스들(322) 내에 증착된다. 스택 전도성 층들(328), 이를테면 금속 층들은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 증착될 수 있다. 일부 실시예들에서, 게이트 유전체 층(332), 이를테면 고-k 유전체 층이 슬릿(320)의 최하부 및 측벽을 따라 또한 형성된다. 이로써, 일부 실시예들에 따라, 인터리빙된 스택 전도성 층들(328) 및 스택 유전체 층들(310)을 포함하는 메모리 스택(330)이 형성되어, (도 3d에 도시된) 유전체 스택(308)을 대체한다.
방법(500)은 도 5a에 예시된 바와 같이, 동작(510)으로 진행하며, 여기서는 메모리 스택을 수직으로 관통하여 연장되는 절연 구조가 형성된다. 일부 실시예들에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후에, 하나 이상의 유전체 재료들이 개구 내에 증착되어 개구를 채운다. 도 3e에 예시된 바와 같이, 메모리 스택(330)을 수직으로 관통하여 연장되는 절연 구조(336)가 형성되어, N형 도핑 반도체 층(306)의 최상부 표면 상에서 끝난다. ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 슬릿(320)을 완전히 또는 부분적으로 (공극을 갖거나 공극 없이) 채우도록 실리콘 산화물과 같은 하나 이상의 유전체 재료들을 슬릿(320)에 증착함으로써 절연 구조(336)가 형성될 수 있다. 일부 실시예들에서, 절연 구조(336)는 (예컨대, 고-k 유전체들을 포함하는) 게이트 유전체 층(332) 및 (예컨대, 실리콘 산화물을 포함하는) 유전체 캡핑 층(334)을 포함한다.
도 3f에 예시된 바와 같이, 절연 구조(336)의 형성 후에, 채널 로컬 접촉부들(344) 및 워드 라인 로컬 접촉부들(342)을 포함하는 로컬 접촉부들, 및 주변 접촉부들(338, 340)이 형성된다. 메모리 스택(330)의 최상부 상에 CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여, 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료들을 증착함으로써 메모리 스택(330) 상에 로컬 유전체 층이 형성될 수 있다. 습식 에칭 및/또는 건식 에칭, 예컨대 RIE를 사용하여 로컬 유전체 층(및 임의의 다른 ILD 층들)을 통해 접촉 개구들을 에칭한 다음, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 전도성 재료들로 접촉 개구들을 채움으로써 채널 로컬 접촉부들(344), 워드 라인 로컬 접촉부들(342) 및 주변 접촉부들(338, 340)이 형성될 수 있다.
도 3f에 예시된 바와 같이, 채널 로컬 접촉부들(344), 워드 라인 로컬 접촉부들(342) 및 주변 접촉부들(338, 340) 위에 접합 층(346)이 형성된다. 접합 층(346)은 채널 로컬 접촉부들(344), 워드 라인 로컬 접촉부들(342) 및 주변 접촉부들(338, 340)에 전기적으로 접속된 접합 접촉부들을 포함한다. 접합 층(346)을 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층이 증착되고, 습식 에칭 및/또는 건식 에칭, 예컨대 RIE에 이어, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층을 관통하여 접합 접촉부들이 형성된다.
방법(500)은, 도 5a에 예시된 바와 같이, 동작(512)으로 진행하며, 여기서 메모리 스택이 주변 회로 위에 있도록, 제1 기판과 제2 기판이 대면 방식으로 접합된다. 접합은 하이브리드 접합을 포함할 수 있다. 도 3g에 예시된 바와 같이, 캐리어 기판(302) 및 캐리어 기판(302) 상에 형성된 컴포넌트들(예컨대, 메모리 스택(330) 및 이를 관통하여 형성된 채널 구조들(314))은 거꾸로 뒤집힌다. 일부 실시예에 따라, 아래를 향하는 접합 층(346)이 위를 향하는 접합 층(348)과, 즉 대면 방식으로 접합되고, 이로써 캐리어 기판(302)과 실리콘 기판(350) 사이에 접합 계면(354)을 형성한다. 일부 실시예들에서, 처리 프로세스, 예컨대 플라즈마 처리, 습식 처리 및/또는 열 처리가 접합 전에 접합 표면들에 가해진다. 접합 후에, 접합 층(346) 내의 접합 접촉부들과 접합 층(348) 내의 접합 접촉부들이 정렬되고 서로 접촉하여, 메모리 스택(330) 및 이를 관통하여 형성된 채널 구조들(314)이 주변 회로들(352)에 전기적으로 접속될 수 있고 주변 회로들(352) 위에 있다.
방법(500)은, 도 5a에 예시된 바와 같이, 동작(514)으로 진행하며, 여기서 제2 기판 및 희생 층이 제거되어 채널 구조의 단부를 노출시킨다. 제거는 제2 기판의 후면으로부터 수행될 수 있다. 도 3h에 예시된 바와 같이, (도 3g에 도시된) 캐리어 기판(302) 및 희생 층(304)이 후면으로부터 제거되어 채널 구조(314)의 상부 단부를 노출시킨다. 캐리어 기판(302)은 CMP, 그라인딩(grinding), 건식 에칭 및/또는 습식 에칭을 사용하여 완전히 제거될 수 있다. 일부 실시예들에서, 캐리어 기판(302)은 박리된다. 캐리어 기판(302)의 제거는 두께 균일성을 보장하도록, 캐리어 기판(302)의 상이한 재료들로 인해 아래의 희생 층(304)에 의해 중단될 수 있다. 캐리어 기판(302)이 실리콘을 포함하고 희생 층(304)이 실리콘 산화물을 포함하는 일부 실시예들에서, 캐리어 기판(302)은 CMP를 사용하여 제거되는데, 이는 캐리어 기판(302)과 희생 층(304) 사이의 계면에서 자동으로 중단될 수 있다.
이어서, 아래의 N형 도핑 반도체 층(306)을 에칭하지 않고, 불화수소산과 같은 적절한 에천트들을 이용한 습식 에칭을 사용하여 희생 층(304)이 또한 선택적으로 제거될 수 있다. 위에서 설명된 바와 같이, 채널 구조(314)가 희생 층(304)을 넘어 캐리어 기판(302) 내로 연장되지 않기 때문에, 캐리어 기판(302)의 제거는 채널 구조(314)에 영향을 미치지 않는다. 희생 층(304)의 제거는 채널 구조(314)의 상부 단부를 노출시킬 수 있다. 채널 구조(314)가 희생 층(304) 내로 연장되는 일부 실시예들에서, 실리콘 산화물을 포함하는 희생 층(304)의 선택적 에칭은 또한, N형 도핑 반도체 층(306)의 최상부 표면 위의 실리콘 산화물을 포함하는 차단 층(317)의 일부를 제거하지만, 실리콘 질화물을 포함하는 저장 층(316) 및 저장 층(316)에 의해 둘러싸인 다른 층들(예컨대, 터널링 층(315))은 온전한 상태로 유지된다.
방법(500)은, 도 5a에 예시된 바와 같이, 동작(516)으로 진행하며, 여기서 N형 도핑 반도체 층에 접하는 채널 구조의 부분이 반도체 플러그로 대체된다. 일부 실시예들에서, N형 도핑 반도체 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, N형 도핑 반도체 층에 접하는 메모리 막의 부분이 제거되어 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
도 3i에 예시된 바와 같이, N형 도핑 반도체 층(306)에 접하는 (도 3h에 도시된) 저장 층(316)의 일부가 제거된다. 일부 실시예들에서, 실리콘 질화물을 포함하는 저장 층(316)이, 폴리실리콘을 포함하는 N형 도핑 반도체 층(306)을 에칭하지 않고, 인산과 같은 적절한 에천트들을 이용한 습식 에칭을 사용하여 선택적으로 제거된다. 저장 층(316)의 에칭은 에칭이 메모리 스택(330)에 의해 둘러싸인 저장 층(316)의 나머지에 계속 영향을 미치지 않도록, 에칭 시간 및/또는 에칭률을 제어함으로써 제어될 수 있다.
도 3j에 예시된 바와 같이, N형 도핑 반도체 층(306)에 접하는 차단 층(317) 및 터널링 층(315)의 부분들이 제거되어, N형 도핑 반도체 층(306)에 접하는 반도체 채널(318)의 최상부 부분을 둘러싸는 리세스(357)를 형성한다. 일부 실시예들에서, 실리콘 산화물을 포함하는 터널링 층(315) 및 차단 층(317)은, 폴리실리콘을 포함하는 반도체 채널(318) 및 N형 도핑 반도체 층(306)을 에칭하지 않고, 불화수소산과 같은 적절한 에천트들을 이용한 습식 에칭을 사용하여 선택적으로 제거된다. 차단 층(317) 및 터널링 층(315)의 에칭은, 에칭이 메모리 스택(330)에 의해 둘러싸인 차단 층(317) 및 터널링 층(315)의 나머지에 계속 영향을 미치지 않도록, 에칭 시간 및/또는 에칭률을 제어함으로써 제어될 수 있다. 그 결과, 일부 실시예들에 따라, N형 도핑 반도체 층(306)에 접하는 채널 구조(314)의 (차단 층(317), 저장 층(316) 및 터널링 층(315)을 포함하는) 메모리 막의 최상부 부분이 제거되어, 반도체 채널(318)의 최상부 부분을 노출시키는 리세스(357)를 형성한다. 일부 실시예들에서, 리세스(357)에 의해 노출된 반도체 채널(318)의 최상부 부분은 그의 전도도를 증가시키도록 도핑된다. 예를 들어, 임의의 적절한 도펀트들로 리세스(357)에 의해 노출된 (예컨대, 폴리실리콘을 포함하는) 반도체 채널(318)의 최상부 부분을 원하는 도핑 농도로 도핑하기 위해 경사 이온 주입 프로세스가 수행될 수 있다.
도 3k에 예시된 바와 같이, 반도체 채널(318)의 도핑된 최상부 부분을 둘러싸고 그와 접촉하는 (도 3j에 도시된) 리세스(357)에 반도체 플러그(359)가 형성된다. 그 결과, 일부 실시예들에 따라, N형 도핑 반도체 층(306)에 접하는 (도 3h에 도시된) 채널 구조(314)의 최상부 부분이 이로써 반도체 플러그(359)로 대체된다. 일부 실시예들에서, 반도체 플러그(359)를 형성하기 위해, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 리세스(357) 내에 폴리실리콘이 증착되어 리세스(357)를 채운 다음, CMP 프로세스가 이어져 N형 도핑 반도체 층(306)의 최상부 표면 위의 임의의 과잉 폴리실리콘을 제거한다. 일부 실시예들에서, 반도체 플러그(359)를 도핑하기 위해 리세스(357) 내에 폴리실리콘을 증착할 때, N형 도펀트들, 이를테면 P, As 또는 Sb의 인시튜 도핑이 수행된다. 반도체 플러그(359) 및 N형 도핑 반도체 층(306)은 폴리실리콘과 같은 동일한 재료를 포함할 수 있고, (CMP 프로세스 후에) 동일한 두께를 가질 수 있기 때문에, 반도체 플러그(359)는 N형 도핑 반도체 층(306)의 일부로서 보일 수 있다. 그럼에도, 일부 실시예들에 따르면, 반도체 플러그(359)가 인시튜 도핑되는지 여부에 관계없이, (예컨대, 도 3a에 도시된) N형 도핑 반도체 층(306)의 나머지의 형성 이후 후속 프로세스에서 반도체 플러그(359)가 형성되기 때문에, 반도체 플러그(359)의 도핑 농도는 N형 도핑 반도체 층(306)의 나머지의 도핑 농도와 상이하다.
위에서 설명된 바와 같이, N형 도핑 반도체 층(306)의 반도체 플러그들(359)은 채널 구조들(314)의 측벽 SEG들로서 작용할 수 있다. 높은 종횡비로 유전체 스택(308)을 완전히 관통하여 연장되는 (예컨대, 도 3d에 도시된) 슬릿(320)을 통한 에칭 및 증착 프로세스들에 의해 측벽 SEG들을 형성하는 알려진 방법들과는 달리, 캐리어 기판(302)이 제거되면 유전체 스택(308)/메모리 스택(330)의 대향 측으로부터 반도체 플러그들(359)이 형성될 수 있으며, 이는 유전체 스택(308)/메모리 스택(330)의 레벨 및 슬릿(320)의 종횡비에 의해 영향을 받지 않는다. 슬릿(320)의 높은 종횡비에 의해 도입되는 문제들을 피함으로써, 제조 복잡성 및 비용이 감소될 수 있고, 수율이 증가될 수 있다. 더욱이, 수직 확장성(예컨대, 유전체 스택(308)/메모리 스택(330)의 증가 레벨)이 또한 개선될 수 있다.
방법(500)은, 도 5a에 예시된 바와 같이, 동작(518)으로 진행하며, 메모리 스택 위에 그리고 N형 도핑 반도체 층과 접촉하여 소스 접촉부가 형성된다. 도 3l에 예시된 바와 같이, 하나 이상의 ILD 층들(356)이 N형 도핑 반도체 층(306) 상에 형성된다. ILD 층들(356)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 N형 도핑 반도체 층(306)의 최상부 표면 상에 유전체 재료들을 증착함으로써 형성될 수 있다. ILD 층들(356)을 관통하여 N형 도핑 반도체 층(306) 내에 소스 접촉 개구(358)가 형성될 수 있다. 일부 실시예들에서, 습식 에칭 및/또는 건식 에칭, 이를테면 RIE를 사용하여 소스 접촉 개구(358)가 형성된다. 일부 실시예들에서, 소스 접촉 개구(358)는 N형 도핑 반도체 층(306)의 최상부 부분 내로 더 연장된다. ILD 층들(356)을 통한 에칭 프로세스는 N형 도핑 반도체 층(306)의 부분을 계속 에칭할 수 있다. 일부 실시예들에서, ILD 층들(356)을 통한 에칭 후에 N형 도핑 반도체 층(306)의 부분을 에칭하기 위해 개별 에칭 프로세스가 사용된다.
도 3m에 예시된 바와 같이, N형 도핑 반도체 층(306)의 후면에서 (도 3l에 도시된) 소스 접촉 개구(358)에 소스 접촉부(364)가 형성된다. 일부 실시예들에 따라, 소스 접촉부(364)는 메모리 스택(330) 위에 있고 N형 도핑 반도체 층(306)과 접촉한다. 일부 실시예들에서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 하나 이상의 전도성 재료들이 소스 접촉 개구(358) 내에 증착되어, 소스 접촉 개구(358)를 접착 층(예컨대, TiN) 및 전도체 층(예컨대, W)으로 채운다. 이어서, 소스 접촉부(364)의 최상부 표면이 ILD 층들(356)의 최상부 표면과 동일 평면에 있도록, CMP와 같은 평탄화 프로세스가 수행되어 과잉 전도성 재료들을 제거할 수 있다.
방법(500)은, 도 5a에 예시된 바와 같이, 동작(520)으로 진행하며, 여기서 소스 접촉부 위에 그리고 소스 접촉부와 접촉하여 상호 접속 층이 형성된다. 일부 실시예들에서, N형 도핑 반도체 층이 소스 접촉부 및 상호 접속 층을 통해 접촉부에 전기적으로 접속되도록, N형 도핑 반도체 층을 관통하여 그리고 상호 접속 층과 접촉하여 접촉부가 형성된다.
도 3n에 예시된 바와 같이, 재분배 층(370)이 소스 접촉부(364) 위에 그리고 그와 접촉하여 형성된다. 일부 실시예들에서, 재분배 층(370)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층들(356) 및 소스 접촉부(364)의 최상부 표면들 상에 Al과 같은 전도성 재료를 증착함으로써 형성된다. 재분배 층(370) 상에 패시베이션 층(372)이 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(372)은 ALD, CVD, PVD와 같은 하나 이상의 박막 증착 프로세스들, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합을 사용하여 실리콘 질화물과 같은 유전체 재료를 증착함으로써 형성된다. 이로써, 일부 실시예들에 따라, ILD 층들(356), 재분배 층(370) 및 패시베이션 층(372)을 포함하는 상호 접속 층(376)이 형성된다.
도 3l에 예시된 바와 같이, ILD 층들(356) 및 N형 도핑 반도체 층(306)을 관통하여 각각 연장되는 접촉 개구들(360, 361)이 형성된다. 일부 실시예들에서, 접촉 개구들(360, 361)은 습식 에칭 및/또는 건식 에칭, 이를테면 RIE를 사용하여 ILD 층들(356) 및 N형 도핑 반도체 층(306)을 관통하여 형성된다. 일부 실시예들에서, 접촉 개구들(360, 361)은 주변 접촉부들(338, 340)과 각각 정렬되도록 리소그래피를 사용하여 패터닝된다. 접촉 개구들(360, 361)의 에칭은 주변 접촉부들(338, 340)의 상부 단부들에서 중단되어 주변 접촉부들(338, 340)을 노출시킬 수 있다. 도 3l에 예시된 바와 같이, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 N형 도핑 반도체 층(306)을 전기적으로 분리하도록 접촉 개구들(360, 361)의 측벽들을 따라 스페이서(362)가 형성된다. 일부 실시예들에서, 소스 접촉 개구(358)의 에칭은, 소스 접촉 개구(358)의 측벽을 따라 스페이서(362)가 형성되어 소스 접촉부(364)와 N형 도핑 반도체 층(306) 사이의 접촉 면적을 증가시키지 않도록 스페이서(362)의 형성 이후 수행된다.
도 3m에 예시된 바와 같이, 접촉부들(366, 368)은 N형 도핑 반도체 층(306)의 후면의 (도 3l에 도시된) 접촉 개구들(360, 361)에 각각 형성된다. 일부 실시예들에 따라, 접촉부들(366, 368)은 ILD 층들(356) 및 N형 도핑 반도체 층(306)을 수직으로 관통하여 연장된다. 접촉부들(366, 368) 및 소스 접촉부(364)는 증착 프로세스들의 수를 감소시키기 위해 동일한 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 하나 이상의 전도성 재료들이 접촉 개구들(360, 361) 내에 증착되어, 접촉 개구들(360, 361)을 접착 층(예컨대, TiN) 및 전도체 층(예컨대, W)으로 채운다. 이어서, 접촉부들(366, 368)의 최상부 표면들(및 소스 접촉부(364)의 최상부 표면)이 ILD 층들(356)의 최상부 표면과 동일 평면에 있도록, CMP와 같은 평탄화 프로세스가 수행되어 과잉 전도성 재료들을 제거할 수 있다. 일부 실시예들에서, 접촉 개구들(360, 361)이 각각 주변 접촉부들(338, 340)과 정렬될 때, 접촉부들(366, 368)은 또한 각각 주변 접촉부들(338, 340) 위에 있고 이들과 접촉한다.
도 3n에 예시된 바와 같이, 재분배 층(370)이 또한 접촉부(366) 위에 그리고 그와 접촉하여 형성된다. 그 결과, N형 도핑 반도체 층(306)이 소스 접촉부(364), 상호 접속 층(376)의 재분배 층(370), 및 접촉부(366)를 통해 주변 접촉부(338)에 전기적으로 접속될 수 있다. 일부 실시예들에서, N형 도핑 반도체 층(306)은 소스 접촉부(364), 상호 접속 층(376), 접촉부(366), 주변 접촉부(338), 및 접합 층들(346, 348)을 통해 주변 회로들(352)에 전기적으로 접속된다.
도 3n에 예시된 바와 같이, 접촉 패드(374)는 접촉부(368) 위에 그리고 그와 접촉하여 형성된다. 일부 실시예들에서, 접촉부(368)를 덮는 패시베이션 층(372)의 일부가 습식 에칭 및/또는 건식 에칭에 의해 제거되어, 접촉 패드(374)를 형성하도록 하부의 재분배 층(370)의 일부를 노출시킨다. 그 결과, 패드-아웃을 위한 접촉 패드(374)가 접촉부(368), 주변부 접촉부(340) 및 접합 층들(346, 348)을 통해 주변 회로들(352)에 전기적으로 접속될 수 있다.
방법(500)에서 위에서 설명된 제2 기판, 희생 층 및 N형 도핑 반도체 층은, 방법(501)과 관련하여 아래에서 설명되는 바와 같이, 핸들링 층, ("BOX" 층으로도 또한 알려진) 매립 산화물 층 및 디바이스 층을 포함하는 SOI 웨이퍼로 대체될 수 있다고 이해된다. 방법들(500, 501) 간의 유사한 동작들의 세부사항은 설명의 편의상 반복되지 않을 수 있다. 도 5b를 참조하면, 방법(501)은 주변 회로가 제1 기판 상에 형성되는 동작(502)에서 시작된다. 제1 기판은 실리콘 기판일 수 있다.
방법(501)은, 도 5b에 예시된 바와 같이, 동작(503)으로 진행하며, 여기서 SOI 웨이퍼의 디바이스 층이 N형 도펀트로 도핑된다. SOI 웨이퍼는 핸들링 층, 매립 산화물 층 및 디바이스 층을 포함할 수 있다. 일부 실시예들에서, 매립 산화물 층은 실리콘 산화물을 포함하고, 디바이스 층은 단결정 실리콘을 포함한다. 도 3a에 예시된 바와 같이, SOI 웨이퍼(301)는 (방법(500)의 설명에서 위의 캐리어 기판(302)에 대응하는) 핸들링 층(302), (희생 층(304)에 대응하는) 매립 산화물 층(304) 및 (N형 도핑 반도체 층(306)에 대응하는) 디바이스 층(306)을 포함한다. 디바이스 층(306)은 N형 도핑 디바이스 층(306)이 되도록 이온 주입 및/또는 열 확산을 사용하여 P, As 또는 Sb와 같은 N형 도펀트(들)로 도핑될 수 있다. 아래의 방법(501)을 더 잘 이해하기 위해, 캐리어 기판(302), 희생 층(304) 및 N형 도핑 반도체 층(306)에 관련된 위의 설명들이 SOI 웨이퍼(301)의 핸들링 층(302), 매립 산화물 층(304) 및 도핑된 디바이스 층(306)에 각각 유사하게 적용될 수 있고, 따라서 설명의 편의상 반복되지 않는다고 이해된다.
방법(501)은, 도 5b에 예시된 바와 같이, 동작(505)으로 진행하며, 여기서 SOI 웨이퍼의 도핑된 디바이스 층 상에 유전체 스택이 형성된다. 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함할 수 있다. 방법(501)은, 도 5b에 예시된 바와 같이, 동작(507)으로 진행하며, 여기서는 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되어 매립 산화물 층에서 멈추는 채널 홀이 형성되고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다. 방법(501)은 도 5b에 예시된 바와 같이 동작(508)으로 진행하며, 여기서는 채널 구조가 메모리 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. 일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체하기 위해, 유전체 스택을 수직으로 관통하여 연장되는 개구가 에칭되어, 도핑된 디바이스 층에서 멈추고, 스택 희생 층들은 개구를 통해 스택 전도성 층들로 대체되어, 인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성한다. 방법(501)은 도 5b에 예시된 바와 같이, 동작(510)으로 진행하며, 여기서는 메모리 스택을 수직으로 관통하여 연장되는 절연 구조가 형성된다. 일부 실시예들에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후에, 하나 이상의 유전체 재료들이 개구 내에 증착되어 개구를 채운다.
방법(501)은, 도 5b에 예시된 바와 같이, 동작(513)으로 진행하며, 여기서 메모리 스택이 주변 회로 위에 있도록, 제1 기판과 SOI 웨이퍼가 대면 방식으로 접합된다. 접합은 하이브리드 접합을 포함할 수 있다. 방법(501)은, 도 5b에 예시된 바와 같이, 동작(515)으로 진행하며, 여기서 SOI 웨이퍼의 핸들 층 및 매립 산화물 층은 제거되어 채널 구조의 단부를 노출시킨다. 방법(501)은, 도 5b에 예시된 바와 같이, 동작(517)으로 진행하며, 여기서 도핑된 디바이스 층에 접하는 채널 구조의 부분이 반도체 플러그로 대체된다. 일부 실시예들에서, 도핑된 디바이스 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, 도핑된 디바이스 층에 접하는 메모리 막의 부분이 에칭되어, 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
방법(501)은, 도 5b에 예시된 바와 같이, 동작(519)으로 진행하며, 메모리 스택 위의 그리고 도핑된 디바이스 층과 접촉하는 소스 접촉부가 형성된다. 방법(501)은, 도 5b에 예시된 바와 같이, 동작(520)으로 진행하며, 여기서 소스 접촉부 위의 그리고 소스 접촉부와 접촉하는 상호 접속 층이 형성된다. 일부 실시예들에서, 도핑된 디바이스 층이 소스 접촉부 및 상호 접속 층을 통해 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 상호 접속 층과 접촉하여 접촉부가 형성된다.
도 4a - 도 4o는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스를 형성하기 위한 제작 프로세스를 예시한다. 도 6a는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스를 형성하기 위한 방법(600)의 흐름도를 예시한다. 도 6b는 본 개시내용의 일부 실시예들에 따른, 다른 예시적인 3D 메모리 디바이스를 형성하기 위한 다른 방법(601)의 흐름도를 예시한다. 도 4a - 도 4o, 도 6a 및 도 6b에 도시된 3D 메모리 디바이스의 예들은 도 2에 도시된 3D 메모리 디바이스(200)를 포함한다. 도 4a - 도 4o, 도 6a 및 도 6b는 함께 설명될 것이다. 방법들(600, 601)에 도시된 동작들은 총망라한 것은 아니며, 예시된 동작들 중 임의의 동작 이전, 이후, 또는 그 사이에 다른 동작들이 수행될 수 있다고 이해된다. 또한, 동작들 중 일부는 도 6a 및 도 6b에 도시된 것과는 다른 순서로 또는 동시에 수행될 수 있다.
도 6a를 참조하면, 방법(600)은 주변 회로가 제1 기판 상에 형성되는 동작(602)에서 시작된다. 제1 기판은 실리콘 기판일 수 있다. 도 4g에 예시된 바와 같이, 포토리소그래피, 에칭, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적절한 프로세스들을 포함하지만 이에 제한되지 않는 복수의 프로세스들을 사용하여 복수의 트랜지스터들이 실리콘 기판(450) 상에 형성될 수 있다. 일부 실시예들에서, 예를 들어 트랜지스터들의 소스 구역들 및/또는 드레인 구역들로서 기능하는 (도시되지 않은) 도핑된 구역들이 이온 주입 및/또는 열 확산에 의해 실리콘 기판(450)에 형성된다. 일부 실시예들에서, 습식 에칭 및/또는 건식 에칭 그리고 박막 증착에 의해 분리 구역들(예컨대, STI들)이 또한 실리콘 기판(450)에 형성된다. 트랜지스터들은 실리콘 기판(450) 상에 주변 회로들(452)을 형성할 수 있다.
도 4g에 예시된 바와 같이, 주변 회로들(452) 위에 접합 층(448)이 형성된다. 접합 층(448)은 주변 회로들(452)에 전기적으로 접속된 접합 접촉부들을 포함한다. 접합 층(448)을 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층이 증착되고, 습식 에칭 및/또는 건식 에칭, 예컨대 RIE에 이어, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층을 관통하는 접합 접촉부들이 형성된다.
N-웰을 갖는 P형 도핑 반도체 층 및 메모리 스택을 수직으로 관통하여 연장되는 채널 구조가 제2 기판 위에 형성될 수 있다. 방법(600)은 도 6a에 예시된 바와 같이, 동작(604)으로 진행하며, 여기서는 제2 기판 상의 희생 층, 희생 층 상에 N-웰을 갖는 P형 도핑 반도체 층, 및 P형 도핑 반도체 층 상의 유전체 스택이 이어서 형성된다. 제2 기판은 실리콘 기판일 수 있다. 제2 기판이 최종 제품으로부터 제거될 때, 제2 기판의 비용을 감소시키도록 제2 기판은 몇 가지만 예를 들자면, 유리, 사파이어, 플라스틱, 실리콘과 같은 임의의 적절한 재료들로 제조된 더미 웨이퍼, 예를 들어 캐리어 기판의 일부일 수 있다고 이해된다. 일부 실시예들에서, 기판은 캐리어 기판이고, 희생 층은 유전체 재료를 포함하고, P형 도핑 반도체 층은 폴리실리콘을 포함하고, 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함한다. 일부 실시예들에서, 스택 유전체 층들 및 스택 희생 층들은 P형 도핑 반도체 층 상에 교대로 증착되어 유전체 스택을 형성한다. 일부 실시예들에서, 유전체 스택을 형성하기 전에, P형 도핑 반도체 층의 일부가 N형 도펀트로 도핑되어 N-웰을 형성한다.
도 4a에 예시된 바와 같이, 희생 층(404)이 캐리어 기판(402) 상에 형성되고, P형 도핑 반도체 층(406)이 희생 층(404) 상에 형성된다. P형 도핑 반도체 층(406) B, Ga 또는 Al과 같은 P형 도펀트(들)로 도핑된 폴리실리콘을 포함할 수 있다. 희생 층(404)은, 나중에 선택적으로 제거될 수 있고 P형 도핑 반도체 층(406)의 재료와 상이한 임의의 적절한 희생 재료들을 포함할 수 있다. 일부 실시예들에서, 희생 층(404)은 유전체 재료, 이를테면 실리콘 산화물 또는 실리콘 질화물을 포함한다. 희생 층(404)을 형성하기 위해, 일부 실시예들에 따라, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들을 사용하여, 실리콘 산화물 또는 실리콘 질화물이 캐리어 기판(402) 상에 증착된다. 일부 실시예들에서, P형 도핑 반도체 층(406)을 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들을 사용하여 희생 층(404) 상에 폴리실리콘이 증착된 다음, 증착된 폴리실리콘을 이온 주입 및/또는 열 확산을 사용하여, B, Ga 또는 Al과 같은 P형 도펀트(들)로 도핑하는 것이 이어진다. 일부 실시예들에서, P형 도핑 반도체 층(406)을 형성하기 위해, 희생 층(404) 상에 폴리실리콘을 증착할 때, B, Ga 또는 Al과 같은 P형 도펀트들의 인시튜 도핑이 수행된다.
도 4a에 예시된 바와 같이, P형 도핑 반도체 층(406)의 일부가 P, As 또는 Sb와 같은 N형 도펀트(들)로 도핑되어 P형 도핑 반도체 층(406)에 N-웰(407)을 형성한다. 일부 실시예들에서, N-웰(407)은 이온 주입 및/또는 열 확산을 사용하여 형성된다. 이온 주입 및/또는 열 확산 프로세스들은 P형 도핑 반도체 층(406)의 전체 두께 또는 그 일부에 걸쳐 N-웰(407)의 두께를 제어하도록 제어될 수 있다.
도 4b에 예시된 바와 같이, (본 명세서에서 "스택 희생 층"(412)으로 지칭되는) 제1 유전체 층과 (본 명세서에서 "스택 유전체 층들"(410)로 지칭되며, 본 명세서에서는 "유전체 층 쌍들"로 함께 지칭되는) 제2 유전체 층의 복수의 쌍들을 포함하는 유전체 스택(408)이 P형 도핑 반도체 층(406) 상에 형성된다. 일부 실시예들에 따라, 유전체 스택(408)은 인터리빙된 스택 희생 층들(412) 및 스택 유전체 층들(410)을 포함한다. 스택 유전체 층들(410) 및 스택 희생 층들(412)은 캐리어 기판(402) 위의 P형 도핑 반도체 층(406) 상에 대안으로 증착되어 유전체 스택(408)을 형성할 수 있다. 일부 실시예들에서, 각각의 스택 유전체 층(410)은 실리콘 산화물 층을 포함하고, 각각의 스택 희생 층(412)은 실리콘 질화물 층을 포함한다. 유전체 스택(408)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스들에 의해 형성될 수 있다. 도 4b에 예시된 바와 같이, 유전체 스택(408)의 에지 상에 계단 구조가 형성될 수 있다. 계단 구조는 캐리어 기판(402)을 향해 유전체 스택(408)의 유전체 층 쌍들에 대해 복수의 소위 "트림-에칭" 사이클들을 수행함으로써 형성될 수 있다. 유전체 스택(408)의 유전체 층 쌍들에 적용되는 반복된 트림-에칭 사이클들로 인해, 유전체 스택(408)은 도 4b에 도시된 바와 같이, 하나 이상의 기울어진 에지들 및 최하부 유전체 층 쌍보다 짧은 최상부 유전체 층 쌍을 가질 수 있다.
방법(600)은, 도 6a에 예시된 바와 같이, 동작(606)으로 진행하며, 여기서는 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되어 희생 층에서 멈추는 채널 홀이 에칭되고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다.
도 4b에 예시된 바와 같이, 채널 홀은 유전체 스택(408) 및 P형 도핑 반도체 층(406)을 수직으로 관통하여 연장되는 개구이다. 일부 실시예들에서, 각각의 개구가 후속 프로세스에서 개별적인 채널 구조(414)를 성장시키기 위한 위치가 되도록 복수의 개구들이 형성된다. 일부 실시예들에서, 채널 구조(414)의 채널 홀을 형성하기 위한 제작 프로세스들은 습식 에칭 및/또는 건식 에칭, 이를테면 DRIE를 포함한다. 희생 층(404)은 상이한 채널 홀들 사이의 가우징 변동을 제어하기 위한 에칭 정지 층으로서 작용할 수 있다. 예를 들어, 채널 홀들의 에칭은 캐리어 기판(402) 내로 더 연장되지 않으면서 희생 층(404)에 의해 중단될 수 있다. 즉, 일부 실시예들에 따라, 각각의 채널 홀(및 대응하는 채널 구조(414))의 하부 단부는 희생 층(404)의 최상부 표면과 최하부 표면 사이에 있다.
도 4b에 예시된 바와 같이, 차단 층(417), 저장 층(416) 및 터널링 층(415)을 포함하는 메모리 막, 그리고 반도체 채널(418)이 채널 홀의 측벽들 및 최하부 표면을 따라 이 순서로 이어서 형성된다. 일부 실시예들에서, 차단 층(417), 저장 층(416) 및 터널링 층(415)은 먼저, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 이 순서로 채널 홀의 측벽들 및 최하부 표면을 따라 증착되어 메모리 막을 형성한다. 이어서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 터널링 층(415) 위에 폴리실리콘(예컨대, 도핑되지 않은 폴리실리콘)과 같은 반도체 재료를 증착함으로써 반도체 채널(418)이 형성될 수 있다. 일부 실시예들에서, 제1 실리콘 산화물 층, 실리콘 질화물 층, 제2 실리콘 산화물 층 및 폴리실리콘 층("SONO" 구조)이 후속하여 증착되어 메모리 막의 차단 층(417), 저장 층(416) 및 터널링 층(415), 그리고 반도체 채널(418)을 형성한다.
도 4b에 예시된 바와 같이, 채널 홀 내에 그리고 반도체 채널(418) 위에 캡핑 층이 형성되어, 채널 홀을 완전히 또는 부분적으로(예컨대, 공극 없이 또는 공극을 갖고) 충전한다. 캡핑 층은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 실리콘 산화물과 같은 유전체 재료를 증착함으로써 형성될 수 있다. 이어서, 채널 홀의 최상부 부분에 채널 플러그가 형성될 수 있다. 일부 실시예들에서, 유전체 스택(408)의 최상부 표면 상에 있는 메모리 막, 반도체 채널(418) 및 캡핑 층의 부분들은 CMP, 습식 에칭 및/또는 건식 에칭에 의해 제거되고 평탄화된다. 이어서, 채널 홀의 최상부 부분 내의 캡핑 층 및 반도체 채널(418)의 부분들을 습식 에칭 및/또는 건조 에칭함으로써 채널 홀의 최상부 부분에 리세스가 형성될 수 있다. 이어서, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들에 의해 리세스 내에 폴리실리콘과 같은 반도체 재료들을 증착함으로써 채널 플러그가 형성될 수 있다. 이로써, 유전체 스택(408) P형 도핑 반도체 층(406)을 관통하여 채널 구조(414)가 형성된다. 각각의 채널 홀의 에칭이 희생 층(404)에 의해 중단되는 깊이에 따라, 채널 구조(414)는 희생 층(404) 내로 더 연장되거나 희생 층(404)과 P형 도핑 반도체 층(406) 사이의 계면에서 중단될 수 있다. 그럼에도, 채널 구조(414)는 캐리어 기판(402) 내로 더 연장되지 않을 수 있다.
방법(600)은 도 6a에 예시된 바와 같이 동작(608)으로 진행하며, 여기서는 채널 구조가 메모리 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되도록, 예를 들어 소위 "게이트 대체" 프로세스를 사용하여 유전체 스택이 메모리 스택으로 대체된다. 일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체하기 위해, 유전체 스택을 수직으로 관통하여 연장되어 P형 도핑 반도체 층에서 멈추는 개구가 에칭되고, 스택 희생 층들은 개구를 통해 스택 전도성 층들로 대체되어, 인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성한다.
도 4c에 예시된 바와 같이, 슬릿(420)은, 유전체 스택(408)을 수직으로 관통하여 연장되며 P형 도핑 반도체 층(406)에서 멈추는 개구이다. 일부 실시예들에서, 슬릿(420)을 형성하기 위한 제작 프로세스들은 습식 에칭 및/또는 건식 에칭, 이를테면, DRIE를 포함한다. 슬릿(420)은 도 4c에 도시된 바와 같이 N-웰(407)과 측 방향으로 정렬되지만, 다른 예들에서는 슬릿(420)이 N-웰(407)과 측 방향으로 정렬되지 않을 수 있다고 이해된다. 이어서, 유전체 스택(408)을 (도 4e에 도시된) 메모리 스택(430)으로 대체하기 위해 슬릿(420)을 통해 게이트 대체가 수행될 수 있다.
도 4d에 예시된 바와 같이, 슬릿(420)을 통해 (도 4c에 도시된) 스택 희생 층들(412)을 제거함으로써 측 방향 리세스들(422)이 먼저 형성된다. 일부 실시예들에서, 슬릿(420)을 통해 에천트들을 적용함으로써 스택 희생 층들(412)이 제거되어, 스택 유전체 층들(410) 사이에 인터리빙된 측 방향 리세스들(422)을 생성한다. 에천트들은 스택 유전체 층들(410)에 선택적인 스택 희생 층들(412)을 에칭하는 임의의 적절한 에천트들을 포함할 수 있다.
도 4e에 예시된 바와 같이, (게이트 전극들 및 접착 층들을 포함하는) 스택 전도성 층들(428)이 슬릿(420)을 통해 (도 4d에 도시된) 측 방향 리세스들(422) 내에 증착된다. 일부 실시예들에서, 스택 전도성 층들(428)이 게이트 유전체 층(432) 상에 증착되도록, 게이트 유전체 층(432)이 스택 전도성 층들(428) 전에 측 방향 리세스들(422) 내에 증착된다. 스택 전도성 층들(428), 이를테면 금속 층들은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 증착될 수 있다. 일부 실시예들에서, 게이트 유전체 층(432), 이를테면 고-k 유전체 층이 슬릿(420)의 최하부 및 측벽을 따라 또한 형성된다. 이로써, 일부 실시예들에 따라, 인터리빙된 스택 전도성 층들(428) 및 스택 유전체 층들(410)을 포함하는 메모리 스택(430)이 형성되어, (도 4d에 도시된) 유전체 스택(408)을 대체한다.
방법(600)은 도 6a에 예시된 바와 같이, 동작(610)으로 진행하며, 여기서는 메모리 스택을 수직으로 관통하여 연장되는 절연 구조가 형성된다. 일부 실시예들에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후에, 하나 이상의 유전체 재료들이 개구 내에 증착되어 개구를 채운다. 도 4e에 예시된 바와 같이, 메모리 스택(430)을 수직으로 관통하여 연장되는 절연 구조(436)가 형성되어, P형 도핑 반도체 층(406)의 최상부 표면 상에서 끝난다. ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 슬릿(420)을 완전히 또는 부분적으로 (공극을 갖거나 공극 없이) 채우도록 실리콘 산화물과 같은 하나 이상의 유전체 재료들을 슬릿(420)에 증착함으로써 절연 구조(436)가 형성될 수 있다. 일부 실시예들에서, 절연 구조(436)는 (예컨대, 고-k 유전체들을 포함하는) 게이트 유전체 층(432) 및 (예컨대, 실리콘 산화물을 포함하는) 유전체 캡핑 층(434)을 포함한다.
도 4f에 예시된 바와 같이, 절연 구조(436)의 형성 후에, 채널 로컬 접촉부들(444) 및 워드 라인 로컬 접촉부들(442)을 포함하는 로컬 접촉부들, 및 주변 접촉부들(438, 439, 440)이 형성된다. 메모리 스택(430)의 최상부 상에 CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여, 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료들을 증착함으로써 메모리 스택(430) 상에 로컬 유전체 층이 형성될 수 있다. 습식 에칭 및/또는 건식 에칭, 예컨대 RIE를 사용하여 로컬 유전체 층(및 임의의 다른 ILD 층들)을 통해 접촉 개구들을 에칭한 다음, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 전도성 재료들로 접촉 개구들을 채움으로써 채널 로컬 접촉부들(444), 워드 라인 로컬 접촉부들(442) 및 주변 접촉부들(438, 439, 440)이 형성될 수 있다.
도 4f에 예시된 바와 같이, 채널 로컬 접촉부들(444), 워드 라인 로컬 접촉부들(442) 및 주변 접촉부들(438, 439, 440) 위에 접합 층(446)이 형성된다. 접합 층(446)은 채널 로컬 접촉부들(444), 워드 라인 로컬 접촉부들(442) 및 주변 접촉부들(438, 439, 440)에 전기적으로 접속된 접합 접촉부들을 포함한다. 접합 층(446)을 형성하기 위해, CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층이 증착되고, 습식 에칭 및/또는 건식 에칭, 예컨대 RIE에 이어, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층을 관통하여 접합 접촉부들이 형성된다.
방법(600)은, 도 6a에 예시된 바와 같이, 동작(612)으로 진행하며, 여기서 메모리 스택이 주변 회로 위에 있도록, 제1 기판과 제2 기판이 대면 방식으로 접합된다. 접합은 하이브리드 접합을 포함할 수 있다. 도 4g에 예시된 바와 같이, 캐리어 기판(402) 및 캐리어 기판(402) 상에 형성된 컴포넌트들(예컨대, 메모리 스택(430) 및 이를 관통하여 형성된 채널 구조들(414))은 거꾸로 뒤집힌다. 일부 실시예에 따라, 아래를 향하는 접합 층(446)이 위를 향하는 접합 층(448)과, 즉 대면 방식으로 접합되고, 이로써 캐리어 기판(402)과 실리콘 기판(450) 사이에 접합 계면(454)을 형성한다. 일부 실시예들에서, 처리 프로세스, 예컨대 플라즈마 처리, 습식 처리 및/또는 열 처리가 접합 전에 접합 표면들에 가해진다. 접합 후에, 접합 층(446) 내의 접합 접촉부들과 접합 층(448) 내의 접합 접촉부들이 정렬되고 서로 접촉하여, 메모리 스택(430) 및 이를 관통하여 형성된 채널 구조들(414)이 주변 회로들(452)에 전기적으로 접속될 수 있고 주변 회로들(452) 위에 있다.
방법(600)은, 도 6a에 예시된 바와 같이, 동작(614)으로 진행하며, 여기서 제2 기판 및 희생 층이 제거되어 채널 구조의 단부를 노출시킨다. 제거는 제2 기판의 후면으로부터 수행될 수 있다. 도 4h에 예시된 바와 같이, (도 4g에 도시된) 캐리어 기판(402) 및 희생 층(404)이 후면으로부터 제거되어 채널 구조(414)의 상부 단부를 노출시킨다. 캐리어 기판(402)은 CMP, 그라인딩, 건식 에칭 및/또는 습식 에칭을 사용하여 완전히 제거될 수 있다. 일부 실시예들에서, 캐리어 기판(402)은 박리된다. 캐리어 기판(402)의 제거는 두께 균일성을 보장하도록, 캐리어 기판(402)의 상이한 재료들로 인해 아래의 희생 층(404)에 의해 중단될 수 있다. 캐리어 기판(402)이 실리콘을 포함하고 희생 층(304)이 실리콘 산화물을 포함하는 일부 실시예들에서, 캐리어 기판(402)은 CMP를 사용하여 제거되는데, 이는 캐리어 기판(402)과 희생 층(404) 사이의 계면에서 자동으로 중단될 수 있다.
이어서, 아래의 N형 도핑 반도체 층(406)을 에칭하지 않고, 불화수소산과 같은 적절한 에천트들을 이용한 습식 에칭을 사용하여 희생 층(404)이 또한 선택적으로 제거될 수 있다. 위에서 설명된 바와 같이, 채널 구조(414)가 희생 층(404)을 넘어 캐리어 기판(402) 내로 연장되지 않기 때문에, 캐리어 기판(402)의 제거는 채널 구조(414)에 영향을 미치지 않는다. 희생 층(404)의 제거는 채널 구조(414)의 상부 단부를 노출시킬 수 있다. 채널 구조(414)가 희생 층(404) 내로 연장되는 일부 실시예들에서, 실리콘 산화물을 포함하는 희생 층(404)의 선택적 에칭은 또한, P형 도핑 반도체 층(406)의 최상부 표면 위의 실리콘 산화물을 포함하는 차단 층(417)의 일부를 제거하지만, 실리콘 질화물을 포함하는 저장 층(416) 및 저장 층(416)에 의해 둘러싸인 다른 층들(예컨대, 터널링 층(415))은 온전한 상태로 유지된다.
방법(600)은, 도 6a에 예시된 바와 같이, 동작(616)으로 진행하며, 여기서 P형 도핑 반도체 층에 접하는 채널 구조의 부분이 반도체 플러그로 대체된다. 일부 실시예들에서, P형 도핑 반도체 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, P형 도핑 반도체 층에 접하는 메모리 막의 부분이 제거되어 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
도 4i에 예시된 바와 같이, P형 도핑 반도체 층(406)에 접하는 (도 4h에 도시된) 저장 층(416)의 일부가 제거된다. 일부 실시예들에서, 실리콘 질화물을 포함하는 저장 층(416)이, 폴리실리콘을 포함하는 P형 도핑 반도체 층(406)을 에칭하지 않고, 인산과 같은 적절한 에천트들을 이용한 습식 에칭을 사용하여 선택적으로 제거된다. 저장 층(416)의 에칭은 에칭이 메모리 스택(430)에 의해 둘러싸인 저장 층(416)의 나머지에 계속 영향을 미치지 않도록, 에칭 시간 및/또는 에칭률을 제어함으로써 제어될 수 있다.
도 4j에 예시된 바와 같이, P형 도핑 반도체 층(406)에 접하는 차단 층(417) 및 터널링 층(415)의 부분들이 제거되어, P형 도핑 반도체 층(406)에 접하는 반도체 채널(418)의 최상부 부분을 둘러싸는 리세스(457)를 형성한다. 일부 실시예들에서, 실리콘 산화물을 포함하는 터널링 층(415) 및 차단 층(417)은, 폴리실리콘을 포함하는 반도체 채널(418) 및 P형 도핑 반도체 층(406)을 에칭하지 않고, 불화수소산과 같은 적절한 에천트들을 이용한 습식 에칭을 사용하여 선택적으로 제거된다. 차단 층(417) 및 터널링 층(415)의 에칭은, 에칭이 메모리 스택(430)에 의해 둘러싸인 차단 층(417) 및 터널링 층(415)의 나머지에 계속 영향을 미치지 않도록, 에칭 시간 및/또는 에칭률을 제어함으로써 제어될 수 있다. 그 결과, 일부 실시예들에 따라, P형 도핑 반도체 층(406)에 접하는 채널 구조(414)의 (차단 층(417), 저장 층(416) 및 터널링 층(415)을 포함하는) 메모리 막의 최상부 부분이 제거되어, 반도체 채널(418)의 최상부 부분을 노출시키는 리세스(457)를 형성한다. 일부 실시예들에서, 리세스(457)에 의해 노출된 반도체 채널(418)의 최상부 부분은 그의 전도도를 증가시키도록 도핑된다. 예를 들어, 임의의 적절한 도펀트들로 리세스(457)에 의해 노출된 (예컨대, 폴리실리콘을 포함하는) 반도체 채널(418)의 최상부 부분을 원하는 도핑 농도로 도핑하기 위해 경사 이온 주입 프로세스가 수행될 수 있다.
도 4k에 예시된 바와 같이, 반도체 채널(418)의 도핑된 최상부 부분을 둘러싸고 그와 접촉하는 (도 4j에 도시된) 리세스(457)에 반도체 플러그(459)가 형성된다. 그 결과, 일부 실시예들에 따라, P형 도핑 반도체 층(406)에 접하는 (도 4h에 도시된) 채널 구조(414)의 최상부 부분이 이로써 반도체 플러그(459)로 대체된다. 일부 실시예들에서, 반도체 플러그(459)를 형성하기 위해, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 리세스(457) 내에 폴리실리콘이 증착되어 리세스(457)를 채운 다음, CMP 프로세스가 이어져 P형 도핑 반도체 층(406)의 최상부 표면 위의 과잉 폴리실리콘을 제거한다. 일부 실시예들에서, 반도체 플러그(459)를 도핑하기 위해 리세스(457) 내에 폴리실리콘을 증착할 때, P형 도펀트들, 이를테면 B, Ga 또는 Al의 인시튜 도핑이 수행된다. 반도체 플러그(459) P형 도핑 반도체 층(406)은 폴리실리콘과 같은 동일한 재료를 포함할 수 있고, (CMP 프로세스 후에) 동일한 두께를 가질 수 있기 때문에, 반도체 플러그(459)는 P형 도핑 반도체 층(406)의 일부로서 보일 수 있다. 그럼에도, 일부 실시예들에 따르면, 반도체 플러그(459)가 인시튜 도핑되는지 여부에 관계없이, (예컨대, 도 4a에 도시된) P형 도핑 반도체 층(406)의 나머지의 형성 이후 후속 프로세스에서 반도체 플러그(459)가 형성되기 때문에, 반도체 플러그(459)의 도핑 농도는 P형 도핑 반도체 층(406)의 나머지의 도핑 농도와 상이하다.
위에서 설명된 바와 같이, P형 도핑 반도체 층(406)의 반도체 플러그들(459)은 채널 구조들(414)의 측벽 SEG들로서 작용할 수 있다. 높은 종횡비로 유전체 스택(408)을 완전히 관통하여 연장되는 (예컨대, 도 4d에 도시된) 슬릿(420)을 통한 에칭 및 증착 프로세스들에 의해 측벽 SEG들을 형성하는 알려진 방법들과는 달리, 캐리어 기판(402)이 제거되면 유전체 스택(408)/메모리 스택(430)의 대향 측으로부터 반도체 플러그들(459)이 형성될 수 있으며, 이는 유전체 스택(408)/메모리 스택(430)의 레벨 및 슬릿(420)의 종횡비에 의해 영향을 받지 않는다. 슬릿(420)의 높은 종횡비에 의해 도입되는 문제들을 피함으로써, 제조 복잡성 및 비용이 감소될 수 있고, 수율이 증가될 수 있다. 더욱이, 수직 확장성(예컨대, 유전체 스택(408)/메모리 스택(430)의 증가 레벨)이 또한 개선될 수 있다.
방법(600)은, 도 6a에 예시된 바와 같이, 동작(618)으로 진행하며, 여기서 메모리 스택 위에 그리고 P형 도핑 반도체 층과 접촉하여 제1 소스 접촉부가 형성되고, 메모리 스택 위에 그리고 N-웰과 접촉하여 제2 소스 접촉부가 형성된다. 도 4l에 예시된 바와 같이, 하나 이상의 ILD 층들(456)이 P형 도핑 반도체 층(406) 상에 형성된다. ILD 층들(456)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 P형 도핑 반도체 층(406)의 최상부 표면 상에 유전체 재료들을 증착함으로써 형성될 수 있다.
도 4m에 예시된 바와 같이, ILD 층들(456)을 관통하여 P형 도핑 반도체 층(406) 내에 소스 접촉 개구(458)가 형성될 수 있다. 일부 실시예들에서, 습식 에칭 및/또는 건식 에칭, 이를테면 RIE를 사용하여 소스 접촉 개구(458)가 형성된다. 일부 실시예들에서, 소스 접촉 개구(458)는 P형 도핑 반도체 층(406)의 최상부 부분 내로 더 연장된다. ILD 층들(456)을 통한 에칭 프로세스는 P형 도핑 반도체 층(406)의 부분을 계속 에칭할 수 있다. 일부 실시예들에서, ILD 층들(456)을 통한 에칭 후에 P형 도핑 반도체 층(406)의 부분을 에칭하기 위해 개별 에칭 프로세스가 사용된다.
도 4m에 예시된 바와 같이, ILD 층들(456)을 관통하여 N-웰(407) 내에 소스 접촉 개구(465)가 형성될 수 있다. 일부 실시예들에서, 습식 에칭 및/또는 건식 에칭, 이를테면 RIE를 사용하여 소스 접촉 개구(465)가 형성된다. 일부 실시예들에서, 소스 접촉 개구(465)는 N-웰(407)의 최상부 부분 내로 더 연장된다. ILD 층들(456)을 통한 에칭 프로세스는 N-웰(407)의 부분을 계속 에칭할 수 있다. 일부 실시예들에서, ILD 층들(456)을 통한 에칭 후에 N-웰(407)의 부분을 에칭하기 위해 개별 에칭 프로세스가 사용된다. 소스 접촉 개구(458)의 에칭은 소스 접촉 개구(465)의 에칭 후에 수행될 수 있거나, 그 반대로 수행될 수 있다. 일부 예들에서, 소스 접촉 개구들(458, 465)은 에칭 프로세스들의 수를 감소시키기 위해 동일한 에칭 프로세스에 의해 에칭될 수 있다고 이해된다.
도 4n에 예시된 바와 같이, 소스 접촉부들(464, 478)은 P형 도핑 반도체 층(406)의 후면의 (도 4m에 도시된) 소스 접촉 개구들(458, 465)에 각각 형성된다. 일부 실시예들에 따라, 소스 접촉부(464)는 메모리 스택(430) 위에 있고 P형 도핑 반도체 층(406)과 접촉한다. 일부 실시예들에 따라, 소스 접촉부(478)는 메모리 스택(430) 위에 있고 N-웰(407)과 접촉한다. 일부 실시예들에서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 하나 이상의 전도성 재료들이 소스 접촉 개구들(458, 465) 내에 증착되어, 소스 접촉 개구들(458, 465)을 접착 층들(예컨대, TiN) 및 전도체 층들(예컨대, W)로 채운다. 이어서, 소스 접촉부들(464, 478)의 최상부 표면들이 서로 동일 평면에 있을 뿐만 아니라 ILD 층들(456)의 최상부 표면과 동일 평면에 있도록, CMP와 같은 평탄화 프로세스가 수행되어 과잉 전도성 재료들을 제거할 수 있다. 일부 예들에서, 소스 접촉부들(464, 478)은 제작 프로세스들의 수를 감소시키기 위해 동일한 증착 및 CMP 프로세스들에 의해 형성될 수 있다고 이해된다.
방법(600)은, 도 6a에 예시된 바와 같이, 동작(620)으로 진행하며, 여기서 제1 소스 접촉부 및 제2 소스 접촉부 위에 그리고 제1 소스 접촉부 및 제2 소스 접촉부와 접촉하여 상호 접속 층이 형성된다. 일부 실시예들에서, 상호 접속 층은 각각 제1 소스 접촉부 및 제2 소스 접촉부 위에 그리고 제1 소스 접촉부 및 제2 소스 접촉부와 접촉하는 제1 상호 접속부 및 제2 상호 접속부를 포함한다.
도 4o에 예시된 바와 같이, 재분배 층(470)이 소스 접촉부들(464, 478) 위에 그리고 이들과 접촉하여 형성된다. 일부 실시예들에서, 재분배 층(470)은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 ILD 층들(456) 및 소스 접촉부(364)의 최상부 표면들 상에 Al과 같은 전도성 재료를 증착함으로써 형성된다. 일부 실시예들에서, 재분배 층(470)은 소스 접촉부(464) 위의 그리고 소스 접촉부(464)와 접촉하는 제1 상호 접속부(470-1) 및 소스 접촉부(478) 위의 그리고 소스 접촉부(478)와 접촉하는 제2 상호 접속부(470-2)를 형성하도록 리소그래피 및 에칭 프로세스들에 의해 패터닝된다. 제1 상호 접속부(470-1)와 제2 상호 접속부(470-2)는 서로 전기적으로 분리될 수 있다. 재분배 층(470) 상에 패시베이션 층(472)이 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(472)은 ALD, CVD, PVD와 같은 하나 이상의 박막 증착 프로세스들, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합을 사용하여 실리콘 질화물과 같은 유전체 재료를 증착함으로써 형성된다. 이로써, 일부 실시예들에 따라, ILD 층들(456), 재분배 층(470) 및 패시베이션 층(472)을 포함하는 상호 접속 층(476)이 형성된다.
도 4l에 예시된 바와 같이, ILD 층들(456) 및 P형 도핑 반도체 층(406)을 관통하여 각각 연장되는 접촉 개구들(460, 461, 463)이 형성된다. 일부 실시예들에서, 접촉 개구들(460, 461, 463)은 습식 에칭 및/또는 건식 에칭, 이를테면 RIE를 사용하여 ILD 층들(456) 및 P형 도핑 반도체 층(406)을 관통하여 형성된다. 일부 실시예들에서, 접촉 개구들(460, 461, 463)은 주변 접촉부들(438, 440, 439)과 각각 정렬되도록 리소그래피를 사용하여 패터닝된다. 접촉 개구들(460, 461, 463)의 에칭은 주변 접촉부들(438, 439, 440)의 상부 단부들에서 중단되어 주변 접촉부들(438, 439, 440)을 노출시킬 수 있다. 접촉 개구들(460, 461, 463)의 에칭은 에칭 프로세스들의 수를 감소시키기 위해 동일한 에칭 프로세스에 의해 수행될 수 있다. 상이한 에칭 깊이들로 인해, 접촉 개구들(460, 461, 463)의 에칭은 소스 접촉 개구(465)의 에칭 전에 수행될 수 있거나, 그 반대로 수행될 수 있지만, 동시에 수행되지는 않을 수 있다고 이해된다.
도 4m에 예시된 바와 같이, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 P형 도핑 반도체 층(406)을 전기적으로 분리하도록, 소스 접촉 개구(465)뿐만 아니라 접촉 개구들(460, 461, 463)의 측벽들을 따라 스페이서(462)가 형성된다. 일부 실시예들에서, 스페이서들(462)은 제작 프로세스들의 수를 감소시키기 위해 동일한 증착 프로세스에 의해 소스 접촉 개구(465)뿐만 아니라 접촉 개구들(460, 461, 463)의 측벽들을 따라 형성된다. 일부 실시예들에서, 소스 접촉 개구(458)의 에칭은, 소스 접촉 개구(358)의 측벽을 따라 스페이서(362)가 형성되어 소스 접촉부(364)와 N형 도핑 반도체 층(306) 사이의 접촉 면적을 증가시키지 않도록 스페이서(362)의 형성 이후 수행된다.
도 4n에 예시된 바와 같이, 접촉부들(466, 468, 469)은 P형 도핑 반도체 층(406)의 후면의 (도 4m에 도시된) 접촉 개구들(460, 461, 463)에 각각 형성된다. 일부 실시예들에 따라, 접촉부들(466, 468, 469)은 ILD 층들(456) 및 P형 도핑 반도체 층(406)을 수직으로 관통하여 연장된다. 소스 접촉부들(464, 478)뿐만 아니라 접촉부들(466, 468, 469)은 증착 프로세스들의 수를 감소시키기 위해 동일한 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, ALD, CVD, PVD, 임의의 다른 적절한 프로세스들, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스들을 사용하여 하나 이상의 전도성 재료들이 접촉 개구들(460, 461, 463) 내에 증착되어, 접촉 개구들(460, 461, 463)을 접착 층(예컨대, TiN) 및 전도체 층(예컨대, W)으로 채운다. 이어서, 접촉부들(466, 468, 469)의 최상부 표면들(및 소스 접촉부(464, 478)의 최상부 표면들)이 ILD 층들(456)의 최상부 표면과 동일 평면에 있도록, CMP와 같은 평탄화 프로세스가 수행되어 과잉 전도성 재료들을 제거할 수 있다. 일부 실시예들에서, 접촉 개구들(460, 461, 463)이 각각 주변 접촉부들(438, 440, 439)과 정렬될 때, 접촉부들(466, 468, 469)은 또한 각각 주변 접촉부들(438, 440, 439) 위에 있고 이들과 접촉한다.
도 4o에 예시된 바와 같이, 재분배 층(470)의 제1 상호 접속부(470-1)가 접촉부(466) 위에 그리고 그와 접촉하여 형성된다. 그 결과, P형 도핑 반도체 층(406)이 소스 접촉부(464), 상호 접속 층(476)의 제1 상호 접속부(470-1) 및 접촉부(466)를 통해 주변 접촉부(438)에 전기적으로 접속될 수 있다. 일부 실시예들에서, P형 도핑 반도체 층(406)은 소스 접촉부(464), 상호 접속 층(476)의 제1 상호 접속부(470-1), 접촉부(466), 주변 접촉부(438) 및 접합 층들(446, 448)을 통해 주변 회로들(452)에 전기적으로 접속된다. 유사하게, 재분배 층(470)의 제2 상호 접속부(470-2)가 접촉부(469) 위에 그리고 그와 접촉하여 형성된다. 그 결과, N-웰(407)이 소스 접촉부(478), 상호 접속 층(476)의 제2 상호 접속부(470-2) 및 접촉부(469)를 통해 주변 접촉부(438)에 전기적으로 접속될 수 있다. 일부 실시예들에서, N-웰(407)은 소스 접촉부(478), 상호 접속 층(476)의 제2 상호 접속부(470-2), 접촉부(469), 주변 접촉부(439) 및 접합 층들(446, 448)을 통해 주변 회로들(452)에 전기적으로 접속된다.
도 4o에 예시된 바와 같이, 접촉 패드(474)는 접촉부(468) 위에 그리고 그와 접촉하여 형성된다. 일부 실시예들에서, 접촉부(468)를 덮는 패시베이션 층(472)의 일부가 습식 에칭 및/또는 건식 에칭에 의해 제거되어, 접촉 패드(474)를 형성하도록 하부의 재분배 층(470)의 일부를 노출시킨다. 그 결과, 패드-아웃을 위한 접촉 패드(474)가 접촉부(468), 주변부 접촉부(440) 및 접합 층들(446, 448)을 통해 주변 회로들(452)에 전기적으로 접속될 수 있다.
방법(600)에서 위에서 설명된 제2 기판, 희생 층 및 P형 도핑 반도체 층은, 방법(601)과 관련하여 아래에서 설명되는 바와 같이, 핸들링 층, ("BOX" 층으로도 또한 알려진) 매립 산화물 층 및 디바이스 층을 포함하는 SOI 웨이퍼로 대체될 수 있다고 이해된다. 방법들(600, 601) 간의 유사한 동작들의 세부사항은 설명의 편의상 반복되지 않을 수 있다. 도 6b를 참조하면, 방법(601)은 주변 회로가 제1 기판 상에 형성되는 동작(602)에서 시작된다. 제1 기판은 실리콘 기판일 수 있다.
방법(601)은, 도 6b에 예시된 바와 같이, 동작(603)으로 진행하며, 여기서 SOI 웨이퍼의 디바이스 층이 P형 도펀트로 도핑된다. SOI 웨이퍼는 핸들링 층, 매립 산화물 층 및 디바이스 층을 포함할 수 있다. 일부 실시예들에서, 매립 산화물 층은 실리콘 산화물을 포함하고, 디바이스 층은 단결정 실리콘을 포함한다. 방법(601)은, 도 6b에 예시된 바와 같이, 동작(605)으로 진행하며, 여기서 도핑된 디바이스 층의 일부는 N형 도펀트로 도핑되어, 도핑된 디바이스 층에 N-웰을 형성한다.
도 4a에 예시된 바와 같이, SOI 웨이퍼(401)는 (방법(600)의 설명에서 위의 캐리어 기판(402)에 대응하는) 핸들링 층(402), (희생 층(404)에 대응하는) 매립 산화물 층(404) 및 (P형 도핑 반도체 층(406)에 대응하는) 디바이스 층(406)을 포함한다. 디바이스 층(406)은 P형 도핑 디바이스 층(406)이 되도록 이온 주입 및/또는 열 확산을 사용하여 P, As 또는 Sb와 같은 P형 도펀트(들)로 도핑될 수 있다. 도핑된 디바이스 층(406)의 일부는 N-웰(407)을 형성하도록 이온 주입 및/또는 열 확산을 사용하여 N형 도펀트(들), 이를테면 B, Ga 또는 Al로 추가로 도핑될 수 있다. 아래의 방법(601)을 더 잘 이해하기 위해, 캐리어 기판(402), 희생 층(404) 및 P형 도핑 반도체 층(406)에 관련된 위의 설명들이 SOI 웨이퍼(401)의 핸들링 층(402), 매립 산화물 층(404) 및 도핑된 디바이스 층(406)에 각각 유사하게 적용될 수 있고, 따라서 설명의 편의상 반복되지 않는다고 이해된다.
방법(601)은, 도 6b에 예시된 바와 같이, 동작(607)으로 진행하며, 여기서 SOI 웨이퍼의 도핑된 디바이스 층 상에 유전체 스택이 형성된다. 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함할 수 있다. 방법(601)은, 도 6b에 예시된 바와 같이, 동작(609)으로 진행하며, 여기서는 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되어 매립 산화물 층에서 멈추는 채널 홀이 형성되고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다. 방법(601)은 도 6b에 예시된 바와 같이 동작(608)으로 진행하며, 여기서는 채널 구조가 메모리 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. 일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체하기 위해, 유전체 스택을 수직으로 관통하여 연장되는 개구가 에칭되어, 도핑된 디바이스 층에서 멈추고, 스택 희생 층들은 개구를 통해 스택 전도성 층들로 대체되어, 인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성한다. 방법(601)은 도 6b에 예시된 바와 같이, 동작(610)으로 진행하며, 여기서는 메모리 스택을 수직으로 관통하여 연장되는 절연 구조가 형성된다. 일부 실시예들에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후에, 하나 이상의 유전체 재료들이 개구 내에 증착되어 개구를 채운다.
방법(601)은, 도 6b에 예시된 바와 같이, 동작(613)으로 진행하며, 여기서 메모리 스택이 주변 회로 위에 있도록, 제1 기판과 SOI 웨이퍼가 대면 방식으로 접합된다. 접합은 하이브리드 접합을 포함할 수 있다. 방법(601)은, 도 6b에 예시된 바와 같이, 동작(615)으로 진행하며, 여기서 SOI 웨이퍼의 핸들 층 및 매립 산화물 층은 제거되어 채널 구조의 단부를 노출시킨다. 방법(601)은, 도 6b에 예시된 바와 같이, 동작(617)으로 진행하며, 여기서 도핑된 디바이스 층에 접하는 채널 구조의 부분이 반도체 플러그로 대체된다. 일부 실시예들에서, 도핑된 디바이스 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, 도핑된 디바이스 층에 접하는 메모리 막의 부분이 에칭되어, 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
방법(601)은, 도 6b에 예시된 바와 같이, 동작(619)으로 진행하며, 여기서 메모리 스택 위의 그리고 도핑된 디바이스 층과 접촉하는 제1 소스 접촉부가 형성되고, 메모리 스택 위의 그리고 N-웰과 접촉하는 제2 소스 접촉부가 형성된다. 방법(601)은, 도 6b에 예시된 바와 같이, 동작(621)으로 진행하며, 여기서 제1 소스 접촉부 및 제2 소스 접촉부 위의 그리고 제1 소스 접촉부 및 제2 소스 접촉부와 접촉하는 상호 접속 층이 형성된다. 일부 실시예들에서, 상호 접속 층은 제1 소스 접촉부 위의 그리고 제1 소스 접촉부와 접촉하는 제1 상호 접속부, 및 제2 소스 접촉부 위의 그리고 제2 소스 접촉부와 접촉하는 제2 상호 접속부를 포함한다. 일부 실시예들에서, 도핑된 디바이스 층이 제1 소스 접촉부 및 제1 상호 접속부를 통해 제1 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 제1 상호 접속부와 접촉하게 제1 접촉부가 형성된다. 일부 실시예들에서, N-웰이 제2 소스 접촉부 및 제2 상호 접속부를 통해 제2 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 제2 상호 접속부와 접촉하게 제2 접촉부가 형성된다.
본 개시내용의 일 양상에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 기판 상의 희생 층, 희생 층 상의 N-웰을 갖는 P형 도핑 반도체 층, 및 P형 도핑 반도체 층 상의 유전체 스택이 이어서 형성된다. 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 채널 구조가 메모리 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. 기판 및 희생 층은 제거되어 채널 구조의 단부를 노출시킨다. P형 도핑 반도체 층에 접하는 채널 구조의 부분은 반도체 플러그(plug)로 대체된다.
일부 실시예들에서, 기판은 캐리어 기판이고, 희생 층은 유전체 재료를 포함하고, P형 도핑 반도체 층은 폴리실리콘을 포함하고, 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함한다.
일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체하기 위해, 유전체 스택을 수직으로 관통하여 연장되는 개구가 에칭되어, P형 도핑 반도체 층에서 멈추고, 스택 희생 층들은 개구를 통해 스택 전도성 층들로 대체되어, 인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성한다.
일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체한 후에, 메모리 스택을 수직으로 관통하여 연장되는 절연 구조를 형성하도록 하나 이상의 유전체 재료들이 개구 내에 증착된다.
일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널 홀이 에칭되어 희생 층에서 멈추고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다.
일부 실시예들에서, P형 도핑 반도체 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, P형 도핑 반도체 층에 접하는 메모리 막의 부분이 에칭되어 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
일부 실시예들에서, P형 도핑 반도체 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체한 후, P형 도핑 반도체 층과 접촉하는 제1 소스 접촉부가 형성되고, N-웰과 접촉하는 제2 소스 접촉부가 형성된다.
일부 실시예들에서, 제1 소스 접촉부 및 제2 소스 접촉부와 각각 접촉하는 제1 상호 접속부 및 제2 상호 접속부를 포함하는 상호 접속 층이 형성된다.
일부 실시예들에서, P형 도핑 반도체 층이 제1 소스 접촉부 및 제1 상호 접속부를 통해 제1 접촉부에 전기적으로 접속되도록, P형 도핑 반도체 층을 관통하여 그리고 제1 상호 접속부와 접촉하게 제1 접촉부가 형성된다. 일부 실시예들에서, N-웰이 제2 소스 접촉부 및 제2 상호 접속부를 통해 제2 접촉부에 전기적으로 접속되도록, P형 도핑 반도체 층을 관통하여 그리고 제2 상호 접속부와 접촉하게 제2 접촉부가 형성된다.
일부 실시예들에서, 유전체 스택을 형성하기 전에, P형 도핑 반도체 층의 일부가 N형 도펀트로 도핑되어 N-웰을 형성한다.
본 개시내용의 다른 양상에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 핸들 층, 매립 산화물 층 및 디바이스 층을 포함하는 SOI 웨이퍼의 디바이스 층이 P형 도펀트로 도핑된다. 도핑된 디바이스 층의 일부는 N형 도펀트로 도핑되어, 도핑된 디바이스 층에 N-웰을 형성한다. SOI 웨이퍼의 도핑된 디바이스 층 상에 유전체 스택이 형성된다. 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되는 채널 구조가 형성된다. 채널 구조가 메모리 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되도록 유전체 스택이 메모리 스택으로 대체된다. SOI 웨이퍼의 핸들 층 및 매립 산화물 층은 제거되어 채널 구조의 단부를 노출시킨다. 도핑된 디바이스 층에 접하는 채널 구조의 부분은 반도체 플러그로 대체된다.
일부 실시예들에서, 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함한다. 일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체하기 위해, 유전체 스택을 수직으로 관통하여 연장되는 개구가 에칭되어, 도핑된 디바이스 층에서 멈추고, 스택 희생 층들은 개구를 통해 스택 전도성 층들로 대체되어, 인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성한다.
일부 실시예들에서, 유전체 스택을 메모리 스택으로 대체한 후에, 메모리 스택을 수직으로 관통하여 연장되는 절연 구조를 형성하도록 하나 이상의 유전체 재료들이 개구 내에 증착된다.
일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택 및 도핑된 디바이스 층을 수직으로 관통하여 연장되는 채널 홀이 에칭되어 매립 산화물 층에서 멈추고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다.
일부 실시예들에서, 도핑된 디바이스 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, 도핑된 디바이스 층에 접하는 메모리 막의 부분이 에칭되어, 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
일부 실시예들에서, 도핑된 디바이스 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체한 후, 도핑된 디바이스 층과 접촉하는 제1 소스 접촉부가 형성되고, N-웰과 접촉하는 제2 소스 접촉부가 형성된다.
일부 실시예들에서, 제1 소스 접촉부 및 제2 소스 접촉부와 각각 접촉하는 제1 상호 접속부 및 제2 상호 접속부를 포함하는 상호 접속 층이 형성된다.
일부 실시예들에서, 도핑된 디바이스 층이 제1 소스 접촉부 및 제1 상호 접속부를 통해 제1 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 제1 상호 접속부와 접촉하게 제1 접촉부가 형성된다. 일부 실시예들에서, N-웰이 제2 소스 접촉부 및 제2 상호 접속부를 통해 제2 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 제2 상호 접속부와 접촉하게 제2 접촉부가 형성된다.
본 개시내용의 또 다른 양상에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 주변 회로가 제1 기판 상에 형성된다. N-웰을 갖는 P형 도핑 반도체 층 및 메모리 스택을 수직으로 관통하여 연장되는 채널 구조가 제2 기판 위에 형성된다. 메모리 스택이 주변 회로 위에 있도록 제1 기판과 제2 기판이 대면 방식으로 접합된다. 제2 기판이 제거되어 채널 구조의 상부 단부를 노출시킨다. P형 도핑 반도체 층에 접하는 채널 구조의 부분은 반도체 플러그로 대체된다.
일부 실시예들에서, 채널 구조를 형성하기 위해, P형 도핑 반도체 층 상에 유전체 스택이 형성되고, 유전체 스택 및 P형 도핑 반도체 층을 수직으로 관통하여 연장되는 채널 구조가 형성되며, 유전체 스택이 메모리 스택으로 대체된다.
일부 실시예들에서, 채널 구조를 형성하기 위해, 유전체 스택을 수직으로 관통하여 연장되는 채널 홀이 에칭되고, 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널이 후속하여 증착된다.
일부 실시예들에서, P형 도핑 반도체 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체하기 위해, P형 도핑 반도체 층에 접하는 메모리 막의 부분이 에칭되어 반도체 채널의 부분을 둘러싸는 리세스를 형성하고, 반도체 채널의 부분이 도핑되고, 폴리실리콘이 리세스 내에 증착되어, 도핑 반도체 채널의 부분을 둘러싸며 도핑 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성한다.
일부 실시예들에서, P형 도핑 반도체 층에 접하는 채널 구조의 부분을 반도체 플러그로 대체한 후, 메모리 스택 위의 그리고 P형 도핑 반도체 층과 접촉하는 제1 소스 접촉부가 형성되고, 메모리 스택 위의 그리고 N-웰과 접촉하는 제2 소스 접촉부가 형성된다.
일부 실시예들에서, 각각 제1 소스 접촉부 및 제2 소스 접촉부 위의 그리고 제1 소스 접촉부 및 제2 소스 접촉부와 접촉하는 제1 상호 접속부 및 제2 상호 접속부를 포함하는 상호 접속 층이 형성된다.
일부 실시예들에서, 도핑된 디바이스 층이 제1 소스 접촉부 및 제1 상호 접속부를 통해 제1 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 제1 상호 접속부와 접촉하게 제1 접촉부가 형성된다. 일부 실시예들에서, N-웰이 제2 소스 접촉부 및 제2 상호 접속부를 통해 제2 접촉부에 전기적으로 접속되도록, 도핑된 디바이스 층을 관통하여 그리고 제2 상호 접속부와 접촉하게 제2 접촉부가 형성된다.
일부 실시예들에서, 유전체 스택을 형성하기 전에, P형 도핑 반도체 층의 일부가 N형 도펀트로 도핑되어 N-웰을 형성한다.
일부 실시예들에서, 접합은 하이브리드 접합을 포함한다.
특정 실시예들의 전술한 설명은, 다른 사람들이 본 기술분야의 기술 내에서 지식을 적용함으로써, 본 개시내용의 일반적인 개념을 벗어나지 않으면서, 과도한 실험 없이, 다양한 애플리케이션들에 대해 쉽게 그러한 실시예들을 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 성질을 드러낼 것이다. 따라서 그러한 적응들 및 수정들은 본 명세서에서 제시되는 교시 및 안내에 기반하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서의 어구 또는 용어는 제한이 아니라 설명을 위한 것이며, 그에 따라 본 명세서의 용어 또는 어구는 교시들 및 안내의 관점에서 당해 기술분야에서 통상의 지식을 가진 자에 의해 해석되어야 한다고 이해되어야 한다.
본 개시내용의 실시예들은, 특정된 기능들 및 이들의 관계들의 구현을 예시하는 기능 구축 블록들의 도움으로 위에서 설명되었다. 이러한 기능 구축 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정된 기능들 및 이들의 관계들이 적절하게 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 섹션 및 요약 섹션은 본 발명자(들)에 의해 고려되는 바와 같이 본 개시내용의 모든 예시적인 실시예들이 아닌 하나 이상의 실시예들을 제시할 수 있고, 따라서 본 개시내용 및 첨부된 청구항들을 어떤 식으로도 제한하는 것으로 의도되지 않는다.
본 개시내용의 폭 및 범위는 위에서 설명된 예시적인 실시예들 중 어떠한 실시예에 의해서도 제한되어야 하는 것이 아니라, 다음의 청구항들 및 이들의 등가물들에 따라서만 정의되어야 한다.

Claims (30)

  1. 3차원(3D: three-dimensional) 메모리 디바이스를 형성하기 위한 방법으로서,
    도핑(doped) 반도체 층을 형성하는 단계;
    상기 도핑 반도체 층 및 메모리 스택을 수직으로 관통하여 연장되는 채널 구조를 형성하는 단계;
    상기 채널 구조의 단부를 노출시키는 단계;
    상기 도핑 반도체 층에 접하는 상기 채널 구조의 부분을 반도체 플러그(plug)로 대체하는 단계;
    상기 도핑 반도체 층의 상기 메모리 스택의 반대편 측에서, 상기 도핑 반도체 층과 접촉하는 소스 접촉부를 형성하는 단계;
    상기 소스 접촉부 위에 그리고 상기 소스 접촉부에 접촉하여, 상호 접속 층을 형성하는 단계; 및
    상기 도핑 반도체 층을 관통하여 그리고 상기 상호 접속 층에 접촉하여 접촉부를 형성하여, 상기 도핑 반도체 층이 상기 소스 접촉부 및 상기 상호 접속 층을 통해 상기 접촉부에 전기적으로 접속되도록 하는 단계를 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 도핑 반도체 층을 형성하는 단계는:
    기판 상의 희생 층, 상기 희생 층 상의 상기 도핑 반도체 층, 및 상기 도핑 반도체 층 상의 유전체 스택(stack)을 이어서 형성하는 단계를 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 도핑 반도체 층은 N-웰(well)을 갖는 P형 도핑 반도체 층인,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  4. 제3항에 있어서,
    상기 기판은 캐리어 웨이퍼(carrier wafer)의 일부이고, 상기 희생 층은 유전체 재료를 포함하고, 상기 P형 도핑 반도체 층은 폴리실리콘을 포함하고, 상기 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  5. 제3항에 있어서,
    상기 도핑 반도체 층 및 상기 메모리 스택을 수직으로 관통하여 연장되는 상기 채널 구조를 형성하는 단계는,
    상기 유전체 스택을 상기 메모리 스택으로 대체하는 단계를 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  6. 제5항에 있어서,
    상기 유전체 스택은 인터리빙된 스택 유전체 층들 및 스택 희생 층들을 포함하고,
    상기 유전체 스택을 상기 메모리 스택으로 교체하는 단계는:
    상기 유전체 스택을 수직으로 관통하여 연장되어, 상기 P형 도핑 반도체 층에서 멈추는 개구를 에칭하는 단계; 및
    인터리빙된 스택 유전체 층들 및 스택 전도성 층들을 포함하는 메모리 스택을 형성하도록, 상기 개구를 통해 상기 스택 희생 층들을 스택 전도성 층들로 대체하는 단계를 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  7. 제6항에 있어서,
    상기 유전체 스택을 상기 메모리 스택으로 대체한 후에, 상기 메모리 스택을 수직으로 관통하여 연장되는 절연 구조를 형성하도록 상기 개구 내에 하나 이상의 유전체 재료들을 증착하는 단계를 더 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  8. 제3항 내지 제7항 중 어느 한 항에 있어서,
    상기 채널 구조를 형성하는 단계는:
    상기 유전체 스택 및 상기 P형 도핑 반도체 층을 수직으로 관통하여 연장되어 상기 희생 층에서 멈추는 채널 홀을 에칭하는 단계; 및
    상기 채널 홀의 측벽을 따라 메모리 막 및 반도체 채널을 후속하여 증착하는 단계를 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  9. 제8항에 있어서,
    상기 P형 도핑 반도체 층에 접하는 상기 채널 구조의 부분을 상기 반도체 플러그로 대체하는 단계는:
    상기 반도체 채널의 부분을 둘러싸는 리세스를 형성하도록, 상기 P형 도핑 반도체 층에 접하는 상기 메모리 막의 부분을 에칭하는 단계;
    상기 반도체 채널의 부분을 도핑하는 단계; 및
    상기 도핑된 반도체 채널의 부분을 둘러싸며 상기 도핑된 반도체 채널의 부분과 접촉하는 반도체 플러그를 형성하도록 상기 리세스 내에 폴리실리콘을 증착하는 단계를 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  10. 제3항에 있어서,
    상기 P형 도핑 반도체 층에 접하는 상기 채널 구조의 부분을 상기 반도체 플러그로 대체하는 단계 이후:
    상기 P형 도핑 반도체 층과 접촉하는 제1 소스 접촉부를 형성하는 단계; 및
    상기 N-웰과 접촉하는 제2 소스 접촉부를 형성하는 단계를 더 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  11. 제10항에 있어서,
    상기 제1 소스 접촉부 및 상기 제2 소스 접촉부와 각각 접촉하는 제1 상호 접속부 및 제2 상호 접속부를 포함하는 상호 접속 층을 형성하는 단계를 더 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  12. 제11항에 있어서,
    상기 P형 도핑 반도체 층이 상기 제1 소스 접촉부 및 상기 제1 상호 접속부를 통해 제1 접촉부에 전기적으로 접속되도록, 상기 P형 도핑 반도체 층을 관통하여 그리고 상기 제1 상호 접속부와 접촉하게 상기 제1 접촉부를 형성하는 단계; 및
    상기 N-웰이 상기 제2 소스 접촉부 및 상기 제2 상호 접속부를 통해 제2 접촉부에 전기적으로 접속되도록, 상기 P형 도핑 반도체 층을 관통하여 그리고 상기 제2 상호 접속부와 접촉하게 상기 제2 접촉부를 형성하는 단계를 더 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  13. 제3항에 있어서,
    상기 유전체 스택을 형성하기 전에, 상기 N-웰을 형성하도록 상기 P형 도핑 반도체 층의 일부를 N형 도펀트로 도핑하는 단계를 더 포함하는,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  14. 제1항에 있어서,
    상기 도핑 반도체 층은 N형 도핑 반도체 층인,
    3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  15. 3차원(3D: three-dimensional) 메모리 디바이스로서,
    인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택;
    반도체 플러그(plug)를 포함하고, 상기 메모리 스택 위에 있는 도핑(doped) 반도체 층;
    상기 도핑 반도체 층 내로 상기 메모리 스택을 수직으로 관통하여 연장되는 채널 구조 - 상기 반도체 플러그는, 상기 도핑 반도체 층 안으로 연장된 상기 채널 구조의 반도체 채널의 최상부를 둘러싸고 그리고 접촉함 -;
    상기 도핑 반도체 층의 상기 메모리 스택의 반대편 측에서, 상기 반도체 층과 접촉하는 소스 접촉부;
    상기 소스 접촉부 위에 있고 상기 소스 접촉부에 접촉하는 상호 접속 층;
    상기 도핑 반도체 층을 관통하고 상기 상호 접속 층에 접촉하는 접촉부 - 상기 도핑 반도체 층이 상기 소스 접촉부 및 상기 상호 접속 층을 통해 상기 접촉부를 전기적으로 접속되는,
    3차원(3D) 메모리 디바이스.
  16. 제15항에 있어서,
    상기 도핑 반도체 층은 N-웰(well)을 갖는 P형 도핑 반도체 층인,
    3차원(3D) 메모리 디바이스.
  17. 제16항에 있어서,
    상기 채널 구조의 상부 단부는 P형 도핑 반도체 층의 최상부 표면과 동일 평면에 있거나 그 아래에 있는,
    3차원(3D) 메모리 디바이스.
  18. 제17항에 있어서,
    상기 채널 구조는 메모리 막 및 반도체 채널을 포함하고, 상기 메모리 막의 상부 단부는 상기 반도체 채널의 상부 단부의 아래에 있는,
    3차원(3D) 메모리 디바이스.
  19. 제18항에 있어서,
    상기 메모리 막의 상부 단부는 상기 P형 도핑 반도체 층의 최상부 표면의 아래에 있고, 상기 반도체 채널의 상부 단부는 P형 도핑 반도체 층의 최상부 표면과 동일 평면에 있거나 그 아래에 있는,
    3차원(3D) 메모리 디바이스.
  20. 제18항 또는 제19항에 있어서,
    상기 P형 도핑 반도체 층 내로 연장되는 상기 반도체 채널의 부분이 도핑 폴리실리콘을 포함하는,
    3차원(3D) 메모리 디바이스.
  21. 제20항에 있어서,
    상기 반도체 플러그의 도핑 농도는 상기 P형 도핑 반도체 층의 나머지의 도핑 농도와 상이한,
    3차원(3D) 메모리 디바이스.
  22. 제21항에 있어서,
    상기 반도체 플러그가 폴리실리콘을 포함하고, 상기 P형 도핑 반도체 층의 나머지가 폴리실리콘을 포함하는,
    3차원(3D) 메모리 디바이스.
  23. 제21항에 있어서,
    상기 반도체 플러그가 폴리실리콘을 포함하고, 상기 P형 도핑 반도체 층의 나머지가 단결정 실리콘을 포함하는,
    3차원(3D) 메모리 디바이스.
  24. 제16항에 있어서,
    상기 메모리 스택을 관통하여 연장되고, 채널 구조들을 복수의 블록으로 분리하도록 측 방향으로 연장되는 절연 구조를 더 포함하는,
    3차원(3D) 메모리 디바이스.
  25. 제24항에 있어서,
    상기 절연 구조는 하나 이상의 유전체 재료들로 채워지는,
    3차원(3D) 메모리 디바이스.
  26. 제24항 또는 제25항에 있어서,
    상기 절연 구조의 최상부 표면은 P형 도핑 반도체 층의 하부 표면과 동일 평면에 있거나 그 아래에 있는,
    3차원(3D) 메모리 디바이스.
  27. 제16항에 있어서,
    기판;
    상기 기판 위의 주변 회로; 및
    상기 주변 회로 및 상기 메모리 스택 사이의 접합 계면을 더 포함하는,
    3차원(3D) 메모리 디바이스.
  28. 제27항에 있어서,
    상기 메모리 스택 위에 있고 상기 P형 도핑 반도체 층에 접촉하는 제1 소스 접촉부; 및
    상기 메모리 스택 위에 있고 N-웰에 접촉하는 제2 소스 접촉부를 더 포함하는,
    3차원(3D) 메모리 디바이스.
  29. 제28항에 있어서,
    상기 상호 접속 층은 상기 제1 소스 접촉부 및 상기 제2 소스 접촉부의 위에 있고 전기적으로 접속되고,
    상기 상호 접속 층은 제1 소스 접촉부와 접촉하는 제1 상호 접촉부 및 제2 소스 접촉부와 접촉하는 제2 상호 접촉부를 더 포함하는,
    3차원(3D) 메모리 디바이스.
  30. 제29항에 있어서,
    상기 P형 도핑 반도체 층을 관통하는 제1 접촉부 및 상기 P형 도핑 반도체 층을 관통하는 제2 접촉부를 더 포함하고,
    상기 P형 도핑 반도체 층은, 적어도 상기 제1 소스 접촉부, 상기 제1 상호 접촉부 및 상기 제1 접촉부를 통해, 상기 주변 회로에 전기적으로 접속되고,
    상기 N-웰은, 적어도 상기 제2 소스 접촉부, 상기 제2 상호 접촉부 및 상기 제2 접촉부를 통해, 상기 주변 회로에 전기적으로 접속되는,
    3차원(3D) 메모리 디바이스.
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