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KR102661930B1 - 집적회로 소자 - Google Patents

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KR102661930B1
KR102661930B1 KR1020180094613A KR20180094613A KR102661930B1 KR 102661930 B1 KR102661930 B1 KR 102661930B1 KR 1020180094613 A KR1020180094613 A KR 1020180094613A KR 20180094613 A KR20180094613 A KR 20180094613A KR 102661930 B1 KR102661930 B1 KR 102661930B1
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KR
South Korea
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boron
insulating
integrated circuit
circuit device
contact
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KR1020180094613A
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이동각
손윤호
이몽섭
이욱열
Original Assignee
삼성전자주식회사
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Publication date
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Priority to CN201910387172.1A priority patent/CN110828419A/zh
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Abstract

집적회로 소자는 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판과, 상기 기판 상에서 수평 방향으로 연장된 비트 라인과, 상기 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 기판 상에서 수직 방향으로 연장되고, 상기 기판 내에서 상기 제2 활성 영역에 접하는 바텀부를 가지는 콘택 플러그와, 상기 콘택 플러그의 바텀부와 상기 다이렉트 콘택과의 사이에 개재된 보론 함유 절연 매립 패턴을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 상호 인접한 복수의 도전 패턴들을 구비하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 복수의 배선 라인 각각의 사이의 간격이 좁아지고 있으며, 이에 따라 복수의 배선 라인과, 상기 복수의 배선 라인 각각의 사이에 개재되는 콘택 플러그와의 사이의 이격 거리가 점차 감소되고 있다. 이로 인해, 상기 콘택 플러그와 복수의 배선 라인과의 사이의 기생 커패시턴스가 증가하고 상기 콘택 플러그와 그에 인접한 도전 영역과의 사이에 단락 가능성이 커지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 미세화된 단위 셀 사이즈를 가지는 집적회로 소자에서 제한된 면적 내에 형성되는 콘택 플러그들과 그에 인접한 도전 라인들과의 사이의 기생 커패시턴스를 감소시키고 인접한 도전 영역들간의 단락 가능성을 감소시켜 신뢰성을 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판과, 상기 기판 상에서 수평 방향으로 연장된 비트 라인과, 상기 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 기판 상에서 수직 방향으로 연장되고, 상기 기판 내에서 상기 제2 활성 영역에 접하는 바텀부를 가지는 콘택 플러그와, 상기 콘택 플러그의 상기 바텀부와 상기 다이렉트 콘택과의 사이에 개재된 보론 함유 절연 매립 패턴을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 서로 이격된 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 수평 방향으로 연장된 비트 라인과, 상기 기판 상에서 비트 라인과 평행한 수평 라인을 따라 일렬로 배치된 복수의 콘택 플러그와, 상기 복수의 콘택 플러그 각각의 사이에 하나씩 배치된 복수의 절연 펜스와, 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 복수의 콘택 플러그 중에서 선택되는 제1 콘택 플러그와 상기 다이렉트 콘택과의 사이에 개재된 보론 함유 절연 매립 패턴을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 수평 방향으로 연장된 비트 라인과, 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 비트 라인을 사이에 두고 서로 대면하고 상기 복수의 활성 영역 중에서 선택되는 제2 및 제3 활성 영역에 연결된 제1 및 제2 콘택 플러그와, 상기 비트 라인을 사이에 두고 서로 대면하는 제1 및 제2 절연 펜스와, 상기 다이렉트 콘택과 상기 제1 콘택 플러그와의 사이에 개재된 제1 보론 함유 절연 매립 패턴, 및 상기 다이렉트 콘택과 상기 제2 콘택 플러그와의 사이에 개재된 제2 보론 함유 절연 매립 패턴을 포함하는 복수의 보론 함유 절연 매립 패턴을 포함하고, 상기 복수의 보론 함유 절연 매립 패턴은 각각 SiBN 막으로 이루어진다.
본 발명의 기술적 사상에 의한 집적회로 소자는 서로 인접해 있는 다이렉트 콘택과 콘택 플러그와의 사이에 유전율이 비교적 낮은 보론 함유 절연 패턴이 개재됨으로써, 상기 다이렉트 콘택과 상기 콘택 플러그와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 단면도이고, 도 2b는 도 2a의 일부 영역의 확대 평면도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 3b는 도 3a의 일부 영역의 확대 평면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 4b는 도 4a의 일부 영역의 확대 평면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 5b는 도 5a의 일부 영역의 확대 평면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 7b는 도 7a의 일부 영역의 확대 평면도이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 8b는 도 8a의 일부 영역의 확대 평면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 9b는 도 9a의 일부 영역의 확대 평면도이다.
도 10a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이고, 도 10b는 도 10a의 일부 영역의 확대 평면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 12a 내지 도 12n은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 13a 내지 도 13d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 15a 내지 도 15e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 집적회로 소자(10)는 서로 이격된 복수의 활성 영역(ACT)을 포함한다. 복수의 활성 영역(ACT)은 평면상의 X 방향 및 Y 방향에 대하여 사선 방향으로 수평으로 연장되도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 X 방향과 교차하는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 복수의 도전성 랜딩 패드(LP) 각각의 적어도 일부는 베리드 콘택(BC)과 수직으로 오버랩될 수 있다.
다음에, 도 2a 내지 도 11을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 예시적인 구성을 설명한다. 도 2a 내지 도 11에 예시한 집적회로 소자들은 각각 도 1에 예시한 집적회로 소자(10)의 레이아웃을 가질 수 있다. 도 2a, 도 3a, 도 4a, 도 5a, 도 7a, 도 8a, 도 9a, 및 도 10a에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 일부 구성들의 단면도이고, (c)는 (a)에서 "X1"으로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 단면도이고, 도 2b는 도 2a의 집적회로 소자(100)의 일부 영역의 확대 평면도이다.
도 2a 및 도 2b를 참조하면, 집적회로 소자(100)는 소자분리막(112)에 의해 복수의 활성 영역(ACT)이 정의된 기판(110)을 포함한다. 소자분리막(112)은 기판(110)에 형성된 소자 분리용 트렌치(T1) 내에 형성되어 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110)에는 제1 수평 방향(X 방향)으로 연장되는 복수의 워드 라인 트렌치(T2)가 형성되어 있고, 복수의 워드 라인 트렌치(T2) 내에는 복수의 게이트 유전막(116), 복수의 워드 라인(118), 및 매몰 절연막(120)이 형성되어 있다. 복수의 워드 라인(118)은 도 1에 예시한 복수의 워드 라인(WL)에 대응할 수 있다.
기판(110) 상에는 제1 절연막(122) 및 제2 절연막(124)이 차례로 형성되어 있다. 제1 절연막(122) 및 제2 절연막(124)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제1 절연막(122)은 실리콘 산화물로 이루어지고, 제2 절연막(124)은 실리콘 질화물로 이루어질 수 있다. 제2 절연막(124) 상에는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 비트 라인(BL)이 형성되어 있다.
복수의 활성 영역(ACT) 각각의 일부 영역 위에는 다이렉트 콘택(DC)이 형성되어 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
복수의 비트 라인(BL)은 기판(110) 상에 차례로 형성된 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)을 포함할 수 있다. 복수의 비트 라인(BL)은 각각 절연 캡핑 패턴(136)으로 덮여 있다. 하부 도전층(130)의 상면과 다이렉트 콘택(DC)의 상면은 동일 평면 상에 배치될 수 있다. 도 2a에는 복수의 비트 라인(BL)이 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)을 포함하는 3 중층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 비트 라인(BL)은 단일층, 이중층, 또는 4 중층 이상의 복수의 적층 구조로 형성될 수도 있다.
일부 실시예들에서, 하부 도전층(130)은 도전성 폴리실리콘으로 이루어질 수 있다. 중간 도전층(132) 및 상부 도전층(134)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 중간 도전층(132)은 TiN 및/또는 TiSiN으로 이루어지고, 상부 도전층(134)은 W으로 이루어질 수 있다. 절연 캡핑 패턴(136)은 실리콘 질화막으로 이루어질 수 있다.
복수의 비트 라인(BL) 각각의 사이의 공간에는 복수의 콘택 플러그(150)가 형성될 수 있다. 복수의 콘택 플러그(150)는 각각 기판(110) 상에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 복수의 콘택 플러그(150)는 각각 활성 영역(ACT)에 접하는 바텀부(150B)를 가질 수 있다. 복수의 콘택 플러그(150) 각각의 바텀부(150B)는 기판(110) 내에 매립되도록 기판(110)의 상면보다 더 낮은 레벨에 배치될 수 있다. 복수의 콘택 플러그(150)는 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
집적회로 소자(100)에서, 하나의 다이렉트 콘택(DC)과, 상기 하나의 다이렉트 콘택(DC)을 사이에 두고 서로 대면하는 한 쌍의 콘택 플러그(150)는 각각 복수의 활성 영역(AC) 중 서로 다른 활성 영역(AC)에 연결된다.
한 쌍의 비트 라인(BL) 사이에서 비트 라인(BL)의 연장 방향(Y 방향)을 따라 일렬로 배열되는 복수의 콘택 플러그(150) 각각의 사이에는 절연 펜스(148)가 하나씩 배치될 수 있다. 복수의 콘택 플러그(150)는 복수의 절연 펜스(148)에 의해 상호 절연될 수 있다. 복수의 절연 펜스(148)는 각각 기판(110) 상에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 일부 실시예들에서, 복수의 절연 펜스(148)는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
집적회로 소자(100)는 콘택 플러그(150)와 다이렉트 콘택(DC)과의 사이에 개재된 보론 함유 절연 매립 패턴(140P)을 포함할 수 있다. 보론 함유 절연 매립 패턴(140P)은 콘택 플러그(150)의 바텀부(150B) 및 다이렉트 콘택(DC)에 접할 수 있다. 보론 함유 절연 매립 패턴(140P)의 적어도 일부는 기판(110) 내에 매립될 수 있다. 보론 함유 절연 매립 패턴(140P)의 저면 레벨은 기판(110)의 상면 레벨보다 더 낮고, 보론 함유 절연 매립 패턴(140P)의 상면 레벨은 기판(110)의 상면 레벨과 같거나 더 높을 수 있다.
보론 함유 절연 매립 패턴(140P)은 약 2 ∼ 6의 유전율을 가질 수 있다. 예를 들면, 보론 함유 절연막(140)은 약 3 ∼ 5의 유전율을 가질 수 있다. 일부 실시예들에서, 보론 함유 절연막(140)은 SiBN 막으로 이루어질 수 있다. 보론 함유 절연막(140)을 구성하는 SiBN 막 내에서 B 함량은 약 10 ∼ 50 원자%일 수 있다. 예를 들면, 보론 함유 절연막(140)은 SixByNz으로 표시될 수 있으며, 여기서 0.1≤x≤0.5, 0.1≤y≤0.5, 및 0.1≤z≤0.8 일 수 있다.
집적회로 소자(100)에서, 서로 인접해 있는 다이렉트 콘택(DC)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 유전율이 비교적 낮은 보론 함유 절연 매립 패턴(140P)이 개재됨으로써, 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
집적회로 소자(100)는 복수의 비트 라인(BL)의 양 측벽을 차례로 덮는 제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)를 포함할 수 있다. 제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)는 보론 함유 절연 매립 패턴(140P)상에서 콘택 플러그(150)와 비트 라인(BL)과의 사이에 개재될 수 있다. 제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)는 각각 서로 다른 물질로 이루어질 수 있다. 제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)는 보론을 포함하지 않을 수 있다. 일부 실시예들에서, 제1 절연 스페이서(142S)는 실리콘 산화막으로 이루어지고, 제2 절연 스페이서(144)는 실리콘 질화막으로 이루어질 수 있다.
제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)는 각각 비트 라인(BL)과 Y 방향을 따라 일렬로 배치된 복수의 콘택 플러그(150)와의 사이, 및 비트 라인(BL)과 Y 방향을 따라 일렬로 배치된 복수의 절연 펜스(148)와의 사이에서 비트 라인(BL)과 평행하게 연장될 수 있다. Y 방향을 따라 일렬로 배치된 복수의 콘택 플러그(150)는 각각 제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)를 사이에 두고 비트 라인(BL)으로부터 이격될 수 있다. 또한, Y 방향을 따라 일렬로 배치된 복수의 절연 펜스(148)는 각각 제1 절연 스페이서(142S) 및 제2 절연 스페이서(144)를 사이에 두고 비트 라인(BL)으로부터 이격될 수 있다. 제2 절연 스페이서(144)는 복수의 절연 펜스(148)의 양 측벽 및 저면을 덮도록 U 자형 단면 형상을 가지는 부분을 포함할 수 있다.
복수의 콘택 플러그(150) 각각의 상부에는 금속 실리사이드막(172) 및 복수의 도전성 랜딩 패드(LP)가 차례로 형성될 수 있다. 상기 복수의 도전성 랜딩 패드(LP)는 금속 실리사이드막(172)을 통해 복수의 콘택 플러그(150)에 연결될 수 있다. 복수의 도전성 랜딩 패드(LP)는 복수의 절연 캡핑 패턴(136) 각각의 사이의 공간으로부터 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 복수의 절연 캡핑 패턴(136) 각각의 상부까지 연장될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 도전성 배리어막(174)과 도전층(176)을 포함할 수 있다.
일부 실시예들에서, 금속 실리사이드막(172)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 일부 실시예들에서, 금속 실리사이드막(172)은 생략 가능하다. 도전성 배리어막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다. 도전층(176)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 도전층(176)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전층(176)은 텅스텐(W)을 포함할 수 있다. 복수의 도전성 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP)는 이들 주위의 공간을 채우는 절연막(180)에 의해 상호 전기적으로 절연될 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이고, 도 3b는 도 3a의 집적회로 소자(100A)의 일부 영역의 확대 평면도이다. 도 3a 및 도 3b에 있어서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(100A)는 도 2a 및 도 2b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)는 제1 절연 스페이서(142S) 대신 에어 스페이서(AS1)를 포함한다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다. 에어 스페이서(AS1)는 보론 함유 절연 매립 패턴(140P)에 의해 바텀이 한정되는 부분과, 제2 절연막(124)에 의해 바텀이 한정되는 부분을 포함할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이고, 도 4b는 도 4a의 집적회로 소자(200)의 일부 영역의 확대 평면도이다. 도 4a 및 도 4b에 있어서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(200)는 도 2a 및 도 2b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 보론 함유 절연 매립 패턴(140P)의 일부를 포위하는 내측 절연막(242)을 포함한다.
내측 절연막(242)은 다이렉트 콘택(DC), 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136) 각각의 측벽들과, 보론 함유 절연 매립 패턴(140P)의 저면 및 측벽들을 컨포멀(conformal)하게 덮을 수 있다. 내측 절연막(242)은 비트 라인(BL)과 제1 절연 스페이서(142S)와의 사이에 개재될 수 있다. 비트 라인(BL)과 콘택 플러그(150)와의 사이, 및 비트 라인(BL)과 절연 펜스(148)와의 사이에는 각각 비트 라인(BL)의 측벽으로부터 차례로 배치된 내측 절연막(242), 제1 절연 스페이서(142S), 및 제2 절연 스페이서(144)가 개재될 수 있다.
보론 함유 절연 매립 패턴(140P)은 내측 절연막(242)을 사이에 두고 다이렉트 콘택(DC) 및 콘택 플러그(150)로부터 이격될 수 있다. 내측 절연막(242) 중 보론 함유 절연 매립 패턴(140P)을 포위하는 부분은 갭 절연막을 구성할 수 있다. 내측 절연막(242)의 일부인 상기 갭 절연막은 복수의 콘택 플러그(150)의 바텀부(150B)와 보론 함유 절연 매립 패턴(140P)과의 사이, 및 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에 각각 개재될 수 있다.
내측 절연막(242) 및 보론 함유 절연 매립 패턴(140P)은 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 내측 절연막(242)은 실리콘 산화막으로 이루어질 수 있다.
집적회로 소자(200)에서, 서로 인접해 있는 다이렉트 콘택(DC)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 유전율이 비교적 낮은 보론 함유 절연 매립 패턴(140P) 및 내측 절연막(242)이 개재됨으로써, 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200A)를 설명하기 위한 단면도이고, 도 5b는 도 5a의 집적회로 소자(200A)의 일부 영역의 확대 평면도이다. 도 5a 및 도 5b에 있어서, 도 4a 및 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(200A)는 도 4a 및 도 4b에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200A)는 비트 라인(BL)과 제2 절연 스페이서(144) 사이에 배치된 에어 스페이서(AS21)와, 에어 스페이서(AS21)보다 더 낮은 레벨에서 보론 함유 절연 매립 패턴(140P)의 일부를 포위하는 내측 절연막(242G1)을 포함한다.
내측 절연막(242G1) 및 보론 함유 절연 매립 패턴(140P)은 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 내측 절연막(242G1)은 실리콘 산화막으로 이루어질 수 있다.
에어 스페이서(AS21)는 보론 함유 절연 매립 패턴(140P) 및 내측 절연막(242G1)에 의해 바텀이 한정되는 부분과, 제2 절연막(124)에 의해 바텀이 한정되는 부분을 포함할 수 있다. 에어 스페이서(AS21)는 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에서 기판(110)을 향해 연장된 갭 에어부(G21)를 포함할 수 있다.
집적회로 소자(200A)에서, 내측 절연막(242G1)과 갭 에어부(G21)는 갭 절연막을 구성할 수 있다. 집적회로 소자(200A)에서, 서로 인접해 있는 다이렉트 콘택(DC)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 유전율이 비교적 낮은 보론 함유 절연 매립 패턴(140P), 에어 스페이서(AS21)의 갭 에어부(G21), 및 내측 절연막(242G1)이 개재됨으로써, 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200B)를 설명하기 위한 단면도로서, 도 5a의 (a)에서 "X1"으로 표시한 점선 영역에 대응하는 부분의 다른 구성을 설명하기 위한 확대 단면도이다. 도 6에 있어서, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(200B)는 도 4a 및 도 4b에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200B)는 비트 라인(BL)과 제2 절연 스페이서(144)와의 사이에 배치된 에어 스페이서(AS22)와, 보론 함유 절연 매립 패턴(140P)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 개재된 내측 절연막(242G2)을 포함한다.
내측 절연막(242G2) 및 보론 함유 절연 매립 패턴(140P)은 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 내측 절연막(242G2)은 실리콘 산화막으로 이루어질 수 있다.
에어 스페이서(AS22)는 비트 라인(BL)과 제2 절연 스페이서(144)와의 사이의 공간으로부터 기판(110)의 내부까지 연장될 수 있다. 에어 스페이서(AS22)는 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이, 및 보론 함유 절연 매립 패턴(140P)과 콘택 플러그(150)의 바텀부(150B)와의 사이로 연장되면서 보론 함유 절연 매립 패턴(140P)을 포위하는 갭 에어부(G22)를 포함할 수 있다. 에어 스페이서(AS22)의 갭 에어부(G22)는 보론 함유 절연 매립 패턴(140P)의 측벽 및 저면을 포위할 수 있다. 에어 스페이서(AS22)는 제2 절연막(124)에 의해 바텀이 한정되는 부분을 포함할 수 있다. 집적회로 소자(200B)에서, 내측 절연막(242G2)과 갭 에어부(G22)는 갭 절연막을 구성할 수 있다.
집적회로 소자(200B)에서, 서로 인접해 있는 다이렉트 콘택(DC)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 유전율이 비교적 낮은 보론 함유 절연 매립 패턴(140P), 에어 스페이서(AS22)의 갭 에어부(G22), 및 내측 절연막(242G2)이 개재됨으로써, 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도이고, 도 7b는 도 7a의 집적회로 소자(300)의 일부 영역의 확대 평면도이다. 도 7a 및 도 7b에 있어서, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 및 도 7b를 참조하면, 집적회로 소자(300)는 도 2a 및 도 2b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 복수의 비트 라인(BL)의 양 측벽을 덮는 복수의 제1 절연 스페이서(342S) 및 복수의 제2 절연 스페이서(344)를 포함할 수 있다.
도 7b에 예시한 바와 같이, 복수의 제1 절연 스페이서(342S) 및 복수의 제2 절연 스페이서(344)는 각각 콘택 플러그(150)를 포위하는 링(ring) 형상을 가질 수 있다. 복수의 제1 절연 스페이서(342S) 및 복수의 제2 절연 스페이서(344)는 각각 보론 함유 절연 매립 패턴(140P)상에서 콘택 플러그(150)의 측벽과 비트 라인(BL)과의 사이에 개재되는 부분과, 콘택 플러그(150)와 절연 펜스(348)와의 사이로 연장되는 부분을 포함할 수 있다. 비트 라인(BL)과 절연 펜스(348)와의 사이에는 제1 절연 스페이서(342S) 및 제2 절연 스페이서(344)가 개재되지 않을 수 있다.
비트 라인(BL)과 콘택 플러그(150)와의 사이에서, 제1 절연 스페이서(342S)는 L 자형 단면 형상을 가질 수 있으며 제2 절연 스페이서(344)는 제1 절연 스페이서(342S)를 사이에 두고 제2 절연막(124)으로부터 이격될 수 있다.
다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서, 제2 절연 스페이서(344)는 제1 절연 스페이서(342S)를 사이에 두고 보론 함유 절연 매립 패턴(140P)으로부터 이격될 수 있다.
또한, 집적회로 소자(300)는 비트 라인(BL)과 Y 방향을 따라 일렬로 배치된 복수의 절연 펜스(348)와의 사이에 개재된 복수의 보론 함유 절연 펜스(140F)를 더 포함할 수 있다. 복수의 보론 함유 절연 펜스(140F)는 보론 함유 절연 매립 패턴(140P)과 동일한 물질로 이루어질 수 있다. 복수의 보론 함유 절연 펜스(140F)는 각각 절연 펜스(148)의 양 측벽 및 저면을 덮도록 U 자형 단면 형상을 가질 수 있다.
일부 실시예들에서, 보론 함유 절연 펜스(140F) 내에서 보론 함량비 및 질소 함량비는 각각 보론 함유 절연 펜스(140F)의 두께 방향을 따라 가변적일 수 있다. 예를 들면, 보론 함유 절연 펜스(140F) 내에서의 보론 함량비는 비트 라인(BL)에 가까울수록 더 커지고, 절연 펜스(348)에 가까울수록 더 작아질 수 있다. 또한, 보론 함유 절연 펜스(140F) 내에서의 질소 함량비는 비트 라인(BL)에 가까울수록 더 작아지고, 절연 펜스(348)에 가까울수록 더 커질 수 있다.
제1 절연 스페이서(342S), 제2 절연 스페이서(344), 및 절연 펜스(348)에 대한 보다 상세한 구성은 도 2a 및 도 2b를 참조하여 제1 절연 스페이서(142S), 제2 절연 스페이서(144), 및 절연 펜스(148)에 대하여 설명한 바와 대체로 동일하다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300A)를 설명하기 위한 단면도이고, 도 8b는 도 8a의 집적회로 소자(300A)의 일부 영역의 확대 평면도이다. 도 8a 및 도 8b에 있어서, 도 7a 및 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 집적회로 소자(300A)는 도 7a 및 도 7b에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300A)는 제1 절연 스페이서(342S) 대신 에어 스페이서(AS3)를 포함한다. 에어 스페이서(AS3)는 콘택 플러그(150)를 포위하는 링 형상을 가질 수 있다.
에어 스페이서(AS3)는 보론 함유 절연 매립 패턴(140P)에 의해 바텀이 한정되는 부분과, 제2 절연막(124)에 의해 바텀이 한정되는 부분을 포함할 수 있다. 비트 라인(BL)과 콘택 플러그(150)와의 사이에서, 제2 절연 스페이서(344)는 에어 스페이서(AS3)를 사이에 두고 제2 절연막(124)으로부터 이격될 수 있다. 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서, 제2 절연 스페이서(344)는 에어 스페이서(AS3)를 사이에 두고 보론 함유 절연 매립 패턴(140P)으로부터 이격될 수 있다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 단면도이고, 도 9b는 도 9a의 집적회로 소자(400)의 일부 영역의 확대 평면도이다. 도 9a 및 도 9b에 있어서, 도 2a 내지 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 집적회로 소자(400)는 도 7a 및 도 7b에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 보론 함유 절연 매립 패턴(140P)의 일부를 포위하는 내측 절연막(242)을 포함한다. 내측 절연막(242)에 대한 상세한 구성은 도 4a 및 도 4b를 참조하여 설명한 바와 대체로 동일하다. 단, 비트 라인(BL)과 절연 펜스(348)와의 사이에서, 내측 절연막(242)은 보론 함유 절연 펜스(140F)에 접할 수 있다. 내측 절연막(242)은 보론 함유 절연 펜스(140F)를 사이에 두고 절연 펜스(348)와 이격될 수 있으며, 절연 펜스(148)의 양 측벽 및 저면을 덮도록 U 자형 단면 형상을 가질 수 있다.
내측 절연막(242)은 비트 라인(BL)과 제1 절연 스페이서(342S)와의 사이에 개재될 수 있다. 이에 따라, 비트 라인(BL)과 콘택 플러그(150)와의 사이에는 비트 라인(BL)의 측벽으로부터 차례로 배치된 내측 절연막(242), 제1 절연 스페이서(342S), 및 제2 절연 스페이서(344)가 개재될 수 있다. 비트 라인(BL)과 절연 펜스(148)와의 사이에는 비트 라인(BL)의 측벽으로부터 차례로 배치된 내측 절연막(242) 및 보론 함유 절연 펜스(140F)가 개재될 수 있다.
도 10a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400A)를 설명하기 위한 단면도이고, 도 10b는 도 10a의 집적회로 소자(400A)의 일부 영역의 확대 평면도이다. 도 10a 및 도 10b에 있어서, 도 9a 및 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 집적회로 소자(400A)는 도 9a 및 도 9b에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400A)는 비트 라인(BL)과 제2 절연 스페이서(344) 사이에 배치된 에어 스페이서(AS41)와, 에어 스페이서(AS41)보다 더 낮은 레벨에서 보론 함유 절연 매립 패턴(140P)의 일부를 포위하는 내측 절연막(242G4)을 포함한다.
내측 절연막(242G4)의 구체적인 구성은 도 5a 및 도 5b를 참조하여 내측 절연막(242G1)에 대하여 설명한 바와 대체로 동일하다. 에어 스페이서(AS41)는 보론 함유 절연 매립 패턴(140P) 및 내측 절연막(242G4)에 의해 바텀이 한정되는 부분과, 제2 절연막(124)에 의해 바텀이 한정되는 부분을 포함할 수 있다. 도 10b에 예시한 바와 같이, 에어 스페이서(AS41)는 복수의 콘택 플러그(150)를 포위하는 복수의 링 형상 부분과, 상기 복수의 링 형상 부분에 연통되고 비트 라인(BL)과 보론 함유 절연 펜스(140F)와의 사이에 개재되는 복수의 선형 부분을 포함할 수 있다.
에어 스페이서(AS41)는 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에서 기판(110)을 향해 연장된 갭 에어부(G41)를 포함할 수 있다. 집적회로 소자(400A)에서, 내측 절연막(242G4)과 갭 에어부(G41)는 갭 절연막을 구성할 수 있다.
집적회로 소자(400A)에서, 서로 인접해 있는 다이렉트 콘택(DC)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 유전율이 비교적 낮은 보론 함유 절연 매립 패턴(140P), 에어 스페이서(AS41)의 갭 에어부(G41), 및 내측 절연막(242G4)이 개재됨으로써, 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400B)를 설명하기 위한 단면도로서, 도 10a의 (a)에서 "X1"으로 표시한 점선 영역에 대응하는 부분의 다른 구성을 설명하기 위한 확대 단면도이다. 도 11에 있어서, 도 10a 및 도 10b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 집적회로 소자(400B)는 도 9a 및 도 9b에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400B)는 비트 라인(BL)과 제2 절연 스페이서(344)와의 사이에 배치된 에어 스페이서(AS42)와, 보론 함유 절연 매립 패턴(140P)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 개재된 내측 절연막(242G5)을 포함한다. 일부 실시예들에서, 내측 절연막(242G5)은 실리콘 산화막으로 이루어질 수 있다.
에어 스페이서(AS42)는 비트 라인(BL)과 제2 절연 스페이서(344) 사이의 공간으로부터 기판(110)의 내부까지 연장될 수 있다. 에어 스페이서(AS42)는 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이, 및 보론 함유 절연 매립 패턴(140P)과 콘택 플러그(150)의 바텀부(150B)와의 사이로 연장되면서 보론 함유 절연 매립 패턴(140P)을 포위하는 갭 에어부(G42)를 포함할 수 있다. 에어 스페이서(AS42)의 갭 에어부(G42)는 보론 함유 절연 매립 패턴(140P)의 측벽 및 저면을 포위할 수 있다. 에어 스페이서(AS42)는 제2 절연막(124)에 의해 바텀이 한정되는 부분을 포함할 수 있다. 집적회로 소자(400B)에서, 내측 절연막(242G5)과 갭 에어부(G42)는 갭 절연막을 구성할 수 있다.
집적회로 소자(400B)에서, 서로 인접해 있는 다이렉트 콘택(DC)과 콘택 플러그(150)의 바텀부(150B)와의 사이에 유전율이 비교적 낮은 보론 함유 절연 매립 패턴(140P), 에어 스페이서(AS42)의 갭 에어부(G42), 및 내측 절연막(242G5)이 개재됨으로써, 다이렉트 콘택(DC)과 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 12a 내지 도 12n은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 12a 내지 도 12n에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이다. 도 12g 내지 도 12k에서, (c)는 해당 도면의 (a)에서 "X2"으로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 12l 및 도 12m에서, (c)는 해당 도면의 일부 영역의 확대 평면도이다. 도 12a 내지 도 12n을 참조하여 도 2a 및 도 2b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다.
도 12a를 참조하면, 기판(110) 상에 소자 분리용 트렌치(T1)를 형성하고, 소자 분리용 트렌치(T1) 내에 소자분리막(112)을 형성한다.
소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(ACT)이 정의될 수 있다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110)에 복수의 워드 라인 트렌치(T2)를 형성할 수 있다. 복수의 워드 라인 트렌치(T2)는 X 방향으로 상호 평행하게 연장되며, 활성 영역(ACT)을 가로지르는 라인 형상을 가질 수 있다. 저면에 단차가 형성된 복수의 워드 라인 트렌치(T2)를 형성하기 위하여, 소자분리막(112) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여 소자분리막(112)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 복수의 워드 라인 트렌치(T2)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(T2) 각각의 내부에 게이트 유전막(116), 워드 라인(118), 및 매몰 절연막(120)을 차례로 형성할 수 있다. 복수의 워드 라인(118)을 형성하기 전 또는 후에, 복수의 활성 영역(ACT)의 상부에 복수의 소스/드레인 영역을 형성하기 위한 이온 주입 공정이 수행될 수 있다.
게이트 유전막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 고유전막은 HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있다. 복수의 워드 라인(118)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 복수의 매몰 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110) 상에 제1 절연막(122) 및 제2 절연막(124)을 차례로 형성할 수 있다. 제1 절연막(122) 및 제2 절연막(124)은 복수의 활성 영역(ACT)의 상면, 소자분리막(112)의 상면, 및 복수의 매몰 절연막(120)의 상면을 덮도록 형성될 수 있다. 일부 실시예들에서, 제1 절연막(122)은 실리콘 산화막으로 이루어지고, 제2 절연막(124)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12b를 참조하면, 제2 절연막(124) 상에 하부 도전층(130)을 형성한다. 하부 도전층(130)은 도핑된 폴리실리콘으로 이루어질 수 있다.
도 12c를 참조하면, 하부 도전층(130) 위에 마스크 패턴(MP1)을 형성한 후, 마스크 패턴(MP1)의 개구(MH)를 통해 노출되는 하부 도전층(130)을 식각하고 그 결과 노출되는 기판(110)의 일부 및 소자분리막(112)의 일부를 식각하여 기판(110)의 활성 영역(ACT)을 노출시키는 다이렉트 콘택홀(DCH)을 형성한다. 마스크 패턴(MP1)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 12d를 참조하면, 도 12c의 결과물로부터 마스크 패턴(MP1)을 제거하고, 다이렉트 콘택홀(DCH) 내에 다이렉트 콘택(DC)을 형성한다.
다이렉트 콘택(DC)을 형성하기 위하여, 다이렉트 콘택홀(DCH)의 내부 및 하부 도전층(130)의 상부에 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 도전층을 형성하고, 상기 도전층이 다이렉트 콘택홀(DCH) 내에만 남도록 상기 도전층 중 불필요한 부분을 제거할 수 있다.
도 12e를 참조하면, 하부 도전층(130) 및 다이렉트 콘택(DC) 상에 중간 도전층(132), 상부 도전층(134), 및 복수의 절연 캡핑 패턴(136)을 차례로 형성한다. 복수의 절연 캡핑 패턴(136)은 각각 Y 방향을 따라 길게 연장되는 라인 패턴으로 이루어질 수 있다.
도 12f를 참조하면, 절연 캡핑 패턴(136)을 식각 마스크로 이용하여 상부 도전층(134), 중간 도전층(132), 하부 도전층(130), 및 다이렉트 콘택(DC) 각각의 일부를 식각하여 기판(110) 상에 복수의 비트 라인(BL)을 형성한다. 복수의 비트 라인(BL)은 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134) 각각의 남은 부분들로 이루어질 수 있다. 복수의 비트 라인(BL)이 형성된 후, 다이렉트 콘택(DC) 주변에서 다이렉트 콘택홀(DCH)의 일부가 다시 노출될 수 있으며, 비트 라인(BL)과 절연 캡핑 패턴(136)을 각각 포함하는 복수의 비트 라인 구조물 각각의 사이에는 Y 방향을 따라 길게 연장되는 라인 공간(LS)이 한정될 수 있다.
도 12g를 참조하면, 다이렉트 콘택홀(DCH)의 남은 공간을 채우면서 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽들을 덮는 보론 함유 절연막(140)을 형성한다. 보론 함유 절연막(140)에 의해 다이렉트 콘택(DC) 주변에서 다이렉트 콘택홀(DCH)의 남은 공간이 완전히 채워질 수 있다.
보론 함유 절연막(140)은 약 2 ∼ 6의 유전율을 가질 수 있다. 예를 들면, 보론 함유 절연막(140)은 약 3 ∼ 5의 유전율을 가질 수 있다. 일부 실시예들에서, 보론 함유 절연막(140)은 SiBN 막으로 이루어질 수 있다. 보론 함유 절연막(140)을 구성하는 SiBN 막 내에서 B 함량은 약 10 ∼ 50 원자%일 수 있다. 예를 들면, 보론 함유 절연막(140)은 SixByNz으로 표시될 수 있으며, 여기서 0.1≤x≤0.5, 0.1≤y≤0.5, 및 0.1≤z≤0.8 일 수 있다.
보론 함유 절연막(140)을 형성하기 위하여 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 공정을 이용할 수 있다. 예를 들면, 보론 함유 절연막(140)을 형성하기 위하여 PECVD (plasma enhanced CVD), PICVD (plasma impulse CVD), 또는 PEALD (plasma enhanced ALD) 공정을 이용할 수 있다. SiBN 막으로 이루어지는 보론 함유 절연막(140)을 형성하는 데 있어서 플라즈마 방식의 증착 공정을 이용함으로써 SiBN 막 내에서의 B 원자와 N 원자 사이에 비교적 강한 결합 상태를 유지하도록 할 수 있다.
일부 실시예들에서, SiBN으로 이루어지는 보론 함유 절연막(140)을 형성하기 위하여 보론 전구체 분위기 하에서 실리콘 소스 및 질소 소스를 반응시킬 수 있다. 보론 전구체로서 디보란(diborane: B2H6), 보라진(borazine: B3N3H6), 또는 알킬기로 치환된 보라진 유도체를 사용할 수 있다. 상기 실리콘 소스로서 실란(SiH4) 또는 SiCl4 가스를 사용하고, 상기 질소 소스로서 암모니아 (NH3) 가스를 사용할 수 있다. 그러나, 상기 전구체들 및 가스 소스들은 예시에 불과한 것으로, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 보론 함유 절연막(140) 내에서 보론 함량비는 보론 함유 절연막(140)의 두께 방향을 따라 일정할 수 있다. 다른 일부 실시예들에서, 보론 함유 절연막(140) 내에서 보론 함량비는 보론 함유 절연막(140)의 두께 방향을 따라 가변적일 수 있다.
보론 함유 절연막(140)을 형성하는 동안 보론 전구체의 유량을 조절하여 보론 함유 절연막(140) 내의 보론 함량비 또는 농도를 제어할 수 있다. 일부 실시예들에서, 보론 함유 절연막(140) 내에서 보론 함량비는 보론 함유 절연막(140)의 두께 방향을 따라 가변적일 수 있다. 예를 들면, 보론 함유 절연막(140) 내에서의 보론 함량비는 보론 함유 절연막(140)의 저면에 가까울수록, 즉 다이렉트 콘택홀(DCH)의 내벽 및 다이렉트 콘택(DC)의 측벽에 가까울수록 더 커지고, 보론 함유 절연막(140)의 상면에 가까울수록 더 작아질 수 있다. 보론 함유 절연막(140) 내에서 보론 함량비는 다이렉트 콘택홀(DCH)의 내벽에 접하는 부분과 다이렉트 콘택(DC)에 접하는 부분에서 최대이고, 라인 공간(LS)에 노출되는 표면에서 최소일 수 있다. 또한, 보론 함유 절연막(140) 중 비트 라인(BL)의 측벽을 덮는 부분에서, 보론 함유 절연막(140) 내의 보론 함량비는 비트 라인(BL)에 가까울수록 더 커지고, 라인 공간(LS)에 노출되는 표면에서 더 작아질 수 있다. 그리고, 보론 함유 절연막(140) 중 비트 라인(BL)의 측벽을 덮는 부분에서, 보론 함유 절연막(140) 내의 질소 함량비는 비트 라인(BL)에 가까울수록 더 작아지고, 라인 공간(LS)에 노출되는 표면에서 더 커질 수 있다.
일부 실시예들에서, SiBN으로 이루어지는 보론 함유 절연막(140)을 형성하기 위하여, 보론 함유 절연막(140)의 증착 초기 단계에서는 보론 전구체의 유량을 상대적으로 크게 하고, 보론 함유 절연막(140)의 증착 공정이 진행됨에 따라 보론 전구체의 유량을 점차 줄이면서 질소 소스의 유량을 점차 증가시킬 수 있다. 이에 따라, 보론 함유 절연막(140)에서 보론 함유 절연막(140)의 저면에 가까울수록 높아지는 보론 함량으로 인해 보론 함유 절연막(140)의 유전율이 낮아질 수 있다. 반면, 보론 함유 절연막(140)의 상면에 가까울수록 낮아지는 보론 함량으로 인해 보론 함유 절연막(140)의 유전율이 높아지지만, 보론 함유 절연막(140)의 상면에 가까울수록 질소 함량은 높아지므로 보론 함유 절연막(140)의 상면에 가까울수록 건식 식각에 대한 내성은 증가될 수 있다. 따라서, 도 12l을 참조하여 후술하는 바와 같이 복수의 리세스 공간(R1)을 형성하기 위하여 복수의 콘택 공간(CS)을 통해 노출되는 구조물들의 일부를 제거하기 위한 건식 식각 공정을 수행할 때, 보론 함유 절연막(140)으로부터 형성된 보론 함유 절연 매립 패턴(140P)이 건식 식각 분위기에 노출되어도 보론 함유 절연 매립 패턴(140P)이 상기 건식 식각 분위기에 의해 원하지 않게 소모되는 것을 억제할 수 있다.
도 12h를 참조하면, 도 12g의 결과물에서 보론 함유 절연막(140)을 등방성 식각하여, 보론 함유 절연막(140)의 남은 부분으로 이루어지는 보론 함유 절연 매립 패턴(140P)를 형성한다.
일부 실시예들에서, 상기 등방성 식각 공정은 인산, 황산, 또는 이들의 조합, 인산과 순수와의 혼합액, 황산과 순수와의 혼합액, 인산과 불산과의 혼합액, 또는 황산과 불산와의 혼합액을 이용하여 수행될 수 있다. 보론 함유 절연 매립 패턴(140P)은 보론 함유 절연막(140) 중 다이렉트 콘택홀(DCH)의 내부를 채우는 부분과, 다이렉트 콘택홀(DCH)의 입구측 외부에서 다이렉트 콘택홀(DCH)의 입구를 덮는 부분을 포함할 수 있다.
도 12i를 참조하면, 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 보론 함유 절연 매립 패턴(140P) 각각의 노출 표면들을 컨포멀하게 덮는 제1 절연 스페이서막(142)을 형성한다. 제1 절연 스페이서막(142)은 보론 함유 절연 매립 패턴(140P)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 제1 절연 스페이서막(142)은 실리콘 산화막으로 형성될 수 있다. 제1 절연 스페이서막(142)을 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
도 12j를 참조하면, 도 12i의 결과물에서 제1 절연 스페이서막(142)을 이방성 식각하여 제1 절연 스페이서막(142)으로부터 복수의 제1 절연 스페이서(142S)를 형성한다. 복수의 제1 절연 스페이서(142S)는 각각 보론 함유 절연 매립 패턴(140P) 및 제2 절연막(124) 위에서 비트 라인(BL)의 측벽과 절연 캡핑 패턴(136)의 측벽을 덮을 수 있다. 복수의 제1 절연 스페이서(142S)가 형성된 후, 보론 함유 절연 매립 패턴(140P)의 일부가 다시 노출될 수 있다.
도 12k를 참조하면, 도 12j의 결과물을 컨포멀하게 덮는 제2 절연 스페이서(144)를 형성한다. 제2 절연 스페이서(144)는 제1 절연 스페이서막(142) 및 보론 함유 절연 매립 패턴(140P) 각각의 식각 선택비와는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 제2 절연 스페이서(144)는 실리콘 질화막으로 이루어질 수 있다. 제2 절연 스페이서(144)를 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
도 12l을 참조하면, 복수의 비트 라인(BL) 각각의 사이에 서로 이격된 복수의 절연 펜스(148)를 형성하여 제2 절연 스페이서(144)에 의해 한정되는 라인 공간(LS)을 복수의 콘택 공간(CS)으로 분리한다.
복수의 절연 펜스(148)는 각각 워드 라인(118) 상에서 워드 라인(118)과 수직으로 오버랩되도록 형성될 수 있다. 복수의 절연 펜스(148)는 실리콘 질화막으로 이루어질 수 있다. 일부 실시예들에서, 복수의 절연 펜스(148)를 형성하는 동안 복수의 절연 캡핑 패턴(136)의 일부가 소모되어 복수의 절연 캡핑 패턴(136)의 높이가 낮아질 수 있다.
그 후, 복수의 콘택 공간(CS)을 통해 노출되는 구조물들의 일부를 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 리세스 공간(R1)을 형성한다.
복수의 리세스 공간(R1)을 형성하기 위하여 이방성 식각 공정, 또는 이방성 식각 공정과 등방성 식각 공정의 조합을 이용할 수 있다. 예를 들면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 콘택 공간(CS)을 통해 노출되는 구조물들 중 제2 절연 스페이서(144), 제2 절연막(124), 및 제1 절연막(122)을 차례로 이방성 식각하고, 그 결과 노출되는 기판(110)의 활성 영역(ACT)의 일부를 등방성 식각하여 복수의 리세스 공간(R1)을 형성할 수 있다. 복수의 리세스 공간(R1)은 각각 콘택 공간(CS)과 연통될 수 있다. 복수의 리세스 공간(R1)을 통해 기판(110)의 활성 영역(ACT) 및 보론 함유 절연 매립 패턴(140P)이 노출될 수 있다.
도 12m을 참조하면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(R1)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(CS)의 일부를 채우는 복수의 콘택 플러그(150)를 형성한다.
기판(110)의 상면으로부터 복수의 콘택 플러그(150) 각각의 상면까지의 수직 거리는 복수의 비트 라인(BL)의 상면까지의 수직 거리보다 더 클 수 있다.
도 12n을 참조하면, 복수의 콘택 공간(CS)(도 12m 참조)을 통해 노출되는 복수의 콘택 플러그(150) 위에 금속 실리사이드막(172) 및 복수의 도전성 랜딩 패드(LP)를 차례로 형성한다.
콘택 플러그(150) 및 금속 실리사이드막(172)은 도 1에 예시한 베리드 콘택(BC)의 적어도 일부를 구성할 수 있다. 복수의 도전성 랜딩 패드(LP)는 금속 실리사이드막(172) 위에서 복수의 콘택 공간(CS)을 채우면서 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 절연 캡핑 패턴(136)의 상부까지 연장될 수 있다. 복수의 도전성 랜딩 패드(LP)는 도전성 배리어막(174) 및 도전층(176)을 포함할 수 있다.
복수의 도전성 랜딩 패드(LP)를 형성하기 위하여, 금속 실리사이드막(172)이 형성된 결과물 전면에 도전성 배리어막(174) 및 도전층(176)을 형성한 후, 도전층(176) 위에 도전층(176)의 일부를 노출시키는 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 도전층(176), 도전성 배리어막(174), 및 그 주위의 절연막들을 식각하여 상부 리세스 공간(R2)을 형성할 수 있다. 상기 마스크 패턴은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 도전성 랜딩 패드(LP)는 복수의 아일랜드 패턴으로 이루어질 수 있다. 복수의 도전성 랜딩 패드(LP) 중 콘택 공간(CS)의 외부에서 수평 방향으로 연장되는 부분들은 도 1에 예시한 복수의 도전성 랜딩 패드(LP)를 구성할 수 있다.
복수의 도전성 랜딩 패드(LP) 주위에서 상부 리세스 공간(R2)을 절연막(180)으로 채워 복수의 도전성 랜딩 패드(LP)를 상호 전기적으로 절연시킬 수 있다. 그 후, 절연막(180) 위에 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
도 3a 및 도 3b에 예시한 집적회로 소자(100A)를 제조하기 위하여, 도 12n을 참조하여 설명한 공정에서 복수의 도전성 랜딩 패드(LP)를 형성한 후, 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 제1 절연 스페이서(142S)를 습식 식각 공정에 의해 제거하여 비트 라인(BL)과 제2 절연 스페이서(144)와의 사이에 에어 스페이서(AS1)를 형성할 수 있다.
도 13a 내지 도 13d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13d에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (c)는 해당 도면의 (a)에서 "X2"으로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 13a 내지 도 13d를 참조하여 도 4a 및 도 4b에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 13a 내지 도 13d에 있어서, 도 4a, 도 4b, 및 도 12a 내지 도 12n에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 도 12a 내지 도 12f를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(110) 상에 복수의 비트 라인(BL)을 형성한 후, 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 다이렉트 콘택(DC) 각각의 노출 표면들, 다이렉트 콘택홀(DCH)의 내벽, 및 제2 절연막(124)의 상면을 컨포멀하게 덮는 내측 절연막(242)을 형성한다.
그 후, 도 12g를 참조하여 설명한 바와 유사한 방법으로 내측 절연막(242) 위에 보론 함유 절연막(140)을 형성한다. 보론 함유 절연막(140)에 의해 다이렉트 콘택(DC) 주변에서 다이렉트 콘택홀(DCH)의 남은 공간이 완전히 채워질 수 있다. 내측 절연막(242)의 두께는 보론 함유 절연막(140)의 두께보다 더 작을 수 있다.
도 13b를 참조하면, 도 12h를 참조하여 설명한 바와 유사한 방법으로, 도 13a의 결과물에서 보론 함유 절연막(140)을 등방성 식각하여, 보론 함유 절연막(140)의 남은 부분으로 이루어지는 보론 함유 절연 매립 패턴(140P)를 형성한다. 보론 함유 절연 매립 패턴(140P)은 내측 절연막(242)을 사이에 두고 다이렉트 콘택(DC)으로부터 이격될 수 있다.
도 13c를 참조하면, 도 12i 및 도 12j를 참조하여 설명한 바와 유사한 방법으로, 보론 함유 절연 매립 패턴(140P) 및 내측 절연막(242) 위에서 비트 라인(BL)의 측벽과 절연 캡핑 패턴(136)의 측벽을 덮는 복수의 제1 절연 스페이서(142S)를 형성한다. 복수의 제1 절연 스페이서(142S)는 내측 절연막(242)을 사이에 두고 비트 라인(BL) 및 절연 캡핑 패턴(136)으로부터 이격될 수 있다.
복수의 제1 절연 스페이서(142S)를 형성하는 데 있어서, 도 12j를 참조하여 설명한 바와 같이 제1 절연 스페이서막(142)을 이방성 식각하여 복수의 제1 절연 스페이서(142S)가 형성된 후, 연속적으로 내측 절연막(242) 중 절연 캡핑 패턴(136)의 상면을 덮는 부분과 복수의 라인 공간(LS)의 바닥에서 노출되는 부분을 식각하여, 절연 캡핑 패턴(136)의 상면과, 제2 절연막(124)의 상면과, 보론 함유 절연 매립 패턴(140P)의 상면이 노출될 수 있다.
도 13d를 참조하면, 도 13c의 결과물 상에 도 12k 내지 도 12n을 참조하여 설명한 바와 같은 공정들을 수행하여, 복수의 제1 절연 스페이서(142S)를 덮는 제2 절연 스페이서(144), 복수의 절연 펜스(148), 복수의 콘택 플러그(150), 복수의 금속 실리사이드막(172), 복수의 도전성 랜딩 패드(LP), 및 상부 리세스 공간(R2)을 채우는 절연막(180)을 형성하여 도 4a 및 도 4b에 예시한 집적회로 소자(200)를 제조할 수 있다.
도 5a 및 도 5b에 예시한 집적회로 소자(200A) 및 도 6에 예시한 집적회로 소자(200B)를 제조하기 위하여, 도 13d를 참조하여 설명한 공정에서 복수의 도전성 랜딩 패드(LP)를 형성한 후, 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 제1 절연 스페이서(142S) 및 내측 절연막(242)을 습식 식각 공정에 의해 제거하여 비트 라인(BL)과 제2 절연 스페이서(144)와의 사이에 에어 스페이서(AS21)를 형성할 수 있다. 에어 스페이서(AS21)를 형성하기 위한 습식 식각 공정을 수행하는 동안, 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에 개재된 내측 절연막(242)의 일부가 제거되어, 도 5a에 예시한 갭 에어부(G21)가 형성되고, 보론 함유 절연 매립 패턴(140P)의 주변에는 내측 절연막(242G1)이 남게 될 수 있다. 또한, 상기 습식 식각 공정시 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에 개재된 내측 절연막(242)의 제거량을 조절하여 도 6에 예시한 집적회로 소자(200B)에서와 같이 갭 에어부(G22)를 포함하는 에어 스페이서(AS22) 및 내측 절연막(242G2)이 남도록 할 수 있다.
도 14a 내지 도 14e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 14a 내지 도 14e에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이다. 도 14b, 도 14d, 및 도 14e에서, (c)는 해당 도면의 일부 영역의 확대 평면도이다. 도 14a 내지 도 14e를 참조하여 도 7a 및 도 7b에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 14a 내지 도 14e에 있어서, 도 7a, 도 7b, 및 도 12a 내지 도 12n에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14a를 참조하면, 도 12a 내지 도 12g를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(110) 상에 보론 함유 절연막(140)을 형성한 후, 비트 라인(BL)과 절연 캡핑 패턴(136)을 각각 포함하는 복수의 비트 라인 구조물 각각의 사이의 라인 공간(LS)을 채우는 층간절연막(340)을 형성한다.
일부 실시예들에서, 층간절연막(340)은 실리콘 산화막으로 이루어질 수 있다. 층간절연막(340)을 형성하기 위한 예시적인 공정에서, CVD 또는 SOG(spin on glass) 코팅 공정을 이용하여 라인 공간(LS)(도 12g 참조)을 채우는 폴리실라잔(polysilazane)계 절연막을 형성한 후, 상기 절연막을 약 300 ∼ 600 ℃의 온도로 어닐링하여, Si-O-Si 네트워크의 가교 결합을 통해 상기 절연막을 치밀화하여 실리콘 산화막을 형성할 수 있다. 상기 절연막을 어닐링하는 동안, 보론 함유 절연막(140)은 복수의 비트 라인(BL)의 산화를 방지하는 역할을 할 수 있다.
도 14b를 참조하면, 도 14a의 결과물의 상면으로부터 평탄화 공정을 수행하여 층간절연막(340) 및 절연 캡핑 패턴(136) 각각의 일부를 제거하고 복수의 절연 캡핑 패턴(136) 각각의 상면을 노출시킨다. 그 후, 층간절연막(340)의 일부를 제거하여 복수의 비트 라인(BL) 각각의 사이에서 라인 공간(LS)의 일부 영역들을 비운 후, 상기 비워진 라인 공간(LS)의 일부 영역들을 채우는 복수의 절연 펜스(348)를 형성한다.
도 14c를 참조하면, 도 14b의 결과물에서 복수의 비트 라인(BL) 사이에 남아 있는 층간절연막(340)을 제거하여, 복수의 절연 펜스(348) 각각의 사이에 콘택 공간(CS)을 마련한다. 복수의 비트 라인(BL) 각각의 사이에서 복수의 절연 펜스(348)에 의해 한정되는 복수의 콘택 공간(CS)을 통해 보론 함유 절연막(140)이 노출될 수 있다. 그 후, 복수의 콘택 공간(CS)을 통해 노출된 보론 함유 절연막(140)을 등방성 식각하여 복수의 콘택 공간(CS)에서 복수의 비트 라인(BL) 및 복수의 절연 캡핑 패턴(136) 각각의 측벽들을 노출시키고 다이렉트 콘택(DC)의 양 측벽을 덮는 보론 함유 절연 매립 패턴(140P)을 형성한다.
보론 함유 절연 매립 패턴(140P)이 형성된 후, 보론 함유 절연막(140) 중 비트 라인(BL) 및 절연 캡핑 패턴(136)으로 이루어지는 비트 라인 구조체와 복수의 절연 펜스(348)와의 사이에 개재된 부분들은 보론 함유 절연 펜스(140F)로 남게 될 수 있다. 보론 함유 절연 펜스(140F)는 절연 펜스(348)의 저면 및 양 측벽을 덮도록 대략 U 자형 단면 형상을 가질 수 있다.
도 14d를 참조하면, 도 14c의 결과물을 컨포멀하게 덮는 실리콘 산화막 및 실리콘 질화막을 차례로 형성한 후, 상기 실리콘 산화막 및 실리콘 질화막을 이방성 식각하여 복수의 콘택 공간(CS) 내에 각각 상기 실리콘 산화막의 남은 부분으로 이루어지는 제1 절연 스페이서(342S)와, 상기 실리콘 질화막의 남은 부분으로 이루어지는 제2 절연 스페이서(344)를 형성한다. 제1 절연 스페이서(342S) 및 제2 절연 스페이서(344)는 각각 콘택 공간(CS)의 내벽을 컨포멀하게 덮는 링 형상을 가질 수 있다.
그 후, 도 12l을 참조하여 설명한 바와 유사한 방법으로 복수의 콘택 공간(CS)을 통해 노출되는 구조물들의 일부를 제거하여, 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 리세스 공간(R1)을 형성한다. 복수의 리세스 공간(R1)은 각각 콘택 공간(CS)과 연통될 수 있다. 복수의 리세스 공간(R1)을 통해 기판(110)의 활성 영역(ACT) 및 보론 함유 절연 매립 패턴(140P)이 노출될 수 있다.
도 14e를 참조하면, 도 12m 및 도 12n을 참조하여 설명한 바와 유사한 방법으로 복수의 콘택 플러그(150), 복수의 금속 실리사이드막(172), 복수의 도전성 랜딩 패드(LP), 및 상부 리세스 공간(R2)을 채우는 절연막(180)을 형성하여 도 7a 및 도 7b에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 8a 및 도 8b에 예시한 집적회로 소자(300A)를 형성하기 위하여, 도 14e를 참조하여 설명한 공정에서 복수의 도전성 랜딩 패드(LP)를 형성한 후, 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 제1 절연 스페이서(342S)를 습식 식각 공정에 의해 제거하여 비트 라인(BL)과 제2 절연 스페이서(344)와의 사이, 및 절연 펜스(348)와 제2 절연 스페이서(344)와의 사이에 에어 스페이서(AS3)를 형성할 수 있다.
도 15a 내지 도 15e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 15a 내지 도 15e에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이다. 도 15a에서, (c)는 (a)에서 "X2"으로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 15b, 도 15d, 및 도 15e에서, (c)는 해당 도면의 일부 영역의 확대 평면도이다. 도 15a 내지 도 15e를 참조하여 도 9a 및 도 9b에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다.
도 15a를 참조하면, 도 12a 내지 도 12f를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(110) 상에 복수의 비트 라인(BL)을 형성한 후, 도 13a를 참조하여 설명한 바와 유사한 방법으로 내측 절연막(242) 및 보론 함유 절연막(140)을 형성한다. 그 후, 도 14a를 참조하여 설명한 바와 유사한 방법으로 보론 함유 절연막(140)을 덮는 층간절연막(340)을 형성한다.
도 15b를 참조하면, 도 14b를 참조하여 설명한 바와 유사한 방법으로 층간절연막(340)의 일부를 제거한 후 보론 함유 절연막(140) 위에서 라인 공간(LS)의 일부 영역들을 채우는 복수의 절연 펜스(348)를 형성한다.
도 15c를 참조하면, 도 14c를 참조하여 설명한 바와 유사한 방법으로 도 15b의 결과물에서 복수의 비트 라인(BL) 사이에 남아 있는 층간절연막(340)을 제거한 후, 복수의 콘택 공간(CS)을 통해 노출된 보론 함유 절연막(140)을 등방성 식각하여 복수의 콘택 공간(CS)에서 내측 절연막(242)을 노출시키고 다이렉트 콘택(DC)의 양 측벽을 덮는 보론 함유 절연 매립 패턴(140P)을 형성한다. 보론 함유 절연막(140) 중 일부는 절연 펜스(348)의 저면 및 양 측벽을 덮는 보론 함유 절연 펜스(140F)로 남게 될 수 있다.
도 15d를 참조하면, 도 14d를 참조하여 설명한 바와 유사한 방법으로 복수의 콘택 공간(CS) 내에 각각 제1 절연 스페이서(342S) 및 제2 절연 스페이서(344)를 형성한 후, 복수의 콘택 공간(CS)을 통해 노출되는 구조물들의 일부를 제거하여, 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 리세스 공간(R1)을 형성한다.
도 15e를 참조하면, 도 12m 및 도 12n을 참조하여 설명한 바와 유사한 방법으로 복수의 콘택 플러그(150), 복수의 금속 실리사이드막(172), 복수의 도전성 랜딩 패드(LP), 및 상부 리세스 공간(R2)을 채우는 절연막(180)을 형성하여 도 9a 및 도 9b에 예시한 집적회로 소자(400)를 제조할 수 있다.
도 10a 및 도 10b에 예시한 집적회로 소자(400A) 및 도 11에 예시한 집적회로 소자(400B)를 제조하기 위하여, 도 15e를 참조하여 설명한 공정에서 복수의 도전성 랜딩 패드(LP)를 형성한 후, 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 내측 절연막(242) 및 복수의 제1 절연 스페이서(342S)를 습식 식각 공정에 의해 제거하여 비트 라인(BL)과 제2 절연 스페이서(344)와의 사이, 및 절연 펜스(348)와 제2 절연 스페이서(344)와의 사이에 에어 스페이서(AS41)를 형성할 수 있다. 에어 스페이서(AS41)를 형성하기 위한 습식 식각 공정을 수행하는 동안, 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에 개재된 내측 절연막(242)의 일부가 제거되어, 도 10a에 예시한 갭 에어부(G41)가 형성되고, 보론 함유 절연 매립 패턴(140P)의 주변에는 내측 절연막(242G4)이 남게 될 수 있다. 또한, 상기 습식 식각 공정시 다이렉트 콘택(DC)과 보론 함유 절연 매립 패턴(140P)과의 사이에 개재된 내측 절연막(242)의 제거량을 조절하여 도 11에 예시한 집적회로 소자(400B)에서와 같이 갭 에어부(G42)를 포함하는 에어 스페이서(AS42)와 내측 절연막(242G5)이 남도록 할 수 있다.
이상, 도 12a 내지 도 15e를 참조하여 본 발명의 기술적 사상에 의한 집적회로 소자들의 예시적인 제조 방법들을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 12a 내지 도 15e를 참조하여 설명한 바로부터, 다양하게 변형 및 변경된 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
140P: 보론 함유 절연 매립 패턴, 140F: 보론 함유 절연 펜스, 150: 콘택 플러그, DC: 다이렉트 콘택.

Claims (20)

  1. 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판과,
    상기 기판 상에서 수평 방향으로 연장된 비트 라인과,
    상기 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 기판 상에서 수직 방향으로 연장되고, 상기 기판 내에서 상기 제2 활성 영역에 접하는 바텀부를 가지는 콘택 플러그와,
    상기 콘택 플러그의 상기 바텀부와 상기 다이렉트 콘택과의 사이에 개재된 보론 함유 절연 매립 패턴을 포함하고,
    상기 보론 함유 절연 매립 패턴은 SixByNz으로 표시되고, 여기서 0.1≤x≤0.5, 0.1≤y≤0.5, 및 0.1≤z≤0.8인 집적회로 소자.
  2. 제1항에 있어서,
    상기 보론 함유 절연 매립 패턴은 2 ∼ 6의 유전율을 가지는 집적회로 소자.
  3. 삭제
  4. 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판과,
    상기 기판 상에서 수평 방향으로 연장된 비트 라인과,
    상기 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 기판 상에서 수직 방향으로 연장되고, 상기 기판 내에서 상기 제2 활성 영역에 접하는 바텀부를 가지는 콘택 플러그와,
    상기 콘택 플러그의 상기 바텀부와 상기 다이렉트 콘택과의 사이에 개재된 보론 함유 절연 매립 패턴과,
    상기 콘택 플러그의 상기 바텀부와 상기 보론 함유 절연 매립 패턴과의 사이, 및 상기 다이렉트 콘택과 상기 보론 함유 절연 매립 패턴과의 사이에 개재된 갭 절연막을 포함하고, 상기 갭 절연막은 상기 보론 함유 절연 매립 패턴보다 유전율이 더 낮은 물질로 이루어지는 집적회로 소자.
  5. 제1항에 있어서,
    상기 비트 라인의 측벽을 덮는 보론 함유 절연 펜스를 더 포함하고,
    상기 보론 함유 절연 펜스 내에서 보론 함량비는 상기 비트 라인에 가까울수록 더 커지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 보론 함유 절연 매립 패턴 상에서 상기 콘택 플러그와 상기 비트 라인과의 사이에 개재되고 서로 다른 물질로 이루어지는 제1 절연 스페이서 및 제2 절연 스페이서를 더 포함하고,
    상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 각각 보론을 포함하지 않는 집적회로 소자.
  7. 제6항에 있어서,
    상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 각각 상기 콘택 플러그를 포위하는 링(ring) 형상을 가지는 집적회로 소자.
  8. 제6항에 있어서,
    상기 기판 상에서 상기 수직 방향으로 연장되고 상기 수평 방향에서 상기 콘택 플러그와 일직선상에 있는 절연 펜스를 더 포함하고,
    상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 상기 콘택 플러그와 상기 절연 펜스와의 사이로 연장되는 집적회로 소자.
  9. 제8항에 있어서,
    상기 비트 라인과 상기 절연 펜스와의 사이에 개재된 보론 함유 절연 펜스를 더 포함하는 집적회로 소자.
  10. 서로 이격된 복수의 활성 영역을 가지는 기판과,
    상기 기판 상에서 수평 방향으로 연장된 비트 라인과,
    상기 기판 상에서 비트 라인과 평행한 수평 라인을 따라 일렬로 배치된 복수의 콘택 플러그와,
    상기 복수의 콘택 플러그 각각의 사이에 하나씩 배치된 복수의 절연 펜스와,
    상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 복수의 콘택 플러그 중에서 선택되는 제1 콘택 플러그와 상기 다이렉트 콘택과의 사이에 개재된 보론 함유 절연 매립 패턴을 포함하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 제1 콘택 플러그는 상기 기판 내에서 상기 복수의 활성 영역 중에서 선택되는 제2 활성 영역에 접하는 바텀부를 가지고,
    상기 콘택 플러그의 상기 바텀부와 상기 다이렉트 콘택은 각각 상기 보론 함유 절연 매립 패턴에 접하는 집적회로 소자.
  12. 제10항에 있어서,
    상기 다이렉트 콘택과 상기 보론 함유 절연 매립 패턴과의 사이에 개재된 내측 절연막을 더 포함하고, 상기 내측 절연막은 상기 보론 함유 절연 매립 패턴보다 유전율이 더 낮은 물질로 이루어지는 집적회로 소자.
  13. 제10항에 있어서,
    상기 비트 라인과 상기 복수의 절연 펜스와의 사이에 개재된 복수의 보론 함유 절연 펜스를 더 포함하는 집적회로 소자.
  14. 제10항에 있어서,
    상기 비트 라인과 상기 복수의 콘택 플러그와의 사이, 및 상기 비트 라인과 상기 복수의 절연 펜스와의 사이에서 상기 수평 방향을 따라 연장되고 서로 다른 물질로 이루어지는 제1 절연 스페이서 및 제2 절연 스페이서를 더 포함하는 집적회로 소자.
  15. 제10항에 있어서,
    상기 비트 라인과 상기 복수의 콘택 플러그와의 사이, 및 상기 복수의 콘택 플러그와 상기 복수의 절연 펜스와의 사이에 각각 개재되고 상기 복수의 콘택 플러그 각각을 포위하는 링(ring) 형상을 가지는 복수의 제1 절연 스페이서 및 복수의 제2 절연 스페이서를 더 포함하는 집적회로 소자.
  16. 복수의 활성 영역을 가지는 기판과,
    상기 기판 상에서 수평 방향으로 연장된 비트 라인과,
    상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 비트 라인을 사이에 두고 서로 대면하고 상기 복수의 활성 영역 중에서 선택되는 제2 및 제3 활성 영역에 연결된 제1 및 제2 콘택 플러그와,
    상기 비트 라인을 사이에 두고 서로 대면하는 제1 및 제2 절연 펜스와,
    상기 다이렉트 콘택과 상기 제1 콘택 플러그와의 사이에 개재된 제1 보론 함유 절연 매립 패턴, 및 상기 다이렉트 콘택과 상기 제2 콘택 플러그와의 사이에 개재된 제2 보론 함유 절연 매립 패턴을 포함하는 복수의 보론 함유 절연 매립 패턴을 포함하고,
    상기 복수의 보론 함유 절연 매립 패턴은 각각 SiBN 막으로 이루어지는 집적회로 소자.
  17. 제16항에 있어서,
    상기 복수의 보론 함유 절연 매립 패턴은 각각 2 ∼ 6의 유전율을 가지고,
    상기 복수의 보론 함유 절연 매립 패턴 내에서 보론 함량비는 상기 다이렉트 콘택에 가까울수록 더 커지는 집적회로 소자.
  18. 제16항에 있어서,
    상기 제1 콘택 플러그는 상기 제2 활성 영역 및 상기 제1 보론 함유 절연 매립 패턴에 접하는 제1 바텀부를 가지고,
    상기 제2 콘택 플러그는 상기 제3 활성 영역 및 상기 제2 보론 함유 절연 매립 패턴에 접하는 제2 바텀부를 가지는 집적회로 소자.
  19. 제16항에 있어서,
    상기 다이렉트 콘택과 상기 제1 보론 함유 절연 매립 패턴과의 사이, 및 상기 다이렉트 콘택과 상기 제2 보론 함유 절연 매립 패턴과의 사이에 각각 개재된 내측 절연막을 더 포함하고, 상기 내측 절연막은 상기 보론 함유 절연 매립 패턴보다 유전율이 더 낮은 물질로 이루어지는 집적회로 소자.
  20. 제16항에 있어서,
    상기 비트 라인과 제1 절연 펜스와의 사이, 및 상기 비트 라인과 상기 제2 절연 펜스와의 사이에 하나씩 개재된 복수의 보론 함유 절연 펜스를 더 포함하는 집적회로 소자.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102661930B1 (ko) * 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자
CN110707083B (zh) * 2018-08-23 2022-02-01 联华电子股份有限公司 半导体存储装置及其形成方法
US11424186B2 (en) * 2019-10-29 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device and apparatus including the same
US11462477B2 (en) 2019-10-29 2022-10-04 Samsung Electronics Co., Ltd. Interconnect structure and electronic apparatus including the same
EP3817031A1 (en) 2019-10-29 2021-05-05 Samsung Electronics Co., Ltd. Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer
CN115084138A (zh) * 2021-03-12 2022-09-20 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
KR20220144265A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 집적회로 소자
KR20220145574A (ko) * 2021-04-22 2022-10-31 삼성전자주식회사 에어 갭을 갖는 반도체 소자
KR20230042963A (ko) 2021-09-23 2023-03-30 삼성전자주식회사 카본 함유의 콘택-펜스를 포함한 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468859B1 (en) * 1999-09-20 2002-10-22 Micron Technology, Inc. Method of reducing electrical shorts from the bit line to the cell plate
FR2819635B1 (fr) 2001-01-18 2004-01-23 St Microelectronics Sa Procede de fabrication de reseaux d'interconnexions
KR100476690B1 (ko) * 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100707800B1 (ko) 2004-11-01 2007-04-17 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR20060065185A (ko) 2004-12-10 2006-06-14 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US7514336B2 (en) 2005-12-29 2009-04-07 Agere Systems Inc. Robust shallow trench isolation structures and a method for forming shallow trench isolation structures
US20090098741A1 (en) * 2007-10-15 2009-04-16 Asm Japan K.K. Method for forming ultra-thin boron-containing nitride films and related apparatus
US8030707B2 (en) 2009-02-23 2011-10-04 International Business Machines Corporation Semiconductor structure
KR101870999B1 (ko) 2012-06-29 2018-06-25 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
KR20140081549A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성방법
JP6129573B2 (ja) * 2013-02-13 2017-05-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR102184514B1 (ko) * 2014-02-10 2020-11-30 삼성전자주식회사 반도체 소자
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
JP6448424B2 (ja) * 2015-03-17 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102421592B1 (ko) * 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10535558B2 (en) 2016-02-09 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
KR102406663B1 (ko) * 2016-07-06 2022-06-08 삼성전자주식회사 집적회로 소자의 제조 방법
KR20180018239A (ko) * 2016-08-08 2018-02-21 삼성전자주식회사 반도체 메모리 장치
KR102489949B1 (ko) * 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102582671B1 (ko) * 2016-12-22 2023-09-25 삼성전자주식회사 반도체 소자
KR102661930B1 (ko) * 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

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Publication number Publication date
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US10957647B2 (en) 2021-03-23
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KR20200019035A (ko) 2020-02-21

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