KR100707800B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 리프레쉬특성을 향상시킴과 동시에 솔리드페일(Solid Fail)을 방지할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것으로, 액티브 영역과 필드영역을 정의하기 위해 기판에 STI(Shallow Trench Isolation)구조를 갖는 소자분리영역을 형성하는 단계-상기 소자분리영역과 상기 액티브 영역의 경계에 모우트가 발생함-; 채널형성 영역 하부의 기판에 트렌치를 형성하는 단계; 절연막으로 상기 트렌치를 매립하여 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위하여 상기 채널 하부에 펀치쓰루 방지막을 형성하며, 상기 모우트영역을 매립하는 단계; 및 상기 기판 상에 상기 채널을 형성하며, 게이트전극과 소스/드레인접합 영역을 갖는 트랜지스터를 형성하는 단계를 포함한다.
트렌치(Trench), 모우트(Moat), 펀치쓰루(Punchthrough)
Description
도 1은 종래기술에 따른 DRAM소자의 스토리지노드 콘택플러그까지 형성된 모습을 나타내는 평면도.
도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도.
도 3은 본 발명의 바람직한 실시예에 따라 제조된 반도체 소자의 단면도.
도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도.
도 5는 트렌치(T)형성을 위한 포토레지스트 패턴의 평면모습을 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
40 : 기판 41 : 소자분리막
42 : 절연막 43 : 에피층
44 : 게이트 산화막 45 : 소스/드레인 접합영역
46 : 게이트 스페이서
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 DRAM과 같은 메모리 소자 및 그의 제조 방법에 관한 것이다.
최근 소자의 개발 공정에 있어서 가장 많은 문제점으로 지적되는 사항이 캐패시터의 리프레시 타임(Refresh time)을 개선하는 공정이다. DRAM과 같은 메모리의 경우 주기적인 리프레시는 소자의 제조공정에서 대단히 중요한 역할을 하고 있으며, 이러한 사항은 소자 개발에서 양산으로 이관되는 시점에 있어서 매우 중요한 역할을 하고 있다. 실제로 리프레시 타임의 확보를 양산의 성패를 좌우하는 중요한 관건이 된다.
도 1은 종래기술에 따른 DRAM소자의 스토리지노드 콘택플러그까지 형성된 모습을 나타내는 평면도이다.
도 1을 간단히 설명하면, 필드영역(Field)과 활성영역(Active)으로 구분된 기판(20) 상에 복수의 워드라인(WL)이 형성되고, 복수의 워드라인(WL) 사이의 기판(20)과 접하는 비트라인콘택(BLC)을 통해 비트라인(BL)이 연결되어 있다. 복수의 워드라인(WL) 활성영역(Active)과 콘택플러그(도면에 나타나지 않음)를 통해 스토리지노트 콘택플러그(SNC)가 전기적으로 연결되어 있다.
이하, 상기의 평면구조를 갖는 종래의 반도체 소자의 제조 방법에 대해 설명하도록 하겠다.
도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 2a를 참조하면, 기판(20)에 소자간의 격리를 위한 소자분리막(21)을 형성한다. 이어서, 기판(20)의 하부에 웰형성용 불순물을 이온주입한 후, 트랜지스터의 동작특성 향상을 위한 펀치쓰루방지용 불순물, 문턱전압조절용 불순물 등을 이온주입한다.
이어서, 게이트 산화막 형성을 위한 세정공정을 실시한후, 기판(20) 상에 게이트 산화막(22)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 게이트 산화막(22)상에 게이트 실리콘막, 금속(또는 금속실리사이드) 및 하드마스크용 절연막을 차례로 형성하고 이를 패터닝하여 복수의 게이트전극 패턴(23a, 23b, 23c)을 형성한다. 이어서, 복수의 게이트전극 패턴(23a, 23b, 23c)의 측면에 얼라인된 기판(20)의 하부에 불순물을 이온주입하여 소스/드레인 접합영역(24)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 복수의 게이트전극 패턴(23a, 23b, 23c)의 측면에 게이트 스페이서(24)을 형성한 후, 게이트전극 패턴(23a, 23b, 23c)이 형성된 기판(20)의 전면에 층간절연막(도면에 도시되지 않음)을 형성한다.
이어서, 층간절연막을 관통하여 소스/드레인 접합영역(24)과 접속된 콘택플러그(25)를 형성한다.
상기와 같이 종래기술에 따른 반도체 소자의 제조 방법은, 소자의 집적도가 증대됨에 따라 소스/드레인 영역의 고농도의 이온주입과 더불어 채널영역에 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지 및 문턱전압 제어를 위한 고농도 이온주입이 필요한데, 이러한 과다한 이온주입에 의해 게이트 에지의 부위의 소스/드레인 접합영역에서 전계가 매우 높아지게 되고, 공핍층의 전자와 홀 쌍(Electron-Hole Pair)이 증가하면서 누설전류(Leakage Current)가 증가된다. 이러한 누설전류는 DRAM소자에서 리프레쉬(Refresh) 특성의 저하라는 큰 문제점을 가져다 준다.
또한, 소자분리영역과 활성영역의 인접부에서 에칭비율 증가에 의해 소자분리막의 일부가 손실되어 도 2a의 M에 나타난 모우트(Moat)현상이 발생하는데, 이는 도 2b에 도시된 바와 같이, 게이트 폴리실리콘 증착시 폴리실리콘의 일부가 모우트(Moat)영역에 남게 되어 셀과 셀 또는 비트라인과 비트라인간의 쇼트(Short)를 발생시켜 솔리드페일(Solid Fail)을 유발하는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로 리프레쉬특성을 향상시킴과 동시에 솔리드페일(Solid Fail)을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명은 필드영역과 액티브영역을 정의하기 위한 소자분리막이 형성되고 상기 필드영역과 액티브영역의 경계에 모우트(Moat)영역을 갖는 기판; 상기 기판 표면 하부에 채널을 형성하며 게이트전극과 소스/드레인접합 영역을 갖는 트랜지스터; 및 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위해 상기 채널 하부 및 상기 모우트 영역에 형성된 펀치쓰루 방지막을 포함하는 반도체 소자를 제공한다.
또한, 본 발명은 채널형성 영역 하부의 기판에 트렌치를 형성하는 단계; 절연막으로 상기 트렌치를 매립하여 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위하여 상기 채널 하부에 펀치쓰루 방지막을 형성하는 단계; 및 상기 기판 상에 상기 채널을 형성하며, 게이트전극과 소스/드레인접합 영역을 갖는 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은 액티브 영역과 필드영역을 정의하기 위해 기판에 STI(Shallow Trench Isolation)구조를 갖는 소자분리영역을 형성하는 단계-상기 소자분리영역과 상기 액티브 영역의 경계에 모우트가 발생함-; 채널형성 영역 하부의 기판에 트렌치를 형성하는 단계; 절연막으로 상기 트렌치를 매립하여 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위하여 상기 채널 하부에 펀치쓰루 방지막을 형성하며, 상기 모우트영역을 매립하는 단계; 및 상기 기판 상에 상기 채널을 형성하며, 게이트전극과 소스/드레인접합 영역을 갖는 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
이하에서 설명하는 본 발명의 바람직한 실시예는 도 1의 평면구조를 갖는 반도체 소자 및 그의 제조 방법에 대해 설명한다. 다만 이러한 구조에 한정되는 것은 아니다.
도 3은 본 발명의 바람직한 실시예에 따라 제조된 반도체 소자의 단면도이다.
도 3을 참조하면, 소자분리영역(31)이 형성된 기판(30)의 표면 하부에 채널을 형성하며 게이트전극(G3)과 소스/드레인접합 영역(32)을 갖는 트랜지스터(TR)가 형성되어 있다. DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위해 채널 하부에 펀치쓰루 방지막(33)이 형성되어 있다. 펀치쓰루 방지막(33)은 산화막을 포함하는 물질이며, 동일 물질이 소자분리영역(31)과 활성영역의 인접부에 위치한 모우트(Moat) 영역(M)에도 채워져 있다.
도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 4a를 참조하면, 활성영역(A)과 필드영역(B)을 정의하기 위해 기판(40)에 STI(Shallow Trench Isolation)구조를 갖는 소자분리막(41)을 형성한다. 이때, 소자분리막(41)과 활성영역(A) 경계에는 모우트(Moat; M)가 발생한다.
이어서, 도 4b에 도시된 바와 같이, 채널이 형성되는 영역의 기판에 트렌치 (T)를 형성한다.
도 5는 트렌치(T)형성을 위한 포토레지스트 패턴의 평면모습을 나타내는 도면이다.
도 5를 참조하여 트렌치(T) 형성과정을 구체적으로 살펴보면, 활성영역(A)과 게이트전극이 형성될 영역(G4)이 오버랩되는 영역의 중앙부를 오픈시키는 마스크패턴(PR)을 형성하고, 마스크 패턴(PR)을 식각마스크로 기판(40)을 소정깊이로 식각하여 트렌치(T)를 형성한다. 트렌치(T)의 깊이는 트렌치(T)형성을 위한 포토레지스트 패턴(도면에 도시되지 않음)의 마진을 고려하여 결정하며, 바람직하게는 1000∼1500Å의 깊이로 형성한다. 또한, 트렌치(T)의 폭은 포토레지스트 패턴형성이 가능한 범위에서 형성하며, 채널길이의 절반 정도로 형성하는 것이 바람직하다.
이어서, 산화막을 포함하는 절연막(42)으로 트렌치(T)를 매립한다. 이때, 절연막(42)은 모우트(Moat)영역에도 매립된다. 이어서, 절연막(42)을 기판(40)이 노출되는 타겟으로 CMP 또는 에치백공정을 실시하여 평탄화한다. 이어서, 채널형성 영역을 확보하기 위해 트렌치(T)의 상부에 매립된 절연막(42)의 일부를 제거한다. 제거되고 남은 절연막(42)의 두께는 600∼1000Å이다.
여기서, 트렌치(T)의 상부에 매립된 절연막(42)의 일부제거는 기판(40)을 노출시키기 위한 에치백공정에서 과도식각을 통하여 제거할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 노출된 트렌치(T)측면 기판(40)으로 부터 에피층(43)을 성장시킨다. 에피층(43)은 트렌치(T)를 완전히 매립시킬때 까지 성장시킨다. 이때, 트렌치(T)측면에서만 에피층(43)이 성장되며, 절연막(42)의 상 부에는 성장되지 않는다. 여기서, 에피층(43) 하부에 형성된 절연막(42)은 트랜지스터가 동작시 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위한 펀치쓰루 방지막(42a)이 된다.
이어서, 트렌치(T)를 매립한 에피층(43)의 접촉부의 불연속면 또는 손상이 발생하는 것을 방지하기 위해 적당한 온도와 분위기에서 열처리를 실시한다.
이어서, 게이트 산화막 형성을 위한 세정공정을 실시한후, 기판(40) 상에 게이트 산화막(44)을 형성한다.
이어서, 도 4d에 도시된 바와 같이, 게이트 산화막(44)상에 게이트 실리콘막, 금속(또는 금속실리사이드) 및 하드마스크용 절연막을 차례로 형성하고 이를 선택적으로 패터닝하여 복수의 게이트전극 패턴(G4a, G4b, G4c)을 형성한다. 이어서, 복수의 게이트전극 패턴(G4a, G4b, G4c)의 측면에 얼라인된 기판(40)의 하부에 불순물을 이온주입하여 소스/드레인 접합영역(45)을 형성한다.
이어서, 복수의 게이트전극 패턴(G4a, G4b, G4c)의 측면에 게이트 스페이서(46)을 형성한 후, 게이트 패턴(G4a, G4b, G4c)이 형성된 기판(40)의 전면에 층간절연막(도면에 도시되지 않음)을 형성한다.
이어서, 층간절연막을 관통하여 소스/드레인 접합영역(45)과 접속된 콘택플러그(46)를 형성한다.
전술한 바와 같이 본 발명은 채널이 형성되는 영역의 하부에 펀치쓰루 방지막을 형성함으로써, 별도의 펀치쓰루 방지를 위한 불순물을 이온주입하는 공정을 생략할수 있으며, 종래의 펀치쓰루 방지를 위한 불순물 이온주입시 야기되던 누설 전류증가에 따른 리프레쉬특성 저하를 방지할 수 있다.
또한, 펀치쓰루 방지막을 채널의 하부에 형성하게 되어 바디효과(Body Effect)가 개선된다.
또한, 펀치쓰루 방지막을 형성하는 과정에서 소자분리막과 활성영역의 경계의 모우트(Moat)영역에 펀치쓰루 방지막을 형성하는 물질과 동일한 물질이 매립되어 셀과 셀 또는 비트라인과 비트라인간의 쇼트(Short) 발생을 차단시켜 솔리드페일(Solid Fail)을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은, 펀치쓰루 발생을 방지하면서도 누설전류를 감소시킬수 있어 리프레쉬 특성을 향상시킬수 있다.
또한, 셀과 셀 또는 비트라인과 비트라인간의 쇼트(Short) 발생을 차단시켜 솔리드페일(Solid Fail)을 방지할 수 있다.
Claims (11)
- 필드영역과 액티브영역을 정의하기 위한 소자분리막이 형성되고 상기 필드영역과 액티브영역의 경계에 모우트(Moat)영역을 갖는 기판;상기 기판 표면 하부에 채널을 형성하며 게이트전극과 소스/드레인접합 영역을 갖는 트랜지스터; 및DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위해 상기 채널 하부 및 상기 모우트 영역에 형성된 펀치쓰루 방지막을 포함하는 반도체 소자.
- 삭제
- 제1항에 있어서,상기 펀치쓰루 방지막은 산화막을 포함하는 반도체 소자.
- 삭제
- 제1항에 있어서,상기 펀치쓰루 방지막은 600Å 내지 1000Å의 두께를 갖는 반도체 소자.
- 삭제
- 액티브 영역과 필드영역을 정의하기 위해 기판에 STI(Shallow Trench Isolation)구조를 갖는 소자분리영역을 형성하는 단계-상기 소자분리영역과 상기 액티브 영역의 경계에 모우트가 발생함-;채널형성 영역 하부의 기판에 트렌치를 형성하는 단계;절연막으로 상기 트렌치를 매립하여 DIBL(Drain Induced Barrier Lowering)에 의해 야기되는 펀치쓰루 방지를 위하여 상기 채널 하부에 펀치쓰루 방지막을 형성하며, 상기 모우트영역을 매립하는 단계; 및상기 기판 상에 상기 채널을 형성하며, 게이트전극과 소스/드레인접합 영역을 갖는 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 트렌치를 1000Å 내지 1500Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제7항 또는 제8항에 있어서,상기 펀치쓰루 방지막을 600Å 내지 1000Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 절연막은 산화막을 포함하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 펀치쓰루 방지막을 형성하는 단계 후, 성장층의 불연속면이나 손상을 방지하기 위해 열처리하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR101057760B1 (ko) | 2009-12-28 | 2011-08-19 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US10957647B2 (en) | 2018-08-13 | 2021-03-23 | Samsung Electronics Co., Ltd. | Integrated circuit devices including a boron-containing insulating pattern |
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2004
- 2004-11-01 KR KR1020040087872A patent/KR100707800B1/ko not_active IP Right Cessation
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