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CN115084138A - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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CN115084138A
CN115084138A CN202110271098.4A CN202110271098A CN115084138A CN 115084138 A CN115084138 A CN 115084138A CN 202110271098 A CN202110271098 A CN 202110271098A CN 115084138 A CN115084138 A CN 115084138A
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CN
China
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conductive
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semiconductor structure
substrate
width
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CN202110271098.4A
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平尔萱
白杰
黄娟娟
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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Abstract

本申请提供一种半导体结构的制备方法及半导体结构。该制备方法包括：提供基底；在基底上形成间隔分布的若干位线结构，位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构，其中，导电阻挡块的宽度小于导电结构的宽度；形成与位线结构的侧壁接触的气隙。上述半导体结构的制备方法，可进一步的降低位线电阻；同时，还有利于减小位线结构与后续导电插塞间的寄生电容，从而进一步提升半导体结构的电性性能。

Description

半导体结构的制备方法及半导体结构
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构的制备方法及半导体结构。
背景技术
半导体存储器件包括多个单位单元，每个单元包括电容器、晶体管和位线。电容器用来暂时存储数据，而晶体管用来控制位线写入或读取到电容器的电信号，随着动态随机存储器(DRAM)的尺寸不断减小，位线性能的提升变的越来越困难。
发明内容
基于此，有必要针对位线性能的提高，提供一种改进的半导体结构的制备方法。
一种半导体结构的制备方法，包括：
提供基底；
在所述基底上形成间隔分布的若干位线结构，所述位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构，其中，所述导电阻挡块的宽度小于所述导电结构的宽度；
形成与所述位线结构的侧壁接触的气隙。
在其中一个实施例中，还包括：在相邻所述位线结构之间的所述基底上形成包括第一导电部分和第二导电部分的导电插塞，所述第二导电部分形成在所述第一导电部分的上方；其中，所述第二导电部分的底部具有面向所述位线结构的斜面。
在其中一个实施例中，所述第二导电部分的底部还包括底面，以及位于所述底面和所述斜面之间的垂直面；其中，所述底面与所述第一导电部分的顶面接触，所述垂直面的一端与所述底面连接，远离所述底面的一端与所述斜面连接。
在其中一个实施例中，所述气隙形成在所述位线结构和所述导电插塞之间，且所述斜面至少部分暴露于所述气隙。
在其中一个实施例中，所述斜面具有两个，且分别位于所述第二导电部分底部的面向相邻所述位线结构的两侧。
在其中一个实施例中，所述导电阻挡块的顶角与所述斜面的垂直距离大于所述导电结构的顶角与所述斜面的垂直距离。
在其中一个实施例中，所述导电阻挡块的顶部高于所述斜面的底部。
在其中一个实施例中，所述导电阻挡块的宽度为所述导电结构宽度的1/3～1/2。
在其中一个实施例中，所述导电阻挡块的材质包括富金属氮化物或富金属硅化物。
本申请还提供一种半导体结构。
一种半导体结构，包括：
包括：
基底；
间隔分布于所述基底上的若干位线结构，所述位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构，其中，所述导电阻挡块的宽度小于所述导电结构的宽度；
气隙，所述气隙与所述位线结构的侧壁接触。
在其中一个实施例中，还包括：导电插塞，位于相邻所述位线结构之间的所述基底上，所述导电插塞包括第一导电部分和位于所述第一导电部分上方的第二导电部分；其中，所述第二导电部分的底部具有面向所述位线结构的斜面。
在其中一个实施例中，所述第二导电部分的底部还包括底面，以及位于所述底面和所述斜面之间的垂直面；其中，所述底面与所述第一导电部分的顶面接触，所述垂直面的一端与所述底面连接，远离所述底面的一端与所述斜面连接。
在其中一个实施例中，所述气隙形成在所述位线结构和所述导电插塞之间，且所述斜面至少部分暴露于所述气隙。
在其中一个实施例中，所述斜面具有两个，且分别位于所述第二导电部分底部的面向相邻所述位线结构的两侧。
在其中一个实施例中，所述导电阻挡块的顶角与所述斜面的垂直距离大于所述导电结构的顶角与所述斜面的垂直距离。
在其中一个实施例中，所述导电阻挡块的宽度为所述导电结构宽度的1/3～1/2。
在其中一个实施例中，所述导电阻挡块的材质包括富金属氮化物或富金属硅化物。
通过形成用以阻隔导电结构和绝缘结构的导电阻挡块，既可以减轻绝缘结构对导电结构的电性影响，又可以增加位线结构中导体的横截面积，从而有利于进一步降低位线电阻；同时，通过设置位线结构侧壁的气隙以及导电阻挡块与导电插塞之间的距离，还有利于减小位线结构与导电插塞间的寄生电容，从而进一步提升半导体结构的电性性能。
附图说明
为了更清楚地说明本说明书实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例的半导体结构的制备方法的步骤流程图；
图2为本申请一实施例的半导体结构的俯视图；
图3为形成图2所示实施例的形成位线结构的步骤示意图；
图4为图2所示实施例的线A-A’截取的截面图；
图5为图4所示实施例的X部分的放大示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
随着动态随机存储器(DRAM)的尺寸不断减小，位线性能的提升变的越来越困难。
针对上述问题，本申请提供了一种半导体结构的制备方法及半导体结构。
具体的，如图1所示，在一实施例中，该半导体结构的制备方法包括以下步骤：
S100、提供基底。
基底可以包括单晶硅基底、绝缘体上硅(SOI)基底、绝缘体上层叠硅(SSOI)基底、绝缘体上层叠锗化硅(S-SiGeOI)基底、绝缘体上锗化硅(SiGeOI)基底或绝缘体上锗(GeOI)基底等。在本申请所述的各实施例中，基底包括单晶硅基底。
进一步的，请参考图2，沟槽隔离结构110可以设置在基底100中以于基底100内限定出多个有源区AR，多个有源区AR可以呈错位阵列排布。具体的，沟槽隔离结构110包括氧化硅，每个有源区AR可具有沿第三方向D3延伸的长条形状，且有源区AR可以彼此平行设置，一个有源区AR的中心可以邻近于其相邻的另一有源区AR的端部分。
S200、在基底上形成间隔分布的若干位线结构，位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构；其中，导电阻挡块的宽度小于导电结构的宽度。
请继续参考图2，基底100上形成有沿第一方向D1延伸的多个位线结构200以及沿第二方向D2延伸的多个字线结构300。具体的，如图3所示，位线结构200包括依次叠设的导电结构210、第一导电阻挡块220和绝缘结构230，导电结构210形成在基底100和导电阻挡块220之间，且包括依次叠设的位线插塞211、导电阻挡层212以及沿第一方向D1延伸的位线213，导电结构210的侧面还形成有隔离侧墙240。其中，隔离侧墙240和绝缘结构230的材质可以是氮化硅，位线插塞211可以是多晶硅外延层，导电阻挡层220可以是氮化钛层，位线230的材质可以是金属钨、铝、铜、镍、钴等。导电阻挡块220的材质则可以是富金属氮化物或富金属硅化物，如氮化钨、氮化钼、氮化钛、硅化钛等，如此，有助于捕获绝缘结构230迁移到导电结构210中的氮原子，防止导电结构210被氮化而增大导电结构210的电阻。具体的，富金属氮化物指的是金属原子和氮原子的摩尔比大于1，例如为2，3，4，5，6，7等，富金属硅化物指的是金属原子和硅原子的摩尔比大于1，例如为2，3，4，5，6，7等。
进一步的，导电阻挡块220的宽度小于导电结构210的宽度。如图2所示，导电阻挡块220和导电结构210的宽度表示沿第二方向D2的长度，其中第二方向D2与位线结构200的延伸方向D1垂直。
S300、形成与位线结构的侧壁接触的气隙。具体的，如图4所示，形成与位线结构200的侧壁接触的气隙720。
上述半导体结构的制备方法，通过在导电结构210和绝缘结构230之间形成导电阻挡块220，可将导电结构210与绝缘结构230阻隔，避免导电结构210中的部分位线(如金属钨)在形成绝缘结构230(如氮化硅)的制程中被氮化造成阻值升高，从而既保护了位线213，也增大了位线结构200中导体的横截面积，有利于进一步降低位线结构200的电阻；同时，通过设置与位线结构200侧壁接触的气隙720以及导电阻挡块220的宽度小于导电结构的宽度，有利于减小位线结构200与后续导电插塞间的寄生电容，进一步提升半导体结构的电性性能。
在一实施例中，如图3中的(a)图至(c)图所示，上述位线结构200可通过如下步骤形成：
S210、通过沉积工艺在基底100的表面依次形成多晶硅外延材料层211’、导电阻挡材料层212’、位线材料层213’、导电阻挡块材料层220’以及绝缘结构材料层230’。上述沉积工艺可以是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
S220、在绝缘结构材料层230’上形成掩膜层400和光阻层，对光阻层进行曝光显影以形成图案化光阻层500，基于图案化光阻层500对掩膜层400进行刻蚀，以形成图案化掩膜层。
S230、以图案化掩膜层为掩膜对多晶硅外延材料层211’、导电阻挡材料层212’、位线材料层213’、导电阻挡块材料层220’以及绝缘结构材料层230’进行刻蚀，去除部分多晶硅外延材料层211’、导电阻挡材料层212’、位线材料层213’、导电阻挡块材料层220’以及绝缘结构材料层230’，形成上述位线结构200。
进一步的，为使形成的导电阻挡块220的宽度小于导电结构210的宽度，步骤S230需满足以下条件：在相同刻蚀条件下，位线材料层213’和绝缘结构材料层230’的刻蚀去除速率均小于导电阻挡块材料层220’的刻蚀去除速率。
在一实施例中，如图4和图5所示，在步骤S200之后，还包括：
S300、在相邻位线结构200之间的基底100上形成包括第一导电部分610和第二导电部分620的导电插塞600，第二导电部分620形成在第一导电部分610的上方；其中，第二导电部分620的底部具有面向位线结构200的斜面P621。
如图4所示，位线结构200的两侧还设置有间隔层700以增加位线213和导电插塞600间的绝缘特性，其中间隔层700可包括外部间隔层710和气隙720，外部间隔层710可以是氮化硅。具体的，间隔层700的顶部可设置为斜面，从而第二导电部分620的底部也可对应设置一面向位线结构200的斜面P621，以与间隔层700的顶部斜面贴合；另外，第二导电部分620的斜面P621至少部分暴露于气隙720，如此设置，可以尽可能的降低位线结构200和邻近的导电插塞600之间的寄生电容；同时，斜面P621的设置有助于增加第二导电部分620与后续存储电容器的接触面积，提升DRAM的电性性能；除此之外，在第二导电部分620的底部设置斜面P621还有助于在相邻位线结构200之间填入更多导电材料，以增加导电插塞600的横截面积，进一步降低导电插塞600的电阻。进一步的，斜面P621可具有一个或多个。当斜面P621具有两个时，如图4所示，斜面P621分别位于第二导电部分620底部的面向相邻位线结构200的两侧。进一步的，斜面P621可对称地设置在第二导电部分620底部的面向相邻位线结构200的两侧，从而有助于更充分地利用相邻位线结构200之间的空间，进一步增加填充在相邻位线结构200之间的导电材料。
在一实施例中，气隙720的形成方法包括：在位线结构200的侧面形成第一介质层，如氧化硅；在所述第一介质层的侧面上形成外部间隔层710，如氮化硅；利用第一介质层和位线结构200以及外部间隔层710的刻蚀选择比去除第一介质层形成气隙720。
在一实施例中，如图4和图5所示，第二导电部分620的底部还包括底面P622，以及位于底面P622和斜面P621之间的垂直面P623；其中，底面P622与第一导电部分610的顶面接触，垂直面P623的一端与底面P622连接，远离底面P622的一端与斜面P621连接。具体的，垂直面P623垂直于第一方向D1和第二方向D2所在的平面。通过在底面P622和斜面P621之间设置垂直面P623，有助于第二导电部分620的底部向下延伸，从而可在相邻的位线结构200之间填入更多导电材料；除此之外，也有利于第二导电部分620更稳固地设置在位线结构之间，使导电插塞600具有较佳的的结构稳定性。
进一步的，垂直面P623朝靠近第一导电部分610的方向延伸预设深度。通过控制垂直面P623向下延伸一预设深度，有助于在降低电阻和保障半导体结构的电性性能之间取得平衡。具体的，预设深度的范围包括10nm～100nm。
在一实施例中，如图5所示，导电阻挡块220的顶角与斜面P621的垂直距离L2小于导电结构210的顶角与斜面P621的垂直距离L1，L1和L2均由虚线示出。通过上述设置，可使导电阻挡块220具备一定的厚度和宽度，从而有利于在满足导电阻挡块220的宽度小于导电结构210的同时，尽可能地增大导电阻挡块220的横截面积，从而增大位线结构200中导体的横截面积，进一步减小位线结构200的电阻。
在另一实施例中，导电阻挡块220的顶角与斜面P621的垂直距离L2大于导电结构210的顶角与斜面P621的垂直距离L1。通过上述设置，在增大导电阻挡块220的横截面积，从而增大位线结构200中导体的横截面积，进一步减小位线结构200的电阻的同时，又能尽可能的增大导电阻挡块220和第二导电部分620的距离，降低导电阻挡块220和第二导电部分620的寄生电容。
进一步的，如图5所示，导电阻挡块220的顶部高于斜面P621的底部。通过上述设置有助于在位线结构200的高度一定时，尽量增加导电阻挡块220的厚度，从而进一步降低位线结构200的电阻，同时也有助于使相邻位线结构200之间填充更多导电材料，进一步降低导电插塞600的电阻。
进一步的，导电阻挡块220的宽度为导电结构210宽度的1/3～1/2。通过上述方式，有助于对绝缘结构250形成较好地支撑，提高位线结构200的稳定性，同时可有效地降低位线结构200与导电插塞600间的寄生电容。而当导电阻挡块220的宽度与导电结构210宽度的比低于1/3时，导电阻挡块220过窄，无法对绝缘结构250形成较好地支撑；而当导电阻挡块220的宽度与导电结构210宽度的比大于1/2时，容易增加位线结构200与导电插塞600间的寄生电容，不利于半导体结构电性性能的提高。
本申请还提供一种半导体结构。请参考图4，该半导体结构包括基底100，间隔分布于基底100上的若干位线结构200，位线结构200包括依次叠设的导电结构210、导电阻挡块220和绝缘结构230，其中，导电阻挡块220的宽度小于导电结构210的宽度；气隙720，气隙720与位线结构200的侧壁接触。
其中，导电阻挡块220的材质则可以是富金属氮化物或富金属硅化物，如氮化钨、氮化钼、氮化钛、硅化钛、硅化镍、硅化钴等，如此，有助于捕获绝缘结构230迁移到导电结构210中的氮原子，防止导电结构210被氮化而增大导电结构210的电阻。具体的，富金属氮化物指的是金属原子和氮原子的摩尔比大于1，例如为2，3，4，5，6，7等，富金属硅化物指的是金属原子和硅原子的摩尔比大于1，例如为2，3，4，5，6，7等。
上述半导体结构，通过形成用以阻隔导电结构210和绝缘结构230的导电阻挡块220，既可以避免导电结构210中的部分位线(如金属钨)在形成绝缘结构230(如氮化硅)的制程中被氮化造成阻值升高，从而既保护了位线213，还可以增加位线结构200中导体的横截面积，从而有利于进一步降低位线电阻；同时，通过设置与位线结构200的侧壁接触的气隙720以及导电阻挡块220的宽度小于导电结构210的宽度，还有利于减小位线结构200与后续导电插塞600间的寄生电容，从而进一步提升半导体结构的电性性能。
在一实施例中，如图4所示，上述半导体结构还包括：导电插塞600，位于相邻位线结构200之间的基底100上，导电插塞600包括第一导电部分610和位于第一导电部分610上方的第二导电部分620；其中，第二导电部分620的底部具有面向位线结构200的斜面。如此有助于增加第二导电部分620与后续存储电容器的接触面积，提升DRAM的电性性能；除此之外，在第二导电部分620的底部设置斜面P621还有助于在相邻位线结构200之间填入更多导电材料，以增加导电插塞600的横截面积，进一步降低导电插塞600的电阻。进一步的，斜面P621可具有两个，且分别位于第二导电部分620底部的面向相邻位线结构200的两侧，从而有助于更充分地利用相邻位线结构200之间的空间，进一步增加填充在相邻位线结构200之间的导电材料。
位线结构200的两侧还设置有间隔层700以增加位线213和导电插塞600间的绝缘特性，其中间隔层700可包括外部间隔层710和气隙720，外部间隔层710可以是氮化硅。具体的，间隔层700的顶部可设置为斜面，从而第二导电部分620的底部也可对应设置一面向位线结构200的斜面P621，以与间隔层700的顶部斜面贴合；另外，第二导电部分620的斜面P621至少部分暴露于气隙720，如此设置，可以尽可能地降低位线结构200和邻近的导电插塞600之间的寄生电容。
在一实施例中，导电阻挡块220的宽度小于绝缘结构230的宽度。通过上述设置，可进一步增加位线结构200与后续导电插塞600间的距离，降低位线结构200与导电插塞600间的寄生电容，同时也有利于减小或消除导电阻挡块220顶部宽底部窄的影响，提高位线结构200的结构稳定性。
在一实施例中，第二导电部分620的底部还包括底面P622，以及位于底面P622和斜面P621之间的垂直面P623；其中，底面P622与第一导电部分610的顶面接触，垂直面P623的一端与底面P622连接，远离底面P622的一端与斜面P621连接。通过在底面P622和斜面P621之间设置垂直面P623，有助于第二导电部分620的底部向下延伸，从而可在相邻的位线结构200之间填入更多导电材料；除此之外，也有利于第二导电部分620更稳固地设置在位线结构之间，使导电插塞600具有较佳的的结构稳定性。进一步的，垂直面P623朝靠近第一导电部分610的方向延伸预设深度。
在一实施例中，如图5所示，导电阻挡块220的顶角与斜面P621的垂直距离L2小于导电结构210的顶角与斜面P621的垂直距离L1，L1和L2均由虚线示出。通过上述设置，可使导电阻挡块220具备一定的厚度和宽度，从而有利于在满足导电阻挡块220的宽度小于导电结构210的同时，尽可能地增大导电阻挡块220的横截面积，从而增大位线结构200中导体的横截面积，进一步减小位线结构200的电阻。
在另一示例中，导电阻挡块220的顶角与斜面P621的垂直距离L2大于导电结构210的顶角与斜面P621的垂直距离L1。通过上述设置，在增大导电阻挡块220的横截面积，从而增大位线结构200中导体的横截面积，进一步减小位线结构200的电阻的同时，又能尽可能的增大导电阻挡块220和第二导电部分620的距离，降低导电阻挡块220和第二导电部分620的寄生电容。
进一步的，如图5所示，导电阻挡块220的顶部高于斜面P621的底部。通过上述设置有助于在位线结构200的高度一定时，尽量增加导电阻挡块220的厚度，从而进一步降低位线结构200的电阻，同时也有助于使相邻位线结构200之间填充更多导电材料，进一步降低导电插塞600的电阻。
进一步的，导电阻挡块220的宽度为导电结构210宽度的1/3～1/2。通过上述方式，有助于对绝缘结构250形成较好地支撑，提高位线结构200的稳定性，同时可有效地降低位线结构200与导电插塞600间的寄生电容。
进一步的，导电阻挡块220的材质则可以是富金属氮化物或富金属硅化物，如氮化钨、氮化钼、氮化钛、硅化钛、硅化镍、硅化钴等，如此，有助于捕获绝缘结构230迁移到导电结构210中的氮原子，防止导电结构210被氮化而增大导电结构210的电阻。具体的，富金属氮化物指的是金属原子和氮原子的摩尔比大于1，例如为2，3，4，5，6，7等，富金属硅化物指的是金属原子和硅原子的摩尔比大于1，例如为2，3，4，5，6，7等。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底上形成间隔分布的若干位线结构，所述位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构，其中，所述导电阻挡块的宽度小于所述导电结构的宽度；
形成与所述位线结构的侧壁接触的气隙。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括：
在相邻所述位线结构之间的所述基底上形成包括第一导电部分和第二导电部分的导电插塞，所述第二导电部分形成在所述第一导电部分的上方；
其中，所述第二导电部分的底部具有面向所述位线结构的斜面。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，
所述第二导电部分的底部还包括底面，以及位于所述底面和所述斜面之间的垂直面；其中，所述底面与所述第一导电部分的顶面接触，所述垂直面的一端与所述底面连接，远离所述底面的一端与所述斜面连接。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述气隙形成在所述位线结构和所述导电插塞之间，且所述斜面至少部分暴露于所述气隙。
5.根据第权利要求2所述的半导体结构的制备方法，其特征在于，
所述斜面具有两个，且分别位于所述第二导电部分底部的面向相邻所述位线结构的两侧。
6.根据权利要求2所述的半导体结构的制备方法，其特征在于，
所述导电阻挡块的顶角与所述斜面的垂直距离大于所述导电结构的顶角与所述斜面的垂直距离。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述导电阻挡块的顶部高于所述斜面的底部。
8.根据权利要求6或7所述的半导体结构的制备方法，其特征在于，所述导电阻挡块的宽度为所述导电结构宽度的1/3～1/2。
9.根据权利要求1-7任一项所述的半导体结构的制备方法，其特征在于，所述导电阻挡块的材质包括富金属氮化物或富金属硅化物。
10.一种半导体结构，其特征在于，包括：
基底；
间隔分布于所述基底上的若干位线结构，所述位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构，其中，所述导电阻挡块的宽度小于所述导电结构的宽度；
气隙，所述气隙与所述位线结构的侧壁接触。
11.根据权利要求10所述的半导体结构，其特征在于，还包括：
导电插塞，位于相邻所述位线结构之间的所述基底上，所述导电插塞包括第一导电部分和位于所述第一导电部分上方的第二导电部分；
其中，所述第二导电部分的底部具有面向所述位线结构的斜面。
12.根据权利要求11所述的半导体结构，其特征在于，
所述第二导电部分的底部还包括底面，以及位于所述底面和所述斜面之间的垂直面；其中，所述底面与所述第一导电部分的顶面接触，所述垂直面的一端与所述底面连接，远离所述底面的一端与所述斜面连接。
13.根据权利要求11所述的半导体结构，其特征在于，所述气隙形成在所述位线结构和所述导电插塞之间，且所述斜面至少部分暴露于所述气隙。
14.根据权利要求11所述的半导体结构，其特征在于，
所述斜面具有两个，且分别位于所述第二导电部分底部的面向相邻所述位线结构的两侧。
15.根据权利要求11所述的半导体结构，其特征在于，所述导电阻挡块的顶角与所述斜面的垂直距离大于所述导电结构的顶角与所述斜面的垂直距离。
16.根据权利要求15所述的半导体结构，其特征在于，所述导电阻挡块的宽度为所述导电结构宽度的1/3～1/2。
17.根据权利要求10-16任一项所述的半导体结构，其特征在于，所述导电阻挡块的材质包括富金属氮化物或富金属硅化物。
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