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KR102563425B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR102563425B1
KR102563425B1 KR1020180034920A KR20180034920A KR102563425B1 KR 102563425 B1 KR102563425 B1 KR 102563425B1 KR 1020180034920 A KR1020180034920 A KR 1020180034920A KR 20180034920 A KR20180034920 A KR 20180034920A KR 102563425 B1 KR102563425 B1 KR 102563425B1
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KR
South Korea
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film
oxide film
hafnium oxide
semiconductor device
manufacturing
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KR1020180034920A
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Inventor
타다시 야마구치
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

[과제] Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막의 강유전성을 발현시킨다.
[해결수단] 반도체 기판(1S)상에 절연막(2)을 통하여 산화하프늄막(3)을 퇴적한 후, 반도체 기판(1S)에 대하여 마이크로파(MW)를 조사하여 산화하프늄막(3)을 선택적으로 가열한다. 이에 의해, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)에 Si 등과 같은 불순물을 첨가하지 않아도, 산화하프늄막(3)의 강유전성을 발현시킬 수 있다. 즉, 역 사이즈 효과를 가지는 산화하프늄막(3)을 강유전체 메모리 셀의 강유전체막으로서 사용할 수 있으므로, 강유전체 메모리 셀의 미세화를 실현할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing semiconductor device}
본 발명은, 반도체 장치의 제조 방법에 관하여, 예를 들면, 하프늄(Hf) 및 지르코늄(Zr)의 적어도 한쪽과 산소(O)를 주성분으로 하는 금속 산화막을 강(强)유전체막으로서 이용하는 반도체 장치의 제조 기술에 관한 것이다.
예를 들면, 특허문헌 1에는, 강유전체 메모리 셀을 가지는 집적회로의 제법이 기재되고, 산화하프늄, 산화지르코늄 또는 Hf와 Zr의 혼합 산화물을 포함하는 아몰퍼스(amorphous)층을 퇴적하고, 그 위에, 유전체, 도체의 산화물 또는 금속을 포함하는 피복층을 퇴적한 후, 아몰퍼스층을 가열하여 결정화하는 기술이 개시되어 있다. 또한, 이 특허문헌 1에는, 아몰퍼스층에 실리콘 등을 첨가함으로써, 강유전성을 가지는 상태로 결정화할 수 있는 것이 기재되어 있다.
[특허문헌 1] 미국 특허출원공개 2009/0261395호 명세서
그런데, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막은, 얇게 해도 강유전성을 나타내는 점에서, 이 금속 산화막을 강유전체 메모리 등의 강유전체막으로서 이용함으로써 강유전체 메모리를 미세화할 수 있다. 이 때문에, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막의 강유전성을 발현시키는 것이 요구되고 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막을 반도체 기판상에 퇴적한 후, 상기 금속 산화막을 마이크로파로 선택적으로 가열하는 공정을 가진다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막을 반도체 기판상에 퇴적하고, 상기 금속 산화막상에 도체막을 퇴적한 후, 상기 금속 산화막을 마이크로파로 선택적으로 가열하는 공정을 가진다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막을 제1 도체막상에 퇴적한 후, 상기 금속 산화막을 마이크로파로 선택적으로 가열하는 공정을 가진다.
또한, 일 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막을 제1 도체막상에 퇴적하고, 상기 금속 산화막상에 제2 도체막을 퇴적한 후, 상기 금속 산화막을 마이크로파로 선택적으로 가열하는 공정을 가진다.
일 실시 형태에 의하면, Hf 및 Zr의 적어도 한쪽과 O를 주성분으로 하는 금속 산화막의 강유전성을 발현시킬 수 있다.
[도 1] 산화하프늄막의 성막 공정 중의 반도체 기판의 요부 단면도이다.
[도 2] 산화하프늄막에 대한 마이크로파 가열 처리 중의 반도체 기판의 요부 단면도이다.
[도 3] 마이크로파에 의한 가열 처리 후에 있어서의 산화하프늄막의 결정의 해석 결과를 나타내는 그래프도이다.
[도 4] 산화하프늄막상에 캡 도체막을 퇴적한 후의 반도체 기판의 요부 단면도이다.
[도 5] 도 4의 캡 도체막의 퇴적 공정 후에 산화하프늄막에 대하여 마이크로파 가열을 한창 실시하고 있는 중의 반도체 기판의 요부 단면도이다.
[도 6] 캡 도체막이 있는 경우와 없는 경우에서 마이크로파 가열 후에 있어서의 산화하프늄막의 결정의 해석 결과를 비교하여 나타내는 그래프도이다.
[도 7] 마이크로파 가열 후에 있어서의 산화하프늄막 결정 중의 사방정(Orthorhombic crystals)의 X선 강도를 가열 조건(온도 및 시간)마다 나타내는 그래프도이다.
[도 8] 마이크로파 가열 후에 있어서의 산화하프늄막의 결정의 X선 피크 강도와 가열 온도의 관계를 나타내는 그래프도이다.
[도 9] 캡 도체막을 PVD법으로 퇴적한 경우의 산화하프늄막의 결정의 X선 피크 강도를 나타내는 그래프도이다.
[도 10] 캡 도체막을 CVD법으로 퇴적한 경우의 산화하프늄막의 결정의 X선 피크 강도를 나타내는 그래프도이다.
[도 11] 마이크로파 가열 후에 있어서의 산화하프늄막의 결정 중의 사방정의 X선 강도를 조건(가열 온도, 가열 시간 및 캡 도체막의 퇴적 방법)마다 나타내는 그래프도이다.
[도 12] 실시 형태 1의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 13] 도 12 이후의 반도체 장치의 제조 공정의 마이크로파 가열 처리 중의 반도체 기판의 요부 단면도이다.
[도 14] 도 13 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 15] 도 14 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 16] 실시 형태 1의 반도체 장치의 제조 공정의 마이크로파 가열 공정에서 사용한 마이크로파 가열 장치의 일례의 구성도이다.
[도 17] 실시 형태 2의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 18] 도 17 이후의 반도체 장치의 제조 공정인 마이크로파 가열 처리 중의 반도체 기판의 요부 단면도이다.
[도 19] 도 18 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 20] 도 19 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 21] 실시 형태 3의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 22] 도 21 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 23] 도 22 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 24] 도 23 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 25] 도 24 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 26] 도 25 이후의 반도체 장치의 제조 공정인 마이크로파 가열 처리 중의 반도체 기판의 요부 단면도이다.
[도 27] 도 26 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 28] 도 27 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 29] 도 28 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
[도 30] 도 29 이후의 반도체 장치의 제조 공정 중의 반도체 기판의 요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것은 아니며, 특정의 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 점은 말할 필요도 없다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 동일하다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해 평면도이어도 해칭((hatching)을 표현한 경우가 있다.
＜발명자의 연구 결과＞
산화하프늄(HfOx)막은, 얇게 해도 강유전성을 나타내는 역(逆) 사이즈 효과를 가지므로, 이 산화막을 강유전체 메모리 등의 강유전체막으로서 사용함으로써 강유전체 메모리 등의 미세화를 실현할 수 있다. 이 때문에, 산화하프늄막의 강유전성을 발현시키는 것이 요구되고 있다.
산화하프늄막이 강유전성을 발현하기 위해서는 사방정(직방정)으로 불리는 결정상을 형성할 필요가 있다. 그러나, 사방정(Orthorhombic)은 준(準)안정상이며, 불안정하다. 이 때문에, 성막 후의 아몰퍼스상(相) 상태의 산화하프늄막에, 예를 들면, RTA(Rapid Thermal Annealing) 또는 FA(Furnace) 등으로 열처리(∼800℃)를 실시하면, 단사정(Monoclinic)이 형성되어 버린다. 그래서, 산화하프늄막에 실리콘(Si) 등과 같은 불순물을 미량으로 첨가하여 상기 열처리를 실시하면, 사방정이 형성되기 쉬워지는 것이 보고되어 있다. 그러나, 실제로는, RTA나 FA 등에서는 사방정을 형성하는 것이 어렵고, 고온으로 열처리하면 단사정이 형성되어 버린다.
그래서, 본 발명자는, 성막 후의 아몰퍼스상 상태의 산화하프늄막을 전자파(RF：Radio Frequency)로 가열하는 것에 관하여 검토했다. 그 결과, 성막 후의 아몰퍼스상 상태의 산화하프늄막을, 예를 들면, 2.45GHz의 마이크로파로 선택적으로 가열함으로써, 산화하프늄막에 실리콘 등과 같은 불순물을 첨가하지 않아도, 산화하프늄막의 결정 중에 사방정이 형성되는 것을 처음으로 발견했다. 이 연구 결과 에 관하여 도면을 참조하여 설명한다.
도 1은 산화하프늄막의 성막 공정 중의 반도체 기판의 요부 단면도, 도 2는 산화하프늄막에 대한 마이크로파 가열 처리 중의 반도체 기판의 요부 단면도이다. 우선, 도 1에 나타내듯이, 예를 들면, 단결정 실리콘(Si)으로 이루어지는 반도체 기판(이하, 단지 기판이라 한다)(1S)에 열산화 처리를 실시하여, 기판(1S)의 주면(主面)상에, 예를 들면, 산화실리콘막으로 이루어지는 절연막(제1 절연막)(2)을 형성한다. 절연막(2)의 두께는, 예를 들면, 1∼3nm 정도이다.
이어서, 절연막(2)상에, 예를 들면, 하프늄(Hf)과 산소(O)를 주성분으로 하는 산화하프늄막(금속 산화막)(3)을 ALD(Atomic Layer Deposition)법 등에 의해 퇴적한다. 이 성막 후의 산화하프늄막(3)은 아몰퍼스상 상태이며, 그 두께는, 예를 들면, 10nm 정도이다. 단, 여기에서는, 산화하프늄막(3)에 실리콘 등과 같은 불순물을 첨가하고 있지 않다.
그 후, 도 2에 나타내듯이, 예를 들면, 2.45GHz의 마이크로파(MW)를 기판(1S)에 조사함으로써, 아몰퍼스상 상태의 산화하프늄막(3)을 마이크로파로 선택적으로 가열한다. 즉, 산화하프늄막(3) 중의 분극(分極)을 마이크로파로 진동시켜 산화하프늄막(3)을 선택적으로 가열한다. 이에 의해, 산화하프늄막(3)을 결정화시킨다.
도 3은 마이크로파에 의한 가열 처리 후에 있어서의 산화하프늄막의 결정의 해석 결과를 나타내고 있다. 도 3의 부호 Las는, 성막 직후(as 데포)의 산화하프늄막(3)의 결정 구조의 해석 결과를 나타내고, 부호 Lw0는 마이크로파 가열 후의 산화하프늄막(3)의 결정 구조의 해석 결과를 나타내고 있다. 회절 각도 30.4° 부근의 피크는 사방정으로 되어 있다. 회절 각도 28.4° 부근 및 31.8° 부근의 피크는 단사정으로 되어 있다. 또한, 피크가 높을수록, 그 결정이 많이 존재하는 것을 나타내고 있다.
본 발명자의 연구 결과에 의하면, 실리콘 등과 같은 불순물을 첨가하지 않은 산화하프늄막에 대하여 RTA나 FA 등과 같은 통상의 가열 처리를 실시해도 산화하프늄막 중에 사방정은 형성되지 않았다. 즉, 이 경우의 산화하프늄막은 강유전성을 나타내지 않는다.
이에 대하여, 도 3에 나타내듯이, 산화하프늄막에 마이크로파 가열을 실시한 경우(Lw0)는, 산화하프늄막(3)에 실리콘 등과 같은 불순물을 첨가하지 않아도, 산화하프늄막(3)의 결정 중에 사방정이 많이 형성되는(즉, 산화하프늄막(3)은 강유전성을 나타내는) 것을 본 발명자가 처음으로 발견했다.
다음으로, 본 발명자는 산화하프늄막상에 질화티탄(TiN) 등을 주성분으로 하는 캡 도체막을 퇴적한 경우의 산화하프늄막의 결정 구조에 관하여 검토했다. 도 4는 산화하프늄막상에 캡 도체막을 퇴적한 후의 기판의 요부 단면도, 도 5는 도 4의 캡 도체막의 퇴적 공정 후에 산화하프늄막에 대하여 마이크로파 가열 처리를 한창 실시하고 있는 중의 기판의 요부 단면도이다.
우선, 도 4에 나타내듯이, 상기와 동일하게 하여, 기판(1S)의 주면에 절연막(2)을 형성한 후, 그 위에, 아몰퍼스상 상태의 산화하프늄막(3)을 퇴적한다. 이 경우도 산화하프늄막(3)에는, 실리콘 등과 같은 불순물을 첨가하지 않는다. 또한, 절연막(2) 및 산화하프늄막(3)의 두께는, 도 1에서 설명한 것과 동일하다.
이어서, 아몰퍼스상 상태의 산화하프늄막(3)상에, 예를 들면, TiN을 주성분으로 하는 캡 도체막(4)을 퇴적한다. 캡 도체막(4)의 두께는, 예를 들면, 10nm 정도이다.
그 후, 도 5에 나타내듯이, 아몰퍼스상 상태의 산화하프늄막(3)을, 예를 들면, 2.45GHz의 마이크로파(MW)로 선택적으로 가열하는 것에 의해, 산화하프늄막(3)을 결정화시킨다.
여기서, 도 6은 캡 도체막(4)이 있는 경우와 없는 경우에 있어서 마이크로파 가열 후에 있어서의 산화하프늄막(3)의 결정의 해석 결과를 비교하여 나타내고 있다. 부호 Lw0는 도 3과 동일하게 캡 도체막(4)이 없는 경우로서 마이크로파 가열 처리 후의 산화하프늄막(3)의 결정 구조의 해석 결과를 나타내고, 한편, 파선으로 나타내는 부호 Lw1는 캡 도체막(4)이 있는 경우로서 마이크로파 가열 처리 후의 산화하프늄막(3)의 결정 구조의 해석 결과를 나타내고 있다. 회절 각도 30.4° 부근의 피크는 사방정이 되어 있고, 회절 각도 28.4° 부근 및 31.8° 부근의 피크는 단사정이 되어 있다. 이 도 6으로부터, 캡 도체막(4)이 있는 경우(Lw1)는, 캡 도체막(4)이 없는 경우(Lw0)에 비하여, 산화하프늄막(3)의 결정 중의 단사정이 감소하는데다가, 사방정이 증가하는(즉, 산화하프늄막(3)은 강유전성을 나타내는) 것이 판명되었다.
또한, 도 7은 마이크로파 가열 후에 있어서의 산화하프늄막(3)의 결정 중의 사방정의 X선 강도를 가열 조건(온도 및 시간)마다 나타내고 있다. 이 도 7로부터, 예를 들면, 400℃에서 5분의 가열 조건과, 300℃에서 30분의 가열 조건에서, 산화하프늄막(3)의 결정 중의 사방정이 최대가 되는 것이 판명되었다.
또한, 도 8은 마이크로파 가열 후에 있어서의 산화하프늄막(3)의 결정의 X선 피크 강도와 가열 온도의 관계를 나타내고 있다. 부호 Lo는 사방정, 꺾은 선(Lm1, Lm2)은 단사정을 나타내고 있다. 이 도 8로부터, 가열 온도가 600℃ 이상이 되면, 산화하프늄막(3)의 결정 중의 사방정이 저하하는 한편으로, 단사정이 재결정화하여 증가하는 것이 판명되었다.
따라서, 도 7 및 도 8로부터, 마이크로파 가열시의 최적 온도는, 예를 들면, 300℃ 이상, 600℃ 미만, 바람직하게는, 300℃ 이상, 500℃ 이하, 가장 바람직하게는, 300℃ 이상, 400℃ 이하인 것을 알 수 있다. 또한, 이 온도는, 예를 들면, 마이크로파 가열 처리시에 기판(1S)의 이면에 설치된 열전대 등과 같은 온도 센서에 의해 측정된 온도이다.
또한, 본 발명자는, 캡 도체막(4)의 성막 방법의 차이에 따라 산화하프늄막 중의 결정에 변화가 발생하는지에 관하여 검토했다. 도 9는 캡 도체막(4)을 PVD(Physical Vapor Deposition)법으로 퇴적한 경우의 산화하프늄막(3)의 결정의 X선 피크 강도를 나타내고, 도 10은 캡 도체막(4)을 CVD(Chemical Vapor Deposition)법으로 퇴적한 경우의 산화하프늄막(3)의 결정의 X선 피크 강도를 나타내고 있다. 또한, 도 11은 마이크로파 가열 후에 있어서의 산화하프늄막(3)의 사방정의 X선 강도를 조건(가열 온도, 가열 시간 및 캡 도체막(4)의 퇴적 방법)마다 나타내고 있다.
이 도 9 및 도 10으로부터, CVD법보다 PVD법으로 캡 도체막(4)을 퇴적한 쪽이, 산화하프늄막(3)에 많은 사방정이 형성되는 것이 판명되었다. 그리고, 도 11로부터, 캡 도체막(4)을 PVD법으로 형성하고, 마이크로파 가열시의 조건을, 예를 들면, 300℃, 30분 정도로 함으로써, 산화하프늄막(3) 중에 사방정이 가장 많이 형성되는 것이 판명되었다. 즉, 아몰퍼스상 상태의 산화하프늄막(3)상에, 저온이며 저데미지의 PVD법으로 캡 도체막(4)을 퇴적한 후, 산화하프늄막(3)을 마이크로파 가열함으로써, 산화하프늄막(3) 중에 사방정이 가장 많이 형성되는 것이 판명되었다.
또한, 본 발명자의 연구 결과에 의하면, 상기 방법을 채용함으로써, 마이크로파 가열에 의한 산화하프늄막(3)의 결정화 후에, 보다 높은 온도에서 열처리를 실시해도 산화하프늄막(3)의 사방정을 유지할 수 있는(즉, 산화하프늄막(3)의 강유전성을 유지할 수 있는) 것이 판명되었다.
이상의 것은, 산화하프늄막을 대신하여, 지르코늄(Zr)과 O를 주성분으로 하는 산화지르코늄(ZrOx), 또는, Hf 및 Zr와 O를 주성분으로 하는 금속 산화물에서도 동일한 것을 말할 수 있다. 또한, 상기의 예에서는, 산화하프늄막(3)의 성막(成膜) 전에, 기판(1S)의 주면에 절연막(2)을 형성하고 있지만, 절연막(2)을 형성하지 않아도 된다. 이 경우도 강유전성에 관해서는 동일한 결과를 얻을 수 있다.
(실시 형태 1)
본 실시 형태 1에서는, 예를 들면, 1 트랜지스터(1T)형의 강유전체 메모리 셀의 제조 방법에 관하여 도 12∼도 15를 참조하여 설명한다. 또한, 도 12∼도 15는 본 실시 형태의 반도체 장치의 제조 공정 중의 기판(1S)의 요부 단면도이다.
우선, 도 12에 나타내듯이, 기판(1S)의 주면에, 예를 들면, 홈형의 분리부(STI)를 형성한 후, 기판(1S)에 열산화 처리 등을 실시하여, 분리부(STI)로 둘러싸이는 활성 영역에 절연막(2)을 형성한다. 절연막(2)은, 예를 들면, 산화실리콘막으로 이루어지고, 그 두께는, 예를 들면, 1∼2nm 정도이다. 이 절연막(2)은, 이 후에 성막되는 산화하프늄막과 기판(1S)의 계면에 전하가 트랩되지 않도록 하는 기능을 가지고 있다. 이에 의해, 산화하프늄막의 유전 분극 특성을 향상시킬 수 있다. 또한, 절연막(2)을, 예를 들면, 산질화(SiON)막으로 형성해도 된다. 또한, 이하에 있어서, 기판(1S)은, 예를 들면, 평면 시점에서 대략 원형 모양의 반도체 웨이퍼이다.
이어서, 기판(1S)의 주면(분리부(STI) 및 절연막(2))상에, 예를 들면, 상기의 산화하프늄막(3)을 ALD법, CVD법 또는 PVD법 등에 의해 퇴적한다. 이 성막 후의 산화하프늄막(3)은, 아몰퍼스상 상태이며, 그 두께는, 예를 들면, 10nm 정도이다. 또한, 여기에서는, 산화하프늄막(3)에 실리콘 등과 같은 불순물을 첨가하지 않았다.
그 후, 산화하프늄막(3)상에 캡 도체막(4)을 퇴적한다. 캡 도체막(4)은, 예를 들면, TiN을 주성분으로 하여 이루어지고, 그 두께는, 예를 들면, 10∼20nm 정도이다. 즉, 캡 도체막(4)의 두께는, 산화하프늄막(3)의 두께와 동일하거나, 또는 그 이상이다.
다음으로, 도 13에 나타내듯이, 예를 들면, 2.45GHz의 마이크로파(MW)를 기판(1S)에 조사하여, 산화하프늄막(3)을 선택적으로 가열하고, 산화하프늄막(3)을 결정화한다. 마이크로파(MW)의 조사 조건은, 예를 들면, 1∼10kW, 1∼30분이다. 또한, 가열 처리시의 온도는, 기판(1S)의 이면의 온도로, 예를 들면, 300∼400℃이다.
이와 같이 산화하프늄막(3)을 마이크로파(MW)로 가열하는 것에 의해, 산화하프늄막(3)만을 급속하게, 또한, 균일하게 가열할 수 있다. 특히, 마이크로파 에너지는, 분극 결정에 흡수되기 때문에, 분극을 가지는 결정핵을 선택적으로 가열할 수 있다. 이 때문에, 산화하프늄막(3)의 결정 중에 사방정을 효율적으로 안정적으로 형성할 수 있다. 즉, 산화하프늄막(3)의 결정 중에, 보다 많은 사방정을 형성할 수 있다. 따라서, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상기와 같이 산화하프늄막(3)상에 캡 도체막(4)을 형성함으로써, 산화하프늄막(3)에, 보다 많은 사방정을 더 형성할 수 있다. 특히, 캡 도체막(4)의 성막 방법으로서, 예를 들면, 실온에 있어서 고주파 스퍼터링법 등과 같은 PVD법을 채용함으로써, 캡 도체막(4)을 저온, 또한, 저데미지로 성막할 수 있으므로, 산화하프늄막(3)에 더 효율적으로 안정적으로 사방정을 형성할 수 있다. 즉, 산화하프늄막(3)에 보다 많은 사방정을 더 형성할 수 있다. 따라서, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 캡 도체막(4)은, 산화하프늄막(3)에 대하여 응력을 부여하여, 산화하프늄막(3)의 사방정의 상태를 유지하는 기능을 구비하고 있다. 이 때문에, 산화하프늄막(3)상에 캡 도체막(4)을 설치하는 것에 의해, 산화하프늄막(3)의 결정화 후에 다른 열처리를 거쳐도, 산화하프늄막(3)의 결정 중의 사방정의 상태를 유지할 수 있다. 따라서, 산화하프늄막(3)의 강유전성을 유지할 수 있다.
이어서, 캡 도체막(4)상에, 예를 들면, 두께가 50nm∼100nm 정도의 다결정 실리콘막(도시하지 않음)을 CVD법 등에 의해 퇴적한 후, 그 다결정 실리콘막에 이온 주입법 등에 의해 불순물을 도입한다. 그 후, 그 다결정 실리콘막을 리소그래피 기술 및 에칭 기술에 의해 패터닝하고, 또한, 하층의 캡 도체막(4) 및 산화하프늄막(3)을 패터닝함으로써, 도 14에 나타내듯이, 게이트 전극(Gm) 및 강유전체막(F)을 형성한다. 게이트 전극(Gm)은, 캡 도체막(4)과 저저항인 다결정 실리콘막(LP)의 적층막으로 형성되고, 강유전체막(F)은, 산화하프늄막(3)으로 형성되어 있다. 그 후, 게이트 전극(Gm)을 마스크로 하여 기판(1S)의 주면에 소정의 불순물을 이온 주입함으로써, 기판(1S)의 주면에, 게이트 전극(Gm)에 대하여 자기 정합적으로 저불순물 농도의 반도체 영역(5a, 5a)을 형성한다.
다음으로, 도 15에 나타내듯이, 게이트 전극(Gm)의 측면에, 예를 들면, 산화실리콘막으로 이루어지는 사이드월 스페이서(SW)를 형성한 후, 게이트 전극(Gm) 및 사이드월 스페이서(SW)를 마스크로 하여 기판(1S)의 주면에 소정의 불순물을 이온 주입한다. 이에 의해, 기판(1S)의 주면에 게이트 전극(Gm) 및 사이드월 스페이서(SW)에 대하여 자기 정합적으로 고불순물 농도의 반도체 영역(5b, 5b)을 형성한다. 이 저불순물 농도의 반도체 영역(5a)과 고불순물 농도의 반도체 영역(5b)으로 소스 영역(SR) 및 드레인 영역(DR)이 형성된다. 이와 같이 하여 1T형의 강유전체 메모리 셀을 구성하는 강유전체 게이트 전계 효과 트랜지스터(Ferroelectrics Field Effect Transistor: 이하, FeFET로 약칭한다)(Qf)를 형성한다.
이어서, 기판(1S)의 주면상에, 예를 들면, 산화실리콘막으로 이루어지는 층간 절연막(IF1)을 CVD법 등에 의해 퇴적한 후, 그 층간 절연막(IF1)에 소스 영역(SR) 및 드레인 영역(DR)에 이르는 컨택트홀(CT1)을 형성한다. 그 후, 컨택트홀(CT1)을 매립하도록 층간 절연막(IF1)상에, 예를 들면, 텅스텐 등과 같은 도체막을 스퍼터링법 등에 의해 퇴적한 후, 그 도체막에 대하여 CMP(Chemical Mechanical Polishing) 처리를 실시함으로써, 컨택트홀(CT1) 내에 플러그(PG1)를 형성한다. 그 후, 층간 절연막(IF1)상에, 예를 들면, 알루미늄 등과 같은 금속막을 퇴적한 후, 이것을 리소그래피 기술 및 에칭 기술에 의해 패터닝함으로써 배선(ML)을 형성한다.
본 실시 형태 1에 의하면, FeFET(Qf)의 강유전체막(F)을 구성하는 산화하프늄막(3)의 결정 중에 사방정을 효율적으로 안정적으로 형성할 수 있고, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)의 강유전성을 발현할 수 있다. 따라서, 1T형의 FeFET(Qf)를 형성할 수 있다.
또한, FeFET(Qf)의 강유전체막으로서, 역 사이즈 효과를 가지는 산화하프늄막을 사용할 수 있으므로, FeFET(Qf)의 미세화를 실현할 수 있다. 따라서, FeFET(Qf)의 집적도를 향상시킬 수 있다.
또한, FeFET(Qf)의 강유전체막(F)을 구성하기 위한 산화하프늄막(3)에 마이크로파로 열처리를 실시함으로써, 산화하프늄막(3)의 강유전성을 유지할 수 있으므로, FeFET(Qf)의 수명을 향상시킬 수 있다.
다음으로, 도 16은 본 실시 형태의 반도체 장치의 제조 공정의 마이크로파 가열 공정에서 사용한 마이크로파 가열 장치의 일례의 구성도이다.
마이크로파 가열 장치(MWA)는, 예를 들면, 복수의 기판(1S)에 대하여 일괄하여 마이크로파 가열 처리를 실시하기 위한 배치식의 마이크로파 어닐링 장치이다. 이 마이크로파 가열 장치(MWA)를 구성하는 용기(QC)는, 예를 들면, 석영을 포함하는 쿼츠 챔버로 이루어지고, 그 내부에는, 랙(RK)이 설치되어 있다. 이 랙(RK)에는, 복수의 재치판(FP)이, 랙(RK)의 높이 방향을 따라 설치되어 있다. 각 재치판(FP)에는, 기판(1S)이 그 주면을 위로 향한 상태로 재치된다. 또한, 각 재치판(FP)에는, 기판(1S)의 온도를 검출하는 온도 센서로서, 예를 들면, 열전대가 설치되어 있다. 이 열전대는, 기판(1S)의 이면에 접촉한 상태로 설치된다.
한편, 용기(QC)의 외부에는, 용기(QC)의 외주를 둘러싸도록, 마그네트론(MG)이 설치되어 있다. 마그네트론(MG)은, 예를 들면, 2.45GHz의 마이크로파를 발생하여, 용기(QC) 내의 복수의 기판(1S)에 조사하고, 각 기판(1S)상의 산화하프늄막(3)을 선택적으로 가열하는 기기이다. 여기서 사용하는 마이크로파의 주파수는, 산화하프늄막(3)이 마이크로파 에너지를 효율적으로 흡수하는 주파수(분극 진동이 발생하는 주파수)로 되어 있으며, 그 관점에서는, 예를 들면, 1GHz∼10GHz의 범위에서 여러 가지 변경이 가능하다. 단, 이 주파수의 범위 중에서, 전파법상으로 자유로운 사용이 허가되어 있는 것은, 예를 들면, 2.45GHz 또는 5.8GHz이며, 이 중 어느 하나이면, 특별한 전자파 쉴드(shield) 설비 등을 설치하지 않아도 사용할 수 있으므로, 이 중 어느 하나의 주파수를 사용하는 것이 바람직하다.
또한, 여기에서는 배치식의 마이크로파 가열 장치를 사용한 경우에 관하여 설명했지만, 이에 한정되는 것은 아니고, 예를 들면, 기판(1S)을 1매마다 처리하는 매엽식(연속식)의 마이크로파 가열 장치를 사용해도 된다. 또한, 마이크로파의 발생 기기로서 마그네트론을 사용했지만, 이에 한정되는 것은 아니고 여러 가지 변경이 가능하고, 예를 들면, 클라이스트론과 같은 다른 마이크로파의 발생 기기를 사용해도 된다.
(실시 형태 2)
본 실시 형태 2에서는, 예를 들면, 1 트랜지스터 1 커패시터(1T1C)형의 강유전체 메모리 셀의 제조 방법에 관하여 도 17∼도 20을 참조하여 설명한다. 또한, 도 17∼도 20은 본 실시 형태 2의 반도체 장치의 제조 공정 중의 기판(1S)의 요부 단면도이다.
우선, 도 17에 나타내듯이, 기판(1S)의 주면에 있어서 분리부(STI)로 둘러싸인 활성 영역에 통상의 선택 전계 효과 트랜지스터(이하, 선택 MOSFET라고 한다)(Qs)를 형성한다. 선택 MOSFET(Qs)의 게이트 전극(Gs)은, 예를 들면, 저저항인 다결정 실리콘막으로 이루어지고, 그 하면과 기판(1S)의 사이에는, 게이트 절연막(Gi)이 형성되어 있다. 게이트 절연막(Gi)은, 예를 들면, 산화실리콘막으로 이루어지고, 기판(1S)을 열산화함으로써 형성되어 있다. 또한, 게이트 전극(Gs)의 상면에는, 예를 들면, 산화실리콘막 또는 질화실리콘막으로 이루어지는 캡 절연막(Ci)이 형성되어 있다.
다음으로, 상기와 동일하게, 기판(1S)상에 층간 절연막(IF1)을 퇴적하고, 컨택트홀(CT1)을 형성하고, 플러그(PG1)를 더 형성한 후, 층간 절연막(IF1)상에, 예를 들면, TiN을 주성분으로 하는 하부 전극용의 도체막(제1 도체막)(10)을 스퍼터링법 등에 의해 퇴적한다.
이어서, 하부 전극용의 도체막(10)상에, 상기 실시 형태 1과 동일하게, 예를 들면, 산화하프늄막(3)을 퇴적한다. 성막 후의 산화하프늄막(3)은, 아몰퍼스상 상태이며, 그 두께는, 예를 들면, 10nm 정도이다. 또한, 산화하프늄막(3)에, 실리콘 등과 같은 불순물을 첨가하고 있지 않다.
그 후, 상기 실시 형태 1의 캡 도체막(4)과 동일하게, 산화하프늄막(3)상에, 예를 들면, TiN을 주성분으로 하는 상부 전극용의 도체막(제2 도체막)(11)을 퇴적한다. 이 도체막(11)은, 상기 캡 도체막(4)과 동일한 기능을 구비하고 있으며, 그 두께는, 산화하프늄막(3)과 동일하거나, 그 이상이며, 예를 들면, 10∼20nm 정도이다.
다음으로, 도 18에 나타내듯이, 예를 들면, 2.45GHz의 마이크로파(MW)를 기판(1S)에 조사하여, 도체막(10, 11) 사이의 산화하프늄막(3)을 선택적으로 가열하고, 산화하프늄막(3)을 결정화한다. 마이크로파(MW)의 조사 조건 및 가열 처리 온도는, 상기 실시 형태 1과 동일하다. 또한, 마이크로파 가열 처리에서 사용하는 마이크로파 가열 장치도, 상기 실시 형태 1에서 도 16을 이용하여 설명한 것과 동일하다.
본 실시 형태 2의 경우도 상기 실시 형태 1과 동일하게, 산화하프늄막(3)의 결정 중에 사방정을 효율적으로 안정적으로 형성할 수 있고, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상기와 같이 산화하프늄막(3)상에 상부 전극용의 도체막(11)을 형성함으로써, 산화하프늄막(3)에, 보다 많은 사방정을 더 형성할 수 있다. 특히, 상부 전극용의 도체막(11)을, 예를 들면, 실온에 있어서 고주파 스퍼터링법 등과 같은 PVD법으로 성막함으로써, 도체막(11)을 저온, 또한, 저데미지로 성막할 수 있다. 이 때문에, 산화하프늄막(3)에 더 효율적으로 안정적으로 사방정을 형성할 수 있고, 산화하프늄막(3)에 보다 많은 사방정을 더 형성할 수 있다. 따라서, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상부 전극용의 도체막(11)은, 캡 도체막(4)과 동일하게 산화하프늄막(3)의 사방정의 상태를 유지하는 기능을 가지고 있다. 이 때문에, 산화하프늄막(3)상에 도체막(11)을 설치하는 것에 의해, 산화하프늄막(3)의 결정화 후에 다른 열처리를 거쳐도, 산화하프늄막(3)의 결정 중의 사방정의 상태를 유지할 수 있다. 따라서, 산화하프늄막(3)의 강유전성을 유지할 수 있다.
또한, 커패시터를 가지는 강유전체 메모리 셀에서는, 커패시터의 형성 전에 기판(1S)에 선택 MOSFET(Qs)가 형성되어 있다. 이 때문에, 커패시터의 형성시에 고온의 열처리를 하면, 예를 들면, 선택 MOSFET(Qs)의 소스 영역(SR)이나 드레인 영역(DR)의 불순물이 확산해 버려, 선택 MOSFET(Qs)의 전기적 특성이나 신뢰성이 저하하는 경우가 있다. 한편, 선택 MOSFET(Qs)의 전기적 특성이나 신뢰성을 확보하기 위해 선택 MOSFET(Qs)의 치수를 크게 하면 미세화에 반한다. 이에 대해, 본 실시 형태에서는, 커패시터의 산화하프늄막(3)을 마이크로파에 의해 비교적 저온(예를 들면, 300∼400℃)으로, 게다가 선택적으로 가열할 수 있으므로, 상기와 같은 선택 MOSFET(Qs)로의 열에 의한 영향을 경감할 수 있다. 즉, 선택 MOSFET(Qs)의 전기적 특성이나 신뢰성을 향상시킬 수 있다. 또한, 선택 MOSFET(Qs)를 미세화할 수 있으므로, 강유전체 메모리 셀의 집적도를 향상시킬 수 있다.
이어서, 도 19에 나타내듯이, 도체막(10), 산화하프늄막(3) 및 도체막(11)을 리소그래피 기술 및 에칭 기술에 의해 패터닝하여, 강유전체 메모리 셀의 커패시터(CD)를 형성한다. 커패시터(CD)는, 하부 전극(CE1)과, 강유전체막(F)과, 상부 전극(CE2)의 적층체로 구성되어 있다. 하부 전극(CE1)은 도체막(10)으로 형성되고, 상부 전극(CE2)은 도체막(11)으로 형성되어 있다. 또한, 강유전체막(F)은, 강유전체성을 가지는 산화하프늄막(3)으로 형성되어 있다.
그 후, 도 20에 나타내듯이, 기판(1S)의 주면상에, 예를 들면, 산화실리콘막으로 이루어지는 층간 절연막(IF2)을 형성한 후, 그 층간 절연막(IF2)에 커패시터(CD)의 상부 전극(CE2) 및 플러그(PG1)에 이르는 컨택트홀(CT2)을 형성한다. 그 후, 그 컨택트홀(CT2) 내에, 상기 플러그(PG1)와 동일하게 하여, 예를 들면, 텅스텐 등과 같은 도체막으로 이루어지는 플러그(PG2)를 형성한 후, 상기 실시 형태 1과 동일하게, 층간 절연막(IF2)상에 배선(ML)을 형성한다.
본 실시 형태 2에 의하면, 1T1C형의 강유전체 메모리 셀의 커패시터(CD)에 있어서 강유전체막(F)을 구성하는 산화하프늄막(3)의 결정 중에 사방정을 효율적으로 안정적으로 형성할 수 있고, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)의 강유전성을 발현할 수 있다. 따라서, 1T1C형의 강유전체 메모리 셀을 형성할 수 있다.
또한, 1T1C형의 강유전체 메모리 셀의 커패시터(CD)의 강유전체막으로서, 역 사이즈 효과를 가지는 산화하프늄막을 사용할 수 있으므로, 커패시터(CD)의 미세화를 실현할 수 있다. 따라서, 1T1C형의 강유전체 메모리 셀의 집적도를 향상시킬 수 있다.
또한, 1T1C형의 강유전체 메모리 셀의 커패시터(CD)에 있어서 강유전체막(F)을 구성하기 위한 산화하프늄막(3)에 마이크로파로 열처리를 실시함으로써, 산화하프늄막(3)의 강유전성을 유지할 수 있으므로, 1T1C형의 강유전체 메모리 셀의 수명을 향상시킬 수 있다.
또한, 커패시터(CD)의 강유전체막(F)을 구성하는 산화하프늄막(3)을 마이크로파로 비교적 저온에서, 게다가 선택적으로 가열할 수 있으므로, 강유전체 메모리 셀을 구성하는 선택 MOSFET(Qs)의 전기적 특성이나 신뢰성을 향상시킬 수 있다. 또한, 강유전체 메모리 셀을 구성하는 선택 MOSFET(Qs)를 미세화할 수 있으므로, 1T1C형의 강유전체 메모리 셀의 집적도를 향상시킬 수 있다.
(실시 형태 3)
본 실시 형태 3에서는, 예를 들면, 핀형의 트랜지스터로 1T형의 강유전체 메모리 셀을 구성하는 경우의 반도체 장치의 제조 방법을 도 21∼도 30을 참조하여 설명한다. 또한, 도 21∼도 30은 본 실시 형태 3의 반도체 장치의 제조 공정 중의 기판(1S)의 요부 단면도이다. 또한, 도 21∼도 30의 오른쪽 단면도는, 왼쪽 단면도의 중앙 위치에 있어서 왼쪽 단면도에 교차(직교)하는 단면도이다.
우선, 도 21에 나타내듯이, 기판(1S)에 열산화 처리 등을 실시하여, 기판(1S)의 주면에 절연막(15)을 형성한다. 절연막(15)은, 예를 들면, 산화실리콘막으로 이루어지고, 그 두께는, 예를 들면, 2∼10nm 정도이다. 이어서, 절연막(15)상에 절연막(16)을 CVD법 등에 의해 퇴적한다. 절연막(16)은, 예를 들면, 질화실리콘막으로 이루어지고, 그 두께는, 예를 들면, 20∼100nm 정도이다. 그 후, 절연막(16)상에 아몰퍼스 실리콘막을 CVD법 등에 의해 퇴적한 후, 그 아몰퍼스 실리콘막을 리소그래피 기술 및 에칭 기술에 의해 원하는 형상으로 패터닝하여 더미 패턴(17)을 형성한다. 이 더미 패턴(17)의 두께는, 예를 들면, 20∼200nm 정도이다.
다음으로, 기판(1S)의 주면상에, 더미 패턴(17)의 상면 및 측면을 덮도록, 예를 들면, 10∼40nm 정도의 두께의 산화실리콘막을 CVD법 등에 의해 퇴적한 후, 이 산화실리콘막에 이방성 드라이 에칭을 실시하여, 더미 패턴(17)의 측벽에 하드 마스크막(18)을 형성한다. 이 하드 마스크막(18)의 폭(도 21의 왼쪽 도면의 단방향 치수)은, 예를 들면, 10∼40nm가 된다. 이 하드 마스크막(18)의 폭이 후술한 핀의 폭이 된다. 이어서, 더미 패턴(17)을 제거한 후, 도 22에 나타내듯이, 남겨진 하드 마스크막(18)을 에칭 마스크로 하여, 절연막(16, 15) 및 기판(1S)에 이방성 드라이 에칭을 실시하여, 하드 마스크막(18)으로부터 노출하는 절연막(16, 15) 및 기판(1S) 일부를 에칭 제거한다. 이에 의해, 평면 시점에서, 하드 마스크막(18)과 동일한 형상의 절연막(16, 15) 및 핀(돌출부)(FA)을 형성한다. 핀(FA)은, 기판(1S)의 일부에서 형성되고, 기판(1S)의 주면으로부터 돌출한 상태로 형성되어 있다. 또한, 하드 마스크막(18)으로부터 노출한 영역의 기판(1S)을, 예를 들면, 100∼250nm 파냄으로써, 예를 들면, 기판(1S)의 주면으로부터의 높이 100∼250nm를 가지는 핀(FA)을 형성할 수 있다. 핀(FA)을 형성한 후, 하드 마스크막(18)을 제거한다.
다음으로, 도 23에 나타내듯이, 기판(1S)의 주면상에, 예를 들면, 산화실리콘막으로 이루어지는 절연막(19)을 퇴적한 후, 이 절연막(19)에 대하여 CMP 처리를 실시하고, 절연막(16)의 상면이 노출된 시점에서 CMP 처리를 종료한다. 이에 의해, 핀(FA)의 인접 사이를 매립하도록 기판(1S)의 주면상에 절연막(19)을 형성한다. 그 후, 절연막(16, 15)을 차례로 제거한다.
이어서, 절연막(19)에 에칭 처리를 실시하는 것에 의해, 도 24에 나타내듯이, 절연막(19)의 상부를 에칭 제거하여 절연막(19)의 주면 높이를 하강(후퇴)시킨다. 이에 의해, 핀(FA)의 표면(주면 및 이에 교차하는 측면)의 일부를 절연막(19)으로부터 노출시킴과 동시에, 핀(FA)의 다리부 주위에 절연막(19)으로 구성되는 홈형의 분리막(STI)을 형성한다.
다음으로, 기판(1S)에 열산화 처리를 실시하여, 도 25에 나타내듯이, 노출되어 있는 핀(FA)의 표면(주면 및 측면)에 절연막(제2 절연막)(20)을 형성한다. 절연막(20)은, 예를 들면, 산화실리콘막으로 이루어지고, 그 두께는, 예를 들면, 1∼2nm 정도이다. 또한, 절연막(20)을, 예를 들면, 산질화(SiON)막으로 형성해도 된다.
이어서, 도 26에 나타내듯이, 상기 실시 형태 1과 동일하게, 기판(1S)의 주면상에, 예를 들면, 두께 10nm 정도의 산화하프늄막(3)을 퇴적한다. 이 경우도 산화하프늄막(3)에는 실리콘 등과 같은 불순물을 첨가하고 있지 않다. 그 후, 상기 실시 형태 1과 동일하게, 산화하프늄막(3)상에, 예를 들면, 두께 10∼20nm 정도의 질화티탄막으로 이루어지는 캡 도체막(4)을 퇴적한다.
다음으로, 예를 들면, 2.45GHz의 마이크로파(MW)를 기판(1S)에 조사하여, 산화하프늄막(3)을 선택적으로 가열하고, 산화하프늄막(3)을 결정화한다. 마이크로파(MW)의 조사 조건 및 가열 처리 온도는, 상기 실시 형태 1과 동일하다. 또한, 마이크로파 가열 처리에서 사용하는 마이크로파 가열 장치는, 상기 실시 형태 1에서 도 16을 이용하여 설명한 것과 동일하다.
본 실시 형태 3의 경우도 상기 실시 형태 1과 동일하게, 산화하프늄막(3)의 결정 중에 사방정을 효율적으로 안정적으로 형성할 수 있고, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상기 실시 형태 1과 동일하게, 산화하프늄막(3)상에 캡 도체막(4)을 설치함으로써, 산화하프늄막(3)에, 보다 많은 사방정을 더 형성할 수 있다. 특히, 캡 도체막(4)을, 예를 들면, 실온에 있어서 고주파 스퍼터링법 등과 같은 PVD법으로 성막함으로써, 캡 도체막(4)을 저온, 또한, 저데미지로 성막할 수 있다. 이 때문에, 산화하프늄막(3)에 더 효율적으로 안정적으로 사방정을 형성할 수 있고, 산화하프늄막(3)에 보다 많은 사방정을 더 형성할 수 있다. 따라서, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상기 실시 형태 1과 동일하게 캡 도체막(4)을 설치함으로써, 산화하프늄막(3)의 결정화 후에 다른 열처리를 거쳐도, 산화하프늄막(3)의 결정 중의 사방정의 상태를 유지할 수 있으므로, 산화하프늄막(3)의 강유전성을 유지할 수 있다.
이어서, 도 27에 나타내듯이, 캡 도체막(4)상에, 예를 들면, 두께가 50nm∼100nm 정도의 다결정 실리콘막(LP)을 CVD법 등에 의해 퇴적한 후, 그 다결정 실리콘막(LP)에 이온 주입법 등에 의해 불순물을 도입한다. 그 후, 다결정 실리콘막(LP)상에, 예를 들면, 산화실리콘막으로 이루어지는 캡 절연막(Ci)을 CVD법 등에 의해 퇴적한 후, 캡 절연막(Ci)상에, 레지스트 패턴(PR1)을 리소그래피 기술에 의해 형성한다.
그 후, 레지스트 패턴(PR1)을 에칭 마스크로 하여, 도 28에 나타내듯이, 캡 절연막(Ci), 다결정 실리콘막(LP), 캡 도체막(4), 산화하프늄막(3) 및 절연막(20)을 패터닝하여, 게이트 전극(Gm) 및 강유전체막(F)을 형성한다. 게이트 전극(Gm)은, 캡 도체막(4)과 저저항인 다결정 실리콘막(LP)의 적층막으로 형성되고, 강유전체막(F)은, 산화하프늄막(3)으로 형성되어 있다.
그 후, 게이트 전극(Gm)을 마스크로 하여 기판(1S)의 주면에 소정의 불순물을 이온 주입함으로써, 기판(1S)의 핀(FA)에, 게이트 전극(Gm)에 대하여 자기 정합적으로 저불순물 농도의 반도체 영역(5a, 5a)을 형성한다.
다음으로, 도 29에 나타내듯이, 게이트 전극(Gm)의 측면에 사이드월 스페이서(SW)를 형성한 후, 게이트 전극(Gm) 및 사이드월 스페이서(SW)를 마스크로 하여 기판(1S)의 주면에 소정의 불순물을 이온 주입한다. 이에 의해, 게이트 전극(Gm) 및 사이드월 스페이서(SW)에 대하여 자기 정합적으로 고불순물 농도의 반도체 영역(5b, 5b)을 핀(FA)에 형성한다. 이 저불순물 농도의 반도체 영역(5a)과 고불순물 농도의 반도체 영역(5b)으로 소스 영역(SR) 및 드레인 영역(DR)이 형성된다. 이와 같이 하여 1T형의 강유전체 메모리 셀을 구성하는 핀형의 FeFET(Qf)를 형성한다.
그 후, 도 30에 나타내듯이, 상기 실시 형태 1과 동일하게, 기판(1S)의 주면상에 층간 절연막(IF1)을 퇴적한 후, 그 층간 절연막(IF1)에 컨택트홀(CT1)을 형성하고, 그 컨택트홀(CT1) 내에 플러그(PG1)를 형성하고, 또한, 층간 절연막(IF1)상에 배선(ML)을 형성한다.
본 실시 형태 3에 의하면, 상기 실시 형태 1과 동일하게, 핀형의 FeFET(Qf)의 강유전체막(F)을 구성하는 산화하프늄막(3)의 강유전성을 발현할 수 있다. 따라서, 핀형의 FeFET(Qf)를 형성할 수 있다.
또한, 핀형의 FeFET(Qf)의 강유전체막(F)으로서, 역 사이즈 효과를 가지는 산화하프늄막을 사용할 수 있으므로, 핀형의 FeFET(Qf)의 미세화를 실현할 수 있다. 따라서, 핀형의 FeFET(Qf)의 집적도를 향상시킬 수 있다.
또한, 핀형의 FeFET(Qf)의 강유전체막(F)을 구성하기 위한 산화하프늄막(3)에 마이크로파로 열처리를 실시함으로써, 산화하프늄막(3)의 강유전성을 유지할 수 있으므로, 핀형의 FeFET(Qf)의 수명을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
예를 들면, 상기 실시 형태 1∼3에서는, 캡 도체막(4) 또는 도체막(11)의 퇴적 후에, 산화하프늄막(3)을 마이크로파로 가열하는 경우에 관하여 설명했지만, 상기한 것처럼, 산화하프늄막(3)을 성막 후, 캡 도체막(4) 또는 도체막(11)을 퇴적하기 전에, 산화하프늄막(3)을 마이크로파로 선택적으로 가열해도 된다. 이 경우도, 상기와 동일하게, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상기 실시 형태 1∼3에 있어서, 산화하프늄막(3)의 마이크로파 가열 전에, 예를 들면, 사방정의 결정핵을 가지는, Si, Zr, 질소(N), 탄소(C) 또는 불소(F) 중 어느 1개 이상의 불순물 원소를 이온 주입법 등에 의해 산화하프늄막(3)에 첨가해도 된다. 이에 의해, 마이크로파 가열만의 경우보다도, 산화하프늄막(3)의 결정 중에 사방정을 효율적으로 안정적으로 형성할 수 있다. 즉, 산화하프늄막(3)의 결정 중에 사방정을 보다 많이 형성할 수 있으므로, 산화하프늄막(3)의 강유전성을 발현할 수 있다.
또한, 상기 실시 형태 1∼3에 있어서는, 산화하프늄막을 이용하여 강유전체막을 형성하는 경우에 관하여 설명했지만, 이에 한정되는 것은 아니고, 예를 들면, 산화지르코늄막(금속 산화막), 또는, Hf 및 Zr의 혼합물과 O를 주성분으로 하는 금속 산화막을 이용하여 강유전체막을 형성해도 된다.
여기서, 산화지르코늄막을 이용하는 경우는, 산화지르코늄막의 마이크로파 가열 전에, 산화지르코늄막에, 예를 들면, 사방정의 결정핵을 가지는, Si, Hf, N, C 또는 F 중 어느 1개 이상의 불순물 원소를 이온 주입법 등에 의해 첨가해도 된다.
또한, Hf 및 Zr의 혼합물과 O를 주성분으로 하는 금속 산화막을 이용하는 경우는, 그 금속 산화막의 마이크로파 가열 전에, 그 금속 산화막에, 예를 들면, 사방정의 결정핵을 가지는, Si, N, C 또는 F 중 어느 1개 이상의 불순물 원소를 이온 주입법 등에 의해 첨가해도 된다.
1S 반도체 기판
2 절연막
3 산화하프늄막
4 캡 도체막
5a 반도체 영역
5b 반도체 영역
10 도체막
11 도체막
20 절연막
F 강유전체막
LP 다결정 실리콘막
Qf FeFET
Qs 선택 MOSFET
Gm 게이트 전극
Gs 게이트 전극
Gi 게이트 절연막
SR 소스 영역
DR 드레인 영역
CD 커패시터
CE1 하부 전극
CE2 상부 전극
FA 핀
ML 배선
MWA 마이크로파 가열 장치
MG 마그네트론
MW 마이크로파

Claims (23)

  1. (a) 반도체 기판 상에, 하프늄 및 지르코늄의 적어도 한쪽과 산소를 포함하는 금속 산화막을 퇴적하는 공정,
    (b) 상기 금속 산화막 상에 도체막을 퇴적하는 공정,
    (c) 상기 금속 산화막에 마이크로파 가열 처리를 실시하는 공정,
    (d) 상기 도체막 상에 반도체막을 퇴적하는 공정,
    (e) 상기 반도체막, 상기 도체막 및 상기 금속 산화막을 패터닝하여, 게이트 전극 및 강유전체막을 형성하는 공정
    을 가지며,
    상기 게이트 전극 및 상기 강유전체막은, 강유전체 메모리 셀을 구성하고 있는, 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 (c)공정을, 상기 (a)공정 후, 상기 (b)공정 전에 실시하는, 반도체 장치의 제조 방법.
  3. 청구항 1에 있어서,
    상기 (c)공정을, 상기 (b)공정 후에 실시하는, 반도체 장치의 제조 방법.
  4. 청구항 1에 있어서,
    상기 (a)공정은,
    (a1) 상기 반도체 기판상에 제1 절연막을 형성하는 공정,
    (a2) 상기 제1 절연막을 덮도록 상기 금속 산화막을 퇴적하는 공정
    을 가지는, 반도체 장치의 제조 방법.
  5. 청구항 1에 있어서,
    상기 (a)공정은,
    (a1) 상기 반도체 기판의 일부로 구성되고, 상기 반도체 기판의 주면으로부터 돌출하는 돌출부를 형성하는 공정,
    (a2) 상기 돌출부를 덮도록 상기 반도체 기판의 주면상에 상기 금속 산화막을 퇴적하는 공정,
    을 가지는, 반도체 장치의 제조 방법.
  6. 청구항 5에 있어서,
    상기 (a1)공정 후, 상기 (a2)공정 전에, 상기 돌출부의 표면에 제2 절연막을 형성하는 공정을 가지는, 반도체 장치의 제조 방법.
  7. 청구항 1에 있어서,
    상기 (b)공정의 상기 도체막은 질화티탄을 포함하는, 반도체 장치의 제조 방법.
  8. 청구항 7에 있어서,
    상기 도체막을 고주파 스퍼터링법으로 퇴적하는, 반도체 장치의 제조 방법.
  9. 청구항 1에 있어서,
    상기 금속 산화막에, 실리콘, 질소, 탄소 또는 불소 중 어느 원소를 하나 이상 첨가하는, 반도체 장치의 제조 방법.
  10. 청구항 1에 있어서,
    상기 (c)공정의 마이크로파의 주파수가 1GHz∼10GHz인, 반도체 장치의 제조 방법.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 게이트 전극은, 상기 반도체막 및 상기 도체막으로 형성되어 있고,
    상기 강유전체막은, 상기 금속 산화막으로 형성되어 있는, 반도체 장치의 제조 방법.
  12. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    (f) 상기 반도체 기판 중, 상기 강유전체막으로부터 노출한 영역 내에 소스 영역 및 드레인 영역을 형성하는 공정을 가지며,
    상기 게이트 전극, 상기 강유전체막, 상기 소스 영역 및 상기 드레인 영역은, 상기 강유전체 메모리 셀을 구성하고 있는, 반도체 장치의 제조 방법.
  13. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 (c)공정에서는, 상기 강유전체막의 결정 중에 사방정이 형성되는, 반도체 장치의 제조 방법.
  14. (a) 반도체 기판 상에 제1 도체막을 퇴적하는 공정,
    (b) 상기 제1 도체막 상에, 하프늄 및 지르코늄의 적어도 한쪽과 산소를 포함하는 금속 산화막을 퇴적하는 공정,
    (c) 상기 금속 산화막 상에 제2 도체막을 퇴적하는 공정,
    (d) 상기 금속 산화막에 마이크로파 가열 처리를 실시하는 공정,
    (e) 상기 제2 도체막, 상기 금속 산화막 및 상기 제1 도체막을 패터닝하여, 하부 전극, 강유전체막 및 상부 전극의 적층체로 구성된 커패시터를 형성하는 공정
    을 가지며,
    상기 커패시터는, 강유전체 메모리 셀을 구성하고 있는, 반도체 장치의 제조 방법.
  15. 청구항 14에 있어서,
    상기 (d)공정을, 상기 (b)공정 후, 상기 (c)공정 전에 실시하는, 반도체 장치의 제조 방법.
  16. 청구항 14에 있어서,
    상기 (d)공정을, 상기 (c)공정 후에 실시하는, 반도체 장치의 제조 방법.
  17. 청구항 14에 있어서,
    상기 (c)공정의 상기 제2 도체막은 질화티탄을 포함하는, 반도체 장치의 제조 방법.
  18. 청구항 17에 있어서,
    상기 제2 도체막을 고주파 스퍼터링법으로 퇴적하는, 반도체 장치의 제조 방법.
  19. 청구항 14에 있어서,
    상기 금속 산화막에, 실리콘, 질소, 탄소 또는 불소 중 어느 원소를 하나 이상 첨가하는, 반도체 장치의 제조 방법.
  20. 청구항 14에 있어서,
    상기 (d)공정의 마이크로파의 주파수가 1GHz∼10GHz인, 반도체 장치의 제조 방법.
  21. 청구항 14 내지 청구항 20 중 어느 한 항에 있어서,
    상기 강유전체막은, 상기 금속 산화막으로 형성되어 있는, 반도체 장치의 제조 방법.
  22. 청구항 14 내지 청구항 20 중 어느 한 항에 있어서,
    (f) 상기 반도체 기판에 전계 효과 트랜지스터를 형성하는 공정을 가지며,
    상기 전계 효과 트랜지스터 및 상기 커패시터는, 상기 강유전체 메모리 셀을 구성하고 있는, 반도체 장치의 제조 방법.
  23. 청구항 14 내지 청구항 20 중 어느 한 항에 있어서,
    상기 (d)공정에서는, 상기 강유전체막의 결정 중에 사방정이 형성되는, 반도체 장치의 제조 방법.
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