KR102195112B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents
수직형 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR102195112B1 KR102195112B1 KR1020130140281A KR20130140281A KR102195112B1 KR 102195112 B1 KR102195112 B1 KR 102195112B1 KR 1020130140281 A KR1020130140281 A KR 1020130140281A KR 20130140281 A KR20130140281 A KR 20130140281A KR 102195112 B1 KR102195112 B1 KR 102195112B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel
- layer
- interlayer insulating
- pattern
- substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 97
- 239000010410 layer Substances 0.000 claims abstract description 434
- 239000011229 interlayer Substances 0.000 claims abstract description 103
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 58
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 230000004888 barrier function Effects 0.000 claims description 39
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 abstract description 12
- 230000008569 process Effects 0.000 description 91
- 239000012535 impurity Substances 0.000 description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 230000000903 blocking effect Effects 0.000 description 20
- 238000003860 storage Methods 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 7
- 239000010941 cobalt Substances 0.000 description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- POFFJVRXOKDESI-UHFFFAOYSA-N 1,3,5,7-tetraoxa-4-silaspiro[3.3]heptane-2,6-dione Chemical compound O1C(=O)O[Si]21OC(=O)O2 POFFJVRXOKDESI-UHFFFAOYSA-N 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 4
- 229910021334 nickel silicide Inorganic materials 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- OJCDKHXKHLJDOT-UHFFFAOYSA-N fluoro hypofluorite;silicon Chemical compound [Si].FOF OJCDKHXKHLJDOT-UHFFFAOYSA-N 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229940073455 tetraethylammonium hydroxide Drugs 0.000 description 2
- LRGJRHZIDJQFCL-UHFFFAOYSA-M tetraethylazanium;hydroxide Chemical compound [OH-].CC[N+](CC)(CC)CC LRGJRHZIDJQFCL-UHFFFAOYSA-M 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
수직형 메모리 장치의 제조 방법에 있어서, 기판 상에 층간 절연막 및 폴리실리콘 또는 비정질 실리콘을 포함하는 희생막을 교대로 반복적으로 적층한다. 층간 절연막들 및 희생막들을 관통하여 기판 상면을 노출시키는 채널 홀들을 형성한다. 채널 홀 내부에 채널을 형성한다. 채널과 인접한 층간 절연막들 및 희생막들 부분을 식각하여 기판 상면을 노출시키는 개구부들을 형성한다. 희생막들을 제거하여 층간 절연막들 사이에 갭을 형성한다. 갭을 채우는 게이트 라인들을 형성한다. 층간 절연막에 비해 식각 선택비가 높은 물질을 사용하여 희생막을 형성함으로써 희생막을 선택적으로 제거할 수 있다.
Description
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 층간 절연막들 및 희생막들을 반복적으로 적층하여 몰드 구조물을 형성하고, 상기 몰드 구조물로부터 상기 희생막들을 제거한 공간에 게이트 전극을 형성할 수 있다.
따라서, 상기 희생막들을 선택적으로 제거하기 위한 공정이 필요하다. 또한 복수의 막 구조물들이 적층됨에 따라 발생되는 스트레스를 감소시킬 필요가 있다.
본 발명의 일 목적은 소형화가 가능하고 신뢰성이 우수한 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 소형화가 가능하고 신뢰성이 우수한 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막 및 폴리실리콘 또는 비정질 실리콘을 포함하는 희생막을 교대로 반복적으로 적층한다. 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀들을 형성한다. 상기 채널 홀 내부에 채널을 형성한다. 상기 채널과 인접한 상기 층간 절연막들 및 상기 희생막들 부분을 식각하여 상기 기판 상면을 노출시키는 개구부들을 형성한다. 상기 희생막들을 제거하여 상기 층간 절연막들 사이에 갭을 형성한다. 상기 갭을 채우는 게이트 라인들을 형성한다.
예시적인 실시예들에 있어서, 상기 기판은 상기 채널 및 상기 게이트 라인이 형성되는 셀 영역 및 인접하는 상기 셀 영역들 사이에 배치되는 더미 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 영역의 상기 갭 내부에는 상기 희생막이 잔류하여 지지 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 홀의 측벽 및 상기 채널 사이에 유전막 구조물이 형성될 수 있다. 상기 게이트 라인은 상기 유전막 구조물의 외측벽을 감싸며 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널을 형성하기 전에, 상기 채널 홀에 의해 노출된 상기 기판 상면 상에 반도체 패턴을 더 형성할 수 있다. 상기 채널은 상기 반도체 패턴 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인은 상기 기판 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함할 수 있다. 상기 GSL은 상기 반도체 패턴의 외측벽을 감싸며 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막들이 제거되면서 상기 반도체 패턴의 측부가 함께 제거되어 제1 홈부가 형성되며, 상기 GSL은 상기 제1 홈부에 삽입되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부에 의해 노출된 상기 기판의 상부에 불순물을 주입하여 공통 소스 라인(CSL)으로 제공되는 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막들이 제거되면서, 상기 개구부에 의해 노출된 상기 기판의 상기 상부가 부분적으로 함께 제거되어 제2 홈부가 형성되며, 상기 불순물이 상기 제2 홈부를 통해 확산될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 홀을 형성한 후, 상기 채널 홀에 의해 노출된 상기 희생막의 측부에 배리어 산화막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 상기 갭 내부에 일부가 잔류하여 예비 게이트 라인이 형성될 수 있다. 상기 게이트 라인들을 형성함에 있어, 상기 갭의 나머지 부분을 채우는 금속막을 형성할 수 있다. 상기 금속막과 상기 예비 게이트 라인을 반응시켜 금속 실리사이드 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막은 실리콘 산화물을 사용하여 형성될 수 있다. 상기 희생막들은 염소(Cl2) 가스를 이용한 기상 식각(gas phase etch) 공정 또는 히드록시기(-OH)를 포함하는 식각액을 이용한 습식 식각 공정을 통해 제거될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 의한 수직형 메모리 장치는 기판, 층간 절연막 패턴들, 채널, 게이트 라인들 및 지지 패턴들을 포함할 수 있다. 상기 기판은 셀 영역 및 더미 영역을 포함한다. 상기 층간 절연막 패턴들은 상기 기판 상면에 대해 수직한 방향으로 서로 이격되도록 적층된다. 상기 채널은 상기 셀 영역 상에서 상기 층간 절연막 패턴들을 관통한다. 상기 게이트 라인들은 상기 셀 영역 상에서 상기 층간 절연막 패턴들 사이의 공간을 채우며 상기 채널의 외측벽을 감싸면서 연장된다. 상기 지지 패턴들은 상기 더미 영역 상의 상기 층간 절연막 패턴들 사이의 공간에 배치되며 폴리실리콘 혹은 비정질 실리콘을 포함한다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 지지 패턴의 측부에 배치되며 상기 더미 영역 상의 상기 층간 절연막 패턴들 사이의 공간을 채우는 더미 게이트를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판 및 상기 채널 사이에 배치되며 상기 채널의 저면과 접촉하고, 측부에 제1 홈부가 형성된 반도체 패턴을 더 포함할 수 있다. 상기 게이트 라인들은 상기 기판 상면으로부터 순차적으로 적층되는 GSL, 워드 라인 및 SSL을 포함하며, 상기 GSL은 상기 제1 홈부에 삽입될 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 본 발명의 실시예들에 따르면, 희생막 재료로서 질화물 대신 폴리실리콘 또는 비정질 실리콘을 사용할 수 있다. 폴리실리콘 또는 비정질 실리콘은 실리콘 산화물과 같은 산화물을 포함하는 층간 절연막에 대하여 월등한 식각 선택비를 가지므로 층간 절연막의 손실 없이 상기 희생막들을 선택적으로 제거할 수 있다. 따라서, 상기 층간 절연막의 손상 및 상기 질화물의 적층 구조에 따른 열적 스트레스에 기인하는 막 구조물의 변형, 배선 및/또는 콘택 구조물들의 오정렬 문제를 개선할 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 2는 일 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 4 내지 도 17b는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 25는 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 30은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 일 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 4 내지 도 17b는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 25는 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 30은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
도 1a를 참조하면, 상기 수직형 메모리 장치는 채널 홀(115)의 저부를 채우며 기판(100) 상면으로부터 돌출되는 반도체 패턴(120), 반도체 패턴(120) 상에 구비되어 기판(100)의 상기 상면에 대해 실질적으로 수직한 방향(이하, 수직 방향으로 지칭함)으로 연장하는 채널(135), 채널(135)의 외측벽을 둘러싸는 유전막 구조물(129), 유전막 구조물(129)의 외측벽 상에 형성되며, 채널(135)을 둘러싸면서 상기 수직 방향을 따라 서로 이격되어 배치되는 게이트 라인들(175)을 포함할 수 있다. 또한, 채널(135) 및 유전막 구조물(129) 상에는 패드(150)가 구비되며, 패드(150)와 접촉하는 비트 라인 콘택(190) 및 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(195)을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 셀(cell) 영역(I) 및 더미(dummy) 영역(II)을 포함할 수 있다. 셀 영역(I) 상에는 메모리 셀들이 배치되며, 더미 영역(II)에 의해 셀 영역(I)들이 구획될 수 있다.
반도체 패턴(120)은 기판의 셀 영역(I) 상에 형성되며 기판(100)의 상기 상면을 노출시키는 채널 홀(115)의 저부를 채우며, 기판(100)의 상기 상면과 접촉할 수 있다. 예시적인 실시예들에 따르면, 반도체 패턴(120)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일 실시예에 있어서, 반도체 패턴(120)에는 예를 들면, 인(P) 또는 비소(As)와 같은 n형 불순물이 도핑될 수도 있다.
채널(135)은 반도체 패턴(120) 상에 구비되며, 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(135)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 채널(135)에는 예를 들면, 붕소(B) 또는 갈륨(Ga)과 같은 p형 불순물이 도핑될 수도 있다.
채널(135)은 기판(100)의 상기 상면에 실질적으로 평행한 제1 방향을 따라 복수 개로 형성되어 채널 열(channel row)을 형성할 수 있다. 도 1a에서는 하나의 셀 영역(I) 상에 하나의 상기 채널 열이 배치되는 것으로 도시하였으나, 복수의 상기 채널 열들이 배치될 수 있다. 예를 들면, 기판(100)의 상기 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 2 이상의 상기 채널 열들이 하나의 셀 영역(I) 상에 배치될 수 있다.
채널(135)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 제1 매립막 패턴(145)이 구비될 수 있다. 제1 매립막 패턴(145)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 채널(135)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 제1 매립막 패턴(145)은 생략될 수 있다.
유전막 구조물(129)은 채널 홀(115)의 측벽 및 반도체 패턴(120) 상면의 주변부 상에 구비될 수 있다. 유전막 구조물(129)은 채널(135)의 외측벽과 접촉할 수 있다. 유전막 구조물(129)은 저면 중앙부가 개방된 컵 형상 혹은 속이 빈 실리더 형상을 가질 수 있다.
유전막 구조물(129)은 채널(135)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴(127), 전하 저장막 패턴(125) 및 제1 블로킹막 패턴(123)을 포함할 수 있다. 제1 블로킹 막 패턴(123)은 실리콘 산화물 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 전하 저장막 패턴(125)은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 터널 절연막 패턴(127)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 제1 블로킹 막 패턴(123), 전하 저장막 패턴(125) 및 터널 절연막 패턴(127)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
패드(150)는 제1 매립막 패턴(145), 채널(135) 및 유전막 구조물(129) 상에 구비되며, 채널 홀(115)의 상부를 채울 수 있다. 패드(150)는 비트 라인 콘택(190)을 통해 비트 라인(195)과 전기적으로 연결될 수 있다. 패드(150)는 채널(135) 내로 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(150)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인 또는 비소와 같은 n형 불순물을 포함할 수도 있다.
게이트 라인들(175)은 유전막 구조물(129)의 외측벽 상에 형성되어 상기 수직 방향을 따라 복수로 배치될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(175)은 하나의 상기 채널 열에 포함된 채널들(135)을 부분적으로 둘러싸면서 상기 제1 방향으로 연장될 수 있다.
게이트 라인(175)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(175)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(175)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
최하부에 형성되는 게이트 라인(175a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 상기 GSL 상에 적층되는 4개의 게이트 라인들(175b, 175c, 175d, 175e)은 워드 라인(Word Line)으로 제공될 수 있다. 또한 상기 워드 라인 상에 배치되는 최상층의 게이트 라인(175f)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될수 있다. 한편, GSL(175a)은 반도체 패턴(120)의 측부를 둘러싸면서 연장될 수 있다. 이 경우, 반도체 패턴(120)이 GSL(175a)의 채널 역할을 수행할 수 있다.
전술한 바와 같이, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 2개 층 구조를 가지며, 상기 워드 라인은 2개, 8개 혹은 16개 층 구조를 가질 수도 있다. 게이트 라인들(175)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 결정될 수 있다.
게이트 라인들(175) 사이의 각 층에는 층간 절연막 패턴들(106)이 구비될 수 있다. 층간 절연막 패턴들(106)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막 패턴들(106)에 의해 하나의 셀 스트링(cell string)에 포함되는 게이트 라인들(175)이 서로 절연될 수 있다.
일 실시예에 있어서, 층간 절연막 패턴들(106), 유전막 구조물(129) 및 반도체 패턴(129)과 게이트 라인들(175) 사이에는 제2 블로킹막 패턴(도시되지 않음)이 더 구비될 수 있다.
인접하는 상기 채널 열들 또는 인접하는 상기 셀 스트링들 사이의 기판(100) 상부에는 불순물 영역(101)이 형성될 수 있다. 불순물 영역(101)은 상기 제1 방향으로 연장되며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될수 있다. 불순물 영역(101)은 예를 들어 인 또는 비소와 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 불순물 영역(101) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 구비될 수 있다.
불순물 영역(101) 상에는 인접하는 상기 셀 스트링들 사이의 공간을 매립하는 제2 매립막 패턴(180)이 구비될 수 있다. 제2 매립막 패턴(180)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제2 매립막 패턴(180)에 의해 인접하는 상기 셀 스트링들이 서로 절연될 수 있다.
최상층의 층간 절연막 패턴(106g), 패드(150) 및 제2 매립막 패턴(180) 상에는 상부 절연막(185)이 형성되며, 비트 라인 콘택(190)은 상부 절연막(185)을 관통하며 패드(150)와 접촉할 수 있다. 비트 라인(195)은 상부 절연막(185) 상에 구비되어 비트 라인 콘택(190)과 접촉할 수 있다. 예시적인 실시예들에 따르면, 비트 라인 콘택(190)은 채널(135) 또는 패드(150)가 형성된 위치에 대응하여 어레이를 형성할 수 있다. 또한 비트 라인(195)은 상기 제2 방향으로 연장하며 복수의 패드들(150)과 전기적으로 연결되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
상부 절연막(185)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 비트 라인 콘택(190) 및 비트 라인(195)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 제2 매립막 패턴(180) 및 상부 절연막(185)은 일체로 형성될 수 있다.
예시적인 실시예들에 따르면, 더미 영역(II) 상에는 층간 절연막 패턴들(106)이 서로 이격되어 상기 수직 방향으로 배치되며, 층간 절연막 패턴들(106) 사이의 각 층에는 지지 패턴(109) 및 더미 게이트(179)가 배치될 수 있다.
예시적인 실시예들에 따르면, 지지 패턴(109)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있으며, 불순물이 도핑될 수도 있다. 지지 패턴(109)은 더미 영역(II) 상에서 층간 절연막 패턴들(106) 지지하는 역할을 수행할 수 있다.
지지 패턴(109)의 양 측부에는 더미 게이트(179)가 구비될 수 있다. 예시적인 실시예들에 따르면, 더미 게이트(179)는 게이트 라인(175)과 실질적으로 동일한 물질을 포함할 수 있으며, 게이트 라인(175)과 실질적으로 동시에 형성될 수 있다.
도 1b를 참조하면, 반도체 패턴(120a)의 측부에는 제1 홈부(162)가 형성될 수 있다. 이 경우, 반도체 패턴(120a)은 불순물이 도핑되지 않은 폴리실리콘 혹은 불순물이 도핑되지 않은 단결정 실리콘을 포함할 수 있다. 또한, GSL(175a')은 반도체 패턴(120a)의 제1 홈부(162)에 부분적으로 매립되거나 삽입된 구조를 가질 수 있다. 따라서, GSL(175a')은 매립 게이트 구조와 유사한 구조를 가질 수 있으므로, 채널 역할을 수행하는 반도체 패턴(120a)과의 접촉 면적이 확장될 수 있다. 이에 따라, GSL(175a')을 포함하는 트랜지스터의 동작 특성이 향상될 수 있다.
한편, 제2 매립막 패턴(180a)와 접하는 기판(100) 상부에는 제2 홈부(164)가 형성될 수도 있다. 이 경우, 불순물 영역(101a)은 도 1a에 도시된 불순물 영역(101) 보다 확장된 단면적 혹은 체적을 가질 수 있다. 따라서, 상기 CSL의 전기 저항이 감소될 수 있다. 불순물 영역(101a)이 확장되는 거리는 반도체 패턴(120a)과 단락 또는 단채널 현상이 발생되지 않도록 조절될 수 있다.
도 2는 일 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 2에 도시된 수직형 메모리 장치는 배리어 산화막 패턴(117)을 제외하고는 도 1a에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 2를 참조하면, 셀 영역(I)의 층간 절연막 패턴들(106) 사이에는 게이트 라인들(176) 및 배리어 산화막 패턴(117)이 배치될 수 있다. 예시적인 실시예들에 따르면, 셀 영역(I)의 층간 절연막 패턴들(106) 사이의 각 층에 갭(160)이 정의되며, 각 갭(160) 내부에는 유전막 구조물(129)과 접하는 배리어 산화막 패턴(117)이 구비될 수 있다. 게이트 라인(176)은 배리어 산화막 패턴(117)의 측벽 상에 구비되어 갭(160)의 나머지 부분을 채울 수 있다. 예시적인 실시예들에 따르면, 배리어 산화막 패턴(117)은 실리콘 산화물을 포함할 수 있다.
게이트 라인들(176)은 기판(100) 상면으로부터 순차적으로 적층된 GSL(176a), 워드 라인(176b, 176c, 176d, 176e) 및 SSL(176f)를 포함할 수 있다. 최하층에 형성된 배리어 산화막 패턴(117)은 GSL(176a) 및 반도체 패턴(120) 사이에 배치될 수 있다.
배리어 산화막 패턴(117)은 유전막 구조물(129)과 함께 게이트 라인(176) 및 채널(135) 사이에 배치되어 제2 블로킹막 패턴으로 기능할 수 있다. 한편, GSL(176a) 및 반도체 패턴(120) 사이에 배치되는 배리어 산화막 패턴(117)은 단독으로 게이트 절연막 역할을 수행할 수 있다.
한편, 배리어 산화막 패턴(117)은 유전막 구조물(129) 또는 반도체 패턴(120)과 접하는 층간 절연막 패턴(106)의 부분에도 형성될 수 있다. 이 경우, 배리어 산화막 패턴(117)은 층간 절연막 패턴(106)과 병합될 수 있다.
도 3은 일 실시예에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 3에 도시된 수직형 메모리 장치는 게이트 라인(177) 및 더미 게이트(179a)를 제외하고는 도 1a에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 3을 참조하면, 게이트 라인들(177)은 금속 실리사이드(metal silicide)를 포함할 수 있다. 예를 들어, 게이트 라인들(177)은 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(177)은 층간 절연막 패턴들(106) 사이의 갭(160) 내부에 폴리실리콘 패턴을 잔류시키고, 상기 폴리실리콘 패턴을 예를 들면, 니켈 또는 코발트를 포함하는 금속막과 반응시켜 형성될 수 있다.
더미 영역(II) 상의 층간 절연막 패턴들(106) 사이의 각 층에는 더미 게이트(179a)가 배치될 수 있다. 예시적인 실시예들에 따르면, 더미 게이트(179a)는 금속 실리사이드를 포함할 수 있다. 더미 게이트(179a)는 게이트 라인(177)과 실질적으로 동일한 조성 및/또는 재료를 포함할 수 있으며, 게이트 라인(177)과 실질적으로 동시에 형성될 수 있다. 한편, 도 1a, 도 1b 및 도 2에 도시된 수직형 메모리 장치들의 더미 영역(II) 상에 배치되는 지지 패턴들(109)은 더미 게이트(179a)에 병합될 수 있다.
도 4 내지 도 17b는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 4 내지 도 17b는 도 1a 및 도 1b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104) 교대로 반복적으로 적층하여 몰드 구조물(105)을 형성한다.
기판(100)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판과 같은 반도체 기판을 사용할 수 있다. 예를 들면, 기판(100)으로서 단결정 실리콘 기판을 사용할 수 있다.
기판(100)은 셀 영역(I) 및 더미 영역(II)을 포함할 수 있다. 예시적인 실시예들에 따르면, 셀 영역(I) 상에는 후속 공정에 의해 채널(135, 도 10 참조) 및 게이트 라인들(175, 도 15 참조)이 형성될 수 있다. 더미 영역(II)은 인접하는 셀 영역들(I) 사이에서 정의될 수 있다,
예시적인 실시예들에 따르면, 층간 절연막(102)은 산화물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(102)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막(104)은 층간 절연막(102) 대비 높은 식각 선택비를 가지는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 희생막들(104)은 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있다. 일 실시예에 있어서, 희생막(104)은 p형 불순물, n형 불순물 또는 탄소가 도핑된 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있다.
층간 절연막(102) 및 희생막(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공한다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 예시적인 실시예들에 따르면, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이에 따라, 희생막들(104)은 모두 6개의 층으로 적층되며 층간 절연막들(102)은 모두 7개의 층으로 적층될 수 있다. 그러나, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 특별히 한정되는 것은 아니다. 예를 들어, 상기 GSL 및 SSL은 각각 2개의 층에 형성되고 상기 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있다. 이 경우, 희생막들(104)은 모두 6개, 12개 혹은 20개의 층에 형성되고 층간 절연막들(102)은 모두 7개, 13개 혹은 21개의 층에 형성될 수 있다.
도 5를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하는 채널 홀(115)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102g) 상에 하드 마스크(110)를 형성하고, 하드 마스크(110)를 식각 마스크로 사용하는 건식 식각 공정을 통해 셀 영역(I) 상의 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 기판(100)의 상면을 노출시키는 채널 홀(115)을 형성할 수 있다. 채널 홀(115)은 기판(100)의 상기 상면에 대해 실질적으로 수직한 방향으로 연장되도록 형성될 수 있다. 하드 마스크(110)는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 기판(100)의 상기 상면에 대해 평행한 제1 방향을 따라 복수의 채널 홀(115)들이 형성되어 채널 홀 열이 정의될 수 있다. 도 5에서는 하나의 셀 영역(I) 상에 하나의 상기 채널 홀 열이 형성되는 것으로 도시하였으나, 복수의 상기 채널 홀 열들이 형성될 수 있다. 예를 들면, 기판(100)의 상기 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 2 이상의 상기 채널 홀 열들이 하나의 셀 영역(I) 상에 형성될 수 있다.
도 6을 참조하면, 채널 홀(115)을 부분적으로 채우는 반도체 패턴(120)을 형성할 수 있다.
예시적인 실시예들에 따르면, 반도체 패턴(120)은 기판(100) 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성할 수 있다. 이에 따라, 반도체 패턴(120)은 기판(100)의 재질에 따라 단결정 실리콘 또는 단결정 게르마늄을 포함하도록 형성될 수 있다. 이와는 달리, 채널 홀(115)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxi: SPE) 공정을 수행하여 반도체 패턴(120)을 형성할 수도 있다. 일 실시예에 있어서, 반도체 패턴(120)에는 예를 들어, 인, 비소와 같은 n형 불순물이 도핑될 수 있다.
예시적인 실시예들에 따르면, 반도체 패턴(120)은 최하층의 제1 희생막(104a)의 상면 및 제1 희생막(104a) 상부의 제2 희생막(104b)의 저면 사이의 위치까지 대응하는 높이를 갖도록 형성될 수 있다. 이에 따라, 반도체 패턴(120)은 제1 희생막(104a)을 치환하는 GSL(175a, 도 15 참조)의 채널 역할을 수행할 수 있다.
도 7을 참조하면, 하드 마스크(110), 채널 홀(115)의 측벽 및 반도체 패턴(120)의 상면을 따라 제1 블로킹 막(122), 전하 저장막(124) 및 터널 절연막(126)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 블로킹 막(122)은 실리콘 산화물 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 사용하여 형성될 수 있고, 전하 저장막(124)은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 터널 절연막(126)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예를 들어, 제1 블로킹 막(122), 전하 저장막(124) 및 터널 절연막(126)의 적층 구조는 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다. 제1 블로킹막(122), 전하 저장막(124) 및 터널 절연막(126)은 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
도 8을 참조하면, 제1 블로킹 막(122), 전하 저장막(124) 및 터널 절연막(126)을 이방성으로 식각하여 반도체 패턴(120)의 상기 상면을 일부 노출시킬 수 있다. 이에 따라, 채널 홀(115)의 상기 측벽, 반도체 패턴(110)의 상기 상면 및 하드 마스크(110) 상에는 제1 블로킹막 패턴(123), 전하 저장막 패턴(125) 및 터널 절연막 패턴(127)이 형성될 수 있다.
도 9를 참조하면, 터널 절연막 패턴(127) 및 반도체 패턴(120)의 상기 상면 상에 채널막(130)을 형성하고, 채널 홀(115)의 나머지 부분을 채우는 제1 매립막(140)을 채널막(130) 상에 형성한다. 예시적인 실시예들에 따르면, 채널막(130)은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 채널막(130)에는 예를 들면, 붕소 또는 갈륨과 같은 p형 불순물이 도핑될 수도 있다. 또한, 제1 매립막(140)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다. 채널막(130) 및 제1 매립막(140)은 CVD 공정, PECVD 공정, 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 이 경우 채널막(130) 내의 결함이 제거되어 채널(135, 도 10 참조)의 기능을 향상시킬 수 있다.
일 실시예에 있어서, 채널막(130)은 채널 홀(115)을 완전히 채우도록 형성될 수도 있다. 이 경우, 제1 매립막(140)의 형성은 생략될 수 있다.
도 10을 참조하면, 최상층의 층간 절연막(102g)이 노출될 때까지 제1 매립막(140), 채널막(130), 터널 절연막 패턴(127), 전하 저장막 패턴(125), 제1 블로킹막 패턴(123) 및 하드 마스크(110)를 평탄화하여 채널 홀(115)을 채우는 제1 매립막 패턴(145) 및 채널(135)을 형성한다.
상기 평탄화 공정은 에치-백(etch-back) 공정 또는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 등을 포함할 수 있다.
이에 따라, 채널 홀(115) 내부에는 제1 블로킹막 패턴(123), 전하 저장막 패턴(125), 터널 절연막 패턴(127), 채널(135) 및 제1 매립막 패턴(145)이 순차적으로 적층된 구조물이 형성될 수 있다. 이하에서는, 제1 블로킹막 패턴(123), 전하 저장막 패턴(125) 및 터널 절연막 패턴(127)이 적층된 구조물을 유전막 구조물(129)로 정의한다.
예시적인 실시예들에 따르면, 유전막 구조물(129)은 저면 중앙부가 뚫린 실린더 또는 컵 형상을 가질 수 있다. 또한, 채널(135)은 컵 형상을 가질 수 있으며, 제1 매립막 패턴(145)은 원 기둥 혹은 필라(pillar) 형상을 가질 수 있다. 일 실시예에 있어서, 채널막(130)이 채널 홀(115)을 완전히 채우도록 형성되는 경우, 채널(135)은 원 기둥 혹은 필라(pillar) 형상을 가질 수 있다.
채널 홀(115) 내부에 채널(135)이 형성됨에 따라, 복수의 채널들(135)이 상기 제1 방향을 따라 배열되어 채널 열이 정의될 수 있다.
도 11을 참조하면, 채널 홀(115) 내부에 형성된 상기 구조물의 상부를 일부 제거하여 리세스(147)를 형성하고 리세스(147)를 채우는 패드(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 구조물의 상부를 에치-백 공정을 통해 제거하여 리세스(147)를 형성한다. 이후, 리세스(147)를 채우는 패드막을 제1 매립막 패턴(145), 채널(135), 유전막 구조물(129) 및 최상층의 층간 절연막(102g) 상에 형성하고, 최상층의 층간 절연막(102g)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(150)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 예를 들면, 인 또는 비소와 같은 n형 불순물이 도핑된 폴리실리콘을 사용하여 CVD 공정을 통해 형성될 수 있다. 한편, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 12를 참조하면, 셀 영역(I) 상의 층간 절연막들(102) 및 희생막들(104)을 포함하는 몰드 구조물(105)을 관통하는 개구부(155)를 형성한다.
예를 들어, 개구부(155)는 최상층의 층간 절연막(102g) 상에 몰드 구조물(105)의 상면을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 형성될 수 있다.
예시적인 실시예들에 따르면, 개구부(155)는 상기 제1 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 개구부(155)는 게이트 라인 컷(cut) 영역으로 제공될 수 있다.
개구부(155)가 형성됨으로서, 층간 절연막들(102) 및 희생막들(104)은 층간 절연막 패턴들(106) 및 희생막 패턴들(108)로 변환될 수 있다. 이때, 각 층의 층간 절연막 패턴들(106) 및 희생막 패턴들(108)은 상기 제1 방향을 따라 연장될 수 있다. 한편, 개구부(155)를 통해 기판(100)의 상면이 노출될 수 있다.
도 12에서는, 인접하는 두 개구부들(155) 사이에 하나의 상기 채널 열이 배치되는 것으로 도시되었다. 그러나, 인접하는 두 개구부들(155) 사이에 2 이상의 상기 채널 열들이 배치될 수도 있다.
도 13a를 참조하면, 개구부(155)를 통해 측벽이 노출된 희생막 패턴들(108)을 제거한다. 희생막 패턴들(108)이 제거됨에 따라, 각 층간 절연막 패턴들(106) 사이에 갭(160)이 형성되며, 갭(160)에 의해 유전막 구조물(129)의 외측벽이 일부 노출될 수 있다.
예시적인 실시예들에 따르면, 희생막 패턴(108)은 예를 들면, 염소(Cl2) 가스를 이용한 기상 식각(Gas Phase Etching: GPE) 공정 혹은 건식 식각 공정을 통해 제거될 수 있다. 일 실시예에 있어서, 희생막 패턴(108)은 히드록시기(-OH)를 포함하는 식각 용액을 사용하는 습식 식각 공정을 통해 제거될 수도 있다. 예를 들면, 상기 식각 용액은 암모늄 히드록사이드(NH4OH), 테트라메틸암모늄 히드록사이드(tetramethyl ammonium hydroxide: TMAH), 테트라에틸암모늄 히드록사이드(tetraethyl ammonium hydroxide: TEAH), 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용할 수 있다.
예시적인 실시예들에 따르면, 희생막 패턴(108)은 폴리실리콘 또는 비정질 실리콘을 포함하므로 산화물을 포함하는 층간 절연막 패턴(106) 보다 월등히 높은 식각 선택비를 갖는다. 따라서, 층간 절연막 패턴(106)의 손상 없이 상술한 식각 공정에 의해 희생막 패턴(108) 만을 선택적으로 제거할 수 있다.
희생막 패턴(108)을 예를 들어, 실리콘 질화물을 사용하여 형성하는 경우는 폴리실리콘을 사용하는 본 발명의 예시적인 실시예들과 비교하여 층간 절연막 패턴(106)과의 충분한 식각 선택비가 확보되지 않는다. 따라서 상기 실리콘 질화물을 포함하는 희생막 패턴(108) 제거 시, 층간 절연막 패턴(106)도 부분적으로 함께 제거되어 손상될 수 있다. 또한, 상기 실리콘 질화물이 적층됨에 따라 발생하는 열적 스트레스에 의해 몰드 구조물(105)이 변형될 수 있다. 이에 따라, 공통 소스 라인(Common Source Line:CSL)(101, 도 16 참조), 콘택 구조물 등의 형성을 위한 후속 공정에 있어서 오정렬 문제가 발생할 수 있다. 추가적으로, 몰드 구조물(105) 형성시 층간 절연막 패턴(106)의 손상을 감안하여 필요한 설계 디자인 보다 두껍게 층간 절연막(102)을 형성해야 하는 문제점이 발생할 수 있다.
그러나, 본 발명의 예시적인 실시예들에 따르면, 층간 절연막 패턴(106)의 손상 없이 희생막 패턴(108) 만을 제거할 수 있으므로, 상술한 오정렬 문제를 방지할 수 있다. 또한, 몰드 구조물(105)의 높이를 낮출 수 있으므로 최종 수득되는 수직형 메모리 장치의 높이 역시 낮출 수 있다.
예시적인 실시예들에 따르면, 더미 영역(II) 상에는 희생막 패턴들(108)이 일부 잔류하여 지지 패턴(109)이 형성될 수 있다. 지지 패턴(109)에 의해 더미 영역(II) 상에 형성된 층간 절연막 패턴들(106)의 무너짐 현상, 휨 현상 등이 방지될 수 있다.
일 실시예에 있어서, 도 13b에 도시된 바와 같이 최하층의 희생막 패턴(108a)과 접하는 반도체 패턴(120a)의 측부가 희생막 패턴(108)과 함께 일부 제거되어 제1 홈부(162)가 형성될 수 있다. 예를 들어, 반도체 패턴(120a)이 불순물이 도핑되지 않은 조건에서 상술한 SEG 공정을 통해 형성된 경우, 반도체 패턴(120a)은 희생막 패턴(108)과 실질적으로 유사한 조성을 가질 수 있다. 이 경우, 도 13b에 도시된 바와 같이 반도체 패턴(120)의 상기 측부가 일부 식각되어 제1 홈부(162)가 형성될 수 있다. 이와는 달리, 반도체 패턴(120)이 불순물이 도핑되는 조건에서 상기 SEG 공정을 통해 형성된 경우, 도 13a에 도시된 바와 같이, 제1 홈부(162)가 형성되지 않을 수 있다.
일 실시예에 있어서, 도 13b에 도시된 바와 같이, 개구부(155)에 의해 노출된 기판(100)의 상부도 희생막 패턴(108)과 함께 부분적으로 제거되어 제2 홈부(164)가 형성될 수 있다. 예를 들어, 기판(100)이 단결정 실리콘을 포함하는 경우 폴리 실리콘 또는 비정질 실리콘을 포함하는 희생막 패턴(108)이 식각되면서 기판(100)의 상기 상부 역시 일부 제거될 수 있다. 예를 들면, 희생막 패턴(108)을 상술한 습식 식각 공정을 통해 제거하는 경우, 기판(100) 상부에 제2 홈부(164)가 형성될 수 있다. 그러나, 단결정 실리콘은 폴리 실리콘 또는 비정질 실리콘보다 높은 결합 에너지(bondimg energy)를 가지므로 제2 홈부(164)는 상기 수직형 메모리 장치의 동작 특성에 악영향을 주지 않을 정도로 미소한 사이즈로 형성될 수 있다.
이하에서는, 도 13a에 도시된 구조에 대하여 후속 공정을 설명한다.
도 14를 참조하면, 노출된 유전막 구조물(129)의 상기 외측벽, 층간 절연막 패턴들(106)의 표면, 노출된 기판(100) 상면 및 패드(150)의 상면을 따라 게이트 전극막(170)을 형성한다. 게이트 전극막(170)은 갭들(160)을 완전히 채우며, 개구부(155)를 부분적으로 채우도록 형성될 수 있다.
게이트 전극막(170)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(170)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(170)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 게이트 전극막(170)은 CVD 공정, PECVD 공정, ALD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 게이트 전극막(170)을 형성하기 전에 갭(160)의 내벽 및 층간 절연막 패턴들(106)을 따라 제2 블로킹막(도시되지 않음)을 더 형성할 수도 있다.
도 15를 참조하면, 게이트 전극막(170)을 부분적으로 제거하여 각 층의 갭(160) 내부에 게이트 라인(175)을 형성한다,
구체적으로, 게이트 전극막(170)의 상부를 최상층의 층간 절연막 패턴(106g)이 노출될 때까지 평탄화한다. 이후, 개구부(155) 내부 및 기판(100)의 상기 상면 상에 형성된 게이트 전극막(170)을 부분적으로 식각함으로써 게이트 라인들(175)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정에 의해 수행될 수 있으며, 게이트 전극막(170)은 예를 들면, 과산화수소(H2O2)를 포함하는 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
게이트 라인들(175)은 기판(100)의 상기 상면으로부터 수직한 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하층에 형성되는 게이트 라인(175a)은 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 라인들(175b, 175c, 175d, 175e)은 상기 워드 라인으로 제공될 수 있다. 최상층에 형성되는 게이트 라인(175f)은 상기 SSL로 제공될 수 있다.
각 층의 게이트 라인(175)은 각각 유전막 구조물(129)을 감싸며 상기 제1 방향으로 연장되도록 형성될 수 있다.
한편, 더미 영역(II) 상에서는 게이트 전극막(170)이 부분적으로 식각되어 층간 절연막 패턴들(106) 사이의 갭(160)을 채우는 더미 게이트들(179)이 형성될 수 있다. 이에 따라, 더미 영역(II) 상에서 희생막 패턴(108)이 제거된 각 층에는 지지 패턴(109) 및 지지 패턴(109)의 양 측부에 형성된 더미 게이트(179)가 형성될 수 있다.
도 16을 참조하면, 개구부(155)에 의해 노출된 기판(100) 상부에 불순물 영역(101)을 형성하고, 개구부를(155) 채우는 제2 매립막 패턴(180)을 형성할 수 있다,
예시적인 실시예들에 따르면, 패드(150) 상면을 커버하는 이온 주입 마스크(도시되지 않음)를 형성하고 상기 이온 주입 마스크를 이용하여 예를 들면, 인 또는 비소와 같은 n형 불순물을 주입함으로써 불순물 영역(101)을 형성할 수 있다. 불순물 영역(101)은 상기 제1 방향으로 연장하는 CSL로 제공될 수 있다.
도시되지는 않았지만, 불순물 영역(101) 상에, 예를 들어, 니켈 실리사이드 패턴, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
이후, 기판(100), 층간 절연막 패턴(106) 및 패드(150) 상에 개구부(155)를 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(106g)이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화 함으로써 제2 매립막 패턴(180)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
도 17a를 참조하면, 최상층의 층간절연막 패턴(106g), 제2 매립막 패턴(180) 및 패드(150) 상에 상부 절연막(185)을 형성할 수 있다. 상부 절연막(185) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(185)을 관통하여 패드(150)와 접촉하는 비트 라인 콘택(190)을 형성할 수 있다. 이어서, 비트 라인 콘택(190)과 전기적으로 연결되는 비트 라인(195)을 상부 절연막(185) 상에 형성한다. 비트 라인 콘택(190) 및 비트 라인(195)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(190)은 패드(150)와 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(195)은 상기 제2 방향으로 연장되며, 복수의 패드들(150)과 전기적으로 연결될 수 있다. 또한, 비트 라인(195)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
일 실시예에 따르면, 제2 매립막 패턴(180)은 개구부(155)를 충분히 채우면서 층간 절연막 패턴(106) 및 패드(150)를 충분히 커버하도록 형성될 수도 있다. 이 경우, 상부 절연막(185)의 형성은 생략될 수도 있다.
도 17b를 참조하면, GSL(175a')은 반도체 패턴(120)의 제1 홈부(162)에 부분적으로 매립되거나 삽입된 형태를 가질 수 있다. 도 13b에 도시된 바와 같이, 희생막 패턴들(108)이 제거되면서 반도체 패턴(120a)의 상기 측부가 함께 제거된 경우 제1 홈부(162)가 형성될 수 있다. 이 경우, 도 14 및 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 게이트 라인들(175)을 형성할 때, 최하층의 GSL(175a')은 제1 홈부(162)를 채우도록 형성될 수 있다.
도 17b에 도시된 실시예에 따르면, GSL(175a')은 매립 게이트 구조와 유사한 구조를 가지므로 채널 역할을 수행하는 반도체 패턴(120a)과의 접촉 면적이 증가할 수 있다. 이에 따라, 상기 채널 영역이 확장되어 GSL(175a')에 대한 동작 전류 및 동작 속도를 증가시킬 수 있다.
한편, 도 13b에 도시된 바와 같이, 기판(100)의 상기 상부가 희생막 패턴(108)과 함께 부분적으로 제거되어 제2 홈부(164)가 형성되는 경우, 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정에 의해 제2 매립막 패턴(180a)은 제2 홈부(164)를 채우도록 형성될 수 있다. 또한, 불순물 영역(101a) 형성 시 상기 불순물이 주입되어 확산될 수 있는 기판(100)의 면적이 제2 홈부(164)에 의해 확장될 수 있다. 따라서, 불순물 영역(101a)은 도 16에 도시된 불순물 영역(101) 보다 증가된 체적 혹은 면적을 가질 수 있으므로 상기 CSL의 전기 저항을 감소시킬 수 있다. 이 때, 상기 불순물이 주입되는 투영 거리(Rp)를 조절하여 인접하는 반도체 패턴(120a)과 단락 혹은 단채널 현상이 발생되지 않도록 불순물 영역(101a)을 형성할 수 있다.
도 18 내지 도 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 17b를 참조로 설명한 공정 및/또는 재료와 실질적으로 동일하거나 유사한 공정 및/또는 재료에 대해서는 상세한 설명을 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 18을 참조하면, 도 4 및 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 기판(100) 상에 층간 절연막들(102) 및 희생막들(104)을 반복 적층하여 몰드 구조물(105)을 형성한 후, 몰드 구조물(105)을 부분적으로 식각하여 채널 홀(115)을 형성할 수 있다. 예시적인 실시예들에 따르면, 층간 절연막(102)은 실리콘 산화물, 희생막(104)은 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 도 5에 도시된 하드 마스크(110)는 채널 홀(115) 형성 후 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 19를 참조하면, 채널 홀(115)의 측벽을 통해 노출된 희생막(104) 부분을 산화시켜 배리어(barrier) 산화막 패턴(117)을 형성한다.
예시적인 실시예들에 따르면, 배리어 산화막 패턴(117)은 채널 홀(115) 내부로 산소(O2) 가스 혹은 산소 라디칼을 주입하여 형성될 수 있다. 또한, 배리어 산화막 패턴(117)은 열 산화 공정에 의해 채널 홀(115) 내벽을 산화시켜 형성될 수도 있다. 이 경우, 희생막(104)은 폴리실리콘 또는 비정질 실리콘을 포함하고, 층간 절연막(102)은 실리콘 산화물을 포함하므로, 희생막(104) 만이 선택적으로 산화되어 배리어 산화막 패턴(117)이 형성될 수 있다. 배리어 산화막 패턴(117)은 실리콘 산화물을 포함할 수 있다. 한편, 채널 홀(115)에 의해 노출된 층간 절연막(102) 부분 역시 함께 산화될 수 있으나, 산화된 상기 부분은 층간 절연막(102)과 병합될 수 있다.
한편, 채널 홀 패턴(115)에 의해 노출된 기판(100)의 상면도 함께 산화되어 배리어 산화막 패턴(117)에 의해 커버될 수 있다.
도 19에서는, 희생막(104)의 채널 홀(115)에 의해 노출된 측부가 너비의 변화 없이 배리어 산화막 패턴(117)으로 변환되는 것으로 도시되었다. 그러나, 희생막(104)이 산화되면서 너비가 증가될 수 있으며, 이 경우 배리어 산화막 패턴(117)은 채널 홀(115) 내부로 돌출된 형상을 가질 수도 있다.
도 20을 참조하면, 기판(100)의 상기 상면 상에 형성된 배리어 산화막 패턴(117) 부분을 예를 들면, 에치-백 공정 혹은 건식 식각 공정을 통해 제거할 수 있다. 이 때, 배리어 산화막 패턴(117)과 접하는 기판(100)의 상부가 일부 함께 제거되어 리세스(165)가 형성될 수도 있다.
도 19 및 도 20에서는 채널 홀(115)에 의해 노출된 몰드 구조물(105) 및 기판(100) 부분을 산화시켜 배리어 산화막 패턴(117)을 형성하는 것으로 설명하였으나, 예를 들어 실리콘 산화물을 사용하여 CVD 공정 등을 통해 채널 홀(115) 내벽에 별도의 배리어 산화막을 형성할 수도 있다. 이 경우, 기판(100)의 상기 상면에 형성된 상기 배리어 산화막을 부분적으로 제거하여 배리어 산화막 패턴을 형성할 수 있다. 한편, 층간 절연막(102) 상에 형성된 상기 배리어 산화막 패턴 부분은 층간 절연막(102)과 병합될 수 있다.
도 21을 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 반도체 패턴(120)을 형성할 수 있다.
예시적인 실시예들에 따르면, 폴리실리콘을 포함하는 희생막(104)은 배리어 산화막 패턴(117)에 의해 차단되어 채널 홀(115)의 상기 측벽을 통해 노출되지 않을 수 있다. 따라서, 기판(100)의 상기 상면을 통해서만 상술한 SEG 공정이 진행되므로 원하는 높이, 두께 및 조성을 갖는 반도체 패턴(120)을 수득할 수 있다.
도 22를 참조하면, 도 7 내지 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 채널 홀(115)을 부분적으로 채우는 유전막 구조물(129), 채널(135) 및 제1 매립막 패턴(145)을 반도체 패턴(120) 상에 형성하고, 유전막 구조물(129), 채널(135) 및 제1 매립막 패턴(145)의 상면들 상에 패드(150)를 형성할 수 있다. 유전막 구조물(129)은 채널 홀(115)의 측벽에서부터 순차적으로 적층된 제1 블로킹막 패턴(123), 전하 저장막 패턴(125) 및 터널 절연막 패턴(127)을 포함할 수 있다.
도 23을 참조하면, 도 12 및 도 13a를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 예시적인 실시예들에 따르면, 채널 열과 인접한 몰드 구조물(105) 부분을 식각하여 개구부들(155), 층간 절연막 패턴들(106) 및 희생막 패턴들(108, 도 23에서는 도시되지 않음)을 형성한다. 이후, 개구부들(155)에 의해 측벽이 노출된 희생막 패턴들(108)을 제거하여 각 층의 층간 절연막 패턴들(106) 사이에 갭(160)을 형성할 수 있다.
예시적인 실시예들에 따르면, 배리어 산화막 패턴(117)은 제거되지 않고 잔류할 수 있다. 따라서, 각 층의 갭(160)을 통해 배리어 산화막 패턴(117)의 측면이 노출될 수 있다. 한편, 더미 영역(II) 상에는 희생막 패턴(108)이 일부 잔류하여 지지 패턴(109)이 형성될 수 있다.
도 24를 참조하면, 도 14 및 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 각 층의 갭(160) 내부에 게이트 라인(176)을 형성할 수 있다. 또한, 더미 영역(II) 상에서는 층간 절연막 패턴들(106) 사이의 갭(160)을 채우는 더미 게이트들(179)이 형성될 수 있다
게이트 라인들(176) 중 최하층에 형성되는 게이트 라인(176a)은 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 라인들(176b, 176c, 176d, 176e)은 워드 라인으로 제공될 수 있다. 최상층에 형성되는 게이트 라인(176f)은 SSL로 제공될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인(176)은 배리어 산화막 패턴(117)과 접촉하며 상기 제1 방향을 따라 연장되도록 형성될 수 있다. 배리어 산화막 패턴(117)은 유전막 구조물(129)과 함께 게이트 라인(176) 및 채널(135) 사이에 배치되어 제2 블로킹막 패턴으로 기능할 수 있다. 한편, GSL(176a) 및 반도체 패턴(120) 사이에 배치되는 배리어 산화막 패턴(117)은 단독으로 게이트 절연막 역할을 수행할 수 있다.
도 25를 참조하면, 도 16 및 도 17a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 개구부(155)에 의해 노출된 기판(100) 상부에 CSL로 제공되는 불순물 영역(101)을 형성하고, 개구부(155)를 채우는 제2 매립막 패턴(180)을 형성할 수 있다. 이후, 층간 절연막 패턴(106), 패드(150) 및 제2 매립막 패턴(180)을 커버하는 상부 절연막(185)을 형성하고, 상부 절연막(185)을 통해 패드(150)와 접촉하는 비트라인 콘택(190)을 형성할 수 있다. 상부 절연막(185) 상에는 비트라인 콘택(190)을 통해 패드(150)와 전기적으로 연결되는 비트 라인(195)을 형성할 수 있다.
도 18 내지 도 25를 참조로 설명한 바와 같이, 배리어 산화막 패턴(117)을 잔류시켜 상기 제2 블로킹막 패턴으로 활용활 수 있다. 그러나, 일 실시예에 있어서, 반도체 패턴(120)을 형성한 후(도 21 참조), 개구부(115)를 통해 노출된 배리어 산화막 패턴(117)은 제거할 수도 있다. 예를 들면, 불산 용액을 사용하는 습식 식각 공정을 통해 배리어 산화막 패턴(117)을 제거할 수 있다.
도 26 내지 도 30은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 17b를 참조로 설명한 공정 및/또는 재료와 실질적으로 동일하거나 공정 및/또는 재료에 대해서는 상세한 설명을 생략한다. 또한, 도 4 내지 도 17b에 도시된 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 26을 참조하면, 도 4 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 몰드막 구조물(105)을 관통하는 채널 홀(115) 내부에 반도체 패턴(120), 유전막 구조물(129), 채널(135), 제1 매립막 패턴(145) 및 패드(150)를 형성할 수 있다. 또한, 셀 영역(I) 상에서 몰드 구조물(105)을 관통하며 상기 제1 방향을 따라 연장하는 개구부들(155)을 형성할 수 있다. 개구부들(155)이 형성됨에 따라 층간 절연막 패턴들(106) 및 희생막 패턴들(108)이 형성될 수 있다.
도 27을 참조하면, 도 13a를 참조로 설명한 공정과 실질적으로 유사한 공정을 수행하여 각 층의 희생막 패턴(108)을 부분적으로 제거한다.
예시적인 실시예들에 따르면, 희생막 패턴(108)의 식각을 위한 공정에 있어서, 식각율을 도 13a를 참조로 설명한 경우 보다 낮게 유지함으로써 희생막 패턴(108)을 잔류시킬 수 있다. 이에 따라, 셀 영역(I)의 층간 절연막 패턴들(106) 사이의 각 층에는 예비 게이트 라인(157)이 형성될 수 있다. 예비 게이트 라인(157)은 유전막 구조물(129) 또는 반도체 패턴(120)의 측벽 상에 형성되어 갭(160)을 부분적으로 채우도록 형성될 수 있다.
한편, 더미 영역(II) 상의 층간 절연막 패턴들(106) 사이의 각 층에는 희생막 패턴(108)이 부분적으로 제거되어 지지 패턴(109a)이 형성될 수 있다. 도 27에 도시된 지지 패턴(109a)은 도 13a에 도시된 지지 패턴(109) 보다 넓은 폭을 가질 수 있다.
도 28을 참조하면, 갭(160)의 나머지 부분을 채우며 개구부(155)를 부분적으로 채우는 금속막(172)을 형성한다. 금속막(172)은 최상층의 층간 절연막 패턴(106g), 패드(150) 및 개구부(155)에 의해 노출된 기판(100)의 상면을 커버할 수 있다.
예시적인 실시예들에 따르면, 금속막(172)은 코발트(Co) 혹은 니켈(Ni)과 같은 실리사이데이션(silicidation) 반응이 용이한 금속 물질을 사용하여 형성될 수 있다. 금속막(172)은 예를 들면, PVD 공정, ALD 공정, 스퍼터링 공정 또는 CVD 공정을 통해 형성될 수 있다.
도 29를 참조하면, 예를 들면, 열처리 공정을 통해 금속막(172)과 예비 게이트 라인(157) 사이의 실리사이데이션 반응을 진행시킨다. 예시적인 실시예들에 따르면, 예비 게이트 라인(157)은 폴리실리콘 또는 비정질 실리콘을 포함할 수 있으므로 금속막(172)과 반응하여 금속 실리사이드 패턴으로 변환될 수 있다.
이에 따라, 셀 영역(I) 상의 층간 절연막 패턴들(106) 사이의 각 층에는 금속 실리사이드를 포함하는 게이트 라인(177)이 형성될 수 있다. 예를 들어, 금속막(172)이 코발트를 포함하는 경우 게이트 라인(177)은 코발트 실리사이드를 포함할 수 있으며, 금속막(172) 니켈을 포함하는 경우 게이트 라인(177)은 니켈 실리사이드를 포함할 수 있다.
최하층에 형성되는 게이트 라인(177a)은 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 라인들(177b, 177c, 177d, 177e)은 워드 라인으로 제공될 수 있다. 최상층에 형성되는 게이트 라인(177f)은 SSL로 제공될 수 있다.
한편, 예비 게이트 라인(157)과 반응하지 않고 개구부(155)에 잔류하는 금속막(172) 부분은 예를 들면, 건식 식각 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 더미 영역(II) 상의 층간 절연막 패턴들(106) 사이의 각 층에는 금속막(172)과 지지 패턴(109a)이 반응하여 상술한 금속 실리사이드를 포함하는 더미 게이트(179a)가 형성될 수 있다.
도 30을 참조하면, 도 16 및 도 17a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 개구부(155)에 의해 노출된 기판(100) 상부에 CSL로 제공되는 불순물 영역(101)을 형성하고, 개구부(155)를 채우는 제2 매립막 패턴(180)을 형성할 수 있다. 이후, 층간 절연막 패턴(106), 패드(150) 및 제2 매립막 패턴(180)을 커버하는 상부 절연막(185)을 형성하고, 상부 절연막(185)을 통해 패드(150)와 접촉하는 비트라인 콘택(190)을 형성할 수 있다. 상부 절연막(185) 상에는 비트라인 콘택(190)을 통해 패드(150)와 전기적으로 연결되는 비트 라인(195)을 형성할 수 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치 제조에 있어서, 산화물을 포함하는 층간 절연막 패턴 대비 식각 선택비가 우수한 폴리실리콘 혹은 비정질 실리콘을 사용하여 희생막 패턴을 형성한다. 따라서, 상기 층간 절연막 패턴의 손상 없이 상기 희생막 패턴만을 선택적으로 제거할 수 있다. 따라서, 본 발명의 예시적인 실시예들은 다수의 막들이 적층되며 높은 종횡비로 형성되는 수직형 메모리 장치 및 그 제조 방법에 효과적으로 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101, 101a: 불순물 영역
102: 층간 절연막 104: 희생막
105: 몰드 구조물 106: 층간 절연막 패턴
108: 희생막 패턴 109, 109a: 지지 패턴
110: 하드 마스크 115: 채널 홀
117: 배리어 산화막 패턴 120, 120a: 반도체 패턴
122: 제1 블로킹막 123: 제1 블로킹막 패턴
124: 전하 저장막 125: 전하 저장막 패턴
126: 터널 절연막 127: 터널 절연막 패턴
129: 유전막 구조물 130: 채널막
135: 채널 140: 제1 매립막
145: 제1 매립막 패턴 147, 165: 리세스
150: 패드 155: 개구부
157: 예비 게이트 라인 160: 갭
162: 제1 홈부 164: 제2 홈부
170: 게이트 전극막 172: 금속막
175, 176, 177: 게이트 라인 175a, 175a', 176a, 177a: GSL
175b, 175c, 175d, 175e, 176b, 176c, 176d, 176e, 177b, 177c, 177d, 177e: 워드 라인
175f, 176f, 177f: SSL 179, 179a: 더미 게이트
180, 180a: 제2 매립막 패턴 185: 상부 절연막
190: 비트 라인 콘택 195: 비트 라인
102: 층간 절연막 104: 희생막
105: 몰드 구조물 106: 층간 절연막 패턴
108: 희생막 패턴 109, 109a: 지지 패턴
110: 하드 마스크 115: 채널 홀
117: 배리어 산화막 패턴 120, 120a: 반도체 패턴
122: 제1 블로킹막 123: 제1 블로킹막 패턴
124: 전하 저장막 125: 전하 저장막 패턴
126: 터널 절연막 127: 터널 절연막 패턴
129: 유전막 구조물 130: 채널막
135: 채널 140: 제1 매립막
145: 제1 매립막 패턴 147, 165: 리세스
150: 패드 155: 개구부
157: 예비 게이트 라인 160: 갭
162: 제1 홈부 164: 제2 홈부
170: 게이트 전극막 172: 금속막
175, 176, 177: 게이트 라인 175a, 175a', 176a, 177a: GSL
175b, 175c, 175d, 175e, 176b, 176c, 176d, 176e, 177b, 177c, 177d, 177e: 워드 라인
175f, 176f, 177f: SSL 179, 179a: 더미 게이트
180, 180a: 제2 매립막 패턴 185: 상부 절연막
190: 비트 라인 콘택 195: 비트 라인
Claims (10)
- 기판 상에 층간 절연막 및 폴리실리콘 또는 비정질 실리콘을 포함하는 희생막을 교대로 반복적으로 적층하는 단계;
상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀들을 형성하는 단계;
상기 채널 홀 내부에 채널을 형성하는 단계;
상기 채널과 인접한 상기 층간 절연막들 및 상기 희생막들 부분을 식각하여 상기 기판 상면을 노출시키는 개구부들을 형성하는 단계;
상기 희생막들을 제거하여 상기 층간 절연막들 사이에 갭을 형성하는 단계; 및
상기 갭을 채우는 게이트 라인들을 형성하는 단계를 포함하며,
상기 기판은 상기 채널 및 상기 게이트 라인이 형성되는 셀 영역 및 인접하는 상기 셀 영역들 사이에 배치되는 더미 영역을 포함하고,
상기 더미 영역의 상기 갭 내부에는 상기 희생막이 잔류하여 지지 패턴이 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법. - 삭제
- 삭제
- 제1항에 있어서, 상기 채널을 형성하는 단계 이전에, 상기 채널 홀에 의해 노출된 상기 기판 상면 상에 반도체 패턴을 형성하는 단계를 더 포함하며,
상기 채널은 상기 반도체 패턴 상에 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법. - 제4항에 있어서, 상기 게이트 라인은 상기 기판 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하며,
상기 GSL은 상기 반도체 패턴의 외측벽을 감싸며 연장되도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법. - 제5항에 있어서, 상기 희생막들이 제거되면서 상기 반도체 패턴의 측부가 함께 제거되어 제1 홈부가 형성되며, 상기 GSL은 상기 제1 홈부에 삽입되도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 채널 홀을 형성하는 단계 이후에, 상기 채널 홀에 의해 노출된 상기 희생막의 측부에 배리어 산화막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 희생막은 상기 갭 내부에 일부가 잔류하여 예비 게이트 라인이 형성되며,
상기 게이트 라인들을 형성하는 단계는,
상기 갭의 나머지 부분을 채우는 금속막을 형성하는 단계; 및
상기 금속막과 상기 예비 게이트 라인을 반응시켜 금속 실리사이드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법. - 셀 영역 및 더미 영역을 포함하는 기판;
상기 기판 상면에 대해 수직한 방향으로 서로 이격되도록 적층되는 층간 절연막 패턴들;
상기 셀 영역 상에서 상기 층간 절연막 패턴들을 관통하는 채널;
상기 셀 영역 상에서 상기 층간 절연막 패턴들 사이의 공간을 채우며 상기 채널의 외측벽을 감싸면서 연장되는 게이트 라인들; 및
상기 더미 영역 상의 상기 층간 절연막 패턴들 사이에 배치되며 폴리실리콘 혹은 비정질 실리콘을 함유하는 지지 패턴들을 포함하는 수직형 메모리 장치. - 제9항에 있어서, 상기 기판 및 상기 채널 사이에 배치되며 상기 채널의 저면과 접촉하고, 측부에 제1 홈부가 형성된 반도체 패턴을 더 포함하며,
상기 게이트 라인들은 상기 기판 상면으로부터 순차적으로 적층되는 GSL, 워드 라인 및 SSL을 포함하며, 상기 GSL은 상기 제1 홈부에 삽입되는 것을 특징으로 하는 수직형 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130140281A KR102195112B1 (ko) | 2013-11-19 | 2013-11-19 | 수직형 메모리 장치 및 그 제조 방법 |
| US14/546,172 US9461061B2 (en) | 2013-11-19 | 2014-11-18 | Vertical memory devices and methods of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130140281A KR102195112B1 (ko) | 2013-11-19 | 2013-11-19 | 수직형 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150057226A KR20150057226A (ko) | 2015-05-28 |
| KR102195112B1 true KR102195112B1 (ko) | 2020-12-24 |
Family
ID=53172410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130140281A KR102195112B1 (ko) | 2013-11-19 | 2013-11-19 | 수직형 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9461061B2 (ko) |
| KR (1) | KR102195112B1 (ko) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3033081B1 (fr) * | 2015-02-24 | 2017-03-31 | Commissariat Energie Atomique | Procede de modification de l'etat de contrainte d'une structure semi-conductrice a etages de canal de transistor |
| KR102357992B1 (ko) * | 2015-05-26 | 2022-02-04 | 삼성전자주식회사 | 반도체 장치 |
| KR102336739B1 (ko) | 2015-09-25 | 2021-12-06 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR102506430B1 (ko) * | 2015-11-27 | 2023-03-08 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US9754888B2 (en) * | 2015-12-14 | 2017-09-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
| KR102498247B1 (ko) * | 2015-12-21 | 2023-02-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102563924B1 (ko) | 2016-08-05 | 2023-08-04 | 삼성전자 주식회사 | 수직형 메모리 소자 |
| KR102636463B1 (ko) | 2016-10-05 | 2024-02-14 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102679021B1 (ko) | 2016-11-29 | 2024-07-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US10083981B2 (en) * | 2017-02-01 | 2018-09-25 | Micron Technology, Inc. | Memory arrays, and methods of forming memory arrays |
| US10431591B2 (en) | 2017-02-01 | 2019-10-01 | Micron Technology, Inc. | NAND memory arrays |
| WO2018236405A1 (en) * | 2017-06-24 | 2018-12-27 | Intel Corporation | QUANTIC POINT DEVICES |
| KR102373616B1 (ko) | 2017-07-06 | 2022-03-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102424993B1 (ko) * | 2017-09-11 | 2022-07-25 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| KR102344984B1 (ko) * | 2017-11-10 | 2021-12-29 | 삼성전자주식회사 | 수직형 반도체 소자 |
| CN107731750B (zh) * | 2017-11-16 | 2020-04-14 | 长江存储科技有限责任公司 | 超高深宽比sono刻蚀工艺 |
| KR102524808B1 (ko) | 2017-11-21 | 2023-04-24 | 삼성전자주식회사 | 반도체 소자 |
| US10593399B2 (en) * | 2018-03-19 | 2020-03-17 | Micron Technology, Inc. | Self-selecting memory array with horizontal bit lines |
| WO2020051731A1 (en) | 2018-09-10 | 2020-03-19 | Yangtze Memory Technologies Co., Ltd. | Memory device using comb-like routing structure for reduced metal line loading |
| CN109712987A (zh) * | 2018-11-29 | 2019-05-03 | 长江存储科技有限责任公司 | 3d存储器件的制造方法及3d存储器件 |
| KR102546653B1 (ko) * | 2018-12-11 | 2023-06-22 | 삼성전자주식회사 | 콘택 플러그를 갖는 반도체 소자 |
| CN109860197B (zh) * | 2019-02-27 | 2020-04-21 | 长江存储科技有限责任公司 | 三维存储器及形成三维存储器的方法 |
| CN111211128B (zh) * | 2020-01-15 | 2023-12-01 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111244096B (zh) * | 2020-03-27 | 2022-11-25 | 长江存储科技有限责任公司 | 3d nand存储器件及其制造方法 |
| KR20210125625A (ko) | 2020-04-08 | 2021-10-19 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| CN112614839B (zh) * | 2020-12-14 | 2024-02-23 | 长江存储科技有限责任公司 | 存储结构、三维存储器及其制造方法 |
| CN112614850B (zh) * | 2020-12-14 | 2024-04-16 | 长江存储科技有限责任公司 | 存储单元及其制造方法、3d nand存储器及其制造方法 |
| CN112614845B (zh) * | 2020-12-15 | 2024-05-07 | 长江存储科技有限责任公司 | 存储器的制作方法 |
| CN112802852B (zh) * | 2021-03-24 | 2023-01-13 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US12127406B2 (en) * | 2022-01-18 | 2024-10-22 | Sandisk Technologies Llc | Three-dimensional memory device containing self-aligned isolation strips and methods for forming the same |
| US20230363138A1 (en) * | 2022-05-06 | 2023-11-09 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012094694A (ja) | 2010-10-27 | 2012-05-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20120241846A1 (en) | 2011-03-24 | 2012-09-27 | Kaori Kawasaki | Nonvolatile semiconductor memory device and method of manufacturing the same |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5288877B2 (ja) | 2008-05-09 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20100078776A (ko) | 2008-12-30 | 2010-07-08 | 주식회사 하이닉스반도체 | 수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법 |
| KR101603731B1 (ko) | 2009-09-29 | 2016-03-16 | 삼성전자주식회사 | 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 |
| KR101585616B1 (ko) * | 2009-12-16 | 2016-01-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101825539B1 (ko) | 2010-10-05 | 2018-03-22 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR101774477B1 (ko) * | 2010-11-29 | 2017-09-20 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
| US8625322B2 (en) | 2010-12-14 | 2014-01-07 | Sandisk 3D Llc | Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof |
| KR20120069034A (ko) | 2010-12-20 | 2012-06-28 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR101868799B1 (ko) | 2011-05-26 | 2018-06-21 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR20130015694A (ko) | 2011-08-04 | 2013-02-14 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 제조 방법 |
| KR101884002B1 (ko) * | 2012-04-13 | 2018-08-01 | 삼성전자주식회사 | 콘택 구조물 형성 방법 |
| KR20130115777A (ko) * | 2012-04-13 | 2013-10-22 | 삼성전자주식회사 | 수직형 메모리 소자의 제조 방법 |
| KR102108879B1 (ko) * | 2013-03-14 | 2020-05-11 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102190370B1 (ko) * | 2014-01-10 | 2020-12-11 | 삼성전자주식회사 | 도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
-
2013
- 2013-11-19 KR KR1020130140281A patent/KR102195112B1/ko active IP Right Grant
-
2014
- 2014-11-18 US US14/546,172 patent/US9461061B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012094694A (ja) | 2010-10-27 | 2012-05-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20120241846A1 (en) | 2011-03-24 | 2012-09-27 | Kaori Kawasaki | Nonvolatile semiconductor memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20150057226A (ko) | 2015-05-28 |
| US9461061B2 (en) | 2016-10-04 |
| US20150137210A1 (en) | 2015-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102195112B1 (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| EP3619745B1 (en) | Three-dimensional memory device with self-aligned multi-level drain select gate electrodes and method of making thereof | |
| US10056399B2 (en) | Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same | |
| EP3326205B1 (en) | Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device | |
| CN109328397B (zh) | 含有两种类型的支柱结构的多层存储器堆叠结构 | |
| US9978766B1 (en) | Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof | |
| US9583500B2 (en) | Multilevel memory stack structure and methods of manufacturing the same | |
| US9711524B2 (en) | Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof | |
| US10622368B2 (en) | Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof | |
| CN108124495B (zh) | 具有金属和硅化物控制栅极的三维存储器装置 | |
| US9754956B2 (en) | Uniform thickness blocking dielectric portions in a three-dimensional memory structure | |
| US9576975B2 (en) | Monolithic three-dimensional NAND strings and methods of fabrication thereof | |
| US9530787B2 (en) | Batch contacts for multiple electrically conductive layers | |
| US9478558B2 (en) | Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer | |
| KR102332359B1 (ko) | 수직형 메모리 장치 | |
| CN106024794B (zh) | 半导体器件及其制造方法 | |
| US9305937B1 (en) | Bottom recess process for an outer blocking dielectric layer inside a memory opening | |
| US9305934B1 (en) | Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal | |
| US11101288B2 (en) | Three-dimensional memory device containing plural work function word lines and methods of forming the same | |
| US20160111437A1 (en) | Three-dimensional memory structure having self-aligned drain regions and methods of making thereof | |
| WO2016137551A1 (en) | Three-dimensional memory device with stress compensation layer within a word line stack | |
| KR20150079495A (ko) | 3d 메모리 어레이에의 복수-레벨 콘택 및 제조 방법 | |
| US11018152B2 (en) | Method for etching bottom punch-through opening in a memory film of a multi-tier three-dimensional memory device | |
| CN111373534A (zh) | 包含多层级漏极选择栅极隔离的三维存储器装置及其制造方法 | |
| US10991718B2 (en) | Three-dimensional memory device containing a vertical semiconductor channel containing a connection strap and method of making the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |