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KR102086626B1 - 자기 정렬 박막 트랜지스터 및 그 제조 방법 - Google Patents

자기 정렬 박막 트랜지스터 및 그 제조 방법 Download PDF

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KR102086626B1
KR102086626B1 KR1020120133471A KR20120133471A KR102086626B1 KR 102086626 B1 KR102086626 B1 KR 102086626B1 KR 1020120133471 A KR1020120133471 A KR 1020120133471A KR 20120133471 A KR20120133471 A KR 20120133471A KR 102086626 B1 KR102086626 B1 KR 102086626B1
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layer
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electrode
etching
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황치선
박상희
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한국전자통신연구원
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Abstract

소스 및 드레인 전극을 자기 정렬되도록 형성함으로써 동작 속도 및 안정성을 향상시키는 동시에 그 크기를 최소화할 수 있는 자기 정렬 박막 트랜지스터 및 그 제조 방법을 제공한다. 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법은, 기판 상에 활성층, 게이트 절연막 및 게이트층을 순차적으로 형성하는 단계, 상기 게이트층 상에 게이트 전극의 형상을 정의하기 위한 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 이용하여 상기 게이트층, 상기 게이트 절연막 및 상기 활성층을 순차적으로 식각하는 단계, 식각된 기판 상에 방향성을 갖는 증착법으로 소스 및 드레인층을 증착하는 단계 및 상기 감광막 패턴을 제거하여 게이트 전극, 자기 정렬된 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.

Description

자기 정렬 박막 트랜지스터 및 그 제조 방법{SELF-ALIGNED THIN FILM TRANSISTOR AND FABRICATION METHOD THEREOF}
본 발명은 자기 정렬된 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터의 소스 및 드레인 전극을 산화물 반도체에 대한 도핑을 통해서가 아닌 별개의 전극 물질로 형성하는 기술에 관한 것이다.
산화물 반도체를 활성층(Active layer)으로 하는 박막 트랜지스터는 저온, 저비용 공정이 가능하면서도 높은 이동도 특성을 얻을 수 있어 능동 구동형 디스플레이의 백플레인 소자로써 각광받고 있다. 최근에는 산화물 반도체 박막 트랜지스터를 제조함에 있어서 게이트 전극을 마스크로 하여 소스 및 드레인 전극을 자기 정렬(self-aligned) 되도록 형성하는 기술들이 제안되고 있다.
도 1은 종래 기술에 의한 박막 트랜지스터의 구성도이다.
종래의 기술들은 소스 및 드레인 영역에 수소를 도핑(doping)하거나 플라즈마 처리를 함으로써 소스 및 드레인 전극을 형성하고 있다. 하지만 이들 방법에 의할 경우 열처리와 같은 후속 공정을 거치면서 그 도핑 효과가 점점 약화되어 트랜지스터의 동작 특성이 열화될 가능성이 있다. 또한, 수소 외의 원소를 도핑할 경우에는 불순물(dopant)의 활성화 온도가 높아 유리나 플라스틱 등 내열 특성이 우수하지 못한 기판에는 적용하기가 힘든 문제가 발생할 가능성이 있다.
또한, 고해상도 디스플레이 구현을 위해서는 박막 트랜지스터의 사이즈를 최소화하여 한 픽셀 내에서 박막 트랜지스터가 차지하는 영역을 줄이는 것이 바람직한데, 종래의 기술을 사용하면 도핑을 통하여 소스 및 드레인 전극을 형성한 뒤에 전자 회로 구성을 위해서 별도의 배선 전극을 박막 트랜지스터의 소스 및 드레인 전극에 연결시킬 필요가 있다. 이 때 도 1에 도시된 바와 같이 소스 및 드레인 영역에 연결되는 전극을 형성하기 위해서 마스크 얼라인(mask align)에 필요한 마진(margin)과 컨택트 홀(contact hole)의 길이, 너비에 대한 마진이 발생하며, 이로 인해 소스 및 드레인 영역의 너비가 증가하게 되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 도핑이 아닌 별도의 전극 물질을 이용하여 소스 및 드레인 전극을 자기 정렬되도록 형성함으로써 동작 속도 및 안정성을 향상시키는 동시에 그 크기를 최소화할 수 있는 자기 정렬 박막 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법은, 기판 상에 활성층, 게이트 절연막 및 게이트층을 순차적으로 형성하는 단계, 상기 게이트층 상에 게이트 전극의 형상을 정의하기 위한 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 이용하여 상기 게이트층, 상기 게이트 절연막 및 상기 활성층을 순차적으로 식각하는 단계, 식각된 기판 상에 방향성을 갖는 증착법으로 소스 및 드레인층을 증착하는 단계 및 상기 감광막 패턴을 제거하여 게이트 전극, 자기 정렬된 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 식각 단계에서, 상기 감광막 패턴의 형상보다 상기 게이트 전극의 폭이 더 좁아지도록 상기 게이트층을 식각할 수 있다. 또한, 상기 활성층의 밑부분 일부가 상기 기판 상에 남아 있도록 식각 깊이를 조절하여 상기 활성층을 식각할 수 있다.
또한, 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법은, 상기 형성된 소스 전극 및 드레인 전극의 일부가 상기 식각된 활성층 및 게이트 절연막의 측벽에 형성되어 상기 게이트 전극과 접촉하게 되는 경우, 상기 소스 전극 및 드레인 전극의 일부를 열 또는 플라즈마 처리를 통해 산화시키는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 의한 박막 트랜지스터의 제조 방법은, 기판 상에 활성층, 게이트 절연막 및 게이트층을 순차적으로 형성하는 단계, 상기 게이트층 상에 게이트 전극의 형상을 정의하기 위한 제 1 감광막 패턴을 형성하는 단계, 상기 제 1 감광막 패턴을 이용하여 상기 게이트층, 상기 게이트 절연막 및 상기 활성층을 순차적으로 식각하는 단계, 식각된 기판 상에 방향성을 갖는 증착법으로 소스 및 드레인층을 증착하는 단계, 상기 소스 및 드레인층 상에 소스 전극 및 드레인 전극의 형상을 정의하기 위한 제 2 감광막 패턴을 형성하는 단계, 상기 제 2 감광막 패턴을 이용하여 상기 소스 및 드레인층을 식각하는 단계 및 상기 제 1 및 제 2 감광막 패턴을 제거하여 게이트 전극, 자기 정렬된 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 의한 자기 정렬 박막 트랜지스터는, 기판, 상기 기판 상에 형성되는 활성층, 상기 기판 상에 형성되되, 상기 활성층의 양 측면에 자기 정렬된 형태로 각각 형성되는 소스 전극 및 드레인 전극, 상기 활성층 상에 형성되는 게이트 절연막 및 상기 게이트 절연막 상에 형성되는 게이트 전극을 포함한다.
본 발명에 의하면, 게이트 전극과 소스 및 드레인 전극 간의 기생 커패시터 발생을 최소화할 수 있어 고속 동작이 가능하고, 동작 안정성이 보장되며, 보다 작은 크기를 가지는 박막 트랜지스터를 제공할 수 있다.
또한, 산화물 반도체층(활성층)의 증착 후 곧바로 게이트 절연막 및 게이트 전극을 증착하므로, 절연막과 전극이 보호층 역할을 하여 산화물 반도체가 다양한 공정 중에 받을 수 있는 손상을 방지할 수 있다. 따라서, 소자의 성능과 신뢰성을 높일 수 있고, 열처리를 포함한 후속 공정을 거치더라도 박막 트랜지스터의 동작 특성이 저하되지 않는다.
또한, 박막 트랜지스터의 제조시 불순물(dopant)을 활성화시키기 위한 고온 공정이 필요하지 않으므로 유리나 플라스틱 등의 기판에도 적용이 가능하다.
도 1은 종래 기술에 의한 박막 트랜지스터의 구성도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 과정을 설명하기 위한 도면.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 의한 박막 트랜지스터의 제조 방법을 설명하기 위한 도면.
도 4 내지 도 8은 게이트, 소스 및 드레인 전극을 형성하는 다양한 방법을 설명하기 위한 도면.
도 9는 본 발명의 실시예들에 따라 실제로 제작한 박막 트랜지스터의 동작 특성을 나타낸 도면.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2f를 참조하면, 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 방법은, 기판(201) 상에 활성층(203), 게이트 절연막(205) 및 게이트층(207)을 순차적으로 형성하는 단계, 게이트층(207) 상에 게이트 전극의 형상을 정의하기 위한 감광막 패턴(209)을 형성하는 단계, 감광막 패턴(209)을 이용하여 게이트층(207), 게이트 절연막(205) 및 활성층(203)을 순차적으로 식각하는 단계, 식각된 기판(201) 상에 방향성을 갖는 증착법으로 소스 및 드레인층(211)을 증착하는 단계 및 감광막 패턴(209)을 제거하여 게이트 전극(207a), 자기 정렬된 소스 전극(211a) 및 드레인 전극(211b)을 형성하는 단계를 포함한다.
먼저, 도 2a와 같이 유리나 플라스틱과 같은 기판(201) 상에 활성층(203), 게이트 절연막(205), 게이트층(207)을 순차적으로 증착한다.
활성층(203)은 산화물 반도체로 형성되는 것이 바람직하며, 산화물 반도체는 아연 산화물(ZnO), 인듐 산화물(InO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O)로 형성되거나, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 알루미늄(Al) 중 적어도 2개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 또는, 이러한 산화물에 다양한 원소, 예를 들어, Zr, Hf, B, Ni 등의 원소를 도핑 또는 화합물의 형태로 첨가하여 형성할 수도 있다.
게이트 절연막(205)은 Al2O3, HfO2, ZrO2, TiO2, SiO2, Ga2O3, Gd2O3, V2O3, Cr2O3, MnO, Li2O, MgO, CaO, Y2O3, Ta2O5 등의 산화물이나 SiON, SiNx, HfNx 등의 질화물로 형성될 수 있다.
게이트층은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 티켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 및 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 도 2b 및 도 2c와 같이 게이트층(207) 상에 게이트 전극의 형상을 가지는 감광막(Photoresist) 패턴(209)을 형성한 후, 이를 식각 마스크로 이용하여 게이트층(207), 게이트 절연막(205), 활성층(203)을 순차적으로 식각한다. 이를 통해, 식각된 활성층(203a)과 게이트 절연막(205a) 상에 게이트 전극(207a)이 형성된다.
이어서, 도 2d 및 도 2e와 같이 방향성을 갖는 증착법으로 소스 및 드레인층(211)을 증착한 후 감광막 패턴(209)을 제거한다. 이를 통해, 게이트 전극(207a) 위에 존재하는 소스 및 드레인층이 제거되면서 게이트 전극(207a)에 자기 정렬된 소스 전극(211a) 및 드레인 전극(211b)이 형성된다.
이어서, 도 2f와 같이 게이트 전극(207a), 소스 전극(211a) 및 드레인 전극(211b)에 각각 접촉되어 데이터를 송수신하기 위한 전극(215, 215a, 215b) 및 보호층(213)을 더 형성할 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 의한 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3a 및 3b와 같이 기판(301) 상에 활성층(303), 게이트 절연막(305), 게이트층(307)을 순차적으로 증착한 후 감광막 패턴(309)을 형성한다. 이 때 감광막 패턴(309)의 측벽 경사도(slope)가 역(negative)으로 되어도 무방하다.
이어서, 도 3c 및 도 3d와 같이 감광막 패턴(309)을 식각 마스크로 하여 게이트층(307), 게이트 절연막(305) 및 활성층(303)을 순차적으로 식각하고, 그 위에 방향성을 갖는 증착법으로 소스 및 드레인층(311)을 증착한다. 이 때, 도 3c와 같이 활성층(303)을 전부 식각하지 않고 일부를 남겨둘 수 있으며, 이를 통해 이후에 형성될 소스 전극(311a) 및 드레인 전극(311b)과 활성층(303a) 간의 접촉이 더욱 양호하게 이루어지도록 할 수 있다. 또한, 식각된 활성층(303a)의 측벽이 양(positive)의 경사도를 가질 수 있어, 소스 및 드레인층(311)의 증착시 활성층(303a) 사이에 빈 공간(void)이 생기는 것을 방지할 수 있다.
이어서, 도 3e와 같이 감광막 패턴(309)을 제거하여 게이트 전극(307a)에 자기 정렬된 소스 전극(311a) 및 드레인 전극(311b)을 형성한다.
한편, 도 3a 내지 도 3e의 실시예에서 도 4와 같이 소스 및 드레인층(411)의 형성시에 증착 방법의 방향성이 약해 소스 및 드레인층(411)이 게이트 전극(307a)의 식각 형상을 완전히 덮는 경우가 발생할 수 있으며, 이런 경우에는 감광막 패턴(309)의 제거가 쉽지 않게 된다. 이러한 경우를 방지하기 위해 도 5a 및 도 5b와 같이 게이트층(307)을 보다 깊게 식각하여 감광막 패턴(309)의 형상보다 폭이 좁은 형태로 게이트 전극(507)을 형성할 수 있다. 이 경우 감광막 패턴(309) 아래로 음영 지역이 생기게 되어 게이트 전극(507)의 측벽에는 소스 및 드레인층(511)이 증착되지 않게 되며, 이를 통해 게이트 전극(507)과 소스 및 드레인층(511) 간의 접촉으로 인한 단락 현상을 방지할 수 있다.
만약 도 5a 및 도 5b와 같은 방법을 사용했음에도 도 6과 같이 게이트 전극(507)과 소스 및 드레인층(611)이 접촉하는 상황이 발생할 경우, 도 7과 같이 열 또는 플라즈마 처리 등을 통해 소스 및 드레인층(611)의 일부분을 산화시켜 부도체로 만들 수 있다. 이 때, 증착된 소스 및 드레인층(611) 중 게이트 전극(507) 및 게이트 절연막(305a)의 측벽 부분에 증착되어 게이트 전극(507)과 만나는 부분을 산화시켜 부도체화하고, 활성층(303a)과 만나는 소스 전극(611a) 및 드레인 전극(611b) 부분은 산화되지 않도록 하는 것이 바람직하다.
한편, 도 8과 같이 도 2a 내지 도 2f의 실시예에서 소스 전극(211a) 및 드레인 전극(211b)의 형상을 정의하기 위해 추가적으로 감광막 패턴(801)을 형성할 수 있다. 이 경우 게이트 전극(207a) 형상의 감광막 패턴(209)을 제거하기 전에 소스 및 드레인 전극(211a, 211b) 형상의 감광막 패턴(801)을 형성하여 소스 및 드레인 영역을 정의하고, 두 감광막 패턴(209, 801)을 한꺼번에 제거할 수도 있다.
도 9는 상기한 본 발명의 실시예들에 따라 실제로 제작한 박막 트랜지스터의 게이트 전압(Vg)에 따른 드레인 전류(Id)를 그래프로 나타낸 것으로, 전형적인 박막 트랜지스터의 스위칭 거동이 원활하게 이루어지고 있음을 확인할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
201, 301 : 기판
203, 303 : 활성층 203a, 303a : 식각된 활성층
205, 305 : 게이트 절연막 205a, 305a : 식각된 게이트 절연막
207, 307 : 게이트층 207a, 307a, 507 : 게이트 전극
209, 309, 801 : 감광막 패턴
211, 311, 411, 511, 611 : 소스 및 드레인층
211a, 311a, 511a, 611a : 소스 전극
211b, 311b, 511b, 611b : 드레인 전극

Claims (15)

  1. 기판 상에 활성층, 게이트 절연막 및 게이트층을 순차적으로 형성하는 단계;
    상기 게이트층 상에 게이트 전극의 형상을 정의하기 위한 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 이용하여 상기 게이트층을 식각하여 상기 게이트 전극을 형성하는 단계;
    상기 감광막 패턴을 이용하여, 상기 게이트 절연막의 하면 및 상기 활성층의 상면의 폭이 상기 감광막 패턴의 폭과 동일하게 되도록 상기 게이트 절연막 및 상기 활성층을 각각 순차적으로 식각하는 단계;
    상기 식각하는 단계 이후에, 상기 기판의 상면 및 상기 감광막 패턴의 상면 상에 소스 및 드레인층을 증착하는 단계; 및
    상기 증착하는 단계 이후에, 상기 감광막 패턴 및 상기 감광막 패턴의 상면 상에 증착된 소스 및 드레인층을 제거하여 자기 정렬된 소스 전극 및 드레인 전극을 형성하는 단계;
    를 포함하는 자기 정렬 박막 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 감광막 패턴을 이용하여 상기 게이트층을 식각하여 상기 게이트 전극을 형성하는 단계에 있어서,
    상기 감광막 패턴의 폭보다 상기 게이트 전극의 폭이 더 좁아지도록 상기 게이트층을 식각하는 것을 특징으로 하는
    자기 정렬 박막 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 감광막 패턴을 이용하여, 상기 게이트 절연막의 하면 및 상기 활성층의 상면의 폭이 상기 감광막 패턴의 폭과 동일하게 되도록 상기 게이트 절연막 및 상기 활성층을 각각 순차적으로 식각하는 단계에 있어서, 상기 활성층의 밑부분 일부가 상기 기판 상에 남아 있도록 식각 깊이를 조절하여 상기 활성층을 식각하는 것을 특징으로 하는 자기 정렬 박막 트랜지스터의 제조 방법.
  4. 제 1항에 있어서,
    상기 형성된 소스 전극 및 드레인 전극의 일부가 상기 식각된 활성층 및 게이트 절연막의 측벽에 형성되어 상기 게이트 전극과 접촉하게 되는 경우, 상기 소스 전극 및 드레인 전극의 일부를 열 또는 플라즈마 처리를 통해 산화시키는 단계
    를 더 포함하는 자기 정렬 박막 트랜지스터의 제조 방법.
  5. 제 1항에 있어서,
    상기 활성층은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 알루미늄(Al) 중 적어도 하나의 원소를 포함하는 산화물로 형성되는 것을 특징으로 하는
    자기 정렬 박막 트랜지스터의 제조 방법.
  6. 제 1항에 있어서,
    상기 게이트층은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 티켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 물질로 형성되는 것을 특징으로 하는
    자기 정렬 박막 트랜지스터의 제조 방법.
  7. 기판 상에 활성층, 게이트 절연막 및 게이트층을 순차적으로 형성하는 단계;
    상기 게이트층 상에 게이트 전극의 형상을 정의하기 위한 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 이용하여 상기 게이트층을 식각하여 상기 게이트 전극을 형성하는 단계;
    상기 제 1 감광막 패턴을 이용하여 상기 게이트 절연막 및 상기 활성층을 순차적으로 식각하는 단계;
    상기 식각하는 단계 이후에, 상기 기판의 상면 및 상기 제 1 감광막 패턴의 상면 상에 소스 및 드레인층을 증착하는 단계;
    상기 소스 및 드레인층 상에 소스 전극 및 드레인 전극의 형상을 정의하기 위한 제 2 감광막 패턴을 형성하는 단계;
    상기 제 2 감광막 패턴을 이용하여 상기 소스 및 드레인층을 식각하는 단계; 및
    상기 제 1 감광막 패턴, 제 2 감광막 패턴 및 상기 제1 감광막 패턴의 상면 상에 증착된 소스 및 드레인층을 제거하여 자기 정렬된 소스 전극 및 드레인 전극을 형성하는 단계;
    를 포함하는 자기 정렬 박막 트랜지스터의 제조 방법.
  8. 제 7항에 있어서,
    상기 제 1 감광막 패턴을 이용하여 상기 게이트층을 식각하여 상기 게이트 전극을 형성하는 단계에 있어서,
    상기 제 1 감광막 패턴의 폭보다 상기 게이트 전극의 폭이 더 좁아지도록 상기 게이트층을 식각하는 것을 특징으로 하는 자기 정렬 박막 트랜지스터의 제조 방법.
  9. 제 7항에 있어서,
    상기 제 1 감광막 패턴을 이용하여 상기 게이트 절연막 및 상기 활성층을 순차적으로 식각하는 단계에 있어서,
    상기 활성층의 밑부분 일부가 상기 기판 상에 남아 있도록 식각 깊이를 조절하여 상기 활성층을 식각하는 것을 특징으로 하는
    자기 정렬 박막 트랜지스터의 제조 방법.
  10. 제 7항에 있어서,
    상기 형성된 소스 전극 및 드레인 전극의 일부가 상기 식각된 활성층 및 게이트 절연막의 측벽에 형성되어 상기 게이트 전극과 접촉하게 되는 경우, 상기 소스 전극 및 드레인 전극의 일부를 열 또는 플라즈마 처리를 통해 산화시키는 단계
    를 더 포함하는 자기 정렬 박막 트랜지스터의 제조 방법.
  11. 제 7항에 있어서,
    상기 활성층은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 알루미늄(Al) 중 적어도 하나의 원소를 포함하는 산화물로 형성되는 것을 특징으로 하는
    자기 정렬 박막 트랜지스터의 제조 방법.
  12. 제 7항에 있어서,
    상기 게이트층은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 티켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO) 중 적어도 하나를 포함하는 물질로 형성되는 것을 특징으로 하는
    자기 정렬 박막 트랜지스터의 제조 방법.


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