JP4825402B2 - 半導体装置の製造方法 - Google Patents
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Description
(a)シリコン基板の主面上に第1酸化シリコン膜を介して窒化シリコン膜を形成する工程、
(b)前記窒化シリコン膜上に第2酸化シリコン膜を形成した後、素子分離領域が開口されたフォトレジスト膜を前記第2酸化シリコン膜上に形成する工程、
(c)前記工程(b)の後、前記素子分離領域に露出した前記第2酸化シリコン膜に対してウェットエッチング処理を施す工程、
(d)前記工程(c)の後、前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第1酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
(e)前記フォトレジスト膜を除去する工程、
(f)前記工程(e)の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
(g)前記溝の内部を含む前記シリコン基板上に第3酸化シリコン膜を形成した後、前記溝の外部の前記第3酸化シリコン膜を化学的機械研磨法、または化学的機械研磨法を行った後にエッチバックを行う方法で除去し、前記溝の内部に前記第3酸化シリコン膜を残すことによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
(h)前記窒化シリコン膜を除去する工程。
(a)シリコン基板の主面上に第1酸化シリコン膜を介して窒化シリコン膜を形成する工程、
(b)前記窒化シリコン膜上に、素子分離領域が開口されたフォトレジスト膜を形成する工程、
(c)前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第1酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
(d)前記フォトレジスト膜を除去する工程、
(e)前記工程(d)の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
(f)前記工程(e)の後、ISSG酸化法を用いて前記溝の内部に露出した前記シリコン基板および前記窒化シリコン膜をそれぞれ酸化することによって、前記溝の内壁に第2酸化シリコン膜を形成し、前記窒化シリコン膜の上面および側壁に第3酸化シリコン膜を形成する工程、
(g)前記工程(f)の後、前記溝の内部を含む前記シリコン基板上に第4酸化シリコン膜を形成した後、前記溝の外部の前記第4酸化シリコン膜を化学的機械研磨法で除去し、前記溝の内部に前記第4酸化シリコン膜を残すことによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
(h)前記窒化シリコン膜をウェットエッチングで除去する工程、
(i)前記工程(h)の後、前記第1、第3および第4酸化シリコン膜に対してウェットエッチング処理を施す工程。
2 酸化シリコン膜
3 窒化シリコン膜
4 酸化シリコン膜
5 反射防止膜
6 フォトレジスト膜
7 異物
8 酸化シリコン膜
9 素子分離溝
9a 溝
10、10’11、12 酸化シリコン膜
13 p型ウエル
14 n型ウエル
15 ゲート絶縁膜
16 ゲート電極
17 酸化シリコン膜
18 n-型半導体領域
19 p-型半導体領域
20 サイドウォールスペーサ
21 n+型半導体領域
22 p+型半導体領域
30 素子分離溝
31 シリコン突起
32 ゲート電極
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Claims (18)
- 以下の工程を含む半導体装置の製造方法:
(a)シリコン基板の主面上に第1酸化シリコン膜を介して窒化シリコン膜を形成する工程、
(b)前記窒化シリコン膜上に第2酸化シリコン膜を形成した後、素子分離領域が開口されたフォトレジスト膜を前記第2酸化シリコン膜上に形成する工程、
(c)前記工程(b)の後、前記素子分離領域に露出した前記第2酸化シリコン膜に対してウェットエッチング処理を施す工程、
(d)前記工程(c)の後、前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第1酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
(e)前記フォトレジスト膜を除去する工程、
(f)前記工程(e)の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
(g)前記溝の内部を含む前記シリコン基板上に第3酸化シリコン膜を形成した後、前記溝の外部の前記第3酸化シリコン膜を化学的機械研磨法、または化学的機械研磨法を行った後にエッチバックを行う方法で除去し、前記溝の内部に前記第3酸化シリコン膜を残すことによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
(h)前記窒化シリコン膜を除去する工程。 - 請求項1記載の半導体装置の製造方法において、前記第2酸化シリコン膜は、熱酸化法によって形成することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記第2酸化シリコン膜は、CVD法によって形成することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記第2酸化シリコン膜に代えてシリコン膜を用いることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記フォトレジスト膜の下層に反射防止膜を設けることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記工程(e)と前記工程(f)との間に、さらに、
(i)前記素子分離領域に露出した前記シリコン基板に対してウェットエッチング処理を施すことにより、前記窒化シリコン膜の端部下に露出した前記第1酸化シリコン膜の端部を前記窒化シリコン膜の端部よりも内側へ後退させる工程、
(j)前記シリコン基板を熱酸化することによって、前記素子分離領域に露出した前記シリコン基板の表面に、前記第1酸化シリコン膜よりも厚い膜厚を有する第4酸化シリコン膜を形成する工程、
(k)前記第4酸化シリコン膜をウェットエッチングで除去することによって、前記窒化シリコン膜の端部下の前記シリコン基板表面に傾斜面を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、前記工程(h)の後、さらに、
(l)前記シリコン基板にウエルを形成するための不純物を導入する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、前記工程(h)の後、さらに、
(m)前記シリコン基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にMISFETのゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、前記工程(f)と前記工程(g)との間に、さらに、
(n)前記シリコン基板を酸化することによって、前記溝の内壁に第5酸化シリコン膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、前記第5酸化シリコン膜は、ISSG酸化法によって形成し、前記窒化シリコン膜の表面を同時に酸化することを特徴とする半導体装置の製造方法。
- 以下の工程を含む半導体装置の製造方法:
(a)シリコン基板の主面上に第1酸化シリコン膜を介して窒化シリコン膜を形成する工程、
(b)前記窒化シリコン膜上に第2酸化シリコン膜を形成した後、素子分離領域が開口されたフォトレジスト膜を前記第2酸化シリコン膜上に形成する工程、
(c)前記工程(b)の後、前記素子分離領域に露出した前記第2酸化シリコン膜に対してウェットエッチング処理を施す工程、
(d)前記工程(c)の後、前記フォトレジスト膜をマスクにして前記窒化シリコン膜および前記第1酸化シリコン膜をドライエッチングすることにより、前記素子分離領域の前記シリコン基板を露出する工程、
(e)前記フォトレジスト膜を除去する工程、
(f)前記工程(e)の後、前記窒化シリコン膜をマスクにして前記シリコン基板をドライエッチングすることにより、前記素子分離領域の前記シリコン基板に溝を形成する工程、
(g)前記工程(f)の後、ISSG酸化法を用いて前記溝の内部に露出した前記シリコン基板および前記窒化シリコン膜をそれぞれ酸化することによって、前記溝の内壁に第3酸化シリコン膜を形成し、前記窒化シリコン膜の上面および側壁に第4酸化シリコン膜を形成する工程、
(h)前記工程(g)の後、前記溝の内部を含む前記シリコン基板上に第5酸化シリコン膜を形成し、前記溝の外部の前記第5酸化シリコン膜を化学的機械研磨法、または化学的機械研磨法を行った後にエッチバックを行う方法で除去することによって、前記素子分離領域の前記シリコン基板に素子分離溝を形成する工程、
(i)前記窒化シリコン膜をウェットエッチングで除去する工程、
(j)前記工程(i)の後、前記第1、第4および第5酸化シリコン膜に対してウェットエッチング処理を施す工程。 - 請求項11記載の半導体装置の製造方法において、前記第2酸化シリコン膜は、熱酸化法によって形成することを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記第2酸化シリコン膜は、CVD法によって形成することを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記第2酸化シリコン膜に代えてシリコン膜を用いることを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記フォトレジスト膜の下層に反射防止膜を設けることを特徴とする半導体装置の製造方法。
- 請求項11記載の半導体装置の製造方法において、前記工程(e)と前記工程(f)との間に、さらに、
(k)前記素子分離領域に露出した前記シリコン基板に対してウェットエッチング処理を施すことにより、前記窒化シリコン膜の端部下に露出した前記第1酸化シリコン膜の端部を前記窒化シリコン膜の端部よりも内側へ後退させる工程、
(l)前記シリコン基板を熱酸化することによって、前記素子分離領域に露出した前記シリコン基板の表面に、前記第1酸化シリコン膜よりも厚い膜厚を有する第6酸化シリコン膜を形成する工程、
(m)前記第6酸化シリコン膜をウェットエッチングで除去することによって、前記窒化シリコン膜の端部下の前記シリコン基板表面に傾斜面を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、前記工程(j)の後、さらに、
(n)前記シリコン基板を酸化することによって、前記素子分離溝によって囲まれた活性領域の前記シリコン基板の表面に第7酸化シリコン膜を形成する工程、
(o)前記工程(n)の後、前記シリコン基板にウエルを形成するための不純物を導入する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、前記工程(o)の後、さらに、
(p)前記シリコン基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にMISFETのゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
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