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KR20220000153A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

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KR20220000153A
KR20220000153A KR1020200077767A KR20200077767A KR20220000153A KR 20220000153 A KR20220000153 A KR 20220000153A KR 1020200077767 A KR1020200077767 A KR 1020200077767A KR 20200077767 A KR20200077767 A KR 20200077767A KR 20220000153 A KR20220000153 A KR 20220000153A
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KR
South Korea
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insulating layer
active layer
thin film
film transistor
interlayer insulating
Prior art date
Application number
KR1020200077767A
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English (en)
Inventor
지광환
장기석
박상희
이광흠
김도형
Original Assignee
엘지디스플레이 주식회사
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 명세서는 반도체 기판, 에치 스토퍼, 트렌치 구조의 층간 절연층, 이격되어 배치된 소스 전극과 드레인 전극, 층간 절연층의 내부 측벽에 위치하는 버퍼층, 트렌치 구조의 활성층과 보호층, 및 트렌치 구조의 게이트 절연층과 게이트 전극으로 이루어진 박막 트랜지스터를 개시한다.

Description

박막 트랜지스터 및 그 제조 방법 {THIN FILM TRANSISTOR WITH VERTICAL CHANNEL AND MANUFACTURING METHOD OF THE SAME}
본 명세서는 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 평면에서 차지하는 면적을 감소시키면서도 우수한 스위칭 특성을 가지는 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
디스플레이 장치는 다수의 서브픽셀들이 배열된 디스플레이 패널과, 이를 구동하기 위한 소스 구동 회로, 게이트 구동 회로 등의 각종 구동 회로들을 포함한다. 이러한 디스플레이 장치에서, 디스플레이 패널은 유리 기판 상에 트랜지스터들, 각종 전극 및 각종 신호 배선들이 형성되며, 집적 회로로 구현될 수 있는 구동 회로들은 인쇄 회로에 실장되고, 인쇄 회로를 통해 디스플레이 패널과 전기적으로 연결된다. 그러나, 이러한 기존 구조는 대형 디스플레이 장치에는 적합하지만, 소형 디스플레이 장치에는 적합하지 않다.
한편, 가상 현실(Virtual Reality, VR) 디바이스, 증강 현실(Augmented Reality, AR) 디바이스 등과 같이, 소형 디스플레이 장치를 필요로 하는 많은 다양한 전자 기기들이 생겨나고 있으며, 특히 휴대가 간편한 모바일 디스플레이 장치가 널리 이용되는 추세에 있다.
이러한 모바일 디스플레이 장치는 소형화와 함께 고해상도를 요구하기 때문에, 서브픽셀을 구성하는 박막 트랜지스터(Thin Film Transistor, TFT)의 집적도를 향상시키는 동시에, 전력 소모를 줄이는 구조가 중요한 요소가 된다.
그러나, 박막 트랜지스터의 크기가 감소함에 따라, 박막 트랜지스터를 구동하는 스위칭 특성을 안정적으로 확보하기가 어려워지게 되며, 짧은 채널 길이로 인해 누설 전류가 증가하고 스위칭 특성이 저하되는 한계가 나타나고 있다.
이를 해결하기 위한 방법으로서 최근에는 수직형 채널(vertical channel)을 가지는 수직형 채널의 박막 트랜지스터가 제안되기도 하였다.
그러나, 종래의 수직형 채널 박막 트랜지스터는 수직 방향으로 연장되는 트렌치 구조를 위한 에칭 공정이 어려우며, 산화물 반도체를 활성층으로 사용하는 경우에 절연층을 형성하는 과정에서 표면이 손상되거나 함께 에칭되는 경우가 자주 발생한다.
또한, 저온 폴리 실리콘(LTPS)으로 이루어진 활성층에 이온을 주입하는 경우에, 트렌치 구조의 깊이나 양쪽 수직 단차의 각도에 따라 활성층 내에 균일하게 이온을 주입하기 어려운 문제가 있다.
또한, 박막 트랜지스터의 크기가 감소함에 따라, 채널 폭의 감소로 인해 전류 구동 능력이 저하되는 문제가 발생한다
또한, 수직 트렌치 구조로 인해 증착 또는 에칭 과정에서 균일도가 저하되는 문제가 있다.
이에, 본 명세서의 발명자들은 트렌치 구조를 이루는 활성층의 수평 채널부 두께와 수직 채널부 두께를 달리함으로써, 전류 구동 능력을 극대화하고 우수한 스위칭 특성을 가지는 박막 트랜지스터 및 그 제조 방법을 발명하였다.
또한, 본 명세서의 발명자들은 에치 스토퍼(Etch stopper)를 이용하여 트렌치 구조의 깊이를 균일하게 형성함으로써, 전류 균일도를 향상할 수 있는 박막 트랜지스터 및 그 제조 방법을 발명하였다.
이하에서 설명하게 될 본 명세서의 실시예들에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 반도체 기판과, 반도체 기판 상부에 배치된 에치 스토퍼와, 에치 스토퍼 상부에 배치된 트렌치 구조의 층간 절연층과, 층간 절연층의 상부에서 이격되어 배치된 소스 전극 및 드레인 전극과, 에치 스토퍼, 소스 전극, 및 드레인 전극의 상부에 배치된 트렌치 구조의 활성층과, 활성층의 상부에 배치된 트렌치 구조의 게이트 절연층과, 게이트 절연층의 상부에 배치된 트렌치 구조의 게이트 전극을 포함한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서, 에치 스토퍼는 층간 절연층보다 에칭 속도가 느린 재료로 이루어진다.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 층간 절연층의 내부 측벽을 따라 형성되며, 계면 특성이 우수한 절연 물질의 버퍼층을 더 포함한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서 에치 스토퍼는 산화 알루미늄(Al2O3) 또는 이산화 티타늄(TiO2)으로 이루어지고, 층간 절연층은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서 버퍼층은 계면 특성이 우수한 절연 물질로 이루어진다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서 버퍼층은 층간 절연층의 트렌치 구조 중앙 부분까지 연장된다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서 활성층은 산화물 반도체 또는 저온 폴리 실리콘으로 이루어진다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서 활성층은 수직 채널부의 두께가 수평 채널부의 두께보다 얇게 형성된다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에서 수직 채널부의 두께는 활성층의 전자 농도가 1016/cm3 이하인 경우에 5 nm ~ 50nm 로 형성되고, 활성층의 전자 농도가 1016/cm3 ~ 1018/cm3 인 경우에 5 nm ~ 30 nm 로 형성되고, 활성층의 전자 농도가 1018/cm3 이상인 경우에 5 nm ~ 20 nm 로 형성된다.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 활성층과 게이트 절연층 사이에 보호층을 더 포함한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법은 반도체 기판, 에치 스토퍼, 층간 절연층, 및 전극용 금속을 순차적으로 적층하는 단계와, 층간 절연층과 전극용 금속의 일부를 제거하여, 이격된 소스 전극과 드레인 전극, 트렌치 구조의 층간 절연층을 형성하는 단계와, 에치 스토퍼, 소스 전극과 드레인 전극의 상부에 트렌치 구조의 활성층을 형성하는 단계와, 활성층을 덮도록 트렌치 구조의 게이트 절연층을 형성하는 단계와, 게이트 절연층의 상부에 트렌치 구조의 게이트 전극을 형성하는 단계를 포함한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서 에치 스토퍼는 산화 알루미늄(Al2O3) 또는 이산화 티타늄(TiO2)으로 이루어지고, 층간 절연층은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진다.
본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법에서 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된다.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 반도체 기판과, 반도체 기판의 상부에 배치된 에치 스토퍼와, 에치 스토퍼의 상부에 배치된 트렌치 구조의 층간 절연층과, 층간 절연층을 덮도록 배치된 트렌치 구조의 활성층과, 활성층의 상부에 이격되어 배치된 소스 전극 및 드레인 전극과, 활성층의 트렌치 구조 내부 또는 트렌치 구조 전체에 순차적으로 적층된 게이트 절연층 및 게이트 전극과, 소스 전극, 드레인 전극, 게이트 전극 사이에 배치된 보호층을 포함한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 반도체 기판과, 반도체 기판의 상부에 배치된 에치 스토퍼와, 에치 스토퍼의 상부에 배치된 트렌치 구조의 층간 절연층과, 층간 절연층의 상부에 배치된 트렌치 구조의 활성층과, 활성층의 상부 또는 하부에서 이격되어 배치된 소스 전극 및 드레인 전극과, 활성층의 상부 또는 하부에서 소스 전극과 드레인 전극의 사이에 배치된 게이트 절연층 및 게이트 전극을 포함한다.
본 명세서의 실시예들에 따르면, 트렌치 구조를 이루는 활성층의 수평 채널부 두께와 수직 채널부 두께를 달리함으로써, 전류 구동 능력을 극대화하고 우수한 스위칭 특성을 가지는 박막 트랜지스터를 제조할 수 있는 효과가 있다.
또한, 본 명세서의 실시예들에 따르면, 에치 스토퍼(Etch stopper)를 이용하여 트렌치 구조의 깊이를 균일하게 형성함으로써, 전류 균일도가 향상된 박막 트랜지스터를 제조할 수 있는 효과가 있다.
본 명세서에 개시된 실시예들의 효과는 이상에서 언급한 효과들로 제한되지 않다. 또한, 본 명세서에 개시된 실시예들은 위에서 언급되지 않은 또 다른 효과를 발생시킬 수 있으며, 이는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 일 실시예에 따른 박막 트랜지스터에 대한 단면도이고,
도 2는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법을 나타낸 흐름도이고,
도 3a 내지 도 3h는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 과정을 나타낸 단면도이고,
도 4는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 층간 절연층과 에치 스토퍼의 재료에 따른 에칭 속도를 나타낸 도면이고,
도 5는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 트렌치 구조의 깊이 균일도에 따른 전류 산포를 나타낸 도면이고,
도 6 내지 도 8은 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 활성층의 수직 채널 두께에 따른 구동 전류의 변화를 나타낸 그래프이고,
도 9는 본 명세서의 또 다른 실시예에서 버퍼층을 생략한 박막 트랜지스터에 대한 단면도이고,
도 10은 본 명세서의 또 다른 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간 적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, "A 노드에서 B 노드로 신호가 전달된다"는 경우에도, "바로" 또는 "직접"이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
박막 트랜지스터가 디스플레이 장치에 사용되는 경우, 박막 트랜지스터는 이미지를 표시하는 기본 단위인 서브픽셀(Subpixel)을 스위칭하는 역할을 담당할 수 있다.
따라서, 박막 트랜지스터가 차지하는 면적이 곧 디스플레이 장치의 서브픽셀의 크기를 결정하며, 이로 인해 박막 트랜지스터의 크기를 작게 할수록 디스플레이 장치의 집적도 및 해상도를 향상시킬 수 있게 된다.
이를 위하여, 박막 트랜지스터에서 소스 전극과 드레인 전극 사이의 채널을 짧게 형성하는 단채널(short channel) 구조가 사용되고 있다.
도 1은 본 명세서의 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)는 반도체 기판(110), 에치 스토퍼(120), 층간 절연층(130), 이격되어 배치된 소스 전극(140a)과 드레인 전극(140b), 층간 절연층(130)의 내부 측벽에 위치하는 버퍼층(150), 트렌치 구조의 활성층(160)과 보호층(170), 트렌치 구조의 게이트 절연층(180)과 게이트 전극(190)을 포함할 수 있다.
반도체 기판(110)은 사파이어 기판, 잘화 갈륨(GaN) 기판, 탄화 규소(SiC) 기판, 실리콘(Si) 기판, 질화 알루미늄(AlN) 기판, 유리 또는 폴리 이미드(Poly Imide) 등과 같은 다양한 형태의 성장 기판일 수 있다.
에치 스토퍼(120)는 반도체 기판(110)의 상부에 적층되어 트렌치 구조의 깊이가 균일하게 형성될 수 있도록 한다. 이를 위해서, 에치 스토퍼(120)는 상부에 형성되는 층간 절연층(130)과 에칭 속도가 상이한 재료로 형성될 수 있으며, 예를 들어 산화 알루미늄(Al2O3) 이나 이산화 티타늄(TiO2)과 같은 산화물로 이루어질 수 있다.
층간 절연층(130)은 에치 스토퍼(110)의 상부에 적층되며, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등의 절연 물질로 이루어지거나 이들의 적층 구조로 이루어질 수 있다.
층간 절연층(130)은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법을 통해 고속으로 증착할 수 있지만, 플라즈마 원자층 증착(Plasma Enhanced Atomic Layer Deposition; PEALD)과 같이 표면 화학반응만을 통해 증착되는 증착법 또는 스퍼터링(Sputtering) 등의 방식을 사용할 수도 있을 것이다. 이 때, 층간 절연층(130)의 두께는 박막 트랜지스터(100)의 특성에 따라 조절될 수 있을 것이다.
층간 절연층(130)의 상부에 배치되는 소스 전극(140a)과 드레인 전극(140b)은 박막 트랜지스터(100)의 구조 및 성능에 따라 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등의 산화물로 이루어지거나, 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐 티타늄(TiW) 등의 금속이나 합금, 또는 이들의 적층 구조로 이루어질 수 있다.
소스 전극(140a)과 드레인 전극(140b)은 층간 절연층(130)의 상부에 적층된 전극 물질을 패터닝하여 형성될 것이다. 이 과정에서, 동일한 마스크를 사용하여 소스 전극(140a)과 드레인 전극(140b)의 중앙 부분과 여기에 위치하는 층간 절연층(130)의 일부를 제거하여 트렌치 구조를 형성하고, 이를 통해, 층간 절연층(130)의 내부 측벽에 버퍼층(150)을 형성할 수 있도록 한다.
소스 전극(140a)과 드레인 전극(140b)을 형성하기 위한 전극 물질과 층간 절연층(130)의 일부를 제거하여 트렌치 구조를 형성하기 위해서는 건식 에칭(dry etch) 방법을 사용할 수도 있고, 습식 에칭(wet etch) 방법을 사용할 수도 있을 것이다.
이 때, 에치 스토퍼(120)와 층간 절연층(130)은 에칭 속도가 느린 재질로 이루어진다. 특히, 에치 스토퍼(120)는 층간 절연층(130) 보다 에칭 속도가 느리기 때문에, 층간 절연층(130)을 트렌치 구조로 에칭하는 과정에서 에치 스토퍼(120)는 상대적으로 에칭이 잘 되지 않고 트렌치 구조의 깊이가 균일하게 형성될 수 있도록 한다.
버퍼층(150)은 트렌치 구조를 형성하는 층간 절연층(130)의 내부 측벽을 따라 수직 방향으로 배치된다. 이러한 버퍼층(150)은 에칭 과정에서 손상된 층간 절연층(130)의 표면 품질을 개선할 수 있다.
버퍼층(150)은 에칭을 통해서 형성된 층간 절연층(130)의 표면에 계면 특성이 우수한 절연 물질을 증착하고, 건식 에칭을 통해 층간 절연층(130)의 중앙 부분을 제거함으로써 층간 절연층(130)의 내부 측벽에만 형성할 수 있다. 이 때, 버퍼층(150)을 형성하기 위한 절연 물질은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착될 수 있다.
이 때, 버퍼층(150)은 트렌치 구조를 가지는 층간 절연층(130)의 내부 측벽에 수직 구조로 형성할 수도 있지만, 층간 절연층(130)의 중앙 부분에 위치하는 버퍼층(150)을 제거하지 않고 잔류시킴으로써, 층간 절연층(130)의 내부 측벽뿐만 아니라 중앙 부분까지 연장되도록 버퍼층(150)이 형성될 수도 있다.
한편, 층간 절연층(130)의 내부 측벽에 형성되는 버퍼층(150)은 에칭 과정에서 손상된 층간 절연층(130)의 표면 품질을 개선할 수 있지만, 층간 절연층(130)보다 에칭 속도가 느린 에치 스토퍼(120)를 사용하기 때문에 버퍼층(150)이 생략될 수도 있다.
활성층(160)은 소스 전극(140a)과 드레인 전극(140b)의 일부 영역과 트렌치 구조 내부의 버퍼층(150), 및 층간 절연층(130)을 덮도록 형성되며, 그 결과 소스 전극(140a)과 드레인 전극(140b) 사이에 채널이 형성된다. 이와 같이, 트렌치 구조로 형성되는 활성층(160)으로 인해 소스 전극(140a)과 드레인 전극(140b) 사이에는 수직형 채널이 형성된다.
이 때, 활성층(160)은 수평 방향으로 형성되는 수평 채널부의 두께와 트렌치 구조의 내부 측벽을 따라 수직 방향으로 형성되는 수직 채널부의 두께를 달리할 수 있다.
특히, 활성층(160)의 수직 채널부의 두께를 수평 채널부의 두께보다 얇게 형성하여 완전 공핍(fully depletion) 상태로 동작하도록 하고, 수평 채널부의 두께를 수직 채널부의 두께보다 두껍게 형성하여 전도체의 역할을 하도록 함으로써, 박막 트랜지스터(100)의 스위칭 특성을 효과적으로 구현할 수 있다.
활성층(160)은 동작 특성이 우수한 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 아연 산화물(ITZO), 인듐 갈륨 아연 주석 산화물(IGZTO), 인듐 아연 산화물(IZO), 인듐 산화물(InOx), 인듐 알루미늄 산화물(InAlOx), 인듐 실리콘 산화물(InSiOx), 아연 주석 산화물(ZTO) 등의 산화물 반도체로 이루어질 수 있다.또는, 박막 트랜지스터(100)의 성능에 따라 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 사용할 수도 있다.
또한, 활성층(160)은 단일층으로 이루어질 수도 있고, 동일 또는 상이한 재질로 이루어진의 둘 이상의 적층 구조로 이루어질 수 있다.
활성층(160)은 스퍼터링(sputtering) 방법으로 증착될 수 있지만, 플라즈마 원자층 증착(PEALD) 방식으로 증착될 수도 있다. 플라즈마 원자층 증착(PEALD) 방식으로 증착하는 경우, 채널 길이가 짧은 박막 트랜지스터(100)에 우수한 단차 피복성(step coverage)을 제공한다.
보호층(170)은 이후의 포토리소그래피(photolithography), 포토 레지스트(Photo Resist; PR) 박리 공정(PR strip), 또는 게이트 절연층(180)의 증착 과정에서 손상이 발생하는 것을 최소화 하기 위해서 활성층(160)의 상부에 형성될 수 있다.
보호층(170)은 플라즈마 원자층 증착(PEALD) 방식으로 약 10 nm 수준으로 형성될 수 있다. 또는, 보호층(170)이 생략될 수도 있다.
게이트 절연층(180)은 습식 에칭 등의 방법으로 보호층(170)과 함께 패터닝한 다음에 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 등의 절연 물질을 이용하여 단일층 또는 적층 형태로 형성할 수 있다.
게이트 절연층(180)은 플라즈마 원자층 증착(PEALD), 플라즈마 화학 기상 증착(PECVD) 방식으로 형성될 수 있으며, 박막 트랜지스터(100)의 채널 길이, 문턱 전압, 누설 전류, 및 드레인 유도 장벽 감소(DIBL) 영향 등을 고려하여 증착 두께가 결정될 수 있을 것이다.
게이트 전극(190)은 게이트 절연층 (180)의 상부에 소스 전극(140a) 및 드레인 전극(140b)과 유사한 금속이나 합금으로 형성될 수 있을 것이다.
이 때, 게이트 전극(190)을 스퍼터링(sputtering)으로 증착하는 경우, 트렌치 구조를 형성하는 내부 측벽 부분의 단차 피복성 불량으로 인해 트렌치 영역의 두께가 감소할 수 있다. 따라서, 습식 에칭으로 게이트 전극(190)의 패턴을 형성하는 경우에는 등방성 에칭(isotropic etching) 특성으로 인해 트렌치 구조의 내부 측벽에 패턴 불량이나 단락이 발생할 가능성이 있으므로, 게이트 전극(190)은 건식 에칭으로 패턴을 형성하는 것이 바람직하다.
도 2는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법을 나타낸 흐름도이다. 또한, 도 3a 내지 도 3h는 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 과정을 나타낸 단면도이다.
이하에서는 도 2 및 도 3을 참조하여 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법을 단계적으로 살펴보기로 한다.
먼저, 도 2를 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터 제조 방법은 반도체 기판(110), 에치 스토퍼(120), 층간 절연층(130), 및 전극용 금속을 순차적으로 적층하는 단계(S100), 층간 절연층(130)과 전극용 금속의 일부를 제거하여 소스 전극(140a)과 드레인 전극(140b)을 형성하는 단계(S200), 층간 절연층(130)의 내부 측벽에 버퍼층(150)을 형성하는 단계(S300), 트렌치 구조의 활성층(160)을 형성하는 단계(S400), 활성층(160)의 상부에 보호층(170)을 형성하는 단계(S500), 활성층(160) 및 보호층(170)을 덮도록 게이트 절연층(180)을 형성하는 단계(S600), 및 게이트 전극(190)을 형성하는 단계(S700)를 포함할 수 있다.
반도체 기판(110), 층간 절연층(130), 및 전극용 금속을 순차적으로 적층하는 단계(S100)는 도 3a에 도시된 바와 같이, 반도체 기판(110)을 배치하고, 반도체 기판(110)의 상부에 산화물로 이루어진 에치 스토퍼(120)와 절연 물질로 이루어진 층간 절연층(130)을 증착한 후에, 그 상부에 소스 전극(140a)과 드레인 전극(140b)을 형성하기 위한 전극용 금속(140)을 적층하는 과정이다.
에치 스토퍼(120)는 반도체 기판(110)의 상부에 증착되어, 트렌치 구조의 깊이가 균일하게 형성될 수 있도록 전극용 금속(140)과 층간 절연층(130)의 일부가 균일한 깊이로 제거될 수 있도록 한다.
이를 위해서, 에치 스토퍼(120)는 상부에 형성되는 층간 절연층(130)과 에칭 속도가 상이한 재료로 형성되는데, 예를 들어 층간 절연층(130)이 산화 실리콘(SiOx)이나 질화 실리콘(SiNx)으로 형성되고, 에치 스토퍼(120)가 산화 알루미늄(Al2O3) 이나 이산화 티타늄(TiO2)으로 이루어질 수 있다. 산화 실리콘(SiOx)은 약 3.5nm/s 의 에칭 속도를 가지고, 산화 알루미늄(Al2O3)은 0.5nm/s 이하의 에칭 속도를 가진다. 에치 스토퍼(120)는 층간 절연층(130)보다 에칭 속도가 느린 재료를 사용한다.
에치 스토퍼(120)와 층간 절연층(130)은 플라즈마 화학 기상 증착(PECVD), 플라즈마 원자층 증착(PEALD) 또는 스퍼터링(Sputtering) 등의 방법을 통해 증착될 수 있다.
층간 절연층(130)과 전극용 금속(140)의 일부를 제거하여 소스 전극(140a)과 드레인 전극(140b)을 형성하는 단계(S200)는 도 5b에 도시된 바와 같이, 하나의 마스크를 사용하여 전극용 금속(140)의 중앙 부분 및 여기에 해당하는 층간 절연층(130)의 일부를 제거하여 트렌치 구조를 형성하는 과정이다.
전극용 금속(140)과 층간 절연층(130)은 건식 에칭(dry etch) 또는 습식 에칭(wet etch) 방법으로 중앙 부분이 제거될 수 있다.
이와 같이, 트렌치 구조로 형성된 박막 트랜지스터(100)에서 소스 전극(140a) 및 드레인 전극(140b)을 통해 흐르는 구동 전류(Id)는 아래와 같이 나타낼 수 있다.
Figure pat00001
여기에서, Vgs는 게이트 전극(190)과 소스 전극(140a)의 전압차에 해당하고, Vth는 문턱 전압이며, W/L은 박막 트랜지스터(100)의 트렌치 구조에서 채널 폭(W)과 수직 채널 길이(L)에 대한 비율을 나타낸다. 또한, μ 는 박막 트랜지스터(100)의 이동도(mobility)를 나타내는 상수이고, Cox 는 게이트 전극(190)의 산화물 전하량(oxide charge)에 해당한다.
이 때, 트렌치 구조의 박막 트랜지스터(100)의 채널 길이는 채널 폭(W)과 수직 채널 길이(L)에 의해 결정되는데, 구동 전류(Id)의 균일도를 향상사키기 위해서는 트렌치 구조의 수직 채널 길이(L)를 균일하게 유지하는 것이 필수적이라고 할 수 있다.
도 4는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 층간 절연층과 에치 스토퍼의 재료에 따른 에칭 속도를 나타낸 도면이고, 도 5는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 트렌치 구조의 깊이 균일도에 따른 전류 산포를 나타낸 도면이다.
도 4를 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)에서, 반도체 기판(110)의 상부에 형성되는 에치 스토퍼(120)는 층간 절연층(130)과 에칭 속도가 상이한 재료로 형성되는데, 예를 들어 층간 절연층(130)이 약 3.5nm/s 의 에칭 속도를 가지는 산화 실리콘(SiOx)으로 형성되고, 에치 스토퍼(120)가 0.5nm/s 이하의 에칭 속도를 가지는 산화 알루미늄(Al2O3)으로 이루어질 수 있다.
이와 같이, 본 발명에서는 층간 절연층(130)과 비교해서 에칭 속도가 작은 재질을 사용해서 에치 스토퍼(120)를 형성함으로써, 층간 절연막(130)의 에칭 과정에서 수직 채널 길이(L)가 불균일하게 되는 것을 방지하고, 구동 전류(Id)의 균일도를 향상시킬 수 있다.
도 5를 참조하면, 반도체 기판(110)의 상부에 에치 스토퍼(120)를 배치하고 트렌치 구조를 형성하는 경우(도 5(b))에 측정되는 구동 전류(Id)에 대한 전류 산포(Cd)는 에치 스토퍼 없이 트렌치 구조를 형성하는 경우(도 5(a))의 전류 산포(Cd)보다 상당히 감소되는 것으로 볼 수 있다.
층간 절연층(130)의 내부 측벽에 버퍼층(150)을 형성하는 단계(S300)는 도 3c에 도시된 바와 같이, 에칭을 통해서 형성된 층간 절연층(130)의 표면에 계면 특성이 우수한 절연 물질을 증착한 후에, 건식 에칭을 통해 층간 절연층(130)의 중앙 부분을 제거하는 과정이다.
이 때, 버퍼층(150)을 형성하기 위한 절연 물질은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착될 수 있다.
한편, 에칭 과정에서 층간 절연층(130)의 중앙 부분에 증착된 절연 물질의 일부를 남겨둠으로써, 층간 절연층(130)의 내부 측벽뿐만 아니라 중앙 부분에도 버퍼층(150)이 형성되도록 할 수도 있는데, 도 5d는 이와 같이 층간 절연층(130)의 중앙 부분까지 버퍼층(150)이 연장된 경우를 도시하였다.
이 때, 층간 절연층(130)의 내부 측벽에 형성되는 버퍼층(150)은 에칭 과정에서 손상된 층간 절연층(130)의 표면 품질을 개선할 수 있지만, 층간 절연층(130)보다 에칭 속도가 작은 에치 스토퍼(120)를 사용함으로써 층간 절연층(130)의 표면 품질을 개선할 수 있기 때문에 버퍼층(150)은 생략될 수도 있다.
트렌치 구조의 활성층(160)을 형성하는 단계(S400)는 도 3e에 도시된 바와 같이, 소스 전극(140a)과 드레인 전극(140b)과 버퍼층(150), 및 트렌치 구조 내부의 에치 스토퍼(120)를 덮도록 트렌치 구조의 활성층(160)을 증착하는 과정이다.
활성층(160)은 산화물 반도체 또는 저온 폴리 실리콘(LTPS)을 사용하여, 스퍼터링(sputtering) 또는 표면 화학반응으로 박막이 형성되는 다양한 원자층 증착(예: PEALD) 또는 플라즈마 화학 기상 증착(PECVD)방식으로 증착될 수 있다.
활성층(160)은 소스 전극(140a)과 드레인 전극(140b)의 상부, 및 트렌치 구조의 내부에서 에치 스토퍼(120)의 상부에서 수평 방향으로 형성되는 수평 채널부와 버퍼층(150)의 측면을 따라 수직 방향으로 형성되는 수직 채널부로 구분할 수 있다.
이 때, 활성층(160)의 수평 채널부와 수직 채널부의 두께를 다르게 형성할 수 있다. 예를 들어, 활성층(160)의 수직 채널부의 두께를 수평 채널부의 두께보다 얇게 형성함으로써 수직 채널부가 완전 공핍(fully depletion) 상태로 동작하도록 하고, 수평 채널부의 두께를 수직 채널부의 두께보다 두껍게 형성함으로써 전도체의 역할을 하도록 하여, 박막 트랜지스터(100)의 스위칭 특성을 효과적으로 구현할 수 있다.
도 6 내지 도 8은 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 활성층의 수직 채널 두께에 따른 구동 전류의 변화를 나타낸 그래프이다.
도 6은 활성층(160)의 수평 채널부의 두께와 수직 채널부의 두께가 20nm 로 동일한 경우의 단면도(도 6(a))와, 이 경우에 게이트 전압(Vg)에 따른 구동 전류(Id)의 변화를 나타내는 그래프(도 6(b))를 나타낸다.
반면, 도 7은 활성층(160)의 수평 채널부의 두께 20nm 이고 수직 채널부의 두께가 10nm 인 경우의 단면도(도 7(a))와, 이 경우에 게이트 전압(Vg)에 따른 구동 전류(Id)의 변화를 나타내는 그래프(도 7(b))를 나타내고, 도 8은 활성층(160)의 수평 채널부의 두께가 20nm 이고 수직 채널부의 두께가 5nm 인 경우의 단면도(도 8(a))와, 이 경우에 게이트 전압(Vg)에 따른 구동 전류(Id)의 변화를 나타내는 그래프(도 8(b))를 나타낸다.
먼저, 도 6의 경우와 같이, 활성층(160)의 수평 채널부와 수직 채널부의 두께가 20nm 로 동일하게 형성된 경우, 박막 트랜지스터(100)의 구동 전류(Id)는 게이트 전압(Vg)의 변화에 따라 거의 일정한 값을 유지하게 되어, 스위칭 특성을 나타내기 어렵다.
반면, 도 8과 같이 활성층(160)을 구성하는 수평 채널부의 두께를 20nm 형성하고, 트렌치 구조 내에서 버퍼층(150)의 측면을 따라 수직 방향으로 형성되는 수직 채널부의 두께를 5 nm로 형성하는 경우에는 박막 트랜지스터(100)가 약 -3.7V 의 문턱 전압을 가지고 스위칭 특성을 나타내는 것을 확인할 수 있다.
이 때, 활성층(160)의 두께는 전자 농도에 따라 변동될 수 있는데, 예를 들어 활성층(160)의 전자 농도가 1016/cm3 이하인 경우에는 수직 채널부의 두께를 5 nm ~ 50 nm의 범위로 하고, 전자 농도가 1016/cm3 ~ 1018/cm3 인 경우에는 수직 채널부의 두께를 5 nm ~ 30 nm의 범위로 하고, 전자 농도가 1018/cm3 이상인 경우에는 수직 채널부의 두께를 5 nm ~ 20 nm의 범위로 할 수 있다.
이와 같이, 트렌치 구조의 박막 트랜지스터(100)에서 활성층(160)을 구성하는 수직 채널부의 두께를 수평 채널부의 두께보다 얇게 형성하는 경우에는 수직 채널부가 완전 공핍(fully depletion) 상태로 동작하고, 수평 채널부는 전도체의 역할을 함으로써, 효과적인 스위칭 특성을 구현할 수 있다.
활성층(160)의 상부에 보호층(170)을 형성하는 단계(S500)는 도 3f에 도시된 바와 같이, 활성층(160)을 덮도록 트렌치 구조의 보호층(170)을 증착하는 과정이다.
보호층(170)은 플라즈마 원자층 증착(PEALD) 방식 또는 플라즈마 화학 기상 증착(PECVD) 방법으로 증착될 수 있으며, 생략될 수도 있다.
활성층(160) 및 보호층(170)을 덮도록 게이트 절연층(180)을 형성하는 단계(S600)는 도 3g에 도시된 바와 같이, 절연 물질을 이용하여 보호층(170)의 상부에 단일층 또는 적층 형태로 트렌치 구조의 게이트 절연층(180)을 형성하는 과정이다.
게이트 절연층(180)은 플라즈마 원자층 증착(PEALD), 플라즈마 화학 기상 증착(PECVD) 방식으로 형성될 수 있다.
게이트 전극(190)을 형성하는 단계(S700)는 도 3h에 도시된 바와 같이, 게이트 절연층(180)의 상부에 전극용 금속을 증착한 후에 건식 에칭으로 트렌치 구조를 형성하는 과정이다.
게이트 전극(190)은 트렌치 구조의 내부 측벽 부분에 단차 피복성 불량이 발생할 수 있으므로, 건식 에칭으로 트렌치 구조를 형성한다.
이러한 과정을 통해 제조된 박막 트랜지스터(100)는 반도체 기판(110)의 상부에 위치하는 에치 스토퍼(120)에 의해서 트렌치 구조의 깊이를 일정하게 유지할 수 있어서 구동 전류(Id)의 균일도를 향상시킬 수 있다.
또한, 트렌치 구조를 가지는 층간 절연층(130)의 내부 측벽을 따라 버퍼층(150)을 형성함으로써 층간 절연층(130)의 표면 품질을 개선할 수 있고, 활성층(160)의 수직 채널부의 두께를 수평 채널부의 두께보다 얇게 형성함으로써, 수직 방향으로의 단채널을 구현할 뿐만 아니라 초미세 공정을 적용하지 않고도 마이크로 미터 이하 수준으로 단채널 박막 트랜지스터(100)의 스위칭 특성을 확보할 수 있다.
한편, 위에서는 활성층(160) 및 게이트 절연층(180)의 상부에 게이트 전극(190)이 형성되고, 소스 전극(140a)과 드레인 전극(140b)의 상부에 활성층(160)이 형성되는 탑 게이트 바텀 컨택(top gate bottom contact) 구조 및 스태거(staggered) 구조를 예시로 설명하였지만, 소스 전극(140a)과 드레인 전극(140b), 및 게이트 전극(190)이 동일 평면에 위치하는 코플래너(coplanar) 구조, 또는 게이트 전극(190)이 채널층(160)과 게이트 절연층(180)의 하부에 위치하는 바텀 게이트(bottom gate) 구조, 및 게이트 전극(190)이 트렌치 구조 내부에 위치하거나 트렌치 영역을 커버하는 자기 정렬(Self align) 구조 등 다양한 박막 트랜지스터 구조에도 동일하게 적용될 수 있을 것이다.
한편, 위에서 설명한 바와 같이, 층간 절연층(130)보다 에칭 속도가 작은 에치 스토퍼(120)를 사용함으로써 층간 절연층(130)의 표면 품질을 개선하는 경우에는, 층간 절연층(130)의 내부 측벽에 형성되는 버퍼층(150)을 생략할 수도 있다.
도 9는 본 명세서의 또 다른 실시예에서 버퍼층을 생략한 박막 트랜지스터에 대한 단면도이다.
도 9를 참조하면, 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터(100)는 반도체 기판(110), 에치 스토퍼(120), 층간 절연층(130), 이격되어 배치된 소스 전극(140a)과 드레인 전극(140b), 트렌치 구조의 활성층(160)과 보호층(170), 트렌치 구조의 게이트 절연층(180)과 게이트 전극(190)을 포함할 수 있다.
이러한 구조는 층간 절연층(130)의 내부 측벽에 위치하는 버퍼층(150)이 생략된 것을 제외하고는 도 1의 구조와 동일하다고 볼 수 있다.
도 10은 본 명세서의 또 다른 일 실시예에 따른 박막 트랜지스터에 대한 단면도이다.
도 10을 참조하면, 본 명세서의 또 다른 일 실시예에 따른 박막 트랜지스터(100)는 순차적으로 적층된 반도체 기판(110)과 에치 스토퍼(120), 트렌치 구조의 층간 절연층(130)과 버퍼층(150) 및 활성층(160), 활성층(160)의 상부에 이격되어 배치된 소스 전극(140a)과 드레인 전극(140b), 활성층(160)의 트렌치 구조 내부 또는 트렌치 구조 전체에 배치된 게이트 절연층(180)과 게이트 전극(190), 및 소스 전극(140a), 드레인 전극(140b), 게이트 전극(190) 사이에 배치된 보호층(170)을 포함할 수 있다.
따라서, 층간 절연층(130)을 트렌치 구조로 형성한 후에, 층간 절연층(130)의 상부에 일정한 두께의 버퍼층(150)을 형성하고, 수평 채널부에 비해서 수직 채널부의 두께가 얇은 활성층(160)을 트렌치 구조로 형성할 수 있다.
버퍼층(150)은 게이트 전극(190)이 배치되는 트렌치 구조의 내부 측벽에만 형성될 수도 있고, 여기에 도시된 바와 같이 트렌치 구조의 내부 측벽을 포함하여 트렌치 구조의 중앙 부분까지 연장될 수도 있다. 이 때 층간 절연층(130)의 내부 측벽에 형성되는 버퍼층(150)은 생략될 수도 있다.
버퍼층(150)과 활성층(160)을 트렌치 구조로 형성한 이후에는 트렌치 구조 내부 또는 트렌치 구조 전체에 게이트 절연층(180)과 게이트 전극(190)을 순차적으로 적층시킨다.
여기에서는 게이트 절연층(180)과 게이트 전극(190)이 트렌치 구조의 내부에서 적층되는 경우를 예시로 나타내었지만, 게이트 절연층(180)과 게이트 전극(190)이 트렌치 구조의 내부 뿐만 아니라 트렌치 구조의 전체를 덮도록 적층될 수 있다. 이 경우, 게이트 절연층(180)과 게이트 전극(190)은 활성층(160)의 형상을 따라 트렌치 구조로 적층될 수 있다.
한편, 소스 전극(140a)과 드레인 전극(140b)은 트렌치 구조의 좌측과 우측 상부에 각각 형성될 수 있는데, 소스 전극(140a)과 드레인 전극(140b) 사이의 오버랩이 발생하지 않도록 자기 정렬 구조로 형성될 수 있다.
또한, 게이트 전극(190)이 활성층(160) 또는 소스 전극(140a)/드레인 전극(140b)에 접촉되지 않도록, 게이트 전극(190)과 소스 전극(140a)/드레인 전극(140b) 사이에는 층간 유전체(Inter Layer Dielectric; ILD)로 이루어진 보호층(170)이 배치될 수 있을 것이다.
한편, 본 명세서에서는 수직 방향으로 길게 형성되는 트렌치 구조의 활성층(160)으로 인해 소스 전극(140a)과 드레인 전극(140b) 사이에 수평 채널부와 함께 수직 채널부가 형성되는데, 수직 채널부의 의미는, 소스 전극(140a)으로부터 드레인 전극(140b)으로 이동하는 전하가 상하 방향을 포함하는 방향으로 움직이도록 채널이 형성된다는 의미일 수 있다.
따라서, 수직 채널부는 활성층(160)이 반도체 기판(110)과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 활성층(160)이 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다. 경사도는 에칭 공정에 따라 다르지만 격자면에 따라 약 30 내지 90도의 경사도를 가질 수 있을 것이다
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 박막 트랜지스터
110: 반도체 기판
120: 에치 스토퍼
130: 층간 절연층
140a: 소스 전극
140b: 드레인 전극
150: 버퍼층
160: 활성층
170: 보호층
180: 게이트 절연층
190: 게이트 전극

Claims (22)

  1. 반도체 기판;
    상기 반도체 기판 상부에 배치된 에치 스토퍼;
    상기 에치 스토퍼 상부에 배치된 트렌치 구조의 층간 절연층;
    상기 층간 절연층의 상부에서 이격되어 배치된 소스 전극과 드레인 전극;
    상기 에치 스토퍼, 상기 소스 전극, 및 상기 드레인 전극의 상부에 배치된 트렌치 구조의 활성층;
    상기 활성층의 상부에 배치된 트렌치 구조의 게이트 절연층; 및
    상기 게이트 절연층의 상부에 배치된 트렌치 구조의 게이트 전극을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 에치 스토퍼는 상기 층간 절연층보다 에칭 속도가 느린 재료로 이루어지는 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 에치 스토퍼는 산화 알루미늄(Al2O3) 또는 이산화 티타늄(TiO2)으로 이루어지고,
    상기 층간 절연층은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진 박막 트랜지스터.
  4. 제1 항에 있어서,
    상기 층간 절연층의 내부 측벽을 따라 형성되며, 계면 특성이 우수한 절연 물질의 버퍼층을 더 포함하는 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 버퍼층은 상기 층간 절연층의 트렌치 구조 중앙 부분까지 연장된 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 활성층은 산화물 반도체 또는 저온 폴리 실리콘으로 이루어진 단일층 또는 적층 구조인 박막 트랜지스터.
  7. 제1 항에 있어서,
    상기 활성층은 수직 채널부의 두께가 수평 채널부의 두께보다 얇게 형성되는 박막 트랜지스터.
  8. 제7 항에 있어서,
    상기 수직 채널부의 두께는
    상기 활성층의 전자 농도가 1016/cm3 이하인 경우에는 5 nm ~ 50nm 로 형성되고,
    상기 활성층의 전자 농도가 1016/cm3 ~ 1018/cm3 인 경우에는 5 nm ~ 30 nm 로 형성되고,
    상기 활성층의 전자 농도가 1018/cm3 이상인 경우에는 5 nm ~ 20 nm 로 형성되는 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 활성층과 상기 게이트 절연층 사이에 보호층을 더 포함하는 박막 트랜지스터.
  10. 반도체 기판, 에치 스토퍼, 층간 절연층, 및 전극용 금속을 순차적으로 적층하는 단계;
    상기 층간 절연층과 전극용 금속의 일부를 제거하여, 이격된 소스 전극과 드레인 전극, 트렌치 구조의 층간 절연층을 형성하는 단계;
    상기 에치 스토퍼, 상기 소스 전극과 상기 드레인 전극의 상부에 트렌치 구조의 활성층을 형성하는 단계;
    상기 활성층을 덮도록 트렌치 구조의 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층의 상부에 트렌치 구조의 게이트 전극을 형성하는 단계를 포함하는
    박막 트랜지스터 제조 방법.
  11. 제10 항에 있어서,
    상기 에치 스토퍼는 산화 알루미늄(Al2O3) 또는 이산화 티타늄(TiO2)으로 이루어지고,
    상기 층간 절연층은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진 박막 트랜지스터 제조 방법.
  12. 제10 항에 있어서,
    상기 층간 절연층의 내부 측벽을 따라, 계면 특성이 우수한 절연 물질의 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  13. 제10 항에 있어서,
    상기 활성층은 수직 채널부의 두께가 수평 채널부의 두께보다 얇게 형성되는 박막 트랜지스터 제조 방법.
  14. 제13 항에 있어서,
    상기 수직 채널부의 두께는
    상기 활성층의 전자 농도가 1016/cm3 이하인 경우에는 5 nm ~ 50nm 로 형성되고,
    상기 활성층의 전자 농도가 1016/cm3 ~ 1018/cm3 인 경우에는 5 nm ~ 30 nm 로 형성되고,
    상기 활성층의 전자 농도가 1018/cm3 이상인 경우에는 5 nm ~ 20 nm 로 형성되는 박막 트랜지스터 제조 방법.
  15. 반도체 기판;
    상기 반도체 기판의 상부에 배치된 에치 스토퍼;
    상기 에치 스토퍼의 상부에 배치된 트렌치 구조의 층간 절연층;
    상기 층간 절연층을 덮도록 배치된 트렌치 구조의 활성층;
    상기 활성층의 상부에 이격되어 배치된 소스 전극과 드레인 전극;
    상기 활성층의 트렌치 구조 내부 또는 트렌치 구조 전체에 순차적으로 적층된 게이트 절연층과 게이트 전극 및
    상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극 사이에 배치된 보호층을 포함하는 박막 트랜지스터.
  16. 제15 항에 있어서,
    상기 에치 스토퍼는 산화 알루미늄(Al2O3) 또는 이산화 티타늄(TiO2)으로 이루어지고,
    상기 층간 절연층은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진 박막 트랜지스터.
  17. 제15 항에 있어서,
    상기 활성층은 수직 채널부의 두께가 수평 채널부의 두께보다 얇게 형성되는 박막 트랜지스터.
  18. 제17 항에 있어서,
    상기 수직 채널부의 두께는
    상기 활성층의 전자 농도가 1016/cm3 이하인 경우에는 5 nm ~ 50nm 로 형성되고,
    상기 활성층의 전자 농도가 1016/cm3 ~ 1018/cm3 인 경우에는 5 nm ~ 30 nm 로 형성되고,
    상기 활성층의 전자 농도가 1018/cm3 이상인 경우에는 5 nm ~ 20 nm 로 형성되는 박막 트랜지스터.
  19. 반도체 기판;
    상기 반도체 기판의 상부에 배치된 에치 스토퍼;
    상기 에치 스토퍼의 상부에 배치된 트렌치 구조의 층간 절연층;
    상기 층간 절연층의 상부에 배치된 트렌치 구조의 활성층;
    상기 활성층의 상부 또는 하부에서 이격되어 배치된 소스 전극과 드레인 전극; 및
    상기 활성층의 상부 또는 하부에서 상기 소스 전극과 상기 드레인 전극의 사이에 배치된 게이트 절연층과 게이트 전극
    을 포함하는 박막 트랜지스터.
  20. 제19 항에 있어서,
    상기 에치 스토퍼는 산화 알루미늄(Al2O3) 또는 이산화 티타늄(TiO2)으로 이루어지고,
    상기 층간 절연층은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진 박막 트랜지스터.
  21. 제19 항에 있어서,
    상기 활성층은 수직 채널부의 두께가 수평 채널부의 두께보다 얇게 형성되는 박막 트랜지스터.
  22. 제21 항에 있어서,
    상기 수직 채널부의 두께는
    상기 활성층의 전자 농도가 1016/cm3 이하인 경우에는 5 nm ~ 50nm 로 형성되고,
    상기 활성층의 전자 농도가 1016/cm3 ~ 1018/cm3 인 경우에는 5 nm ~ 30 nm 로 형성되고,
    상기 활성층의 전자 농도가 1018/cm3 이상인 경우에는 5 nm ~ 20 nm 로 형성되는 박막 트랜지스터.
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