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KR102059525B1 - 보호 패턴을 가진 수직 셀형 반도체 소자 - Google Patents

보호 패턴을 가진 수직 셀형 반도체 소자 Download PDF

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KR102059525B1
KR102059525B1 KR1020130029103A KR20130029103A KR102059525B1 KR 102059525 B1 KR102059525 B1 KR 102059525B1 KR 1020130029103 A KR1020130029103 A KR 1020130029103A KR 20130029103 A KR20130029103 A KR 20130029103A KR 102059525 B1 KR102059525 B1 KR 102059525B1
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layer
pattern
gate electrode
contact
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원진연
이준희
백승우
은동석
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삼성전자주식회사
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Abstract

기판, 상기 기판 상에 교대로 적층된 층간 절연막 들과, 게이트 전극들을 포함하는 적층 구조체를 포함하고, 상기 게이트 전극은 일 끝단으로 갈수록 세로 폭이 줄어드는 형상을 포함하고, 상기 적층 구조체를 수직으로 관통하는 관통 홀을 포함하고, 및 상기 관통 홀을 채우는 수직 구조체들을 포함하고, 상기 수직 구조체는, 상기 관통 홀의 중앙에 형성된 갭필 패턴, 상기 갭필 패턴의 외 측면을 감싸는 채널 패턴, 및 상기 채널 패턴의 외 측면을 감싸는 게이트 유전막을 포함하고, 및 상기 게이트 유전막은, 상기 채널 패턴과 접촉하는 터널링 막, 상기 터널링 막과 접촉하는 전하 트랩막, 상기 전하 트랩막과 접촉하는 배리어 막, 상기 게이트 전극과 상기 배리어 막 및 층간 절연막 사이에 위치하고, 상기 게이트 전극 중 세로 폭이 좁아진 부분을 감싸는 보호 패턴을 포함하는 반도체 소자가 제안된다.

Description

보호 패턴을 가진 수직 셀형 반도체 소자{Vertical Cell Type Semiconductor Device Having a Protective Pattern}
본 발명은 보호 패턴을 갖는 수직 셀형 반도체 소자와 그 제조방법에 관한 것이다.
집적 회로의 스케일 축소가 가속화 됨에 따라, 플레너(planner)하게 구성된 소자들을 버티컬(vertical)하게 구성하는 수직 셀 형 반도체 소자가 제안되었다.
상기 수직 셀 형 반도체 소자를 제작하는 과정에서, 희생 막을 제거하기 위해 사용된 식각 용액에 반도체 소자의 구성 요소들이 데미지를 입지 않도록 하고 또한, 게이트 전극을 형성할 때, 상기 게이트 전극의 내부에 존재하는 보이드(void)나 균열(seam)을 최소로 줄이는 것이 큰 이슈가 되고 있다.
본 발명이 해결하고자 하는 과제는 수직 셀 형 반도체 소자와 그 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 습식 식각 공정에 대한 내성을 가지는 보호 패턴을 포함하는 수직 셀 형 반도체 소자의 그 제조방법을 제공하는 것이다. 본 발명이 해결하고자 하는 또 다른 과제는 게이트 전극을 형성할 때, 게이트 전극의 내부에 보이드(void)나 균열(seam)이 없거나 최소로 존재 하도록 하는 새로운 형태의 보호 패턴을 포함하는 수직셀형 반도체 소자와 그 제조방법을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판, 상기 기판 상에 교대로 적층된 층간 절연막 들과, 게이트 전극들을 포함하는 적층 구조체를 포함하고, 상기 게이트 전극은 일 끝 단으로 갈수록 세로 폭이 줄어드는 형상을 포함하고, 상기 적층 구조체를 수직으로 관통하는 관통 홀을 포함하고, 및 상기 관통 홀을 채우는 수직 구조체들을 포함하고, 상기 수직 구조체는 상기 관통 홀의 중앙에 형성된 갭 필 패턴, 상기 갭 필 패턴의 외 측면을 감싸는 채널 패턴, 및 상기 채널 패턴의 외 측면을 감싸는 게이트 유전막을 포함하고, 및 상기 게이트 유전막은 상기 채널 패턴과 접촉하는 터널링 막, 상기 터널링 막과 접촉하는 전하 트랩 막, 상기 전하 트랩 막과 접촉하는 배리어 막, 상기 게이트 전극과 상기 배리어 막 및 층간 절연막 사이에 위치하고, 상기 게이트 전극 중 세로 폭이 좁아진 부분을 감싸는 보호 패턴을 포함할 수 있다.
상기 게이트 전극은 상. 하로 이격된 상면, 및 하면, 좌우로 이격된 제 1측면 및 제 2 측면, 상기 상면, 및 하면의 일 끝단들을 연결하는 제 1 측면, 상기 제 2 측면의 일 끝단과 상기 상면의 타 끝단을 연결하는 경사 상면, 상기 제 2 측면의 타 끝단과 상기 하면의 타 끝단을 연결하는 경사 하면을 포함하고, 상기 제 2 측면의 길이가 상기 제 1 측면의 길이 보다 짧을 수 있다.
상기 보호 패턴은 상기 측간 절연막의 하면과 상기 게이트 전극의 경사 상면 사이에 위치하는 상부, 상기 층간 절연막의 하면과 상기 게이트 전극의 경사 하면 사이에 위치하는 하부와, 및 상기 상부와 하부를 연결하는 바디부를 포함할 수 있다.
상기 보호 패턴의 상부는 상기 게이트 전극의 경사 상면과 접촉하는 경사진 내면을 포함하고, 상기 보호 패턴의 하부는 상기 게이트 전극의 경사 하면과 접촉하는 경사진 내면을 포함할 수 있다.
상기 게이트 전극의 상면, 하면, 경사 상면, 경사 하면, 및 제 2 측면과 접촉하는 일면과, 상기 층간 절연막의 상면 및 하면의 일부와 상기 보호 패턴의 상부의 경사진 내면, 하부의 경사진 내면, 및 상기 보호 패턴의 바디부의 일면과 접촉하는 타면을 포함하는 블로킹 막을 더 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시 예에 의한 반도체 소자는 기판, 상기 기판 상에 교대로 적층된 층간 절연막들과, 게이트 전극들을 포함하는 적층 구조체를 포함하고, 상기 게이트 전극은 일 측으로 갈수록 세로 폭이 좁아지는 형상을 포함하고, 상기 적층 구조체를 수직으로 관통하는 관통 홀을 포함하고, 및 상기 관통 홀을 채우는 수직 구조체들을 포함하고, 상기 수직 구조체는 상기 관통 홀의 중앙에 형성된 갭 필 패턴, 상기 갭 필 패턴의 외 측면을 감싸는 채널 패턴, 상기 채널 패턴의 외 측면을 감싸는 게이트 유전막을 포함하고, 상기 게이트 유전막은 상기 채널 패턴과 접촉하는 터널링 막, 상기 터널링 막과 접촉하는 전하 트랩 막, 상기 전하 트랩 막과 접촉하는 보호막, 상기 보호막과 한 몸이고 상기 게이트 전극으로 연장되고 및, 상기 게이트 전극 중 세로 폭이 좁아진 부분을 감싸는 보호 패턴을 포함 할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 보호 패턴은 습식 식각 용액이 게이트 유전막(전하 트랩 막, 터널링 막 등)과 채널 패턴에 손상을 주지 않도록 할 수 있다. 또한, 정해진 공간 내에서 상기 보호 패턴이 게이트 전극의 일 측을 감싸면서 형성되기 때문에, 게이트 전극은 일 측으로 갈수록 세로 폭이 줄어드는 형태로 형성될 수 있다. 이와 같은 경우, 게이트 전극의 내부에는 보이드(void)나 균일(seam)이 없거나, 최소로 존재할 수 있다.
도 1a는 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자를 도시한 단면도이고, 도 1b는 도 1a의 A를 확대한 도면이고, 도 1c는 도 1b의 B를 확대한 도면이다.
도 2a는 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자를 도시한 단면도이고, 도 2b는 도 2a의 C를 확대한 단면도이다.
도 3a는 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자를 도시한 단면도이고, 도 3b는 도 3a의 D를 확대한 단면도이다.
도 4a 내지 도 4q는 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 5a 내지 도 5f는 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 6a 내지 도 6d는 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 7은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 8은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 9는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 10은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자를 도시한 단면도이고, 도 1b는 도 1a의 A를 확대한 도면이고, 도 1c는 도 1b의 B를 확대한 도면이다.
도 1a와 1b를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)는, 기판(102) 상에 형성된 적층 구조체(stack structure, 100S), 상기 적층 구조체(100S)를 덮는 제 1 캡핑막(110), 제 2 캡핑막 (126)및 제 3 캡핑막(128), 상기 제 1 내지 제 3 캡핑막들(110, 126, 128)을 수직으로 관통하고 수평 방향으로 연장되는 트랜치(T), 상기 트랜치들 사이에 위치하고 상기 적층 구조체(110S)와 상기 제 1 캡핑막(110)을 관통하는 복수개의 관통 홀들(H), 상기 관통 홀(H)과 트랜치(T)를 각각 채우는 제 1 및 제 2 수직 구조체들(vertical structures, VS1a, VS2), 상기 갭 필 패턴(124)의 상부에 배치된 콘택 패드(contact pad, 124), 상기 제 2 캡핑막(126) 및 제 3 캡핑막(128)을 관통하여 상기 콘택 패드(124)와 접촉하는 콘택 전극(contact electrode, 140), 및 상기 콘택 전극(140)과 접촉하면서 상기 제 3 캡핑막(128)의 상면에 배치된 도전성 배선(conductive interconnection, 142)을 포함할 수 있다.
상기 적층 구조체(100S)는 교대로 적층된 층간 절연막들(104)과 게이트 전극들(134GS, 134C, 134SS)을 포함할 수 있다. 상기 층간 절연막들(104)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 게이트 전극들(134GS, 134C, 134SS)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 탄탈륨(Ta), 도핑된 실리콘(n 또는 p형 Si)등의 도전성 물질을 포함할 수 있다.
상기 제 1 수직 구조체(VS1a)는 상기 관통 홀(H)의 내벽을 따라 형성되는 게이트 유전막(gate dielectric layer, GDa), 게이트 유전막(GDa)의 내벽을 따라 형성된 원통 형상의 채널 패턴(channel pattern, 120), 채널 패턴(120)의 내부를 채우도록 관통 홀(H)의 중앙에 형성된 갭 필 패턴(gapfill pattern, 122)을 포함할 수 있다. 채널 패턴(120)은 갭 필 패턴(122)의 외측 면을 감쌀 수 있고, 게이트 유전막(GDa)은 채널 패턴(120)의 외측 면을 감쌀 수 있다. 갭 필 패턴(122)의 상면은 상기 관통 홀(H)의 상단 보다 낮게 위치할 수 있다. 관통 홀(H)은 상면 도에서 원형이므로 제 1 수직 구조체(VS1a)는 종단면도에서 관통 홀(H)의 내벽에 대칭적으로 형성된 것처럼 보일 수 있다.
상기 채널 패턴(120)의 하부는 상기 관통 홀(H)의 바닥 면인 기판(102)의 표면과 접촉하고, 상부는 상기 콘택 패드(124)의 측면의 전체와 접촉할 수 있다. 상기 채널 패턴(120)은 단결정 실리콘(single crystalline silicon) 또는 다결정 실리콘(poly-crystalline silicon) 같은 반도체 물질을 포함할 수 있다.
상기 기판(102)은 반도체 기판일 수 있고, 예를 들면, 실리콘 기판(Si substrate), 실리콘-게르마늄 기판(Si-Ge substrate), 또는 SOI 기판(silicon on insulator substrate)을 포함할 수 있다.
상기 콘택 패드(contact pad, 124)는 단결정 실리콘 또는 다결정 실리콘 같은 전도성 물질 또는 반도체 물질을 포함할 수 있다. 상기 제 1 캡핑막(110), 제 2 캡핑막(126), 및 제 3 캡핑막(128)은 실리콘 산화물 같은 절연성 물질을 포함할 수 있다. 상기 콘택 전극(140)과 도전성 배선(142)은 구리(Cu), 텅스텐(W), 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있다.
다수의 게이트 전극들(134GS, 134C, 134SS)중 최하부의 게이트 전극(134GS)은 접지 선택 게이트 전극(134GS)으로 이용될 수 있고, 최상부의 게이트 전극(134SS)은 스트링 선택 게이트 전극(134SS)으로 이용될 수 있고, 상기 접지 선택 게이트 전극(134GS)과 스트링 선택 게이트 전극(134SS) 사이에 구성된 게이트 전극들(134C)은 셀 게이트 전극(134C)으로 이용될 수 있다. 따라서, 상기 접지 선택 게이트 전극(134GS)과 이와 접촉하는 게이트 유전막(GDa)과 채널 패턴(120)은 접지 선택 트랜지스터를 구성할 수 있고, 상기 셀 게이트 전극들(134C)과 이와 접촉하는 게이트 유전막(GDa)과 채널 패턴(120)은 셀 트랜지스터들을 구성할 수 있고, 상기 스트링 선택 게이트 전극(134SS)과 이와 접촉하는 게이트 유전막(GDa)과 채널 패턴(120)은 스트링 선택 트랜지스터를 구성할 수 있다. 이와 같이, 접지 선택 트랜지스터와, 다수의 셀 트랜지스터와, 스트링 선택 트랜지스터가 단위 수직 셀 스트링(string)을 형성할 수 있다. 그리고, 상기 도전성 배선(142)은 비트라인(bit line)으로 이용될 수 있다.
제 2 수직 구조체(VS2)는 트랜치(T)를 채우는 벽(fence) 모양을 가질 수 있다. 제 2 수직 구조체(VS2)는 실리콘 산화물을 포함할 수 있다.
도 1b와 도 1c를 더 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직셀형 반도체 소자의 게이트 전극들(134GS, 134C, 134SS)은 각각 상면(GB1), 하면(GB2), 제 1 측면(GB3), 제 2 측면(GB4), 상기 상면(GB1)과 상기 제 1 측면(GB4) 사이의 경사 상면(GB5), 하면(GB2)과 상기 제 2 측면(GB4) 사이의 경사 하면(GB6)을 포함할 수 있다. 상기 제 2 측면(GB4)의 수직 길이는 상기 제 1 측면(GB3)의 수직 길이 보다 짧을 수 있다. 상기 게이트 전극들(134GS, 134C, 134SS)은 제 2 측면(GB4)으로 갈수록 세로 폭(W1)이 좁아지는 모양을 가질 수 있다.
상기 게이트 유전막(GDa)은 상기 게이트 전극들(134GS, 134C, 134SS)의 일부를 감싸는 보호 패턴들(112a)과, 상기 보호 패턴들(112a)과 상기 층간 절연막들(104)의 노출된 측면들과 접촉하는 배리어 막(114)과, 상기 배리어 막(114)과 접촉하는 전하 트랩 막(116)과, 상기 전하 트랩 막(116)과 일면이 접촉하고 상기 채널 패턴(120)과 타면이 접촉하는 터널링 막(118)을 포함할 수 있다. 또한, 상기 게이트 전극들(134GS, 134C, 134SS)과 보호 패턴들(112a)및 층간 절연막들(104)사이에 위치하는 블로킹 막들(132)을 더 포함할 수 있다.
상기 블로킹 막들(132)은 상기 게이트 전극들(134GS, 134C, 134SS)의 상면들(GB1), 하면들(GB2), 제 2 측면들(GB4), 상부 경사면들(GB5), 및 하부 경사면들(GB6)를 감쌀 수 있다. 따라서, 상기 블로킹 막들(132)은 상기 게이트 전극들(134GS, 134C, 134SS)의 상부 경사면들(GB5) 및 하부 경사면들(GB6)을 감싸는 상부 경사부들(BK1) 및 하부 경사부들(BK2)을 가질 수 있다.
상기 보호 패턴들(112a)은 상기 게이트 전극들(134GS, 134C, 134SS)의 상부 경사면들(GB5) 및/또는 상기 블로킹 막들(132)의 상부 경사부들(BK1)을 부분적으로 감싸는 상부들(BB1), 상기 게이트 전극들(134GS, 134C, 134SS)의 하부 경사면들(GB5) 및/또는 상기 블로킹 막들(132)의 하부 경사부들(BK2)을 감싸는 하부들(BB2) 및 상기 게이트 전극들(134GS, 134C, 134SS)의 제 2 측면들(GB4) 및/또는 상기 블로킹 막들(132)의 측면들을 감싸는 바디부(BB3)를 포함할 수 있다. 상기 보호 패턴(112a)의 상부(BB1)는 상기 블로킹 막들(132)의 상부 경사부(BK1)와 접촉하는 경사진 내면(BB1a)을 가질 수 있다. 상기 보호 패턴(112a)의 하부(BB2)는 상기 블로킹 막들(132)의 하부 경사부(BK2)와 접촉하는 경사진 내면(BB2a)을 가질 수 있다.
상기 보호 패턴(112a)은 층간 절연막(104)및 배리어 막(114) 보다 치밀한 산화된 실리콘(solider oxidized silicon)을 포함할 수 있다. 상기 보호 패턴(112a) 형성공정은 래디컬 산화 공정을 포함할 수 있다.
상기 배리어 막(114)의 측면 프로파일은 보호 패턴(112a)의 프로파일을 따라 돌출하거나 리세스 될 수 있다. 즉, 배리어 막(114)은 보호 패턴(112a)의 바디부(BB3)중 상기 관통홀(H)내로 돌출된 부분(P)과 층간 절연막들(104)의 일 측면들과 접촉할 수 있다. 배리어 막(114)은 증착된 실리콘 산화물(deposited silicon oxide)을 포함할 수 있다.
상기 전하트랩 막(116)은 배리어 막(114)과 접촉할 수 있다. 전하 트랩 막(116)은 상기 채널 패턴(120)으로부터 상기 터널링 막(118)을 통해 주입된 전자들을 트랩하여 보유하거나, 상기 터널링 막(118)내에 트랩 되어 있는 전자들을 소거하는 기능을 하는 정보 저장막이다. 상기 전하 트랩 막(116)을 형성하는 물질은 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 란타늄 산화물(LaO)등을 포함할 수 있다. 즉, 실리콘 산화물과 비교하여 높은 유전 상수를 가지는 물질을 포함할 수 있다.
상기 터널링 막(118)은 상기 채널 패턴(120)으로부터 유입된 전자가 상기 전하 트랩 막(116)으로 이동하는 경로이며, 상기 터널링 막(118)은 실리콘 산화물 또는 질소가 도핑된 실리콘 산화물을 포함할 수 있다.
상기 블로킹 막들(132)은 전하 트랩 막(116)에 저장된 전하들이 셀 게이트 전극(134C)으로 터널링하는 것을 방지함으로써, 정보 보존성을 향상시킬 수 있다. 상기 블로킹 막들(132)은 층간 절연막들(104)의 상면 및/또는 하면과 접촉할 수 있다. 상기 블로킹 막(132)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2)처럼 일 함수가 높은 절연성 물질을 포함할 수 있다.
본 발명의 기술적 사상의 제 1 실시 예에 의한 수직 셀 형 반도체 소자(100A)는 게이트 전극들(134GS, 134C, 134SS)과 전하 트랩 막(116)의 사이에 배리어 막(114) 및 배리어 막(114)보다 치밀한 보호 패턴들(112a)을 포함함으로써, 식각 용액에 의해 상기 전하 트랩 막(116)및 채널패턴(120)이 손상되는 것을 방지할 수 있다.
또한, 상기 보호 패턴(112a)에 의해 상기 게이트 전극들(134GS, 134C, 134SS)은 임의의 위치에서 일 끝 단으로 갈수록 세로 폭(W1)이 좁아지는 형상이 되기 때문에, 게이트 전극들(134GS, 134C, 134SS)의 내부에 보이드(void)나 균열(seam)이 없거나 최소로 존재할 수 있다.
도 2a는 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자를 도시한 단면도이고, 도 2b는 도 2a의 C 를 확대한 단면도이다.
도 2a 및 2b와 도 1c를 참조하면 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자(100B)는, 기판(102) 상에 층간 절연막(104)과 게이트 전극들(134GS, 134C, 134SS)이 교대로 그리고 반복적으로 적층된 적층 구조체(100S), 상기 적층 구조체(100S)를 덮는 제 1 캡핑막(110), 제 2 캡핑막(126)및 제 3 캡핑막(128), 상기 적층 구조체(100S)와 제 1 캡핑막(110)을 관통하는 관통 홀(H), 상기 적층 구조체(100S), 제 1 캡핑막(110), 제 2 캡핑막(126), 및 제 3 캡핑막(128)을 관통하는 트랜치(T), 상기 관통 홀(H)과 트랜치(T)를 각각 채우는 제 1 수직 구조체(VS1b) 및 제 2 수직 구조체(VS2), 상기 제 1 수직 구조체(VS1b)와 접촉하는 콘택 패드(124), 상기 제 2 캡핑막(126)과 제 3 캡핑막(128)을 관통하여 상기 콘택 패드(124)와 접촉하는 콘택 전극(140), 상기 콘택 전극(140)과 접촉하면서 상기 제 3 캡핑막(128)의 상면에 형성된 도전성 배선(142)을 포함할 수 있다.
상기 제 1 수직 구조체(VS1b)는, 상기 관통 홀(H)의 내벽을 따라 형성되는 원통 형상의 게이트 유전막(GDb), 게이트 유전막(GDb)의 내벽을 따라 형성된 채널 패턴(120), 채널 패턴(120)의 내부를 채우는 갭 필 패턴(122)을 포함할 수 있다. 상기 채널 패턴(120)은 상기 관통 홀(H)의 바닥 면인 기판(102)의 표면 및 상기 콘택 패드(124)의 측면 전체와 접촉할 수 있다.
상기 게이트 유전막(GDb)은 상기 채널 패턴(120)을 감싸는 터널링 막(116), 상기 터널링 막(116)을 감싸는 전하 트랩 막(114), 상기 전하 트랩 막(114)을 감싸는 배리어 막(114)과 상기 배리어 막을 감싸는 보호막(112b), 상기 보호막(112b)과 한 몸이고 상기 게이트 전극들(134SS, 134C, 134GS) 방향으로 연장되고 및 상기 게이트 전극들(134SS, 134C, 134GS)의 일 측을 감싸는 보호 패턴(112c)과, 상기 보호 패턴(112c)과 접촉하고 상기 게이트 전극들(134GS, 134C, 134SS)을 감싸는 블로킹 막들(132)을 포함할 수 있다.
상기 블로킹 막들(132)의 일 면은 상기 게이트 전극들(134SS, 134C, 134GS)의 상면(GB1), 하면(GB2), 제 1 측면(GB4), 제 2 측면(GB5), 및 경사 상면(GB6)과 접촉하고, 타면은 상기 층간 절연막의(104) 상면 및 하면의 일부와 상기 보호 패턴의 상부(BB1), 하부(BB2), 및 바디부(BB3)와 접촉할 수 있다.
상기 보호막(112b)과 보호 패턴(protective pattern, 112c)은 산화된 실리콘(oxidized silicon)을 포함할 수 있다. 상기 배리어 막(114)은 증착된 실리콘 산화물을 포함할 수 있다. 상기 보호막(112b)과 보호 패턴(112c)은 상기 배리어 막(114) 보다 치밀한(solider) 산화된 실리콘을 포함할 수 있다.
상기 보호막(112b)이 존재함으로써, 상기 층간 절연막(104)의 하면과 상면에 각각 접촉하는 보호 패턴(112b)의 상부(BB1), 하부(BB2), 상부의 경사진 내면(BB1a), 및 하부의 경사진 내면(BB2a)의 길이가 짧게 형성될 수 있다. 이와 같은 구성은 제 1 실시 예에 비해 정해진 공간 내에서, 상기 게이트 전극들(134SS, 134C, 134GS)을 감싸는 보호 패턴들(112c)의 면적이 줄어드는 것을 의미할 수 있다.
따라서, 정해진 공간 내에서 보호 패턴들(112c)이 차지하는 면적이 줄어든 만큼 게이트 전극(134SS, 134C, 134GS)의 면적이 늘어날 수 있고, 그럼에도 불구하고, 게이트 전극들(134SS, 134C, 134GS)의 일 측은 세로 폭이 줄어드는 형상으로 형성될 수 있으므로 게이트 전극들(134SS, 134C, 134GS)내의 보이드(void)와 균열(seam)을 최소로 줄일 수 있다.
도 3a는 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자를 도시한 단면도이고, 도 3b는 도 3a의 D를 확대한 단면도이다.
도 3a 및 3b와 도 1c를 참조하면 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자(100C)는, 기판(102) 상에 층간 절연층(104)과 게이트 전극들(134GS, 134C, 134SS)이 교대로 그리고 반복적으로 적층된 적층 구조체(100S), 상기 적층 구조체(100S)를 덮는 제 1 캡핑막(110), 제 2 캡핑막(126),및 제 3 캡핑막(128), 상기 적층 구조체(100S)와 제 1 캡핑막(110)을 관통하는 관통 홀(H), 상기 적층 구조체(100S), 상기 제 1 캡핑막(110), 상기 제 2 캡핑막(126), 및 제3 캡핑막(128)을 관통하는 트랜치(T), 상기 관통 홀(H)과 트랜치(T)를 각각 채우는 제 1 수직 구조체(VS1c) 및 제 2 수직 구조체(VS2), 상기 제 1 수직 구조체(VS1c)와 접촉하는 콘택 패드(124), 상기 제 2 캡핑 막(126)과 제 3 캡핑막(128)을 관통하여 상기 콘택 패드(124)와 접촉하는 콘택 전극(140), 및 상기 콘택 전극(140)과 접촉하면서 상기 제 3 캡핑막(128)의 상면에 형성된 도전성 배선(142)을 포함할 수 있다.
상기 제 1 수직 구조체(VS1c)는, 상기 관통 홀(H)의 내벽을 따라 형성되는 게이트 유전막(GDc), 게이트 유전막(GDc)의 내벽을 따라 형성된 원통형상의 채널 패턴(120), 채널 패턴의 내부를 채우는 갭 필 패턴(122)을 포함할 수 있다.
상기 게이트 유전막(GDc)은 상기 채널 패턴(120)을 감싸는 터널링 막(118), 상기 터널링 막(118)을 감싸는 전하 트랩 막(116), 상기 전하 트랩막을 감싸는 보호막(112d), 상기 보호막(112d)과 한 몸이고 상기 게이트 전극들(134SS, 134C, 134GS) 방향으로 연장되고, 및 상기 게이트 전극(134SS, 134C, 134GS)의 일 측을 감싸는 보호 패턴들(112e)과, 상기 보호 패턴들(112e)과 상기 게이트 전극들(134GS, 134C, 134SS)사이에 위치하여, 상기 게이트 전극들(134SS, 134C, 134GS)을 감싸는 블로킹 막들(132)을 포함할 수 있다. 상기 블로킹 막들(132)은 상기 게이트 전극들(134SS, 134C, 134GS)의 상면, 하면 및 일 측면을 감쌀 수 있다.
상기 보호막(112d)과 보호 패턴(protective pattern, 112e)은 상기 배리어 막(114) 보다 치밀한(solider) 산화된 실리콘을 포함할 수 있다
상기 보호막(112d)이 존재함으로써 보호 패턴(112e)을 형성하기 위한 산화 공정 시간을 상기 제 1 실시예 보다 줄일 수 있으므로, 상기 층간 절연막(104)의 하면과 상면에 각각 접촉하는 보호 패턴들(112e)의 상부(BB1), 하부(BB2), 상부의 내면(BB1a)및 하부의 내면(BB2a)의 길이가 짧게 형성될 수 있다. 따라서, 앞서 언급한 바와 같이, 보호 패턴들(112c)이 차지하는 면적이 줄어든 만큼 게이트 전극(134SS, 134C, 134GS)의 면적이 늘어날 수 있고, 그럼에도 불구하고, 게이트 전극들(134SS, 134C, 134GS)의 일 측은 세로 폭이 줄어드는 형상으로 형성될 수 있으므로 게이트 전극들(134SS, 134C, 134GS)내의 보이드(void)와 균열(seam)을 최소로 줄일 수 있다.
또한, 상기 게이트 전극(134GS, 134C, 134SS)과 상기 전하 트랩 막(116) 사이에 보호패턴(112e)과 보호막(112d)이 존재함으로써, 상기 제 2 실시예의 배리어 막(114)의 역할을 대체할 수 있으므로, 배리어 막(114)이 생략 될 수 있다. 이 경우, 상기 보호패턴(112e)과 상기 보호막(112d)의 가로 폭(W2)을 좀 더 넓게 형성할 수도 있다.
도 4a 내지 도 4q는 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 4a를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 기판(102) 상에 다수의 층간 절연막들(104)과 다수의 희생 막들(106)을 교대로 적층하여 예비 적층 구조체(108)를 형성하고, 상기 예비 적층 구조체(108) 상에 제 1 캡핑막(110)을 적층하는 것을 포함할 수 있다. 상기 기판(102)은 반도체 물질로 형성될 수 있고, 예를 들면, 실리콘(Si) 기판, 실리콘 게르마늄(SiGe) 기판, 또는 SOI 기판을 포함할 수 있다. 상기 층간 절연막들(104)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 희생 막들(106)은 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 제 1 캡핑막(110)은 실리콘 산화물(SiO2)을 포함할 수 있다.
도 4b를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 예비 적층 구조체(108)와 제 1 캡핑막(110)을 수직으로 관통하는 관통 홀(H)을 형성하는 것을 포함할 수 있다. 상기 관통 홀(H)의 내벽은 층간 절연막들(104)과 희생 막들(106)의 노출된 측면일 수 있다. 상기 기판(102)의 표면은 상기 관통 홀(H)의 바닥 면이 될 수 있다.
도 4c를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 노출된 희생 막들(106)을 산화(oxidizing)시켜 보호 패턴들(112a)을 형성하는 것을 포함할 수 있다. 상기 희생 막(106)은 상기 관통 홀(H)을 통해 노출된 측면으로부터 산화 반응이 진행될 수 있다. 산화반응이 진행되는 동안 상기 희생막(106)의 표면, 및 상기 희생 막(106)과 상기 희생 막(106)과 층간 절연막(104)의 계면으로 산소 래디컬이 침투할 수 있다. 상기 희생막(106)의 표면보다 상기 희생막(106)과 층간 절연막(104)의 계면을 따라 산소 래디컬이 보다 깊게 침투할 수 있다. 따라서, 산화 패턴(112a)은 ?? 또는 ??모양을 가질 수 있다. 관통 홀(H)로부터 멀어 질수록 산화 패턴(112a)의 두께는 얇아 지게 된다. 반면, 상기 희생 막(106)은 관통 홀(H)에 가까워 질수록 세로 폭(W3)이 줄어드는 형상이 될 수 있다. 상기 보호 패턴(112a)은 희생 막(106)의 상면과 하면의 일부와 측면을 감싸는 형태로 형성될 수 있다. 또한, 상기 보호 패턴(112a)은 상기 층간 절연막(104)의 상면과 하면의 일부와 접촉할 수 있고, 상기 보호 패턴(112a)의 수직한 일측 면(BB4)은 상기 관통 홀(H)의 내부로 돌출 될 수 있다. 이때, 산화 공정 동안 상기 관통홀(H)의 바닥면인 기판(102)의 노출된 표면도 산화반응이 진행될 수 있다.
상기 희생 막(106)을 산화시키는 것은 희생 막(106)의 노출된 표면으로 산소 래디컬을 공급하여 희생 막(106)을 산화(oxidizing)시키는 산화 공정을 포함할 수 있다. 상기 산화 공정은 래디컬 산화 공정(radical oxidation)을 포함할 수 있다. 상기 래디컬 산화 공정은 ISSG(In Situ Steam generation) 산화공정과 플라즈마 산화 공정 등을 포함할 수 있다. 상기 ISSG 공정은 열을 이용한 산소 래디컬 산화 공정으로 800도~1000도의 높은 온도에서 수소(H2) 가스, 산소(O2) 가스, 또는 수증기(H2O)를 저압에서 이용하는 것을 포함할 수 있다. 예를 들어, 산소 래디컬을 희생 막(106)의 내부로 침투시켜 희생 막(106) 내부의 실리콘 댕글링 본드와 결합하거나, 강한 힘으로 침투한 산소 래디컬이 실리콘에 결합된 질소 원자를 끊어 내고 자신이 결합하는 것에 의해 산화된 실리콘(oxidized silicon)이 형성될 수 있다. 상기 플라즈마 산화 공정은 플라즈마를 이용한 래디컬 산화 공정으로, 아르곤(Ar), 수소 및 산소의 혼합 가스, 아르곤 및 산소의 혼합 가스, 헬륨(He), 수소 및 산소의 혼합 가스, 또는 헬륨 및 산소의 혼합 가스와 수소 및 산소의 혼합 가스를 이용할 수 있다. 상기 ISSG 공정에 비해 낮은 온도에서 진행될 수 있고, 산소 래디컬의 침투력을 높이기 위해 온도 및 압력 조건 등을 조절하여 산화 공정이 진행될 수 있다. 산화 공정을 통해 형성된 산화물은 증착 공정을 통해 형성된 산화물 보다 치밀한 조성, 강한 결합을 가지므로 화학적 및 물리적 내구성이 우수하다. 예를 들어, 산화 공정을 통해 형성된 산화물은 증착 공정을 통해 형성된 산화물 보다 우수한 식각 내성을 가질 수 있다.
도 4d를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H) 내에서 상기 보호 패턴들(112a), 층간 절연막들(104)및 상기 제 1 캡핑막(110)의 노출된 측면 및 상면에 제 1 유전막(114a)을 형성하고, 상기 제 1 유전막(114a)의 표면에 제 2 유전막(116a)을 형성하고, 상기 제 2 유전막(116a)의 표면에 제 3 유전막(118a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 제 1 유전막(114a)은 실리콘 산화물을 포함할 수 있고, 상기 제 2 유전막(116a)은 실리콘 질화물(SiNx)을 포함할 수 있고, 및 상기 제 3 유전막(118a)은 실리콘 산화물 또는 질소가 도핑된 실리콘 산화물을 포함할 수 있다.
도 4e를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H) 내에 배리어 막(114), 전하 트랩 막(116), 및 터널링 막(118)을 형성하는 것을 포함할 수 있다. 상기 배리어 막(114), 전하 트랩 막(116), 및 터널링 막(118)을 형성하는 것은 상기 제 1 내지 제 3 유전막들(114a, 116a, 118a)을 에치-백 공정 등을 수행하여 제1 캡핑막(110) 상의 제 3 유전막(118a), 제 2 유전막(116a), 및 제 1 유전막(114a)을 제거하는 것을 포함할 수 있다. 상기 전면 이방성 식각 공정을 통해, 제1 캡핑막(110) 상의 상기 제 1 내지 제 3 유전막들(114a, 116a, 118a)이 제거되어 상기 층간 절연막들(104), 보호 패턴들(112a), 및 제 1 캡핑막(110)의 수직한 측면과 접촉하는 배리어 막(114), 전하 트랩 막(116) 및 터널링 막(118)이 형성될 수 있다. 또한, 식각 공정 중, 상기 관통 홀(H)의 바닥에 기판(102)의 상부 표면이 노출될 수 있다.
도 4f를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H)의 하부에 노출된 기판(102)의 표면, 터널링 막(118)의 표면, 상기 제 1 캡핑막(110)의 측면 및 상면을 따라 채널 막(120a)을 형성하고, 및 상기 관통 홀(H)의 내부를 채우도록 상기 채널 막(120a)의 표면에 갭 필 막(122a)을 형성하는 것을 포함할 수 있다. 상기 채널 막(120a)을 형성하는 것은 원자층 증착 공정(ALD) 같은 화학 기상 증착 공정(CVD)을 포함할 수 있고, 연속하여, 열처리를 통해 다결정 상태로 형성될 수 있다. 따라서, 상기 채널 막(120a)은 폴리 실리콘(polysilicon)을 포함할 수 있다. 상기 갭 필 막(122a)은 실리콘 산화물 같은 절연 물질을 포함할 수 있다.
도 4g를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H)의 일부를 채우는 갭 필 패턴을 형성하고, 상기 갭 필 패턴(122)및 채널 막(120a)의 상면에 콘택 막(124a)을 형성하는 것을 포함할 수 있다. 상기 갭 필 패턴(122)을 형성하는 것은 상기 갭 필 막(122a)의 일부를 에치-백 공정을 이용하여 제거하여 상기 관통 홀(H)의 내부에만 남도록 하는 것을 포함할 수 있고, 상기 갭 필 패턴(122)의 표면은 상기 제 1 캡핑막(110)의 표면 보다 낮게 위치할 수 있다. 상기 콘택막(124a)은 폴리 실리콘을 포함할 수 있다.
도 4h를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H)에 콘택 패드(124)와 채널 패턴(120)을 형성하는 것을 포함할 수 있다. 상기 콘택 패드(124)와 채널 패턴(120)을 형성하는 것은, 상기 콘택막(124a)과 채널 막(120a)을 부분적으로 제거하여 상기 제 1 캡핑막(110)의 상면을 노출하는 평탄화 공정을 포함할 수 있고, 예를 들면, CMP공정을 포함할 수 있다.
도 4i를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H)및 제 1 캡핑막(110) 상에 제 2 캡핑막(126) 및 제 3 캡핑막(128)을 형성하는 것을 포함할 수 있다. 상기 제 2 캡핑막(126) 및 제 3 캡핑막(128)은 상기 희생 막(106)과 식각 선택 비를 가질 수 있다. 예를 들어, 상기 희생 막(106)이 실리콘 질화물로 형성되었다면 상기 제 2 캡핑막(126)과 제 3 캡핑막(128)은 실리콘 산화물을 포함할 수 있다
도 4j를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 관통 홀(H)과 이격된 위치에 상기 제 1 캡핑막(110), 제 2 캡핑막(126), 제 3 캡핑막(128), 및 상기 예비 적층 구조체(108)을 관통하는 트랜치(T)를 형성하는 것을 포함 할 수 있다.
도 4k를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 트랜치(T)를 통해 상기 층간 절연막들(104) 사이에 위치한 희생 막(106)을 제거하여 층간 스페이스(130)를 형성하는 것을 포함할 수 있다. 상기 희생 막(106)을 제거하는 식각액으로 인산(H3PO4)이 사용될 수 있다. 인산을 이용하여 희생 막(106)을 제거한 후, SC-1을 이용한 세정 공정이 더 진행될 수 있다. 이때, 상기 인산(H3PO4)을 이용해 희생 막(106)을 제거하는 공정 중, 상기 보호 패턴(112a)이 노출될 수 있으며, 보호 패턴(112a)은 인산(H3PO4)이 상기 관통 홀(H)의 내부로 침투하여 상기 배리어 막(114)과 전하 트랩 막(116)에 손상을 주는 것을 방지할 수 있다.
도 4l를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 트랜치(T)을 통해, 상기 층간 절연막(104)의 표면과 상기 제 1 캡핑막(110), 제 2 캡핑막(126), 및 제 3 캡핑막(128)의 노출된 표면에 제 4 유전막(132a)을 컨퍼멀하게 형성하는 것을 포함할 수 있다. 상기 제 4 유전막(132a)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO)을 포함할 수 있다.
도 4m을 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 제 4 유전막(132a)의 표면에 도전막(134a)을 형성하는 것을 포함할 수 있다. 상기 도전막(134a)은 상기 층간 스페이스(도 4l의 130)를 채우면서 형성될 수 있다. 상기 도전막(134a)을 형성하는 물질은 도프트 실리콘과 같은 도핑된 반도체, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속, 질화 티타늄(TiN), 질화 탄탈륨(TaN)등과 같은 도전성 금속 질화물, 금속 실리사이드와 같은 도전성 금속-반도체 화합물, 또는 티타늄(Ti)이나 탄탈륨(Ta) 등과 같은 전이 금속 등을 포함할 수 있다. 예를 들어, 상기 도전막(134a)은 텅스텐(W) 또는 티타늄 질화물(TiN)을 포함할 수 있다.
도 4n을 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은, 상기 도전막(134a)을 부분적으로 제거하여 다수의 게이트 전극들(134SS, 134C, 134GS)을 형성하는 것을 포함할 수 있다. 상기 게이트 전극들(134SS, 134C, 134GS)은 기판(102)에 가깝게 가장 아래쪽에 위치한 접지 선택 게이트 전극(134GS), 가장 위쪽에 위치한 스트링 선택 게이트 전극(134SS), 및 상기 접지 선택 게이트 전극(134GS)과 스트링 선택 게이트 전극(134SS) 사이에 위치한 셀 게이트 전극들(134C)을 포함할 수 있다. 이때, 상기 셀 게이트 전극(134C)은 2n개만큼 형성 될 수 있다. (n 은 자연수) 상기 게이트 전들(134SS, 134C, 134GS)은 관통 홀(H)에 가까워 질수록 세로 폭이 줄어드는 형상이 될 수 있다.
도 4o와 도 1c를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은, 상기 제 4 유전막(132a)을 부분적으로 제거하여 상기 게이트 전극들(134GS, 134C, 134SS)을 각각 감싸는 블로킹 막(132)을 형성하는 것을 포함할 수 있다. 상기 블로킹 막(132)의 일 면은 상기 게이트 전극들(134GS, 134C, 134SS)의 상면(GB1), 하면(GB2), 경사 상면(GB5), 경사 하면(GB6), 및 제 2 측면(GB4)과 접촉하여 형성될 수 있고, 타면은 상기 층간 절연막(104)의 상면 및 하면의 일부와 상기 보호 패턴(112e)과 접촉하여 형성될 수 있다.
도 4p를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 트랜치(T)의 내부에 제 2 수직 구조체(VS2)를 형성하고, 상기 콘택 패드(124)를 노출하는 비아(Via, 138)를 형성하는 것을 포함할 수 있다. 상기 제 2 수직 구조체(VS2)는 실리콘 산화물(SiO2)을 포함할 수 있다.
도 4q를 참조하면, 본 발명의 기술적 사상의 제 1 실시 예에 따른 수직 셀 형 반도체 소자(100A)의 제조 방법은 상기 비아(138)를 채우면서 상기 콘택 패드(124)와 접촉하는 콘택 전극(140)을 형성하고, 상기 콘택 전극(140)과 접촉하면서 상기 제 3 캡핑막(128)의 상면으로 연장된 도전성 배선(142)을 형성하는 것을 포함할 수 있다. 상기 콘택 전극(140) 및 상기 도전성 배선(142)은 구리(Cu), 텅스텐(W), 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있다.
도 5a 내지 도 5f는 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 5a를 참조하면, 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자(100B)의 제조 방법은 기판(102) 상에 다수의 층간 절연막들(104)과 다수의 희생 막들(106)이 교대로 적층된 예비 적층 구조체(108)를 형성하고, 예비 적층 구조체(108)의 상부에 제 1 캡핑막(110)을 형성하고, 상기 제 1 캡핑막(110) 및 상기 예비 적층 구조체(108)를 관통하는 관통 홀(H)을 형성하는 것을 포함할 수 있다. 상기 관통 홀(H)의 하부에 기판(100)의 표면이 노출될 수 있다. 층간 절연막들(104)은 실리콘 산화물을 포함할 수 있고 희생 막들(106)은 실리콘 질화물을 포함할 수 있다.
도 5b를 참조하면, 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자(100B)의 제조 방법은 상기 예비 적층 구조체(108)와 제 1 캡핑막(110)을 수직으로 관통하는 관통 홀(H)을 형성하는 것을 포함할 수 있다. 상기 관통 홀(H)의 내벽은 층간 절연막들(104)과 희생 막들(106)의 노출된 측면일 수 있다. 상기 기판(102)의 표면은 상기 관통 홀(H)의 바닥 면이 될 수 있다.
도 5c를 참조하면, 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자(100B)의 제조 방법은 상기 관통 홀(H)의 내벽에 제 1 유전막(112baa)을 형성하는 것을 포함할 수 있다. 상기 제 1 유전막(112baa)은 실리콘 질화물(SiNX)을 포함할 수 있다.
도 5d를 참조하면, 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀형 반도체 소자(100B)의 제조방법은 상기 제 1 유전막(112baa) 및 상기 희생 막(106)의 일부를 산화시켜 산화막(112ba)과, 상기 산화막에서 연장되고 및 상기 희생막(104)의 일부를 감싸는 보호 패턴(112c)을 형성하는 것을 포함할 수 있다. 이때, 상기 제 1 유전막(112baa)과 희생 막(106)을 산화시키는 것은 상기 제 1 유전막(112baa)과 희생 막(106)에 산소 래디컬이 침투하여 실리콘 원자와 반응하는 것을 포함할 수 있다. 상기 산화 반응은 상기 제 1 유전막(112baa)의 표면으로부터 시작되어 상기 희생 막(106)의 일부까지 진행될 수 있다.
앞서 제 1 실시예와 비교하여, 상기 희생 막(106)의 일부가 산화되어 형성된 보호 패턴(112c)은 상기 층간 절연막(106)의 하면과 상면에 접촉하는 길이(E)가 짧게 형성될 수 있다. 이는 상기 보호막(112ba)이 상기 층간 절연막(104)과 상기 희생 막(106)의 계면으로 침투하는 산소 래디컬을 블로킹 또는 스크리닝(screening)하기 때문이다. 따라서, 상기 제1 유전막(112baa)의 두께에 따라 상기 보호 막(112ba)의 두께 및 상기 보호 패턴(112c)의 프로파일이 조절될 수 있다.
도 5e를 참조하면, 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자(100B)의 제조 방법은 상기 산화막(112ba)의 노출된 표면 상에 제 2 유전막(114a)을 형성하고, 상기 제 2 유전막(114a)의 표면에 제 3 유전막(116a)을 형성하고, 상기 제 3 유전막(116a)의 표면에 제 4 유전막(118a)을 각각 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 제 2 유전막(114a)은 실리콘 산화물을 포함할 수 있고, 상기 제 3 유전막(116a)은 실리콘 질화물을 포함할 수 있고, 및 제 4 유전막(118a)은 실리콘 산화물 또는 질소가 도핑된 실리콘 질화물을 포함할 수 있다.
도 5f를 참조하면, 본 발명의 기술적 사상의 제 2 실시 예에 따른 수직 셀 형 반도체 소자(100B)의 제조 방법은 상기 관통 홀(H)의 내부에 보호막(112b), 배리어 막(114), 전하 트랩 막(116), 및 터널링 막(118)을 형성하는 것을 포함할 수 있다. 상기 보호막(112b), 배리어 막(114), 전하 트랩 막(116), 및 터널링 막(118)을 형성하는 것은 상기 산화막(112ba) 및 제 2 내지 제 4 유전막들(114a, 116a, 118a)이 상기 관통 홀(H)의 내벽에만 존재하도록 상기 산화막(112ba)과, 상기 제 1 내지 제 3 유전막들(114a, 116a, 118a)을 부분적으로 제거하는 전면 이방성 식각 공정을 포함할 수 있다. 상기 전면 이방성 식각 공정을 통해, 상기 산화막(112ba)이 식각되어 상기 관통 홀(H)의 내벽과 접촉하는 보호 막(112b)이 형성될 수 있고, 제 2 유전막(114a)이 식각되어 상기 보호 막(112b)과 접촉하는 배리어 막(114)이 형성될 수 있고, 상기 제 3 유전막(116a)이 식각되어 상기 배리어 막(114)과 접촉하는 전하 트랩 막(116)이 형성될 수 있고, 상기 제 4 유전막(118a)이 식각되어 상기 전하 트랩 막(116)과 접촉하는 터널링 막(118)이 형성될 수 있다. 이후의 공정은 제 1 실시예의 도 4f 내지 도 4q을 참조한 공정과 동일하므로 설명을 생략한다.
도 6a 내지 도 6d는 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 6a를 참조하면, 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자(100C)의 제조 방법은, 기판(102) 상에 다수의 층간 절연막들(104)과 다수의 희생 막들(106)이 교대로 적층된 예비 적층 구조체(108)를 형성하고, 예비 적층 구조체(108)의 상부에 제 1 캡핑막(110)을 형성하고, 상기 제 1 캡핑막(110) 및 상기 예비 적층 구조체(108)를 관통하는 관통 홀(H)을 형성하는 것을 포함할 수 있다. 또한, 상기 관통 홀(H)의 내벽에 제 1 유전막(112daa)을 형성하는 것을 포함할 수 있다. 상기 제 1 유전막(112daa)은 실리콘 질화물을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자(100C)의 제조 방법은 상기 제 1 유전막(112daa)및 상기 희생 막(106)의 일부를 산화시켜 산화막(112da)과, 상기 산화막에서 연장된 보호 패턴(112e)을 형성하는 것을 포함할 수 있다. 이때, 상기 제 1 유전막(112daa)과 층간 절연막(104)을 산화시키는 것은 상기 제 1 유전막과 층간 절연막(104)에 산소 래디컬이 침투하여 실리콘 원자와 반응하는 것을 포함할 수 있다. 상기 실리콘 원자의 산화 반응은 상기 제 1 유전막(112daa)의 표면으로부터 시작되어 상기 희생 막(106)의 일부까지 진행될 수 있고, 상기 산화반응에 의해 보호 패턴(112e)이 형성될 수 있다.
도 6c를 참조하면, 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자(100C)의 제조 방법은 상기 산화막(112da)의 노출된 표면 상에 제 2 유전막(116a)을 형성하고, 상기 제 2 유전막(116a)의 표면에 제 3 유전막(118a)을 각각 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 제 2 유전막(116a)은 실리콘 질화물을 포함할 수 있고, 상기 제 3 유전막(118a)은 실리콘 산화물을 포함할 수 있다.
도 6d를 참조하면, 본 발명의 기술적 사상의 제 3 실시 예에 따른 수직 셀 형 반도체 소자(100C)의 제조 방법은 상기 산화막(112da)과 트랩 유전막(114a) 및 터널링 유전막(116a)을 식각하여, 보호막(112d), 전하 트랩 막(116), 및 터널링 막(118)을 형성하는 것을 포함할 수 있다. 상기 보호막(112d)과 보호패턴(112e)은 상기 희생 막(106)을 제거하기 위한 식각액에 대해 식각 내성이 있는 동시에, 배리어 기능을 수행할 수 있다. 예를 들어, 제 2 실시예의 배리어 막(114)이 생략될 수 있다. 이후의 공정은 실시예 1의 4f 내지 도 4q를 참조한 공정과 동일하므로 설명을 생략한다.
도 7은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 7을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장된 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100A, 100B, 100C) 중 하나를 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 8은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 8을 참조하면, 본 발명의 기술적 사상의 실시 예들에 의한 반도체 소자(100A, 100B, 100C)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에서 설명된 반도체 소자들(100A, 100B, 100C)은 기능 유닛(640)에 포함될 수 있다.
도 9는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 9를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(100A, 100B, 100C)중 하나를 포함할 수 있다.
전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(100A, 100B, 100C) 중 하나를 포함할 수 있다.
마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 10은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
모바일 전자 기기(800)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100A, 100B, 100C) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 수직 셀 형 반도체 소자 102: 기판
104: 층간 절연막 110: 제 1 캡핑막
VS1a: 제 1 적층 구조체 112a: 보호 패턴
114: 배리어 막 116: 전하 트랩막
118: 터널링 막 120: 채널 패턴
122: 갭필 패턴 VS2: 제 2 수직 구조체
126: 제 2 캡핑막 128: 제 3 캡핑막
124: 콘택 전극 134GS: 접지 선택 게이트 전극
134C: 셀 게이트 전극 134SS: 스트링 선택 게이트 전극
140: 콘택 패드 142: 도전성 배선

Claims (9)

  1. 기판,
    상기 기판상에 교대로 적층된 층간 절연막들과, 게이트 전극들을 포함하는 적층 구조체를 포함하고;
    상기 게이트 전극은 일 끝단으로 갈수록 상기 기판의 상면에 수직한 방향의 폭이 줄어드는 형상을 포함하고,
    상기 적층 구조체를 수직으로 관통하는 관통 홀을 포함하고, 및
    상기 관통 홀을 채우는 수직 구조체들을 포함하고,
    상기 수직 구조체는,
    상기 관통 홀의 중앙에 형성된 갭필 패턴;
    상기 갭필 패턴의 외 측면을 감싸는 채널 패턴; 및
    상기 채널 패턴의 외 측면을 감싸는 게이트 유전막을 포함하고, 및
    상기 게이트 유전막은,
    상기 채널 패턴과 접촉하는 터널링 막;
    상기 터널링 막과 접촉하는 전하 트랩막;
    상기 게이트 전극과 상기 전하 트랩막 사이에 위치하는 배리어막;
    상기 게이트 전극과 상기 배리어막 사이에 위치하고, 두 개의 상기 층간 절연막들 사이로 연장되고, 상기 게이트 전극 중 상기 기판의 상면에 수직한 방향의 폭이 좁아진 부분을 감싸는 보호 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 보호 패턴은 산화된 실리콘을 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상. 하로 이격된 상면, 및 하면, 좌우로 이격된 제 1측면 및 제 2 측면, 상기 상면, 및 하면의 일 끝단들을 연결하는 제 1 측면, 상기 제 2 측면의 일 끝단과 상기 상면의 타 끝단을 연결하는 상부 경사면, 상기 제 2 측면의 타 끝단과 상기 하면의 타 끝단을 연결하는 하부 경사면을 포함하고, 상기 제 2 측면의 길이가 상기 제 1 측면의 길이 보다 짧은 반도체 소자.
  4. 제 3 항에 있어서,
    상기 보호 패턴은 상기 층간 절연막의 하면과 상기 게이트 전극의 경사 상면 사이에 위치하는 상부, 상기 층간 절연막의 상면과 상기 게이트 전극의 경사 하면 사이에 위치하는 하부와, 상기 상부와 하부를 연결하는 바디부를 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 보호 패턴의 상부는 상기 게이트 전극의 경사 상면과 접촉하는 경사진 내면을 포함하고, 상기 보호 패턴의 하부는 상기 게이트 전극의 경사 하면과 접촉하는 경사진 내면을 포함하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 보호 패턴의 바디부는 상기 관통홀 내로 돌출된 돌출부를 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 배리어막은 층간 절연막의 노출된 측면, 상기 보호 패턴의 바디부의 돌출부와 접촉하는 반도체 소자.
  8. 기판,
    상기 기판 상에 교대로 적층된 층간 절연막들과, 게이트 전극들을 포함하는 적층 구조체를 포함하고;
    상기 게이트 전극은 일 측으로 갈수록 상기 기판의 상면에 수직한 방향의 폭이 좁아지는 형상을 포함하고,
    상기 적층 구조체를 수직으로 관통하는 관통 홀을 포함하고, 및
    상기 관통 홀을 채우는 수직 구조체들을 포함하고,
    상기 수직 구조체는,
    상기 관통 홀의 중앙에 형성된 갭필 패턴;
    상기 갭필 패턴의 외 측면을 감싸는 채널 패턴; 및
    상기 채널 패턴의 외 측면을 감싸는 게이트 유전막을 포함하고, 및
    상기 게이트 유전막은,
    상기 채널 패턴과 접촉하는 터널링 막;
    상기 터널링 막과 접촉하는 전하 트랩막;
    상기 전하 트랩막과 접촉하고 상기 기판의 상면에 수직한 방향으로 연장되는 보호막;
    상기 보호막과 한몸이고 상기 게이트 전극과 두 개의 상기 층간 절연막들 사이로 연장되고, 및 상기 게이트 전극 중 상기 기판의 상면에 수직한 방향의 폭이 좁아진 부분을 감싸는 보호 패턴을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 전하 트랩막과 상기 보호막 사이에 배리어막을 더 포함하는 반도체 소자.
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