[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101789592B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101789592B1
KR101789592B1 KR1020100110209A KR20100110209A KR101789592B1 KR 101789592 B1 KR101789592 B1 KR 101789592B1 KR 1020100110209 A KR1020100110209 A KR 1020100110209A KR 20100110209 A KR20100110209 A KR 20100110209A KR 101789592 B1 KR101789592 B1 KR 101789592B1
Authority
KR
South Korea
Prior art keywords
film
silane
interlayer insulating
layer
insulating film
Prior art date
Application number
KR1020100110209A
Other languages
English (en)
Other versions
KR20120048825A (ko
Inventor
노진태
임헌형
황기현
김진균
양상렬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100110209A priority Critical patent/KR101789592B1/ko
Priority to US13/287,509 priority patent/US8445367B2/en
Publication of KR20120048825A publication Critical patent/KR20120048825A/ko
Application granted granted Critical
Publication of KR101789592B1 publication Critical patent/KR101789592B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

기판 상에 희생막 및 상기 희생막과 서로 다른 물질을 포함하는 층간 절연막을 교대로 반복적으로 적층한다. 층간 절연막들 및 희생막들을 관통하여 기판 상면 일부를 노출시키는 홀을 형성한다. 홀 내벽 상에 제1 실리콘 소스 가스를 사용하여 씨드막을 형성한다. 씨드막을 성장시켜 홀 내부에 폴리실리콘 채널을 형성한다. 희생막들을 제거하여 층간 절연막들의 사이에 개구부들을 형성한다. 각 개구부들 내부에 게이트 구조물을 형성한다. 고분자량을 갖는 제1 실리콘 소스 가스를 사용하여 이종의 막질 상에 균일한 폴리실리콘 채널을 형성할 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 실리콘 막을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근에는 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 셀들이 적층된 구조를 형성하기 위하여, 기판에 수직한 방향으로 액티브 영역을 정의하는 반도체 패턴이 형성된다.
상기 반도체 패턴을 형성하기 위해 상기 기판에 교대로 적층된 희생막 패턴 및 층간 절연막 패턴의 측벽상에 실리콘 막을 형성하여야 하나, 소자의 집적도가 증가하면서 박막 형태로 형성하는 것이 용이하지 않다. 또한, 막질이 다른 상기 희생막 패턴 및 상기 층간 절연막 패턴 상에서 상기 실리콘 막이 균일하게 형성되지 않는다는 문제점이 있다.
본 발명의 다른 목적은 높은 신뢰성을 갖고 고집적화된 반도체 소자의 제조 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 수직형 반도체 소자 제조 방법에서, 기판 상에 희생막 및 상기 희생막과 서로 다른 물질을 포함하는 층간 절연막을 교대로 반복적으로 적층한다. 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면 일부를 노출시키는 홀을 형성한다. 상기 홀 내벽 상에 제1 실리콘 소스 가스를 사용하여 씨드막을 형성한다. 상기 씨드막을 성장시켜 상기 홀 내부에 폴리실리콘 채널을 형성한다. 상기 희생막들을 제거하여 상기 층간 절연막들의 사이에 개구부들을 형성한다. 상기 각 개구부들 내부에 게이트 구조물을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 실리콘 소스 가스는 분자량이 65g/mol 이상인 것을 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 실리콘 소스 가스는 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS) 혹은 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 씨드막 상에 제2 실리콘 소스 가스를 노출시켜 상기 씨드막을 성장시킴으로써 폴리실리콘 채널을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘 소스 가스를 노출시키는 공정과 상기 씨드막을 형성하는 공정은 동일 챔버 내에서 인-시튜(In-situ)로 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘 소스 가스는 SiH4, Si2H6, Si3H8 혹은 SiCl2H2 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 씨드막 형성 공정에 있어서 불순물 소스 가스를 더 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 소스 가스는 PH3, B2H6, BCl3, NH3, AsH3, 혹은 BF4 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 폴리실리콘 채널은 300Å 이하의 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 층간 절연막은 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 챔버 내의 온도는 300 내지 600℃이고, 상기 챔버 내의 압력은 50 내지 100Pa로 유지할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성함에 있어, 상기 개구부의 저면 및 상기 층간 절연막 표면을 따라 터널 절연막, 전하 저장막 및 블로킹 유전막을 형성한다. 상기 블로킹 유전막 상에 상기 개구부 내부를 채우도록 도전막을 형성한다. 상기 도전막의 일부를 제거하여 상기 개구부 내부에 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 폴리실리콘 채널을 형성한 이후에상기 홀 나머지 부분을 채우는 절연막 패턴을 형성할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 게이트 구조물 및 소스/드레인 영역을 포함하는 트랜지스터를 형성한다. 상기 트랜지스터를 커버하는 층간 절연막을 형성하고 상기 소스/드레인 영역을 노출시키는 홀을 형성한다. 상기 홀의 내벽 상에 제1 실리콘 소스 가스 및 불순물 소스 가스를 사용하여 씨드막을 형성한다. 제2 실리콘 소스 가스를 사용하여 상기 씨드막을 성장시킴으로써, 상기 홀의 나머지를 채우는 폴리실리콘 플러그를 형성한다. 상기 플러그에 전기적으로 연결되는 커패시터를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 소스 가스는 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS) 혹은 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 소스 가스는 PH3, B2H6, BCl3, NH3, AsH3, 혹은 BF4 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘 소스 가스는 SiH4, Si2H6, Si3H8 혹은 SiCl2H2 가스를 포함할 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법에서, 서로 다른 물질을 포함하는 제1 및 제2 막들이 형성된 기판 상에 분자량이 65g/mol 이상인 실리콘을 포함하는 제1 실리콘 소스 가스를 사용하여 상기 제1 및 제2 막들 상에 씨드막을 형성한다. 제2 실리콘 소스 가스를 사용하여 상기 씨드막을 성장시킴으로써, 상기 제1 및 제2 막들 상에 폴리실리콘 막을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 막들은 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 막들은 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 소스 가스는 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS) 혹은 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS)을 포함할 수 있고, 상기 제2 실리콘 소스 가스는 SiH4, Si2H6, Si3H8 혹은 SiCl2H2 가스를 포함할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 수직형 반도체 소자의 셀 나타내는 회로도이다.
도 2는 본 발명의 예시적인 실시예에 따른 수직형 반도체 소자의 셀을 나타내는 단면도이다.
도 3은 도 2에 도시된 수직형 반도체 소자의 셀을 나타내는 사시도이다.
도 4 내지 도 12는 도 2 내지 3에 도시된 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 수직형 반도체 소자의 셀을 나타내는 단면도이다.
도 14는 도 13에 도시된 수직형 반도체 소자의 셀을 나타내는 사시도이다.
도 15 내지 도 21은 도 13 내지 도 14에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 사시도들이다.
도 22 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 25a 내지 도 25b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따라 제조된 수직형 반도체 소자를 나타내는 회로도이다.
도 1을 참조하면, 수직형 반도체 소자(10)는 기판 표면에 대해 수직한 방향으로 메모리 셀들이 적층된 구조의 셀 스트링을 갖는다. 셀 스트링은 셀 트랜지스터들 및 선택 트랜지스터들을 포함하며, 이들이 직렬 연결된 구조를 갖는다.
각 셀 트랜지스터들은 터널 절연막, 전하 저장막 패턴, 블로킹 유전막 패턴 및 콘트롤 게이트 전극을 포함한다. 상기 콘트롤 게이트 전극은 워드 라인(W/L0~W/L3)으로도 기능한다. 또한, 상기 각 셀 트랜지스터들은 기판 표면에 대해 수직한 방향으로 직렬 연결된 형상을 갖는다. 상기 셀 스트링의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 상기 그라운드 선택 트랜지스터의 게이트 전극은 그라운드 선택 라인(GSL)으로 제공될 수 있고, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택 라인(SSL)으로 제공될 수 있다. 도시하지는 않았지만, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 각각 2개 이상을 직렬 연결하여 배치시킬 수도 있다. 또한, 그라운드 선택 트랜지스터와 연결되는 공통 소오스 라인이 구비된다.
동일한 층에 형성된 워드 라인들은 모두 전기적으로 연결되어 있을 수 있다.
도 2는 본 발명의 실시예에 따른 수직형 반도체 소자의 셀을 나타내는 단면도이다. 도 3은 본 발명의 실시예에 따른 수직형 반도체 소자의 셀을 나타내는 사시도이다.
이하의 설명에서, 워드 라인의 연장 방향은 제1 방향이라 하고, 비트 라인의 연장 방향은 제2 방향이라 한다. 또한, 기판 표면으로부터 수직한 방향을 제3 방향이라 한다.
본 실시예에서는 하나의 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터와, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터 사이에 2개의 셀 트랜지스터가 형성되는 것으로 도시되어 있다. 그러나, 이와는 달리, 상기 선택 트랜지스터 및 셀 트랜지스터는 더 많아질 수도 있다.
도 2를 참조하면, 기판(100) 상에 반도체 패턴(115)을 구비한다. 본 발명의 실시예에서 기판(100)은 단결정 실리콘으로 이루어질 수 있다. 반도체 패턴(115)은 폴리실리콘으로 이루어질 수 있다. 반도체 패턴(115)들은 기판(100)과 수직한 방향으로 각각 일정 간격을 가지면서 규칙적으로 배치된다.
도시된 바와 같이, 반도체 패턴(115)은 실린더 형상을 가질 수 있다. 반도체 패턴(115)이 실린더 형상을 갖는 경우, 채널 부위의 깊이가 감소되어, 트랜지스터들의 동작 속도가 빠르다. 상기 반도체 패턴(115)은 N형 혹은 P형 불순물이 도핑되어 있을 수 있다. 상기 반도체 패턴(115)의 내부를 채우는 제1 절연막 패턴(120)이 구비된다.
기판(100) 표면으로부터 돌출된 하나의 반도체 패턴(115)에는 하나의 셀 스트링을 이루는 셀 트랜지스터들이 형성되며, 상기 각 셀 트랜지스터들은 기판 표면과 수직한 방향인 제3 방향으로 직렬 연결될 수 있다. 또한, 상기 셀 트랜지스터들의 상기 제3 방향으로의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 각각 구비된다. 일 예로, 최하부의 트랜지스터가 그라운드 선택 트랜지스터로 제공되고, 최상부의 트랜지스터가 스트링 선택 트랜지스터로 제공될 수 있다. 본 실시예에서, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 상기 셀 트랜지스터와 동일한 구성을 가질 수 있다. 다만, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는, 셀 트랜지스터의 터널 절연막(140), 전하 저장막(142) 및 블록킹 유전막(144)의 적층 구조가 게이트 절연막으로 제공되고, 콘트롤 게이트 전극(150a, 150d)이 게이트 전극으로 제공된다.
반도체 패턴(115)들의 외측벽과 접촉하는 층간 절연막 패턴들(135a~135d)이 구비된다. 즉, 층간 절연막 패턴들(135a~135d)은 일 측면이 반도체 패턴(115)의 외측벽과 접하면서. 반도체 패턴(115)의 외측벽 부위로부터 측방으로 돌출되어 각 층별로 서로 평행하게 배치된다. 층간 절연막 패턴들(135a-135d)은 상기 제1 방향으로 연장되는 라인 형상을 갖고 상기 제3 방향으로 서로 이격된 형상을 갖는다. 층간 절연막 패턴들(135a~135d) 사이의 갭 부위에는 트랜지스터들이 구비된다. 그러므로, 층간 절연막 패턴들(135a~135d)은 상기 트랜지스터들이 형성되는 영역을 정의한다. 또한, 층간 절연막 패턴들(135a~135d)은 서로 다른 층의 콘트롤 게이트 전극들(150a~150d)을 절연시키는 역할을 할 수 있다.
층간 절연막 패턴들(135a~135d)사이의 반도체 패턴(115)들의 외측벽 및 층간 절연막 패턴(135a~135d)의 표면을 따라 증착된 터널 절연막(140)이 구비된다. 본 발명의 실시예에 있어, 도 2에서 도시된 바와 같이, 터널 절연막(140)은 각 층별로 서로 연결된 형상을 가질 수도 있다. 그러나, 다른 실시예에 있어, 도시하지는 않았지만, 터널 절연막(140)은 각 층별로 끊어진 형상을 가질 수도 있다.
터널 절연막(140) 상에는 전하 저장막(142)이 구비된다. 전하 저장막(142)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 전하 저장막(142)은 터널 절연막(140)과 같이 각 층별로 끊어진 형상을 갖거나 또는 각 층별로 서로 연결된 형상을 가질 수도 있다.
상기 전하 저장막(142) 상에는 블로킹 유전막(144)이 구비된다. 상기 블로킹 유전막(144)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물로 사용될 수 있는 물질의 예로는 알루미늄 산화물을 들 수 있다.
상기 블로킹 유전막(144) 상에는 각 층별로 분리된 콘트롤 게이트 전극들(150a~150d)이 구비된다. 콘트롤 게이트 전극(150a~150d)은 워드 라인으로도 제공된다. 도시되지는 않았지만, 동일한 층의 콘트롤 게이트 전극들(150a~150d)은 플러그들과 접속되어 모두 전기적으로 연결될 수 있다.
콘트롤 게이트 전극(150a~150d)은 층간 절연막 패턴들(135a~135d) 사이의 갭 부위를 채우면서, 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 콘트롤 게이트 전극(150a~150d)은 상기 반도체 패턴(115)을 둘러싸면서 연장된다. 또한, 서로 다른 층에 위치하는 콘트롤 게이트 전극(150a~150d)은 서로 전기적으로 연결되지 않는다. 콘트롤 게이트 전극(150a~150d)은 금속을 포함할 수 있다. 콘트롤 게이트 전극(150a~150d)이 금속을 포함함으로써 낮은 저항을 가질 수 있고, 따라서 콘트롤 게이트 전극(150a~150d)의 두께를 낮춤으로써 수직형 반도체 소자의 전체 구조물의 높이를 감소시킬 수 있다.
콘트롤 게이트 전극(150a~150d) 및 층간 절연막 패턴들(135a~135d)의 적층 구조물 사이의 제2 방향으로의 갭 내에는 제2 절연막 패턴(170)이 구비된다. 제2 절연막 패턴(170)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 절연막 패턴(170) 아래의 기판(100)의 상부 표면에는 공통 소오스 라인으로 사용되는 불순물 영역(160)이 구비된다. 또한, 불순물 영역(160)의 상부면에는 금속 실리사이드 패턴(165)이 구비될 수 있다.
상기 반도체 패턴들(115), 제1 절연막 패턴(120), 제2 절연막 패턴(170) 및 층간 절연막 패턴(135d) 상부면을 덮는 상부 층간 절연막(175)이 구비된다. 상기 상부 층간 절연막(175)을 관통하여 상기 반도체 패턴(115) 상부면과 전기적으로 연결되는 비트 라인 콘택(180)이 구비된다. 또한, 상기 비트 라인 콘택(180)과 접촉하는 비트 라인(185)이 구비된다. 상기 비트 라인(185)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
다른 실시예에 있어서, 비트 라인(185)은 비트 라인 콘택(180)을 구비하지 않고 반도체 패턴(115)의 상부면과 직접 연결되는 형상을 가질 수도 있다.
도 4 내지 도 12는 도 2 및 도 3에 도시된 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(100) 상에 패드 절연막(105)을 형성한다. 상기 패드 절연막(102)은 기판을 열산화시켜 형성할 수 있다. 상기 패드 절연막(105)은 희생막(107)이 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시킬 수 있다. 상기 패드 절연막(105) 상에 희생막들(107) 및 층간 절연막들(109)을 기판 표면과 수직한 방향으로 반복하여 적층한다. 즉, 패드 절연막(105) 상에 제1 희생막(107a)을 형성한 다음 제1 층간 절연막(109a), 제2 희생막(107b) 순으로 막들을 반복 적층한다. 층간 절연막들(109)과 희생막(107)들은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 스핀 코팅(spin coating) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 수행하여 형성될 수 있다.
상기 희생막들(107)은 후속 공정에서 제거됨으로써 각 층의 게이트 구조물들이 형성되는 영역을 정의한다. 즉, 희생막들(107)이 제거된 부위의 내부 폭에 따라 각 층 트랜지스터의 게이트 패턴의 사이즈가 달라지게 된다. 그러므로, 상기 희생막들(107)은 각 층의 상기 게이트 패턴의 유효 채널 길이(effective channel length)와 같거나 더 두껍게 형성할 수 있다.
상기 희생막들(107)은 층간 절연막들(109)과 식각 선택비를 갖는 물질로 형성될 수 있다. 바람직하게는, 상기 층간 절연막(109)과 희생막(107)은 1 : 80이상의 식각 선택비를 갖는다. 또한, 희생막들(107)은 반도체 패턴(115)을 이루는 물질과도 식각 선택비를 가져야 한다. 즉, 희생막들(107)은 폴리실리콘과 식각 선택비를 갖는 물질로 형성될 수 있다. 바람직하게는, 상기 폴리실리콘과 희생막(107)은 1 : 80 이상의 식각 선택비를 갖는다.
상기 희생막들(107)은 습식 식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 상기 희생막들(107)이 습식 식각 공정에 의해 빠르게 제거되면, 상기 층간 절연막들(109)이 습식 식각액에 노출되는 시간을 단축시킬 수 있다. 그러므로, 상기 희생막들(107)이 습식 식각되는 동안, 상기 습식 식각액에 의해서 상기 층간 절연막들(109)이 손상되는 것을 감소시킬 수 있다.
본 발명의 실시예에 있어서, 층간 절연막들(109)은 실리콘 산화물(SiO2)을 사용하여 형성할 수 있으며, 희생막들(107)은 실리콘 질화물(SiN 혹은 Si3N4)을 사용하여 형성할 수 있다.
한편, 희생막들(107)이 제거된 부위에 각 층의 트랜지스터들이 형성되므로, 희생막들(107) 및 층간 절연막들(109)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(107) 및 층간 절연막들(109)이 적층되어야 한다.
본 발명의 실시예에서는 상기 제3 방향으로 4개의 트랜지스터가 적층된 것으로 설명하지만, 상기 트랜지스터의 수는 더 많거나 작아질 수 있다.
도 5를 참조하면, 최상부에 위치하는 층간 절연막(109d) 상에 식각 마스크(도시되지 않음)를 형성하고, 상기 식각 마스크를 사용하여 층간 절연막들(109), 희생막들(107) 및 패드 절연막(105)을 순차적으로 식각함으로써 제1 홀들(110)을 갖는 몰드 구조물을 형성한다. 이 때, 각 제1 홀들(110)의 저면에는 기판(100) 표면이 노출된다.
제1 홀들(110) 내에는 후속 공정에서 각 셀 스트링들을 형성하기 위한 액티브 영역으로 제공되는 반도체 패턴이 형성된다. 제1 홀들(110)들은 상기 제1 방향 및 제2 방향으로 각각 규칙적인 배열을 가질 수 있다.
도 6을 참조하면, 제1 홀들(110)의 내벽에 반도체 패턴(115)들을 형성한다. 따라서, 반도체 패턴들(115)은 각각 내부가 빈 실린더 형상을 가질 수 있다. 본 발명의 실시예에 있어 반도체 패턴들(115)은 폴리실리콘으로 형성할 수 있다. 반도체 패턴들(115)은 상기 제3 방향으로 연장되는 셀 스트링들을 형성하기 위한 액티브 영역으로 제공될 수 있다.
상기 반도체 패턴(115)을 형성하기 위해 제1 홀들(110)의 내측벽 및 저면을 따라 씨드막(seed layer)을 형성한 후 이를 성장시켜 폴리실리콘 채널(channel)을 형성한다.
상기 폴리실리콘 채널을 형성하기 위한 실리콘 소스 가스로서 일반적으로 실레인(SiH4) 및 디클로로실레인(SiCl2H2) 가스를 사용한다. 그러나 상기의 실리콘 소스 가스를 사용하여 상기 폴리실리콘 막을 형성할 경우 얇고 균일한 폴리실리콘 막을 형성하기가 곤란하다. 특히, 300Å 이하의 두께로 상기 폴리실리콘 막을 형성할 경우 성장 과정에서 섬(island) 형상을 갖는 불균일한 막이 형성될 수 있다.
또한 본 발명의 실시예에서 상기 폴리실리콘 채널은 이종의 다른 막질, 즉 희생막들(107) 및 층간 절연막들(109)의 측벽상에 형성된다. 따라서 상기 폴리실리콘 채널 형성을 위한 폴리실리콘 막 성장 시간이 희생막들(107) 및 층간 절연막들(109) 상에서 상이할 수 있다. 이로 인해 상기 각 막들의 측벽상에 불균일한 형태로 상기 폴리실리콘 막이 형성되는 문제점이 발생한다.
추가적으로 상기 실리콘 소스 가스로 상기 폴리 실리콘 채널을 형성할 경우 긴 성장시간, 높은 성장온도 및 성장 압력이 요구되는 문제점이 있다.
본 발명의 실시예에 있어서, 상기의 문제점을 해결하기 위해, 상대적으로 고분자량을 갖는 제1 실리콘 소스 가스로 씨드막을 형성한 후 제2 실리콘 소스 가스를 상기 씨드막에 노출시켜 폴리실리콘 막으로 성장시킨다.
구체적으로, 제1 홀들(110)의 내측벽 및 저면상에 제1 실리콘 소스 가스를 사용하여 씨드막을 형성한다. 상기 제1 실리콘 소스 가스로서 분자량이 65g/mol 이상인 실리콘 함유 물질을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 소스 가스는 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS), 디-이소프로필-아미노실란(Di-Isopropyl-Amino-Silane, DIPAS) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 씨드막은 화학 기상 증착 공정(CVD), 플라즈마 증대 화학 기상 증착 공정(PECVD), 저압 화학 기상 증착 공정(LPCVD) 등을 수행하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 씨드막을 형성할 때, 상기 제1 실리콘 소스 가스 도입시 불순물 가스를 함께 도입시킬 수 있다. 예를 들면, 상기 불순물 가스는 PH3, B2H6, BCl3, NH3, AsH3, BF4 등을 포함할 수 있다. 이들은 단독 혹은 혼합하여 사용할 수 있다.
이후에, 상기 씨드막을 제2 실리콘 소스 가스에 노출시킴으로써 폴리실리콘 막으로 성장시킬 수 있다. 상기 제2 실리콘 소스 가스로서 상기 제1 실리콘 소스 가스보다 상대적으로 저분자량의 실리콘 함유 물질을 사용할 수 있다. 예를 들면, 상기 제2 실리콘 소스 가스는 실레인(SiH4, Si2H6 혹은 Si3H8), 디클로로실레인(SiCl2H2) 가스 등을 포함할 수 있다. 이들은 단독 혹은 혼합하여 사용할 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 실리콘 소스 가스를 도입하여 씨드막을 형성하는 공정 및 상기 제2 실리콘 소스 가스를 도입하여 상기 폴리실리콘 막으로 성장시키는 공정은 동일 챔버 내에서 인-시튜(in-situ)로 진행할 수 있다. 일 실시예에 있어서 상기 챔버내의 온도는 300 내지 600℃의 온도로 유지할 수 있다. 또한 상기 챔버내의 압력은 50 내지 100Pa의 범위로 유지할 수 있다.
상술한 공정에 의하면, 상이한 실리콘 소스 가스를 하이브리드(hybrid)로 사용함으로써 서로 막질이 다른 희생막들(107) 및 층간절연막(109) 상에서 균일하게 상기 폴리실리콘 막을 형성할 수 있다. 또한 300Å 이하의 얇은 막으로 형성되는 경우에도 섬 형상과 같은 불규칙한 모폴로지(morphology)의 발생을 억제할 수 있다. 또한 실레인 혹은 디클로로실레인과 같은 상대적으로 저분자량을 갖는 실리콘 함유 물질만을 사용하여 폴리실리콘 막을 성장시키는 경우에 비해 짧은 성장 시간, 낮은 성장온도 및 압력하에 상기 폴리실리콘 막을 형성할 수 있다.
상기 폴리실리콘 채널 형성 이후, 제1 홀들(110) 내부에 절연막을 채워넣고 연마 공정을 수행함으로써 실린더 형상의 반도체 패턴(115) 및 제1 절연막 패턴(120)을 형성할 수 있다.
도 7을 참조하면, 반도체 패턴들(115) 사이에 위치하는 희생막들(107) 및 층간 절연막들(109)을 식각하여 트렌치(125)를 형성한다. 예를들어, 층간 절연막들(109) 상에 식각 마스크를 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(109) 및 희생막들(107)을 순차적으로 식각함으로써 트렌치(125)를 형성할 수 있다. 트렌치(125)는 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 트렌치(125)가 형성됨에 따라, 상기 제1 방향으로 연장되는 라인 형상의 희생막 패턴들(130) 및 층간 절연막 패턴들(135)이 형성된다. 희생막 패턴들(130) 및 층간 절연막 패턴들(135)은 반도체 패턴(115)의 외측벽을 둘러싸면서 연장되는 형상을 갖는다.
도 8을 참조하면, 트렌치들(125)의 측벽에 노출되어 있는 희생막 패턴들(130)을 선택적으로 제거한다. 희생막 패턴들(130)은 습식 식각 공정을 수행하여 제거될 수 있다. 본 발명의 실시예에서와 같이, 희생막 패턴들(130)이 실리콘 질화물을 사용하여 형성된 경우에는 인산 또는 황산을 사용하여 제거할 수 있다.
상기 공정을 수행하면, 반도체 패턴들(115)의 외측벽 상에는 상기 제3 방향으로 일정 간격을 두고 이격된 층간 절연막 패턴들(135a~135d)이 남아있게 된다. 상기 희생막 패턴들(130)이 제거된 부위에는 반도체 패턴들(115)의 외측벽을 노출하는 개구부들(127)이 형성된다.
도 9를 참조하면, 반도체 패턴들(115)의 노출면 및 층간 절연막 패턴들(135)의 표면을 따라 터널 절연막(140), 전하 저장막(142) 및 블로킹 유전막(144)을 순차적으로 형성한다.
상기 터널 절연막(140)은 실리콘 산화물을 증착시켜 형성할 수 있다. 이와 달리, 상기 반도체 패턴들(115)의 노출된 부분에만 터널 절연막(140)을 형성할 수도 있다. 이 경우에는, 열산화 공정에 의해 상기 터널 절연막(140)을 형성한다.
상기 터널 절연막(140) 상에 전하 저장막(142)을 형성한다. 전하 저장막(142)은 실리콘 질화물 또는 금속 산화물을 사용하여 CVD 공정 등을 통해 형성될 수 있다. 전하 저장막(142)은 서로 연결된 형상을 가질 수 있다. 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 쇼트되지 않을 수 있다.
상기 전하 저장막(142) 상에 블로킹 유전막(144)을 형성한다. 블로킹 유전막(144)은 실리콘 산화물, 알루미늄 산화물 또는 다른 금속 산화물을 증착시켜 형성할 수 있다. 블로킹 유전막(144)은 전하 저장막(142)과 동일하게 서로 연결된 형상을 가질 수 있다.
도 10을 참조하면, 블로킹 유전막(144) 상에, 상기 개구부들(127)을 완전히 채우는 도전막(146)을 형성한다. 이 때, 상기 도전막(146)은 후속 공정에 의해 일부가 제거되어야 하므로, 용이하게 제거할 수 있도록 얇은 두께로 형성하는 것이 바람직하다. 즉, 도전막(146)은 트렌치들(125) 내부의 일부만 채워지도록 하는 것이 바람직하다.
도전막(146)은 스텝 커버러지 특성이 양호한 도전 물질을 사용하여 증착함으로써 보이드(void)의 발생을 억제할 수 있다. 상기 도전 물질은 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 포함할 수 있다.
도 11을 참조하면, 트렌치들(125) 내부에 형성된 도전막(146)을 식각한다. 즉, 개구부들(127) 내부에 증착된 도전막만을 남기도록 함으로써 콘트롤 게이트 전극들(150a, 150b, 150c, 150d)을 형성한다. 또한, 트렌치들(125) 저면에 위치하는 터널 절연막(140), 전하 저장막(142), 블로킹 유전막(144)을 식각함으로써 기판(100) 표면을 노출시킨다. 도전막(146)은 건식 식각 또는 습식 식각에 의해 식각될 수 있다.
콘트롤 게이트 전극들(150a~150d)은 상기 제3 방향으로 서로 이격되면서 적층된다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 전극들(150a~150d)은 층간 절연막 패턴들(135a~135d)에 의해 절연된다. 각 층의 콘트롤 게이트 전극들(150a~150d)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
도전막(146)을 제거하는 식각 공정을 수행할 때, 층간 절연막 패턴들(135a~135d) 상에 형성되어 있는 터널 절연막(140), 전하 저장막(142) 및 블로킹 유전막(144)을 함께 제거하여 각 층의 터널 절연막(140), 전하 저장막(142) 및/또는 블로킹 유전막(144)을 서로 분리시킬 수도 있다.
그러나 도 11에 도시된 바와 같이 층간 절연막 패턴들(135a~135d) 상에 형성되어 있는 터널 절연막(140), 전하 저장막(142) 및 블로킹 유전막(144)을 식각하지 않고 남겨둘 수도 있다. 이 경우, 상기 각 층의 전하 저장막(142) 및 블로킹 유전막(144)은 각 층별로 상기 제3 방향으로 서로 연결된 형상을 갖는다.
도 11을 다시 참조하면, 트렌치들(125) 저면에 노출된 기판(100)에 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(160)을 형성한다. 구체적으로, 기판에 N형 불순물을 도핑함으로써 불순물 영역(160)을 형성할 수 있다. 또한, 상기 소오스 라인(S/L)의 저항을 감소시키도록 불순물 영역(160) 상에 금속 실리사이드 패턴(165)을 형성할 수도 있다.
상기 공정을 통해 수직형 반도체 소자의 셀 트랜지스터들이 형성된다. 상기 형성된 셀 트랜지스터들 중 최상부 및 최하부 트랜지스터는 각각 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터로 기능할 수 있다.
도 12를 참조하면, 트렌치들(125)을 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 트렌치들(125) 내부에 제2 절연막 패턴(170)을 형성한다. 반도체 패턴들(115), 제1 절연막 패턴(120), 제2 절연막 패턴(170) 및 층간 절연막 패턴(135d) 상부면을 덮는 상부 층간 절연막(175)을 형성한다. 상기 상부 층간 절연막(175)을 관통하여 상기 반도체 패턴(115) 상부면과 접촉하는 비트 라인 콘택(180)을 형성한다. 또한, 상기 비트 라인 콘택(180) 상부면과 접촉하는 비트 라인들(185)을 형성한다. 비트 라인들(185)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 반도체 패턴들(115)과 전기적으로 연결될 수 있다.
다른 실시예에 있어서, 비트 라인 콘택(180)을 별도로 형성하지 않고 비트 라인들(185)이 반도체 패턴들(115)의 상부면과 직접 연결되도록 형성할 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 수직형 반도체 소자의 셀을 나타내는 단면도이다. 도 14는 도 13에 도시된 수직형 반도체 소자의 셀을 나타내는 사시도이다.
도 13 및 도 14에 도시된 것과 같이, 기판(200) 상에 형성되는 반도체 패턴들(215a)은 직육면체 형상을 갖는다. 기판(200) 상에는, 좁은 갭을 가지면서 상기 제2 방향으로 서로 대향하는 한 쌍의 반도체 패턴들(215a)이 규칙적으로 배열된다. 대향하는 한 쌍의 반도체 패턴(215a)의 갭 내에는 제1 절연막 패턴(220a)이 채워져있다. 상기 제2 방향으로 대향하는 한 쌍의 반도체 패턴(215a) 및 상기 갭에 채워진 제1 절연막 패턴(220a)을 합한 폭이 사진 공정에 의해 패터닝되는 선폭이 된다.
또한, 도 14를 참조하면 제1 방향으로 배치된 반도체 패턴들(215a) 사이의 갭에는 제3 절연막 패턴(274)이 채워져 있다. 제1 및 제3 절연막 패턴(220a, 274)은 실리콘 산화물을 포함할 수 있다.
반도체 패턴(215a)의 외측벽면 상에는 셀 스트링을 이루는 트랜지스터들이 구비된다. 하나의 반도체 패턴(215a)은 하나의 셀 스트링이 형성되기 위한 액티브 영역으로 제공되며, 상기 트랜지스터들은 기판(200) 표면과 수직한 방향으로 직렬 연결된다.
반도체 패턴들(215a)의 외측벽과 접촉하고, 상기 제3 방향으로 서로 이격되면서 배치되는 층간 절연막 패턴들(235a~235d)이 구비된다. 상기 층간 절연막 패턴들(235a~235d)은 상기 제3 방향으로 배치되는 콘트롤 게이트 전극들(250a~250d)을 절연시키는 역할을 한다. 층간 절연막 패턴들(235a~235d)은 반도체 패턴들(215a)의 외측벽 부위로부터 측방으로 돌출된 형상을 가지면서 각 층별로 서로 평행하게 배치된다. 층간 절연막 패턴들(235a~235d)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상, 하부의 층간 절연막 패턴들(235a~235d) 사이에는 반도체 패턴들(215a)을 노출시키는 개구부가 생성되고, 상기 개구부 내에는 게이트 구조물이 구비된다. 즉, 층간 절연막 패턴들(235a~235d)은 트랜지스터가 형성되는 영역을 정의하는 역할을 한다.
상기 개구부에 의해 노출된 반도체 패턴들(215a)의 외부 측벽에는 터널 절연막(240)이 구비된다. 터널 절연막(240)은 상기 개구부에 의해 노출되는 반도체 패턴(215a)의 외측면 및 상, 하부의 층간 절연막 패턴(235a~235d)의 표면을 따라 증착된 형상을 가질 수 있다.
터널 절연막(240) 상에는 전하 저장막(242)이 구비된다. 전하 저장막(242)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 전하 저장막(242)은 각 층별로 끊어진 형상을 갖거나 또는 각 층별로 서로 연결된 형상을 가질 수도 있다.
전하 저장막(242) 상에는 블로킹 유전막(244)이 구비된다. 블로킹 유전막(244)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물로 사용될 수 있는 물질의 예로는 알루미늄 산화물을 들 수 있다.
블로킹 유전막(244) 상에는 상기 개구부 내부를 채우면서 각 층별로 분리된 형상의 콘트롤 게이트 전극(250a~250d)이 구비된다. 콘트롤 게이트 전극(250a~250d)은 워드 라인으로 제공될 수 있다.
콘트롤 게이트 전극(250a~250d)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 콘트롤 게이트 전극(250a~250d)은 상기 반도체 패턴의 일 측벽과 대향하도록 배치되면서 연장된다. 즉, 콘트롤 게이트 전극(250a~250d)은, 도 2 및 도 3에 도시된 것과는 달리, 반도체 패턴(215a)의 측벽 전체를 둘러싸는 형상을 갖지 않는다. 콘트롤 게이트 전극(250a~250d)은 금속을 포함할 수 있다.
제2 방향으로, 콘트롤 게이트 전극들(250a~250d) 및 층간 절연막 패턴들(235a~235d)로 이루어지는 구조물들의 사이에는 제2 절연막 패턴(270)이 구비된다. 상기 본 실시예에서, 제2 절연막 패턴(270)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
제2 절연막 패턴(270) 아래의 기판에는 공통 소오스 라인으로 사용되는 불순물 영역(260)이 구비된다. 일 예로, 불순물 영역(260)에는 N형 불순물이 도핑되어 있을 수 있다. 또한, 불순물 영역(260)의 상부면에는 금속 실리사이드 패턴(265)이 구비될 수 있다.
반도체 패턴들(215a), 제1 내지 제3 절연막 패턴들(220a, 270, 274)을 덮는 상부 층간 절연막(275), 상부 층간 절연막(275)을 관통하여 반도체 패턴들(215a)과 접촉하는 비트 라인 콘택들(280)이 구비된다. 또한, 비트 라인 콘택들(280)과 접촉하는 비트 라인들(285)이 구비된다. 이와는 달리, 상기 상부 층간 절연막(275) 및 비트 라인 콘택(280)이 구비되지 않고, 상기 반도체 패턴들(215a)과 직접 접촉되는 비트 라인들(285)만이 구비될 수도 있다.
도 15 내지 도 21는 본 발명의 다른 실시예에 따른 수직형 반도체 소자의 제조방법을 나타내는 사시도 들이다.
이하에서는 트랜지스터들이 4층으로 적층되어 있는 반도체 소자를 예시하고자 한다.
도 15를 참조하면 먼저 도 4를 참조로 설명한 것과 동일한 공정을 수행하여 기판(200)상에 패드 절연막(205), 희생막들(207) 및 층간 절연막들(209)을 형성한다.
이후 최상부에 위치하는 층간 절연막(209d) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 희생막들(207), 층간 절연막들(209) 및 패드 절연막(205)을 순차적으로 식각함으로써 제1 트렌치(210)들을 갖는 몰드 구조물을 형성한다. 제1 트렌치(210)는 상기 제1 방향으로 연장되는 형상을 갖는다.
도 16을 참조하면, 도 6에서 설명한 공정과 동일한 공정을 수행하여 제1 트렌치들(210)의 양 측벽에 제1 실리콘 소스 가스를 사용하여 씨드막을 형성하고 이후 제2 실리콘 소스 가스를 상기 씨드막 상에 도입하여 폴리실리콘 막으로 성장시킨다. 이 후 제1 트렌치들(210) 내부에 절연막을 채워넣고 연마 공정을 수행함으로써 예비 반도체 패턴(215) 및 예비 제1 절연막 패턴(220)을 형성할 수 있다.
도 17을 참조하면, 예비 반도체 패턴들(215) 사이에 위치하는 희생막들(207) 및 층간 절연막들(209)을 식각하여 제2 트렌치들(225)을 형성한다. 예를 들어, 층간 절연막들(209) 상에 식각 마스크를 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(209) 및 희생막들(207)을 순차적으로 식각하여 제2 트렌치들(225)을 형성할 수 있다. 제2 트렌치들(225)이 형성됨에 따라, 상기 제1 방향으로 연장되는 라인 형상의 희생막 패턴들(230) 및 층간 절연막 패턴들(235)이 형성된다. 상기 희생막 패턴들(230) 및 층간 절연막 패턴들(235)은 제1 트렌치(210)를 매립하는 한 쌍의 예비 반도체 패턴(215)의 외측벽에 각각 접하면서 연장되는 형상을 갖는다.
도 18을 참조하면, 도 8을 참조로 설명한 공정과 동일한 공정을 수행하여 제2 트렌치들(225)의 측벽에 노출되어 있는 희생막 패턴들(230)을 선택적으로 제거하여 제3 트렌치(227)을 생성시킨다.
도 19를 참조하면, 예비 반도체 패턴들(215)의 노출된 측벽 및 상기 층간 절연막 패턴들(235)의 표면을 따라 터널 절연막(240), 전하 저장막(242), 블로킹 유전막(244)을 형성한다. 블로킹 유전막(244) 상에, 제3 트렌치들(227)을 채우는 도전막을 형성한다. 상기 막들을 형성하는 공정은 도 9 및 도 11을 참조로 설명한 것과 동일하다.
계속하여, 도 11을 참조로 설명한 공정과 동일한 공정을 수행하여 제2 트렌치들(225)에 형성된 도전막을 식각한다. 또한, 제2 트렌치들(225) 저면에 위치하는 터널 절연막(240), 전하 저장막(242), 블로킹 유전막(244)을 식각함으로써 기판(200) 표면을 노출시킨다.
상기 공정을 통해, 층간 절연막 패턴들(235) 사이에는 콘트롤 게이트 전극들(250)이 형성된다. 각 층의 콘트롤 게이트 전극들(250)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 전극들(250)은 층간 절연막 패턴들(235)에 의해 절연될 수 있다.
이 후, 제2 트렌치(225) 저면에 노출된 기판(200)에 불순물을 도핑함으로써, 수직형 반도체 소자의 공통 소오스 라인(CSL)으로 사용되는 불순물 영역(260)을 형성한다. 예를 들면, 기판에 N형 불순물을 도핑함으로써 불순물 영역(260)을 형성할 수 있다. 또한, 상기 공통 소오스 라인의 저항을 감소시키도록 불순물 영역(260)상에 금속 실리사이드 패턴(265)을 형성할 수도 있다.
이후 제2 트렌치(225)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 상기 제2 트렌치 내부에 제2 절연막 패턴(270)을 형성한다.
도 20을 참조하면, 형성된 구조물 상에 상기 제2 방향으로 연장되는 라인 형상의 마스크 패턴(도시안함)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 예비 반도체 패턴(215) 및 예비 제1 절연막 패턴(220)을 식각함으로써 개구부(272)들을 생성한다. 이로써 상기 식각 공정 의해 좁은 선폭을 갖는 직육면체 형상의 반도체 패턴(215a) 및 제1 절연막 패턴(220a)이 형성된다.
도 21을 참조하면, 개구부들(272) 내부를 채우도록 제3 절연막 패턴(274)을 형성한다. 즉, 개구부들(272) 내부를 채우도록 실리콘 산화막(도시 안됨)을 증착한 후, 최상부 층간 절연막 패턴(235d)의 표면이 노출되도록 상기 실리콘 산화막을 연마함으로써 제3 절연막 패턴(274)을 형성한다.
반도체 패턴들(215a), 제1 내지 제3 절연막 패턴(220a, 270, 274) 및 층간 절연막 패턴(235d) 상에 상부 층간 절연막(275)을 형성하고, 상부 층간 절연막(275)을 관통하는 비트 라인 콘택(280)을 형성한다. 상기 비트 라인 콘택(280)과 연결되는 비트 라인들(285)을 형성한다. 비트 라인들(285)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 반도체 패턴들(215a)과 전기적으로 연결될 수 있다.
다른 실시예들에 있어, 비트 라인 콘택(285)을 형성하지 않고 비트 라인(285)이 반도체 패턴들(215a) 상부면과 직접 연결되도록 형성할 수도 있다.
본 발명의 실시예에 따른 폴리실리콘 막의 형성 방법은 상술한 수직형 반도체 소자의 제조 공정 뿐만 아니라 얇은 박막 형태로 폴리실리콘 막을 증착하기 위해 응용될 수 있다.
도 22 내지 도 24는 본 발명의 예시적인 실시예에 따른 디램(Dynamic Random Access Memory: DRAM) 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 기판(300) 상에 소자 분리막(302)을 형성한다. 일 실시예에 따르면, 소자 분리막(302)은 얕은 트렌치 소자 분리(STI) 공정을 통해 형성될 수 있다.
기판(300) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(300) 상에 순차적으로 적층된 게이트 절연막 패턴(306), 게이트 전극(307) 및 게이트 마스크(308)를 각각 포함하는 복수 개의 게이트 구조물들(309)을 형성한다. 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 게이트 구조물들(309)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(309)에 인접한 기판(300) 상부에 제1 및 제2 불순물 영역들(304, 305)을 형성한다. 제1 및 제2 불순물 영역들(304, 305)은 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
게이트 구조물(309) 및 불순물 영역들(304, 305)은 상기 트랜지스터를 형성할 수 있다. 한편, 게이트 구조물들(309)의 측벽들에는 실리콘 질화물을 포함하는 스페이서들(309a)을 더 형성할 수 있다.
도 23을 참조하면, 게이트 구조물들(309) 및 스페이서들(309a)을 커버하는 제1 층간 절연막(310)을 기판(300) 상에 형성한다. 제1 층간 절연막(310)은 실리콘 산화물을 사용하여 형성할 수 있다. 제1 층간 절연막(310)을 부분적으로 식각하여 불순물 영역들(304, 305)을 노출시키는 제1 홀들(도시하지 않음)을 형성한다. 일 실시예에 따르면, 상기 제1 홀들은 게이트 구조물들(309) 및 스페이서들(309a)에 자기 정렬될 수 있다.
이후, 상기 제1 홀들을 매립하며 형성되는 제1 플러그(317) 및 제2 플러그(319)를 형성한다. 상기 플러그들을 형성하기 위해 본 발명의 실시예에 따른 폴리실리콘 막 형성방법을 사용할 수 있다.
먼저, 상대적으로 고분자량을 갖는 제1 실리콘 소스 가스 및 불순물 가스를 사용하여 제1 층간 절연막(310), 제1 홀들의 측벽 및 저면 상에 씨드막을 형성한다. 상기 씨드막은 화학 기상 증착 공정(CVD), 플라즈마 증대 화학 기상 증착 공정(PECVD), 저압 화학 기상 증착 공정(LPCVD) 등을 수행하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 소스 가스는 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS), 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 불순물 가스는 PH3, B2H6, BCl3, NH3, AsH3, BF4 등을 포함할 수 있다. 이들은 단독 혹은 혼합하여 사용할 수 있다.
이후에, 상기 씨드막을 제2 실리콘 소스 가스에 노출시킴으로써 상기 제1 홀들을 채우는 폴리실리콘 막으로 성장시킬 수 있다. 상기 제2 실리콘 소스 가스로서 상기 제1 실리콘 소스 가스보다 상대적으로 저분자량의 실리콘 함유 물질을 사용할 수 있다. 예를 들면, 상기 제2 실리콘 소스 가스는 실레인(SiH4, Si2H6 혹은 Si3H8) 혹은 디클로로실레인(SiCl2H2) 가스를 포함할 수 있다. 이들은 단독 혹은 혼합하여 사용할 수 있다.
본 발명의 실시예 들에 있어서, 상기 씨드막을 형성하는 공정 및 상기 제2 실리콘 소스 가스를 도입하여 상기 폴리실리콘 막으로 성장시키는 공정은 동일 챔버 내에서 인-시튜(in-situ)로 진행할 수 있다. 일 실시예에 있어서 상기 챔버내의 온도는 300 내지 600℃의 온도로 유지할 수 있다. 또한 상기 챔버내의 압력은 50 내지 100Pa의 범위로 유지할 수 있다.
이후, 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제1 층간 절연막(310)이 노출될 때까지 상기 폴리실리콘 막 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 플러그(317) 및 제2 플러그(319)를 형성한다. 제1 플러그(317)는 제1 불순물 영역(304)에 접촉할 수 있고, 제2 플러그(319)는 제2 불순물 영역(305)에 접촉할 수 있다. 제1 플러그(317)는 비트 라인 콘택으로 기능할 수 있다.
상술한 공정에 의하면, 고분자량을 갖는 상기 제1 실리콘 소스 가스와 저분자량을 갖는 상기 제2 실리콘 소스 가스를 하이브리드(hybrid)로 사용함으로써 서로 막질이 다른 제1 층간 절연막(319) 및 스페이서(309a) 상에서 균일한 막질을 갖는 상기 폴리실리콘 막을 성장시킬 수 있다. 또한 상기 트랜지스터의 집적도가 높아짐으로 인해 상기 제1 홀들의 폭이 미세한 경우에도 보이드(void) 혹은 섬(island) 형상과 같은 불규칙한 막 형상의 발생을 방지할 수 있다.
또한 실레인 혹은 디클로로실레인과 같은 상대적으로 저분자량을 갖는 실리콘 함유 물질만을 사용하여 폴리실리콘 막을 성장시키는 경우에 비해 짧은 성장 시간, 낮은 성장온도 및 압력하에 상기 폴리실리콘 막을 형성할 수 있다.
제1 플러그(317)에 접촉하는 제1 도전막(도시하지 않음)을 제1 층간 절연막(310) 상에 형성하고 이를 패터닝함으로써 비트 라인(도시하지 않음)을 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
이후, 상기 비트 라인을 커버하는 제2 층간 절연막(315)을 제1 층간 절연막(310) 상에 형성한다. 제2 층간 절연막(315)을 부분적으로 식각하여 제2 플러그(319)를 노출시키는 제2 홀들(도시하지 않음)을 형성하고, 상기 제2 홀들을 매립하는 제2 도전막을 제2 플러그(319) 및 제2 층간 절연막(315) 상에 형성한다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(315)이 노출될 때까지 상기 제2 도전막 상부를 제거함으로써, 상기 제2 홀들 내에 형성된 제3 플러그(320)를 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제2 및 제3 플러그들(319, 320)은 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(319)를 별도로 형성하지 않고, 제1 및 제2 층간 절연막들(310, 315)을 관통하면서 제2 불순물 영역(305)에 직접 접촉하도록 제3 플러그(320)를 형성하여, 단독으로 커패시터 콘택의 역할을 할 수도 있다. 이 때, 제 3플러그(320) 역시 상술한 본 발명의 실시예에 따른 폴리실리콘 막 형성 방법을 사용하여 형성할 수 있다.
도 24를 참조하면, 제2 층간 절연막(315) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 제3 플러그(320)의 상면을 노출시키는 개구(도시되지 않음)를 형성한다.
상기 개구의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성한다. 상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 일부를 제거한다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 제3 플러그(320)에 전기적으로 연결되는 하부 전극(330)이 형성된다.
하부 전극(330)을 커버하는 유전막(340)을 상기 식각 저지막 및 제2 층간 절연막(315) 상에 형성한다. 유전막(340)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다.
유전막(340) 상에 상부 전극(350)을 형성한다. 상부 전극(350)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다.
이에 따라, 하부 전극(330), 유전막(340) 및 상부 전극(350)을 포함하는 커패시터가 형성된다.
전술한 공정에 따라, 상기 게이트 구조물 및 상기 커패시터를 포함하는 DRAM 소자를 제조할 수 있다.
이상 수직형 반도체 소자 및 DRAM 소자를 예를 들어 설명하였으나, 본 발명은 반도체 소자 제조 공정에 있어서 이종의 막 상에 균일한 폴리실리콘 막 혹은 폴리실리콘 패턴을 형성시키기 위해 다양하게 응용될 수 있다.
도 25a 및 도 25b는 본 발명의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내기 위한 단면도들이다.
도 25a를 참조하면 기판(400) 상에 제1 막(410) 및 제2 막(420)을 포함하는 절연막(430)을 형성한다. 제1 막(410) 및 제2 막(420)은 서로 다른 물질을 포함할 수 있다. 예시적인 실시예들에 있어서 제1 막(410)은 실리콘 산화물을 포함할 수 있고, 제2 막(420)은 실리콘 질화물을 포함할 수 있다.
제1 막(410) 및 제2 막(420) 상에 상대적으로 고분자량을 갖는 제1 실리콘 소스 가스 및 불순물 가스를 사용하여 씨드막을 형성한다. 상기 씨드막은 도 6 및 도 23을 참조로 설명한 공정 및 물질과 실질적으로 동일한 조건 하에서 형성할 수 있다.
이후에, 상기 씨드막을 제2 실리콘 소스 가스에 노출시킴으로써 폴리실리콘 막(440)으로 성장시킬 수 있다. 상기 제2 실리콘 소스 가스로서 상기 제1 실리콘 소스 가스보다 상대적으로 저분자량의 실리콘 함유 물질을 사용할 수 있으며, 역시 도 6 및 도 23을 참조로 설명한 공정 및 물질과 실질적으로 동일한 조건 하에서 형성할 수 있다.
도 25b를 참조하면 제1 막(410) 및 제2 막(420)은 기판(400) 상에 적층되어 형성될 수도 있다. 예시적인 실시예들에 있어서, 제1 막(410) 및 제2 막(420)은 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있고, 반대로 각각 실리콘 질화물 및 실리콘 산화물을 포함할 수도 있다.
제2 막(420) 및 제1 막(410)을 관통하는 홀(도시되지 않음)을 형성하고 상기 홀의 내벽 및 제2 막(420) 상에 제1 실리콘 소스 가스 및 불순물 가스를 사용하여 씨드막을 형성한다. 상기 씨드막 형성 공정은 도 25a를 참조로 설명한 바와 같다.
상기 씨드막을 제2 실리콘 소스 가스에 노출시켜 폴리실리콘 막(440)으로 성장시킴으로써 상기 홀을 매립한다. 폴리실리콘 막(440) 형성 공정 역시 도 25a를 참조로 설명한 바와 같다.
이후, 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 막(420) 상면이 노출될 때까지 상기 폴리실리콘 막 상부를 제거함으로써, 상기 홀을 채우는 폴리실리콘 패턴(440a)을 형성할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 상대적으로 고분자량을 갖는 실리콘 소스 가스와 상대적으로 저분자량을 갖는 실리콘 소스 가스를 함께 사용하여 수직형 반도체 소자의 액티브 영역으로 제공되는 균일한 박막 형태의 폴리실리콘 막을 형성할 수 있다. 또한 막질이 서로 다른 희생막 패턴 및 층간 절연막 패턴 상에서 균일한 형태로 상기 폴리실리콘 막을 형성할 수 있다.
상술한 바와 같이 본 발명의 예시적인 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400 : 기판 105, 205 : 패드 절연막
107, 207 : 희생막 109, 209 : 층간 절연막
110 : 제1 홀 115 : 반도체 패턴
114 : 내부 절연막 패턴 120 : 제1 절연막 패턴
125 : 트렌치 127 : 개구부
130, 230 : 희생막 패턴 135, 235 : 층간 절연막 패턴
128 : 블로킹 유전막 140, 240 : 터널 절연막
142, 242 : 전하 저장막 144, 244 : 블로킹 유전막
146 : 도전막
150a, 150b, 150c, 150d : 콘트롤 게이트 전극들
160, 260 : 불순물 영역 165, 265 : 금속실리사이드 패턴
170, 270 : 제2 절연막 패턴 175, 275 : 상부 층간 절연막
180, 280 : 비트 라인 콘택 185, 285 : 비트 라인
210 : 제1 트렌치 215 : 예비 반도체 패턴
215a : 반도체 패턴 220 : 예비 제1 절연막 패턴
220a : 제1 절연막 패턴 225, 227 : 제2 및 제3 트렌치
250 : 콘트롤 게이트 전극 272 : 개구부
274 : 제3 절연막 패턴 302 : 소자분리막
304 : 제1 불순물 영역 305 : 제2 불순물 영역
306 : 게이트 절연막 패턴 307 : 게이트 전극
308 : 게이트 마스크 309 : 게이트 구조물
309a : 스페이서 310 : 제1 층간 절연막
315 : 제2 층간 절연막 317 : 제1 플러그
319 : 제2 플러그 320 : 제3 플러그
330 : 하부 전극 340 : 유전막
350 : 상부 전극 410 : 제1 막
420 : 제2 막 430 : 절연막
440 : 폴리실리콘 막

Claims (10)

  1. 기판 상에 희생막 및 상기 희생막과 서로 다른 물질을 포함하는 층간 절연막을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면 일부를 노출시키는 홀을 형성하는 단계;
    상기 홀 내벽 상에 제1 실리콘 소스 가스를 사용하여 씨드막을 형성하는 단계;
    상기 씨드막을 성장시켜 상기 홀 내부에 폴리실리콘 채널을 형성하는 단계;
    상기 희생막들을 제거하여 상기 층간 절연막들의 사이에 개구부들을 형성하는 단계; 및
    상기 각 개구부들 내부에 게이트 구조물을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제1 실리콘 소스 가스는 분자량이 65g/mol 이상인 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 제1 실리콘 소스 가스는 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS) 및 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS)으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 씨드막을 성장시켜 상기 폴리실리콘 채널을 형성하는 단계는 상기 씨드막 상에 제2 실리콘 소스 가스를 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 제2 실리콘 소스 가스를 노출시키는 단계는 상기 씨드막을 형성하는 단계와 동일 챔버 내에서 인-시튜(In-situ)로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제4항에 있어서, 상기 제2 실리콘 소스 가스는 SiH4, Si2H6, Si3H8 및 SiCl2H2 가스로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 씨드막을 형성하는 단계는 불순물 가스를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제7항에 있어서, 상기 불순물 가스는 PH3, B2H6, BCl3, NH3, AsH3, 및 BF4 가스로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제1항에 있어서, 상기 폴리실리콘 채널은 300Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제1항에 있어서, 상기 희생막은 실리콘 질화물을 사용하여 형성되며, 상기 층간 절연막은 실리콘 산화물을 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020100110209A 2010-11-08 2010-11-08 반도체 소자의 제조 방법 KR101789592B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100110209A KR101789592B1 (ko) 2010-11-08 2010-11-08 반도체 소자의 제조 방법
US13/287,509 US8445367B2 (en) 2010-11-08 2011-11-02 Methods of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100110209A KR101789592B1 (ko) 2010-11-08 2010-11-08 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120048825A KR20120048825A (ko) 2012-05-16
KR101789592B1 true KR101789592B1 (ko) 2017-10-25

Family

ID=46020009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100110209A KR101789592B1 (ko) 2010-11-08 2010-11-08 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8445367B2 (ko)
KR (1) KR101789592B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101728320B1 (ko) * 2011-06-30 2017-04-20 삼성전자 주식회사 반도체 소자의 제조 방법
JP2013030557A (ja) 2011-07-27 2013-02-07 Elpida Memory Inc 半導体装置の製造方法
US8633077B2 (en) 2012-02-15 2014-01-21 International Business Machines Corporation Transistors with uniaxial stress channels
WO2013158210A2 (en) 2012-02-17 2013-10-24 Yale University Heterogeneous material integration through guided lateral growth
KR101862547B1 (ko) * 2012-04-13 2018-05-31 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
KR101934426B1 (ko) * 2012-11-26 2019-01-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
WO2014144698A2 (en) * 2013-03-15 2014-09-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
KR102059525B1 (ko) * 2013-03-19 2019-12-27 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
US9202785B2 (en) * 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias
WO2015160909A1 (en) 2014-04-16 2015-10-22 Yale University Method of obtaining planar semipolar gallium nitride surfaces
CN106233471A (zh) 2014-04-16 2016-12-14 耶鲁大学 蓝宝石衬底上的氮‑极性的半极性GaN层和器件
KR20150130103A (ko) * 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2017523134A (ja) 2014-05-30 2017-08-17 ダウ コーニング コーポレーションＤｏｗ Ｃｏｒｎｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ モノアミノシラン化合物
JP6584496B2 (ja) 2014-05-30 2019-10-02 ダウ シリコーンズ コーポレーション ジアミノシラン化合物
KR102234799B1 (ko) * 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
KR20170129515A (ko) * 2016-05-17 2017-11-27 삼성전자주식회사 반도체 장치의 제조 방법
WO2018031876A1 (en) 2016-08-12 2018-02-15 Yale University Stacking fault-free semipolar and nonpolar gan grown on foreign substrates by eliminating the nitrogen polar facets during the growth
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
CN110402223A (zh) * 2017-03-03 2019-11-01 运行安全Ipr公司 工程材料拦阻系统及其形成方法
KR102404056B1 (ko) * 2017-11-16 2022-05-31 삼성전자주식회사 반도체 장치의 제조 방법
KR20210152743A (ko) * 2020-06-09 2021-12-16 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN113745233B (zh) * 2021-09-06 2024-11-05 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762110B1 (en) 2003-03-25 2004-07-13 Renesas Technology Corp. Method of manufacturing semiconductor device having capacitor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153261A (en) 1999-05-28 2000-11-28 Applied Materials, Inc. Dielectric film deposition employing a bistertiarybutylaminesilane precursor
US6515350B1 (en) 2000-02-22 2003-02-04 Micron Technology, Inc. Protective conformal silicon nitride films and spacers
US7468311B2 (en) 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
US7001844B2 (en) 2004-04-30 2006-02-21 International Business Machines Corporation Material for contact etch layer to enhance device performance
KR101094554B1 (ko) * 2009-06-08 2011-12-19 주식회사 하이닉스반도체 불휘발성 메모리 소자의 제조방법
US8159008B2 (en) * 2009-09-18 2012-04-17 International Business Machines Corporation Method of fabricating a trench-generated transistor structure
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
KR101598834B1 (ko) * 2010-02-17 2016-03-02 삼성전자주식회사 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762110B1 (en) 2003-03-25 2004-07-13 Renesas Technology Corp. Method of manufacturing semiconductor device having capacitor

Also Published As

Publication number Publication date
US20120115293A1 (en) 2012-05-10
KR20120048825A (ko) 2012-05-16
US8445367B2 (en) 2013-05-21

Similar Documents

Publication Publication Date Title
KR101789592B1 (ko) 반도체 소자의 제조 방법
US10593393B2 (en) Semiconductor memory device
US9786681B1 (en) Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US9991277B1 (en) Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US9543318B1 (en) Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9449987B1 (en) Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
CN110518014B (zh) 三维半导体存储器器件及其制造方法
US20170278859A1 (en) Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
CN108511447B (zh) 垂直存储器件
KR101862547B1 (ko) 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
US9711530B1 (en) Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
KR102661930B1 (ko) 집적회로 소자
KR20190112443A (ko) 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
CN108140645A (zh) 具有凹陷的非活性的半导体沟道截面的3d半圆形垂直nand串
KR20120041314A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20130046664A (ko) 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR102293874B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20200062353A (ko) 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
KR20130086778A (ko) 수직형 비휘발성 메모리 소자의 제조 방법
KR101038355B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR102578789B1 (ko) 반도체 장치의 제조 방법
US11404433B2 (en) Vertical memory devices
US11393841B2 (en) Vertical memory devices with reduced gate electrode coupling and methods of manufacturing the same
US11430804B2 (en) Vertical memory devices
US11744077B2 (en) Vertical memory devices and methods of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant