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KR20220038218A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

3차원 반도체 메모리 장치 및 그 제조 방법 Download PDF

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KR20220038218A
KR20220038218A KR1020200120674A KR20200120674A KR20220038218A KR 20220038218 A KR20220038218 A KR 20220038218A KR 1020200120674 A KR1020200120674 A KR 1020200120674A KR 20200120674 A KR20200120674 A KR 20200120674A KR 20220038218 A KR20220038218 A KR 20220038218A
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KR
South Korea
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semiconductor
interlayer insulating
semiconductor substrate
sidewall
pattern
Prior art date
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KR1020200120674A
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Inventor
신중찬
강병무
한상연
Original Assignee
삼성전자주식회사
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Publication date
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Priority to DE102021110431.9A priority patent/DE102021110431A1/de
Priority to TW110115021A priority patent/TWI788826B/zh
Priority to CN202111060160.1A priority patent/CN114203715A/zh
Priority to US17/477,634 priority patent/US20220093626A1/en
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 반도체 기판 상에서 서로 이격되어 배치되는 적층 구조체들로서, 상기 적층 구조체들 각각은 상기 반도체 기판 상에 번갈아 적층된 층간 절연막들 및 반도체 패턴들을 포함하는 것; 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들과 연결되는 도전 패턴들; 및 상기 적층 구조체들 사이에서 상기 반도체 기판의 상면을 덮는 보호 구조체를 포함하되, 상기 보호 구조체의 상면은 상기 층간 절연막들 중 최하층 층간 절연막의 상면과 하면 사이의 레벨에 위치할 수 있다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor memory device and method of fabricating the same}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판 상에서 서로 이격되어 배치되는 적층 구조체들로서, 상기 적층 구조체들 각각은 상기 반도체 기판 상에 번갈아 적층된 층간 절연막들 및 반도체 패턴들을 포함하는 것; 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들과 연결되는 도전 패턴들; 및 상기 적층 구조체들 사이에서 상기 반도체 기판의 상면을 덮는 보호 구조체를 포함하되, 상기 보호 구조체의 상면은 상기 층간 절연막들 중 최하층 층간 절연막의 상면과 하면 사이의 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 연장되며 상기 제 1 방향과 다른 제 2 방향으로 서로 이격되는 제 1 및 제 2 리세스 영역들을 포함하는 반도체 기판; 상기 제 1 및 제 2 리세스 영역들 사이에 배치되며, 상기 반도체 기판 상에 번갈아 적층되는 층간 절연막들 및 반도체 패턴들을 포함하는 적층 구조체; 상기 반도체 기판의 상면에 수직한 제 3 방향으로 연장되며, 상기 적층 구조체를 가로지르는 제 1 도전 패턴; 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 제 1 측면과 접촉하는 제 2 도전 패턴들; 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 상기 제 1 측면과 대향하는 제 2 측면과 접촉하는 정보 저장 소자들; 상기 제 1 리세스 영역 내에 배치되는 제 1 보호 구조체; 및 상기 제 2 리세스 영역 내에 배치되는 제 2 보호 구조체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 방향으로 연장되며 상기 제 1 방향과 다른 제 2 방향으로 서로 이격되는 제 1 및 제 2 리세스 영역들을 포함하는 반도체 기판; 상기 제 1 및 제 2 리세스 영역들 사이에 배치되며, 상기 제 1 방향으로 서로 이격되는 적층 구조체들로서, 상기 적층 구조체들 각각은 상기 반도체 기판 상에 번갈아 적층되는 층간 절연막들 및 반도체 패턴들을 포함하는 것; 상기 반도체 기판의 상면에 수직한 제 3 방향으로 연장되며, 상기 적층 구조체들을 각각 가로지르는 워드 라인들; 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 제 1 측면과 접촉하며 상기 제 1 방향으로 연장되는 비트 라인들; 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 상기 제 1 측면과 대향하는 제 2 측면과 접촉하는 스토리지 전극들; 상기 제 1 리세스 영역 내에 배치되는 제 1 보호 구조체; 상기 제 1 보호 구조체 상에서 상기 제 2 도전 라인들의 측벽들 및 상기 층간 절연막들의 측벽들을 덮는 매립 절연 패턴; 상기 제 2 리세스 영역 내에 배치되는 제 2 보호 구조체; 상기 제 2 보호 구조체 상에서 상기 스토리지 전극들을 덮는 플레이트 전극; 및 상기 스토리지 전극들과 상기 플레이트 전극 사이의 유전막을 포함하되, 상기 제 1 및 제 2 보호 구조체들 각각은: 상기 최하층 층간 절연막의 측벽을 덮는 제 1 보호막 패턴; 및 상기 제 1 보호막 패턴과 상기 제 1 및 제 2 리세스 영역들의 측벽 사이에 개재되며, 상기 제 1 및 제 2 리세스 영역들의 바닥면을 덮는 제 2 보호막 패턴을 포함하되, 상기 제 1 및 제 2 보호 구조체들의 최상면들은 상기 층간 절연막들 중 최하층 층간 절연막의 상면과 하면 사이의 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 희생막들 및 반도체막들을 번갈아 적층하여 예비 적층 구조체를 형성하는 것; 상기 예비 적층 구조체를 패터닝하여 상기 반도체 기판의 상면을 노출시키는 오프닝을 형성하되, 상기 오프닝을 형성하는 것은 상기 오프닝에 노출된 상기 반도체 기판의 상면을 리세스하여 리세스 영역을 형성하는 것을 포함하는 것; 상기 오프닝에 노출된 상기 희생막들을 층간 절연막들로 대체하는 것; 상기 리세스 영역의 표면을 덮는 보호 패턴을 형성하는 것; 상기 오프닝에 노출된 상기 반도체막들의 일부분들을 식각하여 수직적으로 인접하는 상기 층간 절연막들 사이에 각각 수평 리세스 영역들을 형성하는 것; 및 상기 수평 리세스 영역들 내에 국소적으로 도전 패턴들을 형성하는 것을 포함하되, 상기 수평 리세스 영역들을 형성하는 것은 상기 층간 절연막들 및 상기 보호 패턴에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 기판에 형성된 리세스 영역 상에 보호 구조체를 형성함으로써, 반도체막들의 일부분들을 수평적으로 식각하는 공정에 반도체 기판이 노출되는 것을 방지할 수 있다. 이에 따라, 반도체막들에 대한 등방성 식각 공정 동안 반도체 기판이 일부 식각되어 적층 구조체 아래에 기형적인 프로파일이 형성되는 것이 방지될 수 있다. 따라서, 후속 공정에서 형성되는 도전막의 잔류물들이 반도체 기판의 리세스 영역에 잔류하여 누설 전류가 발생하는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 단면도로서, 도 3a의 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면들이다.
도 5a 및 도 5c는 도 4의 P1 부분을 확대한 도면들이며, 도 5b는 도 4의 P2 부분을 각각 확대한 도면들이다.
도 6a 내지 도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 6a 내지 도 14a의 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면들을 나타낸다.
도 15 내지 도 30은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 보호 구조체를 형성하는 방법을 나타내는 도면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1a 및 도 1b를 참조하면, 메모리 셀 어레이는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
도 1a를 참조하면, 비트 라인들(BL)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2) 및 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)으로 서로 이격될 수 있다. 워드 라인들(WL)은 제 3 방향(D3)으로 나란히 연장될 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다.
도 1b를 참조하면, 워드 라인들(WL)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2) 및 제 3 방향(D3)으로 서로 이격될 수 있다. 비트 라인들(BL)은 제 3 방향(D3)으로 나란히 연장될 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다.
도 1a 및 도 1b를 참조하면, 각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(SW)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 데이터 저장 소자(DS)는 비트 라인(BL)과 선택 소자(SW) 사이에 연결되며, 선택 소자(SW)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있다. 선택 소자(SW)는 전계효과트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 캐패시터(capacitor), 자기터널접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 정보 저장 소자(DS)에 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 2를 참조하면, 서로 교차하는 제 1 도전 라인들 및 제 2 도전 라인들이 반도체 기판(100) 상에 제공될 수 있다. 실시예들에서, 제 1 도전 라인들은 비트 라인들(BL)일 수 있으며, 제 2 도전 라인들은 워드 라인들(WL1, WL2)일 수 있다. 다른 예에서, 제 1 도전 라인들이 워드 라인들이고, 제 2 도전 라인들이 비트 라인들일 수도 있다.
반도체 기판(100)은 반도체 물질을 포함하는 반도체 기판(100)일 수 있다. 일 예로, 반도체 기판(100)은 실리콘 기판(100), 게르마늄 기판(100), 또는 실리콘-게르마늄 기판일 수 있다.
비트 라인들(BL)은 워드 라인들(WL1, WL2)과 교차할 수 있다. 비트 라인들(BL)은 기판(100)의 상면과 평행한 제 1 방향으로 서로 나란히 연장될 수 있으며, 워드 라인들(WL1, WL2)은 기판(100)의 상면에 대해 수직한 제 3 방향(D3)으로 서로 나란히 연장될 수 있다.
제 1 및 워드 라인들(BL, WL1, WL2)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
메모리 셀들(MC)은 비트 라인들(BL)과 워드 라인들(WL1, WL2)의 교차점들에 각각 제공될 수 있다. 메모리 셀들 각각은 앞서 설명한 것처럼, 선택 소자(SW) 및 데이터 저장 소자(DS)를 포함할 수 있다.
선택 소자는 반도체 패턴(SP)을 포함할 수 있다. 반도체 패턴(SP)은 제 2 방향(D2)으로 장축을 갖는 바(bar) 형태를 가질 수 있다. 반도체 패턴(SP)은 제 1 및 제 2 소오스 및 드레인 영역들(SD1, SD2) 및 이들 사이의 채널 영역(CH)을 포함할 수 있다.
메모리 셀들의 반도체 패턴들(SP)은 제 3 방향(D3)으로 적층될 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 즉, 반도체 패턴들(SP)은 기판(100) 상에 3차원적으로 배열될 수 있다.
반도체 패턴들(SP)은 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다. 각 반도체 패턴(SP)의 제 1 및 제 2 단부들 내에 불순물이 도핑될 수도 있다. 반도체 패턴들(SP)은 산화물 반도체 물질을 포함할 수도 있다. 일 예로, 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 산화물 반도체 물질은 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 IGZO(indium-gallium-zinc-oxide)일 수 있다.
실시예들에 따르면, 각각의 비트 라인들(BL)은 제 1 방향(D1)을 따라 배열된 반도체 패턴들(SP)의 제 1 소오스 및 드레인 영역들(SD1)에 연결될 수 있다. 비트 라인들(BL)은 기판(100)의 상면에 대해 수직하는 제 3 방향(D3)으로 적층될 수 있다.
정보 저장 소자(DS)가 각 반도체 패턴(SP)의 제 2 소오스 및 드레인 영역(SD2)에 연결될 수 있다. 정보 저장 소자들(DS)은 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 제공될 수 있다. 실시예들에서 정보 저장 소자(DS) 는 캐패시터를 포함할 수 있으며, 각 반도체 패턴(SP)의 제 2 단부에 캐패시터의 스토리지 전극이 연결될 수 있다.
한 쌍의 워드 라인들(WL1, WL2)이 각 반도체 패턴(SP)을 사이에 두고 기판(100) 상에 배치될 수 있다. 한 쌍의 워드 라인들(WL1, WL2)은 제 3 방향(D3)으로 적층된 반도체 패턴들(SP)의 양측벽들을 가로지를 수 있다. 워드 라인들(WL1, WL2)은 반도체 패턴들(SP)의 채널 영역들(CH)과 인접할 수 있다.
게이트 절연 패턴(Gox)이 반도체 패턴들(SP)의 측벽들과 워드 라인들(WL1, WL2) 사이에 개재될 수 있다. 게이트 절연 패턴(Gox)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
도 3 및 도 4를 참조하면, 반도체 기판(100) 상에 번갈아 적층된 층간 절연막들(ILD) 및 반도체 패턴들(SP)을 포함하는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 반도체 기판(100) 상에 배치될 수 있다.
반도체 기판(100)은 반도체 물질을 포함할 수 있다. 반도체 기판(100)은, 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 반도체 패턴들(SP)은 반도체 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 반도체 패턴들(SP)은 다결정 실리콘막 또는 단결정 실리콘막을 포함할 수 있다. 층간 절연막들(ILD)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있다.
각 적층 구조체(ST)에서, 반도체 패턴들(SP) 각각은, 앞서 설명한 바와 같이, 제 2 방향(D2)으로 장축을 갖는 바 형태를 가질 수 있다. 반도체 패턴들(SP)은 각각은 서로 이격된 제 1 및 제 2 소오스 및 드레인 영역들(SD1, SD2) 및 이들 사이의 채널 영역(CH)을 포함할 수 있다. 반도체 패턴들(SP)은 제 1 방향(D1)으로 서로 대향하는 제 1 측벽 및 제 2 측벽을 가질 수 있다.
제 1 도전 패턴들로서 워드 라인들(WL1, WL2)이 반도체 기판(100) 상에 배치될 수 있다. 워드 라인들(WL1, WL2)은 적층 구조체들(ST)을 가로질러 제 3 방향(D3)으로 연장될 수 있다. 워드 라인들(WL1, WL2)은 반도체 패턴들(SP)의 제 1 및 제 2 측벽들을 가로지를 수 있다. 워드 라인들(WL1, WL2)은 제 3 방향(D3)으로 실질적으로 동일한 길이를 가질 수 있다. 워드 라인들(WL1, WL2)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다.
워드 라인들은 제 1 및 제 2 워드 라인들(WL1, WL2)을 포함할 수 있다. 제 1 워드 라인(WL1)은 반도체 패턴들(SP)의 제 1 측면(SW1)에 인접하고, 제 2 워드 라인(WL2)은 반도체 패턴들(SP)의 제 2 측면(SW2)에 인접한다. 제 1 워드 라인(WL1)은 채널 영역들(CH)을 사이에 두고 제 2 워드 라인(WL2)과 이격될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)과 적층 구조체(ST) 사이에 게이트 절연 패턴(Gox)이 개재될 수 있다. 게이트 절연 패턴(Gox)은 제 1 및 제 2 워드 라인들(WL1, WL2)과 나란히 제 3 방향(D3)으로 연장될 수 있다.
게이트 절연 패턴(Gox)막은 균일한 두께를 가질 수 있으며, 게이트 절연 패턴(Gox)의 일 부분이 반도체 기판(100)의 상면과 제 1 및 제 2 워드 라인들(WL1, WL2)의 바닥면 사이에 개재될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 바닥면은 적층 구조체(ST)의 바닥면보다 낮은 레벨에 위치할 수 있다.
도시하지는 않았지만, 제 1 및 제 2 워드 라인들(WL1, WL2)과 게이트 절연막(Gox) 사이에 고유전 패턴, 일함수 조절 패턴, 강유전 패턴, 및 확산방지 패턴 중 적어도 하나가 개재될 수 있다. 고유전 패턴은 실리콘 산화막의 유전율보다 높은 유전율을 가지는 물질로 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 확산 방지 패턴은 텅스텐 질화막, 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다.
제 2 도전 패턴들로서 비트 라인들(BL)이 반도체 기판(100) 상에 배치될 수 있다. 비트 라인들(BL)은 적층 구조체(ST)의 층간 절연막들(ILD)에 의해 제 3 방향(D3)으로 이격되어 배치될 수 있다. 즉, 비트 라인들(BL)은 수직적으로 인접하는 상기 층간 절연막들(ILD) 사이에 각각 배치될 수 있다. 비트 라인들(BL)은 반도체 패턴(SP)의 제 1 측면들과 접촉할 수 있으며, 제 1 소오스 및 드레인 영역들(SD1)과 연결될 수 있다.
정보 저장 소자들로서 캐패시터들(CAP)이 반도체 기판(100) 상에 제공될 수 있다. 캐패시터(CAP)의 스토리지 전극(SE)은 각 반도체 패턴(SP)의 제 2 측면과 접촉할 수 있으며, 제 2 소오스 및 드레인 영역(SD2)과 연결될 수 있다.
스토리지 전극들(SE)은 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 제공될 수 있다. 다시 말해, 스토리지 전극들(SE)이 제 3 방향(D3)으로 적층될 수 있으며, 제 2 방향(D2)으로 장축을 가질 수 있다. 스토리지 전극들(SE)은 수직적으로 인접하는 층간 절연막들(ILD) 사이에 각각 배치될 수 있다. 스토리지 전극들(SE)은 속이 빈 실린더(cylinder) 형태를 가질 수 있다. 다른 예로, 스토리지 전극들(SE)은 제 2 방향(D2)으로 장축을 갖는 필라(pillar) 형태일 수도 있다. 스토리지 전극들(SE)은 금속 물질, 금속 질화막, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
유전막(CIL)이 스토리지 전극들(SE)의 표면을 컨포말하게 덮을 수 있으며, 플레이트 전극(PE)이 유전막(CIL) 상에 제공될 수 있다. 유전막(CIL)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
플레이트 전극(PE)은 유전막(CIL)이 형성된 스토리지 전극(SE)의 내부를 채울 수 있다. 플레이트 전극들(PE)은 제 2 방향(D2)으로 이격되어 배치되는 스토리지 전극들(SE)을 공통으로 덮을 수 있다. 플레이트 전극(PE)은 제 1 방향(D1) 및 제 3 방향(D3)으로 연장될 수 있다.
제 2 방향(D2)으로 이격되는 비트 라인들(BL) 사이에서 반도체 기판(100)은 제 1 리세스 영역(RC1)을 가질 수 있다. 제 2 방향(D2)으로 이격되는 스토리지 전극들(SE) 사이에서 반도체 기판(100)은 제 2 리세스 영역(RC2)을 가질 수 있다. 제 1 및 제 2 리세스 영역들(RC1, RS2)은 제 1 방향(D1)을 따라 나란하게 연장될 수 있다.
제 1 리세스 영역(RC1)의 표면을 덮는 제 1 보호 구조체(PS1)가 제공될 수 있으며, 제 2 리세스 영역(RC2)의 표면을 덮는 제 2 보호 구조체(PS2)가 제공될 수 있다. 제 2 보호 구조체(PS2) 상에 플레이트 전극(PE)의 일 부분이 배치될 수 있다.
제 1 및 제 2 보호 구조체들(PS1, PS2)은 반도체 패턴들(SP)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 제 1 및 제 2 보호 구조체들(PS1, PS2)은 층간 절연막들(ILD)과 동일한 절연 물질을 포함할 수 있다. 제 1 및 제 2 보호 구조체들(PS1, PS2)은 예를 들어, 물질은 SiN, SiO, SiON, SiOC, 또는 금속 산화물 중 적어도 하나를 포함할 수 있다.
제 1 및 제 2 보호 구조체들(PS1, PS2) 각각은 반도체 기판(100)의 상면과 접촉하는 최하층 층간 절연막(ILD)의 측벽을 덮을 수 있다. 제 1 및 제 2 보호 구조체들(PS1, PS2)은 층간 절연막들(ILD) 중 최하층 층간 절연막(ILD)의 상면과 하면 사이의 레벨에서 상면을 가질 수 있다. 제 1 및 제 2 보호 구조체들(PS1, PS2)은 라운드진 상면을 가질 수 있다.
제 1 보호 구조체(PS1)는 제 1 리세스 영역(RC1)의 바닥면을 덮는 수평부 및 제 1 리세스 영역(RC1)의 측벽 및 최하층 층간 절연막(ILD)의 측벽을 덮는 측벽부를 포함할 수 있다. 여기서, 측벽부의 두께가 수평부의 두께보다 클 수 있다. 다시 말해, 제 1 보호 구조체(PS1)는 제 1 리세스 영역(RC1)의 바닥면에서보다 측벽에서 더 두꺼울 수 있다. 제 1 보호 구조체(PS1)의 측벽부는 최하층 비트 라인(BL)과 인접할 수 있다.
마찬가지로, 제 2 보호 구조체(PS2)는 제 2 리세스 영역(RC2)의 바닥면을 덮는 수평부 및 제 1 리세스 영역(RC1)의 측벽 및 최하층 층간 절연막(ILD)의 측벽을 덮는 측벽부를 포함할 수 있으며, 측벽부의 두께가 수평부의 두께보다 클 수 있다. 제 2 보호 구조체(PS2)의 측벽부는 최하층 스토리지 전극(SE)과 인접할 수 있다.
제 1 보호 구조체(PS1)는 제 1 보호 패턴(227a) 및 제 2 보호 패턴(235a)를 포함할 수 있다. 제 1 및 제 2 보호 패턴들(227a, 235a)은 SiN, SiO, SiON, SiOC, 또는 금속 산화물 중 적어도 하나를 포함할 수 있다. 제 1 및 제 2 보호 패턴들(227a, 235a)은 동일한 물질을 포함할 수 있다.
제 1 보호 패턴(227a)은 제 1 리세스 영역(RC1)의 측벽과 이격되어 최하층 층간 절연막(ILD)의 측벽을 덮을 수 있다. 제 1 보호 패턴(227a)은 제 1 리세스 영역(RC1)의 측벽과 마주하는 내벽 및 내벽에 대향하는 외벽을 가질 수 있다.
제 2 보호 패턴(235a)은 제 1 보호 패턴(227a)과 제 1 리세스 영역(RC1)의 측벽 사이에 개재되며, 제 1 리세스 영역(RC1)의 표면을 덮을 수 있다. 제 2 보호 패턴(235a)은 제 1 보호 패턴(227a)의 내벽 및 외벽과 직접 접촉할 수 있다.
한편, 도 5c에 도시된 실시예에 따르면, 제 2 보호 패턴(235a)은 제 1 보호 패턴(227a)의 내벽과 제 1 리세스 영역(RC1)의 측벽 사이에 빈 공간, 예를 들어, 에어 갭(AG) 또는 씸(seam)을 정의할 수도 있다.
실시예들에 따르면, 제 2 보호 구조체(PS2)는 제 1 보호 구조체(PS1)와 실질적으로 동일한 특징들을 포함할 수 있다. 즉, 제 2 보호 구조체(PS2)는 제 3 보호 패턴(227b) 및 제 4 보호 패턴(235b)를 포함할 수 있다.
제 3 보호 패턴(227b)은 제 2 리세스 영역(RC21)의 측벽과 이격되어 최하층 층간 절연막(ILD)의 측벽을 덮을 수 있다. 제 3 보호 패턴(227b)은 제 2 리세스 영역(RC2)의 측벽과 마주하는 내벽 및 내벽에 대향하는 외벽을 가질 수 있다.
제 4 보호 패턴(235b)은 제 2 보호 패턴(227b)과 제 2 리세스 영역(RC2)의 측벽 사이에 개재되며, 제 2 리세스 영역(RC2)의 표면을 덮을 수 있다. 제 4 보호 패턴(235b)은 제 3 보호 패턴(227b)의 내벽 및 외벽과 직접 접촉할 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 제 1 매립 절연 패턴(117)이 개재될 수 있다. 제 1 매립 절연 패턴(117)은 제 3 방향(D3)으로 연장되며, 반도체 기판(100) 상면과 접촉할 수 있다.
제 2 방향(D2)으로 인접하는 적층 구조체들(ST) 사이에 제 2 매립 절연 패턴(120)이 개재될 수 있다. 제 2 매립 절연 패턴(120)은 반도체 패턴들(SP)의 제 1 및 제 2 소오스 및 드레인 영역들(SD1, SD2)과 인접할 수 있다. 제 2 매립 절연 패턴(120)은 제 2 방향(D2)으로 인접하는 데이터 저장 소자들, 일 예로, 캐패시터들(CAP)의 스토리지 전극들(SE) 사이에 개재될 수 있다. 제 2 매립 절연 패턴(120)은 제 3 방향(D3)으로 연장될 수 있으며, 반도체 기판(100)과 접촉할 수 있다.
제 3 매립 절연 패턴(130)이 제 1 보호 구조체(PS1) 상에 배치될 수 있으며 제 3 방향(D3)으로 연장되어 비트 라인들(BL)의 측벽들을 덮을 수 있다. 또한, 제 3 매립 절연 패턴(130)은 제 1 방향(D1)으로 연장될 수 있다.
제 1, 제 2, 및 제 3 매립 절연 패턴들(117, 120, 130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 제 3 매립 절연 패턴(130)은 제 1 보호 구조체(PS1)와 다른 절연 물질을 포함할 수 있다.
도 6a 내지 도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 6a 내지 도 14a의 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면들을 나타낸다.
도 6a 및 도 6b를 참조하면, 반도체 기판(100) 상에 번갈아 적층된 희생막들(10) 및 반도체막들(20)을 포함하는 예비 적층 구조체(PST)가 형성될 수 있다.
희생막들(10)은 반도체막들(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 희생막들(10)은, 예를 들어, 실리콘 게르마늄, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다. 일 예에서, 희생막들(10)은 실리콘 게르마늄막일 수 있다. 예비 적층 구조체(PST)를 형성시 각 희생막(10)의 두께는 각 반도체막(20)의 두께보다 작을 수 있다.
반도체막들(20)은, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 실시예들에서, 반도체막들(20)은 반도체 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 반도체막들(20)은 단결정 실리콘막 또는 다결정 실리콘막일 수 있다.
예비 적층 구조체(PST) 상에 최상층 반도체막(20)을 덮는 상부 절연막(TIL)이 형성될 수 있다. 상부 절연막(TIL)은 희생막들(10) 및 반도체막들(20)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
이어서, 상부 절연막(TIL) 및 예비 적층 구조체(PST)를 패터닝하여 반도체 기판(100)을 노출시키는 제 1 오프닝들(OP1)이 형성될 수 있다.
제 1 오프닝들(OP1)은 제 2 방향(D2)으로 서로 나란히 연장되는 라인 형태를 가질 수 있으며, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다.
제 1 오프닝들(OP1)을 형성하는 것은, 예비 적층 구조체(PST) 상에 제 1 오프닝들(OP1)에 대응하는 개구를 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 예비 적층 구조체(PST)를 이방성 식각하는 것을 포함할 수 있다.
제 1 오프닝들(OP1)은 반도체 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도식각(over-etch)에 의해 제 1 오프닝들(OP1) 아래의 기판(100) 상면이 리세스될 수 있다.
도 7a 및 도 7b를 참조하면, 각각의 제 1 오프닝들(OP1) 내에 예비 게이트 절연 패턴(111) 및 수직 도전 패턴(115)이 형성될 수 있다.
예비 게이트 절연 패턴(111) 및 수직 도전 패턴(115)을 형성하는 것은, 제 1 오프닝들(OP1) 각각의 내벽을 차례로 컨포말하게 덮는 예비 게이트 절연막 및 수직 도전막을 형성한 후, 예비 게이트 절연막 및 수직 도전막을 이방성 식각 하여 제 1 오프닝들(OP1)의 바닥에서 기판(100)의 상면을 노출시키는 것을 포함할 수 있다. 예비 게이트 절연 패턴(111) 및 수직 도전 패턴(115)은, 평면적 관점에서, 폐곡선 형태를 가질 수 있으며, 각 제 1 오프닝(OP1) 내에 관통 홀을 정의할 수 있다. 예비 게이트 절연 패턴(111) 및 수직 도전 패턴(115)의 두께의 합은 제 1 오프닝들(OP1)의 폭의 절반보다 작을 수 있다.
예비 게이트 절연막은 열 산화 공정, 원자층 증착(ALD) 공정, 또는 화학적 기상 증착(CVD) 공정을 이용하여 형성될 수 있다. 수직 도전막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성될 수 있다. 예비 게이트 절연막은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 수직 도전막은 금속막 및/또는 금속 질화막을 포함할 수 있다.
이어서, 예비 게이트 절연 패턴(Gox) 및 수직 도전 패턴(115)이 형성된 제 1 오프닝들(OP1) 내에 제 1 매립 절연막(115)이 채워질 수 있다. 제 1 매립 절연막(115)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다
도 8a 및 도 8b를 참조하면, 예비 게이트 절연 패턴(111), 수직 도전 패턴(115), 및 제 1 매립 절연막(115)의 일 부분들을 패터닝하여 각각의 제 1 오프닝들(OP1) 내에 한 쌍의 제 1 및 제 2 워드 라인들(WL1, WL2), 게이트 절연 패턴들(Gox), 및 제 1 매립 절연 패턴(117)이 형성될 수 있다.
상세하게, 제 1 오프닝들(OP1)을 가로질러 제 1 방향(D1)으로 연장되는 마스크 패턴(미도시)이 예비 적층 구조체(PST) 상에 형성될 수 있다. 이어서, 마스크 패턴에 의해 노출된 예비 게이트 절연 패턴(111), 수직 도전 패턴(115), 및 제 1 매립 절연막(115)의 일부분들을 이방성 식각하여 기판(100)을 노출시킬 수 있다. 이에 따라, 각 제 1 오프닝(OP1) 내에 게이트 절연 패턴들(Gox) 및 제 1 및 제 2 워드 라인들(WL1, WL2)이 국소적으로 형성될 수 있다.
게이트 절연 패턴들(Gox)은 각 제 1 오프닝(OP1) 내에서 제 1 방향(D1)으로 서로 대칭적으로 형성될 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 각 제 1 오프닝(OP1) 내에서 제 1 매립 절연 패턴(117)을 사이에 두고 제 1 방향(D1)으로 이격될 수 있다.
일 예에서, 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성하는 이방성 식각 공정시 예비 게이트 절연막(111)이 일부 식각되는 것으로 설명하였으나, 예비 게이트 절연막(111)은 제 1 오프닝들(OP1)의 내벽들 상에 잔류할 수도 있다.
게이트 절연 패턴들(Gox), 제 1 및 제 2 워드 라인들(WL1, WL2), 및 제 1 매립 절연 패턴(117)을 형성한 후, 제 1 오프닝들(OP1) 내에 제 2 매립 절연 패턴(120)이 채워질 수 있다.
제 2 매립 절연 패턴(120)은 제 1 및 제 2 워드 라인들(WL1, WL2) 및 제 1 매립 절연 패턴(117)이 형성된 제 1 오프닝(OP1)을 채울 수 있으며, 기판(100)과 접촉할 수 있다. 즉, 제 2 매립 절연 패턴(120)은 제 1 방향(D1)으로 인접하는 반도체 패턴들(SP) 사이를 채울 수 있다. 제 2 매립 절연 패턴(120)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
도 9a 및 도 9b를 참조하면, 예비 스택 구조체(PST)를 관통하며, 희생막들(10) 및 반도체막들(20)의 측벽들을 노출시키는 제 2 오프닝들(OP2)이 형성될 수 있다. 제 2 오프닝들(OP2)은 제 1 방향(D1)으로 연장될 수 있으며, 제 1 오프닝들(OP1)과 이격될 수 있다.
제 2 오프닝들(OP2)을 형성하는 것은 예비 적층 구조체(PST) 상에 제 2 오프닝들(OP2)에 대응하는 개구를 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 예비 적층 구조체(PST)를 이방성 식각하는 것을 포함할 수 있다. 제 2 오프닝들(OP2)은 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도식각(over-etch)에 의해 제 2 오프닝들(OP2) 아래의 반도체 기판(100) 상면이 리세스되어 제 1 리세스 영역(RC1)이 형성될 수 있다.
이어서, 제 2 오프닝들(OP2)에 노출된 희생막들(10)을 층간 절연막들(ILD)로 대체될 수 있다. 희생막들(10)을 층간 절연막들(ILD)로 대체하는 방법에 대해서는 도 15 내지 도 19를 참조하여 보다 상세하게 설명하기로 한다. 희생막들(10)을 층간 절연막들(ILD)로 대체함에 따라, 반도체 기판(100) 상에 층간 절연막들(ILD) 및 반도체막들(20)이 번갈아 적층된 스택 구조체(ST)가 형성될 수 있다.
층간 절연막들(ILD)을 형성한 후, 제 2 오프닝들(OP2)에 노출된 제 1 리세스 영역(RC1)의 기판(100) 표면을 덮는 제 1 보호 구조체(PS1)가 형성될 수 있다. 제 1 보호 구조체(PS1)는 반도체막들(20)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 제 1 보호 구조체(PS1)의 형성 방법에 대해서는 도 19 내지 도 27을 참조하여 보다 상세히 설명하기로 한다.
도 10a 및 도 10b를 참조하면, 제 2 오프닝들(OP2)에 노출된 반도체막들(20)의 일부분들을 선택적으로 제거하여 층간 절연막들(ILD) 사이에 제 1 수평 리세스 영역들(R1)이 형성될 수 있다.
제 1 수평 리세스 영역들(R1)을 형성하는 것은, 층간 절연막들(ILD) 및 제 1 보호 구조체(PS1)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 반도체막들(20)의 일부분들을 식각하는 것을 포함할 수 있다.
제 1 수평 리세스 영역들(R1) 각각은 수직적으로 인접하는 층간 절연막들(ILD) 사이에 형성될 수 있다. 제 1 수평 리세스 영역들(R1)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 매립 절연 패턴들(120)의 측벽들의 일부분들 및 반도체막들(20)의 측벽들을 노출시킬 수 있다.
제 1 수평 리세스 영역들(R1)을 형성하는 동안 반도체 기판(100)은 제 1 보호 구조체(PS1)에 의해 보호될 수 있다. 그러므로, 반도체 기판(100)이 반도체막들(20)을 등방성 식각 공정하는 동안 함께 반도체 기판(100) 일부가 식각되어 적층 구조체(ST) 아래에 시그마(sigma) 형태의 언더컷 영역이 형성되는 것을 방지할 수 있다.
이어서, 제 1 수평 리세스 영역들(R1)에 의해 노출된 반도체막들(20)의 일부분들이 불순물로 도핑될 수 있다. 이에 따라, 각각의 반도체막들(20)에 제 1 소오스 및 드레인 영역들(SD1)이 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 제 1 수평 리세스 영역들(R1)을 채우는 제 1 도전 패턴들, 즉, 비트 라인들(BL)이 형성될 수 있다.
비트 라인들(BL)을 형성하는 것은, 제 1 수평 리세스 영역들(R1) 및 제 2 오프닝들(OP2)의 일부분들을 채우는 도전막을 증착한 후, 제 2 오프닝들(OP2) 내에서 도전막을 제거하여 제 1 수평 리세스 영역들(R1) 내에 국소적으로 도전막의 일부분들을 잔류시키는 것을 포함할 수 있다. 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다.
비트 라인들(BL)은 제 1 방향(D1)으로 연장될 수 있으며, 층간 절연막들(ILD)에 의해 제 3 방향(D3)으로 서로 분리될 수 있다. 비트 라인들(BL)은 반도체막들(20)의 제 1 소오스 및 드레인 영역들(SD1)과 접촉할 수 있다.
비트 라인들(BL)을 형성한 후, 제 2 오프닝들(OP2)을 채우는 제 3 매립 절연 패턴들(130)이 형성될 수 있다. 제 3 매립 절연 패턴들(130)은 제 2 방향(D2)으로 비트 라인들(BL)을 분리시킬 수 있다. 제 3 매립 절연 패턴(130)을 형성하는 것은, 제 1 보호 구조체(PS1)가 형성된 제 2 오프닝들(OP2) 내에 제 3 매립 절연막을 형성한 후, 제 3 매립 절연막을 식각하여 상부 절연막(TIL)의 상면을 노출시키는 것을 포함할 수 있다. 제 3 매립 절연 패턴들(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있으며, 제 3 매립 절연막을 식각하는 것은 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술이 사용될 수 있다.
도 12a 및 도 12b를 참조하면, 제 2 매립 절연 패턴들(120)을 가로지르며 스택 구조체(ST)를 관통하는 제 3 오프닝(OP3)이 형성될 수 있다. 제 3 오프닝(OP3)은 한 쌍의 제 3 매립 절연 패턴들(130) 사이에 형성될 수 있다. 제 3 오프닝(OP3)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 매립 절연 패턴들(120)의 측벽들과, 층간 절연막들(ILD) 및 반도체막들(20)의 측벽들을 노출시킬 수 있다.
제 3 오프닝들(OP3)을 형성하는 것은 적층 구조체(PST) 상에 제 3 오프닝들(OP3)에 대응하는 개구를 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 적층 구조체(PST)를 이방성 식각하는 것을 포함할 수 있다. 제 3 오프닝들(OP3)은 기판(100)의 상면을 노출시킬 수 있으며, 이방성 식각 동안 과도식각(over-etch)에 의해 제 3 오프닝들(OP3) 아래의 기판(100) 상면이 리세스되어 제 2 리세스 영역(RC2)이 형성될 수 있다.
이어서, 제 3 오프닝들(OP3)에 노출된 제 2 리세스 영역(RC2)의 기판(100) 표면을 덮는 제 2 보호 구조체(PS2)가 형성될 수 있다. 제 2 보호 구조체(PS2)는 반도체막들(20)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 제 2 보호 구조체(PS2)의 형성 방법에 대해서는 도 19 내지 도 27을 참조하여 보다 상세히 설명하기로 한다.
도 13a 및 도 13b를 참조하면, 제 3 오프닝들(OP3)에 노출된 반도체막들(20)의 일부분들을 선택적으로 제거하여 층간 절연막들(ILD) 사이에 제 2 수평 리세스 영역들(R2)이 형성될 수 있다.
제 2 수평 리세스 영역들(R2)을 형성하는 것은, 제 2 매립 절연 패턴들(120), 층간 절연막들(ILD), 및 제 2 보호 구조체(PS2)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 반도체막들(20)의 일부분들을 등방성 식각하는 것을 포함할 수 있다.
제 2 수평 리세스 영역들(R2) 각각은 제 3 방향(D3)으로 서로 인접하는 층간 절연막들(ILD) 사이, 그리고, 제 1 방향(D1)으로 서로 인접하는 제 2 매립 절연 패턴들(120) 사이에 형성되 수 있다. 제 2 수평 리세스 영역들(R2)을 형성함에 따라, 반도체 기판(100) 상에 제 3 방향(D3)으로 적층된 반도체 패턴들(SP)이 형성될 수 있다.
제 2 수평 리세스 영역들(R2)을 형성하는 동안 반도체 기판(100)은 제 2 보호 구조체(PS1)에 의해 보호될 수 있다. 그러므로, 반도체 기판(100)이 반도체막들(20)을 등방성 식각 공정하는 동안 함께 반도체 기판(100) 일부가 식각되어 적층 구조체(ST) 아래에 시그마(sigma) 형태의 언더컷 영역이 형성되는 것을 방지할 수 있다.
이어서, 제 2 수평 리세스 영역들(R2)에 의해 노출된 반도체막들(20)의 일부분들이 불순물로 도핑될 수 있다. 이에 따라, 각각의 반도체막들(20)에 제 2 소오스 및 드레인 영역들(SD2)이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제 2 수평 리세스 영역들(R2) 내에 스토리지 전극들(SE)이 국소적으로 형성될 수 있다.
스토리지 전극들(SE)을 형성하는 것은, 제 2 수평 리세스 영역들(R2)의 내벽 및 제 3 오프닝들(OP3)의 내벽을 컨포말하게 덮는 도전막을 증착하는 것, 제 3 오프닝들(OP3) 내벽에 증착된 도전막의 일부분들을 제거하여, 제 2 수평 리세스 영역들(R2) 내에 국소적으로 도전 패턴들을 잔류시키는 것을 포함할 수 있다.
스토리지 전극들(SE)은 제 1 방향(D1), 제 2 방향(D2), 및 제 3 방향(D3)으로 서로 이격될 수 있다. 스토리지 전극들(SE)은 제 2 수평 리세스 영역들(R2)에 노출된 반도체 패턴들(SP)의 측벽들과 접촉할 수 있다. 스토리지 전극들(SE) 각각은, 제 2 수평 리세스 영역들(R2) 내에 빈 공간을 정의할 수 있다. 다시 말해, 스토리지 전극들(SE) 각각은 제 2 방향(D2)으로 장축을 가지며, 속이 빈 실린더(cylinder) 형태를 가질 수 있다. 이와 달리, 스토리지 전극(SE)은 제 2 방향(D2)으로 장축을 갖는 필라(pillar) 형태일 수도 있다. 스토리지 전극(SE)은 금속 물질, 금속 질화막, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
이어서, 도 3 및 도 4를 참조하면, 스토리지 전극들(SE)이 형성된 제 2 수평 리세스 영역들(R2)을 컨포말하게 덮는 유전막(CIL)이 형성될 수 있으며, 스토리지 전극들(SE) 및 유전막(CIL)이 형성된 제 2 수평 리세스 영역들(R2) 및 제 3 오프닝(OP3)의 일부 채우는 플레이트 전극(PE)이 형성될 수 있다.
도 15 내지 도 30은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 보호 구조체를 형성하는 방법을 나타내는 도면들이다.
도 15를 참조하면, 도 6a 및 도 6b를 참조하여 설명한 것처럼, 기판(100) 상에 희생막들(10) 및 반도체막들(20)이 번갈아 반복적으로 적층된 예비 적층 구조체(PST)가 형성될 수 있다. 예비 적층 구조체(PST)의 최상층 반도체막(20) 상에 상부 절연막(TIL)이 형성될 수 있다.
이어서, 예비 적층 구조체(PST)를 관통하여 기판(100)을 노출시키는 오프닝(OP)이 형성될 수 있다. 여기서, 오프닝(OP)은 도 9a 및 도 9b를 참조하여 설명한 제 2 오프닝들(OP2) 또는 도 12a 및 도 12b를 참조하여 설명한 제 3 오프닝(OP3)에 해당할 수 있다.
오프닝(OP)은 앞서 설명한 것처럼, 예비 적층 구조체(PST) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 예비 적층 구조체(PST)를 이방성 식각하는 것을 포함할 수 있다. 오프닝(OP)을 형성하는 이방성 식각 공정 동안 과도식각에 의해 기판(100)의 상면이 리세스되어 리세스 영역(RC)이 형성될 수 있다. 즉, 리세스 영역(RC)의 바닥면은 최하층 희생막의 바닥면보다 낮은 레벨에 위치할 수 있다. 여기서, 리세스 영역(RC)은 도 9b를 참조하여 설명한 제 1 리세스 영역(RC1) 또는 도 12b를 참조하여 설명한 제 2 리세스 영역(RC2)에 해당할 수 있다.
도 16을 참조하면, 오프닝(OP)에 노출된 희생막들(10)을 제거하여 수직적으로 인접하는 반도체막들(20) 사이에 예비 절연 영역들(HR1)이 형성될 수 있다.
예비 절연 영역들(HR1)을 형성하는 것은, 기판(100), 반도체막들(20), 및 상부 절연막(TIL)에 대해 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 희생막들(10)을 제거시 반도체막들(20)은 제 2 매립 절연 패턴들(120) 및 제 1 및 제 2 워드 라인들(WL, WL2)에 의해 무너지지 않고 수직적으로 이격될 수 있다.
예비 절연 영역들(HR1)의 수직적 두께, 다시 말해 서로 인접하는 반도체막들(20) 간의 수직적 거리는 희생막(10)의 두께와 실질적으로 동일할 수 있다.
도 17을 참조하면, 예비 절연 영역들(HR1)의 수직적 두께를 증가시키는 확장(enlargement) 공정이 수행될 수 있다. 상세하게, 확장 공정은 예비 절연 영역들(HR1)에 노출된 반도체막들(20)을 등방성 식각하는 것을 포함할 수 있다. 즉, 확장 공정에 의해 반도체막들(20) 각각의 두께가 감소될 수 있다. 이에 따라, 수직적으로 인접하는 반도체막들(20) 사이에 절연 영역들(HR2)이 각각 형성될 수 있다.
반도체막들(20)에 대한 등방성 식각 공정시 오프닝(OP)에 노출된 기판(100)이 함께 식각될 수 있다. 이에 따라, 기판(100)에 형성된 리세스 영역의 깊이가 증가될 수 있다.
도 18을 참조하면, 절연 영역들(HR2)을 채우도록 절연막(200)이 증착될 수 있다. 절연막(200)은 오프닝(OP)의 적어도 일부를 채울 수 있다. 절연막(200)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 일 예에서, 절연막(200)은 상부 절연막(TIL)과 동일한 절연 물질을 포함할 수 있다.
도 19를 참조하면, 오프닝(OP) 내에 형성된 절연막(200)을 제거하여, 절연 영역들(HR2) 내에 국소적으로 층간 절연막들(ILD)을 각각 형성할 수 있다. 층간 절연막들(ILD)은 반도체막들(20)의 측벽들이 노출되도록 절연막에 대한 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 반도체막들(20)의 측벽들 상에서 절연막(200)이 제거되고, 제 3 방향(D3)으로 서로 분리된 층간 절연막들(ILD)이 형성될 수 있다.
도 20을 참조하면, 층간 절연막들(ILD)을 형성한 후, 반도체막들(20)의 측벽들을 덮는 측벽 산화막들(210a) 및 리세스 영역(RC)의 표면을 덮는 보호 산화막(210b)이 형성될 수 있다. 측벽 산화막들(210a) 및 보호 산화막(210b)은 오프닝(OP)에 노출된 반도체막들(20) 및 반도체 기판(100)에 대해 산화(oxidaton) 공정을 수행하여 형성될 수 있다. 즉, 측벽 산화막들(210a) 및 보호 산화막(210b)은 실리콘 산화물로 이루어질 수 있다. 산화 공정에 의해 측벽 산화막들(210a)은 반도체막들(20)의 측벽들에 선택적으로 형성될 수 있으며, 층간 절연막들(ILD)의 측벽들을 노출시킬 수 있다.
측벽 산화막들(210a) 및 보호 산화막(210b)이 형성된 오프닝(OP)의 내벽 상에 제 1 보호막(220)이 컨포말하게 증착될 수 있다. 제 1 보호막(220)은 측벽 산화막들(210a) 및 보호 산화막(210b)에 대해 식각 선택성을 갖는 절연물질로 이루어질 수 있다.
도 21을 참조하면, 제 1 보호막(220)을 이방성 식각하여 보호 스페이서(225)가 형성될 수 있다. 보호 스페이서(225)는 리세스 영역(RC1)의 바닥면 상에 형성된 보호 산화막(210b)을 노출시킬 수 있다. 보호 스페이서(225)는 반도체막들(20)의 측벽들 상에 형성된 측벽 산화막들(210a) 및 층간 절연막들(ILD)의 측벽들을 덮을 수 있다.
도 22를 참조하면, 보호 스페이서(225)에 의해 노출된 보호 산화막(210b)이 제거되어 기판(100)이 노출될 수 있다. 보호 산화막(210b)을 제거함에 따라 보호 스페이서(225)와 리세스 영역(RC)의 측벽 사이에 언더컷 영역(UC)이 형성될 수 있다.
보호 산화막(210a)을 제거하는 것은 보호 스페이서(225)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하는 것을 포함할 수 있다.
언더컷 영역(UC)을 형성함에 따라 보호 스페이서(225)의 하부 부분이 리세스 영역(RC)의 측벽 및 바닥면과 이격될 수 있다. 다시 말해, 보호 스페이서(225)의 하부 부분이 최하층 층간 절연막(ILD)의 측벽 상에서 아래로 돌출된 형태를 가질 수 있다.
도 23을 참조하면, 언더컷 영역(UC)을 채우면서 보호 스페이서(225)를 컨포말하게 덮는 제 2 보호막(230)이 형성될 수 있다. 제 2 보호막(230)은 보호 스페이서(225)와 동일한 절연 물질을 포함할 수 있다. 제 2 보호막(230)은 원자층 증착 또는 화학적 기상 증착 방법을 이용하여 형성될 수 있다.
제 2 보호막(230)을 증착시 언더컷 영역(UC)이 부분적으로 또는 완전히 채워질 수 있다. 즉, 제 2 보호막(230)은 리세스 영역(RC)의 표면을 덮으며 보호 스페이서(225)의 하부 부분을 감싸도록 증착될 수 있다.
이어서, 제 2 보호막(230) 상에 버퍼막(240)이 컨포말하게 증착될 수 있다. 버퍼막(240)은 오프닝(OP)의 일부를 채우며, 스택 구조체(ST)의 상면을 덮을 수 있다. 버퍼막(240)은 보호 스페이서(225) 및 제 2 보호막(230)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다.
계속해서, 에스오지 기술을 이용하여 버퍼막(240)이 형성된 오프닝(OP)을 채우는 희생막이 형성될 수 있다. 희생막은, 예를 들어, FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene)을 포함할 수 있다. 오프닝(OP) 내에 희생막을 채운 후, 희생막에 대한 어닐링(anealing) 공정이 수행될 수 있다.
이어서, 희생막의 일부분을 등방적으로 식각하여 오프닝(OP)의 하부를 채우는 희생 패턴(255)이 형성될 수 있다. 희생 패턴(255)은 희생막을 등방성 식각하고 잔류하는 희생막의 일부분일 수 있다. 희생 패턴(255)의 상면은 최하층 층간 절연막의 상면과 바닥면 사이에 위치할 수 있다.
도 24를 참조하면, 희생 패턴(255)에 노출된 버퍼막(240)을 등방성 식각하여 버퍼 패턴(245)이 형성될 수 있다. 버퍼 패턴(245)은 오프닝(OP)의 하부에 형성될 수 있으며, 버퍼 패턴(245)은 희생 패턴(255)의 바닥면 및 측벽을 덮을 수 있다. 버퍼막(240)에 대한 등방성 식각 공정시, 버퍼 패턴(245)의 상면이 최하층 층간 절연막(ILD)의 상면과 하면 사이에 위치하도록 제어될 수 있다.
도 25를 참조하면, 희생 패턴(255) 및 버퍼 패턴(245)에 의해 노출된 제 2 보호막(230) 및 보호 스페이서(225)의 일부분에 대한 등방성 식각 공정이 수행될 수 있다. 이에 따라 측벽 산화막들(210a)이 오프닝에 다시 노출될 수 있다.
제 2 보호막(230) 및 보호 스페이서(225)에 대한 등방성 식각 공정 후, 보호 스페이서(225)의 하부 부분이 잔류하여 제 1 보호 패턴(227)이 형성될 수 있으며, 제 2 보호막(230)의 하부 부분이 잔류하여 제 2 보호 패턴(235)이 형성될 수 있다. 제 1 보호 패턴(227)은 최하층 층간 절연막(ILD)의 측벽을 덮을 수 있으며, 제 2 보호 패턴(235)은 리세스 영역(RC)의 바닥면 및 제 1 보호 패턴(227)의 측벽을 덮을 수 있다.
이와 같이 형성된 제 1 및 제 2 보호 패턴들(227, 235)은 앞서 설명한 제 1 보호 구조체(PS1) 또는 제 2 보호 구조체(PS2)에 해당할 수 있다.
도 26 및 도 27을 참조하면, 측벽 산화막들(210a) 및 버퍼 패턴(245)을 제거하여 반도체막들(20)의 측벽들 및 제 2 보호 패턴(235)의 표면이 노출될 수 있다. 측벽 산화막들(210a) 및 버퍼 패턴(245)은 층간 절연막들(ILD) 및 제 2 보호 패턴(235)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하여 식각될 수 있다.
제 1 및 제 2 보호 패턴들(227, 235)은 등방성 식각 공정에 의해 라운드진 상면을 가질 수 있다. 제 2 보호 패턴(235)은 제 1 보호 패턴(227)의 하부 부분을 감싸도록 형성될 수 있다.
상세하게, 제 1 보호 패턴(227)은 리세스 영역(RC)의 측벽과 마주하는 내벽 및 내벽에 대향하며 오프닝에 노출된 외벽을 가질 수 있다. 제 2 보호 패턴(235)은 제 1 보호 패턴(227)의 내벽 및 외벽과 직접 접촉할 수 있다. 다른 예로, 제 2 보호 패턴(235)은 제 1 보호 패턴(227)의 내벽 일부와 직접 접촉할 수 있으며, 제 1 보호 패턴(227)의 내벽과 리세스 영역의 측벽 사이에 에어 갭 또는 빈 공간이 형성될 수도 있다. 또 다른 예로, 제 1 보호 패턴(227)의 내벽과 리세스 영역의 측벽 사이에 채워진 제 2 보호 패턴(235)의 일 부분은 씸(seam)을 포함할 수도 있다.
도 28을 참조하면, 오프닝에 노출된 반도체막들(20)의 일부분들을 선택적으로 제거하여 층간 절연막들(ILD) 사이에 리세스 영역들(R)이 형성될 수 있다. 여기서, 리세스 영역들은 도 10b의 제 1 수평 리세스 영역들(R1) 또는 도 13b의 제 2 수평 리세스 영역들(R2)에 대응될 수 있다.
리세스 영역들(R)을 형성하는 것은, 층간 절연막들(ILD) 및 보호 구조체(PS)에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하여 반도체막들(20)의 일부분들을 수평적으로 식각하는 것을 포함할 수 있다.
반도체막들(20)에 대한 등방성 식각 공정 동안 반도체 기판(100)은 보호 구조체에 의해 노출되지 않을 수 있다. 즉, 반도체막들(20)에 대한 등방성 식각 공정 동안 반도체 기판(100)이 일부 식각되어 적층 구조체(ST) 아래에 기형적인 프로파일이 형성되는 것이 방지될 수 있다.
도 29를 참조하면, 도전막(260)은 리세스 영역들(R)을 채우도록 형성될 수 있으며, 오프닝(OP)의 내벽을 컨포말하게 덮을 수 있다. 도전막(260)은 오프닝(OP)의 적어도 일부를 채울 수 있다.
도전막(260)은 금속막 또는 금속 실리사이드 막을 포함할 수 있다. 예를 들면, 금속막은 니켈막, 코발트막, 플라티늄막, 타타늄막, 탄탈륨막, 또는 텅스텐막 중 적어도 어느 하나일 수 있다, 금속막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성할 수 있다.
금속 실리사이드 막은, 예를 들어, 니켈 실리사이드막, 코발트 실리사이드막, 플라티늄 실리사이드막, 타타늄 실리사이드막, 탄탈륨 실리사이드막, 또는 텅스텐 실리사이드막 중 적어도 어느 하나일 수 있다. 금속 실리사이드막은 반도체 패턴들의 측벽들과 금속막 사이에 형성될 수 있다.
도 30을 참조하면, 층간 절연막들(ILD) 사이에서 반도체 패턴들(SP)과 접촉하는 도전 패턴들(265)이 각각 형성될 수 있다.
도전 패턴들(265)은 층간 절연막들(ILD)의 측벽들이 노출되도록 도전막(260)을 등방성 식각함으로써 형성될 수 있다. 즉, 도전 패턴들(265)은 제 3 방향(D3)으로 서로 분리될 수 있다. 또한, 도전막(260)을 등방성 식각시, 보호 구조체(PS) 상에 형성된 도전막(260)은 완전히 제거될 수 있다. 반도체 기판(100)의 리세스 영역(RC) 및 보호 구조체(PS)의 표면에 도전막(260)의 잔류물이 잔존함으로 인해 누설 전류가 발생하는 것은 방지될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상에서 서로 이격되어 배치되는 적층 구조체들로서, 상기 적층 구조체들 각각은 상기 반도체 기판 상에 번갈아 적층된 층간 절연막들 및 반도체 패턴들을 포함하는 것;
    수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들과 연결되는 도전 패턴들; 및
    상기 적층 구조체들 사이에서 상기 반도체 기판의 상면을 덮는 보호 구조체를 포함하되,
    상기 보호 구조체의 상면은 상기 층간 절연막들 중 최하층 층간 절연막의 상면과 하면 사이의 레벨에 위치하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 상기 적층 구조체들 사이의 리세스 영역을 포함하고,
    상기 보호 구조체는 상기 리세스 영역의 바닥면을 덮는 수평부 및 상기 리세스 영역의 측벽 및 상기 최하층 층간 절연막의 측벽을 덮는 측벽부를 포함하되,
    상기 측벽부의 두께가 수평부의 두께보다 큰 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 보호 구조체의 상기 측벽부는 라운드진 상면을 갖는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 반도체 기판은 상기 적층 구조체들 사이의 리세스 영역을 포함하고,
    상기 보호 구조체는:
    상기 리세스 영역의 측벽과 이격되어 상기 최하층 층간 절연막의 측벽을 덮는 제 1 보호막 패턴; 및
    상기 제 1 보호막 패턴과 상기 리세스 영역의 측벽 사이에 개재되며, 상기 리세스 영역의 바닥면을 덮는 제 2 보호막 패턴을 포함하는 3차원 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 최하층 층간 절연막은 상기 반도체 기판의 상면과 접촉하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 반도체 패턴들은 상기 반도체 기판과 동일한 반도체 물질을 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 보호 구조체는 상기 층간 절연막들과 동일한 절연 물질을 포함하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 층간 절연막들 각각은 제 1 두께를 갖고, 상기 반도체 패턴들 각각은 상기 제 1 두께보다 큰 제 2 두께를 갖는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 도전 패턴들은 상기 반도체 기판의 상면과 나란한 제 1 방향으로 연장되는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 도전 패턴들을 덮는 유전막 및 상기 유전막 상의 공통 전극을 더 포함하는 3차원 반도체 메모리 장치.
  11. 제 1 방향으로 연장되며 상기 제 1 방향과 다른 제 2 방향으로 서로 이격되는 제 1 및 제 2 리세스 영역들을 포함하는 반도체 기판;
    상기 제 1 및 제 2 리세스 영역들 사이에 배치되며, 상기 반도체 기판 상에 번갈아 적층되는 층간 절연막들 및 반도체 패턴들을 포함하는 적층 구조체;
    상기 반도체 기판의 상면에 수직한 제 3 방향으로 연장되며, 상기 적층 구조체를 가로지르는 제 1 도전 패턴;
    수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 제 1 측면과 접촉하는 제 2 도전 패턴들;
    수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 상기 제 1 측면과 대향하는 제 2 측면과 접촉하는 정보 저장 소자들;
    상기 제 1 리세스 영역 내에 배치되는 제 1 보호 구조체; 및
    상기 제 2 리세스 영역 내에 배치되는 제 2 보호 구조체를 포함하는 3차원 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 보호 구조체들의 최상면들은 상기 층간 절연막들 중 최하층 층간 절연막의 상면과 하면 사이의 레벨에 위치하는 3차원 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 및 제 2 보호 구조체들 각각은 상기 리세스 영역의 바닥면을 덮는 수평부 및 상기 리세스 영역의 측벽 및 상기 최하층 층간 절연막의 측벽을 덮는 측벽부를 포함하되,
    상기 측벽부의 두께가 수평부의 두께보다 큰 3차원 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제 1 및 제 2 보호 구조체들 각각은:
    상기 최하층 층간 절연막의 측벽을 덮는 제 1 보호막 패턴; 및
    상기 제 1 보호막 패턴을 덮으며 해당하는 상기 제 1 및 제 2 리세스 영역들의 바닥면을 덮는 제 2 보호막 패턴을 포함하는 3차원 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제 1 및 제 2 보호 구조체들은 상기 층간 절연막들과 동일한 절연 물질을 포함하는 3차원 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 반도체 패턴들 각각은 상기 제 2 방향으로 서로 이격되는 제 1 및 제 2 소오스 및 드레인 영역들 및 이들 사이의 채널 영역을 포함하고,
    상기 제 1 도전 패턴은 상기 반도체 패턴들의 상기 채널 영역들과 인접하는 3차원 반도체 메모리 장치.
  17. 제 1 방향으로 연장되며 상기 제 1 방향과 다른 제 2 방향으로 서로 이격되는 제 1 및 제 2 리세스 영역들을 포함하는 반도체 기판;
    상기 제 1 및 제 2 리세스 영역들 사이에 배치되며, 상기 제 1 방향으로 서로 이격되는 적층 구조체들로서, 상기 적층 구조체들 각각은 상기 반도체 기판 상에 번갈아 적층되는 층간 절연막들 및 반도체 패턴들을 포함하는 것;
    상기 반도체 기판의 상면에 수직한 제 3 방향으로 연장되며, 상기 적층 구조체들을 각각 가로지르는 워드 라인들;
    수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 제 1 측면과 접촉하며 상기 제 1 방향으로 연장되는 비트 라인들;
    수직적으로 인접하는 상기 층간 절연막들 사이에 각각 제공되며, 상기 반도체 패턴들의 상기 제 1 측면과 대향하는 제 2 측면과 접촉하는 스토리지 전극들;
    상기 제 1 리세스 영역 내에 배치되는 제 1 보호 구조체;
    상기 제 1 보호 구조체 상에서 상기 제 2 도전 라인들의 측벽들 및 상기 층간 절연막들의 측벽들을 덮는 매립 절연 패턴;
    상기 제 2 리세스 영역 내에 배치되는 제 2 보호 구조체;
    상기 제 2 보호 구조체 상에서 상기 스토리지 전극들을 덮는 플레이트 전극; 및
    상기 스토리지 전극들과 상기 플레이트 전극 사이의 유전막을 포함하되,
    상기 제 1 및 제 2 보호 구조체들 각각은:
    상기 최하층 층간 절연막의 측벽을 덮는 제 1 보호막 패턴; 및
    상기 제 1 보호막 패턴과 상기 제 1 및 제 2 리세스 영역들의 측벽 사이에 개재되며, 상기 제 1 및 제 2 리세스 영역들의 바닥면을 덮는 제 2 보호막 패턴을 포함하되,
    상기 제 1 및 제 2 보호 구조체들의 최상면들은 상기 층간 절연막들 중 최하층 층간 절연막의 상면과 하면 사이의 레벨에 위치하는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 최하층 층간 절연막은 상기 반도체 기판의 상면과 접촉하고,
    상기 제 1 및 제 2 보호 구조체들은 상기 층간 절연막들과 동일한 절연 물질을 포함하는 3차원 반도체 메모리 장치.
  19. 제 11 항에 있어서,
    상기 제 1 보호 구조체는 상기 제 1 리세스 영역의 바닥면 상에서 두께보다 상기 제 1 리세스 영역의 측벽에서 더 큰 두께를 갖고,
    상기 제 2 보호 구조체는 상기 제 2 리세스 영역의 바닥면 상에서 두께보다 상기 제 2 리세스 영역의 측벽에서 더 큰 두께를 갖는 3차원 반도체 메모리 장치.
  20. 제 11 항에 있어서,
    상기 층간 절연막들 각각은 제 1 두께를 갖고, 상기 반도체 패턴들 각각은 상기 제 1 두께보다 큰 제 2 두께를 갖는 3차원 반도체 메모리 장치.
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