KR101792778B1

KR101792778B1 - 비휘발성 메모리 장치 및 그 형성 방법

Info

Publication number: KR101792778B1
Application number: KR1020100104712A
Authority: KR
Inventors: 손병근; 이창현; 이재구; 설광수; 유병관
Original assignee: 삼성전자주식회사
Priority date: 2010-10-26
Filing date: 2010-10-26
Publication date: 2017-11-01
Also published as: US8581321B2; US20120098051A1; KR20120043414A; US20140065810A1; US9093479B2

Abstract

본 발명은 3차원 구조의 수직형 비휘발성 메모리 장치 및 이의 제조 방법이 제공한다. 이 비휘발성 메모리 장치에서는, 활성 기둥에 인접한 게이트 패턴들의 모서리가 둥글게 형성되므로, 전기장(electric field)이 상기 게이트 패턴의 모서리에 집중되는 것을 방지할 수 있다. 이로써 게이트 절연막의 신뢰성이 증대되며, 소거 동작시 발생될 수 있는 문제점인 백 터널링(back tunneling)을 감소시킬 수 있다. 이로써 신뢰성이 향상된 비휘발성 메모리 장치를 구현할 수 있다.

Description

비휘발성 메모리 장치 및 그 형성 방법{Non-volatile memory device and method of forming the same}

본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 비휘발성 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.

본 발명이 해결하고자 하는 일 기술적 과제는 신뢰성이 향상된 3차원 비휘발성 메모리 장치를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성이 향상된 3차원 비휘발성 메모리 장치의 형성 방법을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는, 반도체 기판; 상기 반도체 기판 상에 적층된 복수의 게이트 패턴들; 상기 게이트 패턴들 사이에 배치되는 게이트 층간 절연 패턴(inter-gate dielectrics)들; 상기 게이트 패턴들과 상기 게이트 층간 절연 패턴들을 관통하여 상기 반도체 기판과 접하는 활성 기둥들; 및 상기 활성기둥들과 상기 게이트 패턴 사이에 개재되는 게이트 절연막을 포함하되, 상기 활성 기둥에 인접한 상기 게이트 패턴들의 모서리는 둥근(rounded) 것을 특징으로 한다.

상기 비휘발성 메모리 장치는, 상기 게이트 층간 절연 패턴과 상기 활성 기둥 사이에 개재되는 성형 절연막을 더 포함할 수 있다. 상기 성형 절연막은 연장되어 상기 게이트 절연막과 상기 게이트 패턴 사이에 개재될 수 있다. 상기 성형 절연막은 'L' 형태를 가지며 상기 반도체 기판과 접할 수 있다.

상기 게이트 패턴들의 라운드진 모서리는 상기 성형 절연막과 수직적으로 중첩될 수 있다.

상기 비휘발성 메모리 장치는, 상기 게이트 패턴과 상기 게이트 절연막 사이 그리고 상기 게이트 패턴과 상기 게이트 층간 절연 패턴 사이에 개재되는 제 1 블로킹절연막을 더 포함할 수 있다. 이때 상기 게이트 절연막은 터널 절연막과 전하 트랩막을 포함할 수 있다.

상기 비휘발성 메모리 장치는 상기 제 1 블로킹절연막과 상기 게이트 패턴 사이에 개재되는 제 2 블로킹절연막을 더 포함할 수 있다.

상기 게이트 패턴의 중심 높이에서의 상기 활성 기둥과 상기 게이트 패턴 사이의 거리는 상기 게이트 패턴의 상단 높이에서의 상기 활성 기둥과 상기 게이트 패턴 사이의 거리보다 짧을 수 있다.

상기 활성 기둥은 상기 반도체 기판과 접하는 제 1 반도체 막과 상기 제 1 반도체 막의 외벽을 덮으며 상기 반도체 기판과 이격된 제 2 반도체 막을 포함할 수 있다.

상기 게이트 절연막은 상기 제 2 반도체막의 외측벽과 하부면과 접하는 'L'자형 단면을 가질 수 있다.

상기 게이트 절연막은 연장되어 상기 게이트 층간절연 패턴과 상기 게이트 패턴 사이에 개재될 수 있다. 이때 상기 게이트 절연막은 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다.

상기 다른 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 형성 방법은, 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 희생막들과 게이트 층간절연막들(inter-gate dielectric layer)을 교대로 복수회에 걸쳐 적층하는 단계; 상기 게이트 층간 절연막들과 희생막들을 관통하여 상기 반도체 기판과 접하는 활성 기둥을 형성하는 단계; 상기 활성 기둥과 이격되는 위치에서 상기 희생막들과 게이트 층간 절연막들을 패터닝하여 제 1 개구부를 형성하는 단계; 상기 제 1 개구부를 통해 상기 희생막들을 제거하는 단계; 및 상기 희생막들이 제거된 영역에 게이트 패턴을 형성하는 단계를 포함하되, 상기 활성 기둥에 인접한 상기 게이트 패턴의 모서리는 둥글게 형성될 수 있다.

일 예에 있어서, 상기 활성 기둥을 형성하는 단계는, 상기 게이트 층간절연막들과 상기 희생막들을 패터닝하여 제 2 개구부를 형성하는 단계; 제 2 개구부가 형성된 상기 반도체 기판 상에 성형 절연막, 게이트 절연막 및 제 1 반도체막을 콘포말하게 형성하는 단계; 상기 제 1 반도체막, 상기 게이트 절연막 및 상기 성형 절연막에 대하여 이방성 식각 공정을 진행하여 상기 제 2 개구부의 측벽을 덮는 성형 절연 패턴, 게이트 절연 패턴 및 제 1 반도체 패턴을 형성하는 단계; 및 상기 제 2 개구부의 바닥에 노출된 상기 반도체 기판과 상기 제 1 반도체 패턴의 측벽을 덮는 제 2 반도체 막을 형성하는 단계를 포함할 수 있으며, 상기 제 2 반도체막과 상기 제 1 반도체 패턴은 상기 활성 기둥을 구성할 수 있다.

상기 제 1 개구부를 통해 상기 희생막들을 제거하는 단계는 상기 성형 절연 패턴을 노출시키는 단계를 포함할 수 있으며, 이때 상기 방법은, 상기 게이트 패턴을 형성하기 전에, 등방성 식각 공정을 진행하여 노출된 상기 성형 절연 패턴의 적어도 일부를 제거하여 상기 성형 절연 패턴에 둥근 프로파일을 형성하는 단계를 더 포함할 수 있다.

상기 성형 절연 패턴의 적어도 일부를 제거하는 단계는 상기 게이트 절연막을 노출시킬 수 있다.

상기 방법은, 상기 성형 절연 패턴에 둥근 프로파일을 형성하는 단계 후에, 제 1 블로킹절연막을 콘포말하게 형성하는 단계를 더 포함할 수 있다.

다른 예에 있어서, 상기 제 1 개구부를 통해 상기 희생막들을 제거하는 단계는 상기 게이트 층간절연막의 측벽을 일부 제거하여 상기 게이트 층간절연막의 측벽에 둥근 프로파일을 형성하는 단계를 포함할 수 있다. 이때 상기 희생막들을 제거하는 단계는 등방성 식각 공정으로 진행될 수 있으며, 상기 등방성 식각 공정은 상기 게이트 층간절연막과 상기 희생막이 1:5~1:15의 식각 선택비를 포함하는 식각 레서피로 진행될 수 있다.

또 다른 예에 있어서, 상기 활성 기둥을 형성하는 단계는, 상기 게이트 층간절연막들과 상기 희생막들을 패터닝하여 제 2 개구부를 형성하는 단계; 제 2 개구부의 측벽을 덮는 성형 절연 패턴을 형성하는 단계; 및 상기 제 2 개구부 안에서 상기 성형 절연 패턴의 측벽과 상기 반도체 기판을 덮는 반도체막을 형성하는 단계를 포함할 수 있으며, 이때 상기 반도체 막은 상기 활성 기둥을 구성할 수 있다.

또 다른 예에 있어서, 상기 제 1 개구부를 통해 상기 희생막들을 제거하는 단계는 상기 성형 절연 패턴을 노출시키는 단계를 포함할 수 있으며, 이때 상기 방법은, 상기 게이트 패턴을 형성하기 전에, 등방성 식각 공정을 진행하여 노출된 상기 성형 절연 패턴의 적어도 일부를 제거하여 상기 성형 절연 패턴에 둥근 프로파일을 형성하는 단계를 더 포함할 수 있다.

본 발명의 일 예에 따른 비휘발성 메모리 장치에서는, 활성 기둥에 인접한 게이트 패턴들의 모서리가 둥글게 형성되므로, 전기장(electric field)이 상기 게이트 패턴의 모서리에 집중되는 것을 방지할 수 있다. 이로써 게이트 절연막의 신뢰성이 증대되며, 소거 동작시 발생될 수 있는 문제점인 백 터널링(back tunneling)을 감소시킬 수 있다. 이로써 신뢰성이 향상된 비휘발성 메모리 장치를 구현할 수 있다.

도 1은 본 발명의 일 예에 따른 비휘발성 메모리 장치의 개략적인 회로도이다.
도 2는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 평면도이다.
도 3a는 본 발명의 실시예 1에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 3b는 도 3a의 'A' 부분을 확대한 확대도이다.
도 4 내지 도 13은 도 3a의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 14는 본 발명의 실시예 2에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 15는 본 발명의 실시예 3에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 16은 도 15의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 나타내는 공정단면도이다.
도 17은 본 발명의 실시예 4에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 18은 본 발명의 실시예 5에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 19 내지 23은 도 18의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 나타내는 공정 단며도들이다.
도 24는 본 발명의 실시예 6에 따라 도 2를 I-I'선으로 자른 단면도이다.
도 25 내지 28은 도 24의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 나타내는 공정 단며도들이다.
도 29는 본 발명의 실시예들에 따른 수직형 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 30은 본 발명의 실시예들에 따른 수직형 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 31은 본 발명의 실시예들에 따른 수직형 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 수직형 비휘발성 메모리 장치의 구조를 갖는다.

<실시예 1>

도 1은 본 발명의 일 예에 따른 비휘발성 메모리 장치의 개략적인 회로도이다. 도 2는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 평면도이다. 도 3a는 본 발명의 실시예 1에 따라 도 2를 I-I'선으로 자른 단면도이다.

도 1, 2 및 3a를 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.

공통 소오스 라인(CSL)은 반도체 기판(1) 상에 배치되는 도전성 박막 또는 반도체 기판(1) 내에 형성되는 제 1 불순물 주입 영역(56)일 수 있다. 상기 반도체 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판(1)으로부터 이격되어 그 상부에 배치되는 도전 라인들(64)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 반도체 기판(1) 상에 2차원적으로 배열된다.

셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL0-BL2)에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 하부 선택 라인(LSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 상부 선택 라인들(USL0-USL2)이 하부 선택 트랜지스터(LST), 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들(UST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 하부 선택 라인(LSL)은 상부 선택 라인들(USL0-USL2)처럼 서로 연결되지 않고 복수개로 분리될 수 있다.

하부 선택 트랜지스터들(LST)는 반도체 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 하부 선택 라인(LSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.

셀 스트링들(CSTR) 각각은 반도체 기판(1)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 활성 기둥(AR)을 포함할 수 있다. 활성 기둥(AR)은 상부 선택 라인(USL0-USL2), 하부 선택 라인(LSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.

한편, 워드라인들(WL0-WL3)과 활성 기둥(AR) 사이에는 게이트 절연막 패턴(45a)이 배치될 수 있다. 본 실시예에 따르면, 게이트 절연막 패턴(45a)은 터널절연막 및 전하 트랩막을 포함할 수 있다. 하부 선택 라인(LSL)과 활성 기둥(AR) 사이 또는 상부 선택 라인들(USL0-USL2)과 활성 기둥(AR) 사이에는, 전하 트랩막이 없을 수도 있다.

하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 기둥(AR)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.

구체적으로, 도 2 및 3a를 참조하면, 반도체 기판(1) 상에 게이트 패턴들(60ℓ, 60w, 60u)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)이 교대로 반복되어 적층된다. 상기 반도체 기판(1)은 제 1 방향(X)과 이에 직교하는 제 2 방향(Y)에 의해 만들어지는 상부 평면을 가지며, 상기 게이트 패턴들(60ℓ, 60w, 60u)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)은 상기 상부 평면 상에서 상기 제 1 방향(X)과 제 2 방향(Y)에 직교하는 방향인 제 3 방향(Z)으로 적층된다. 도시하지는 않았지만, 상기 반도체 기판(1) 내에는 웰 영역이 형성될 수 있다. 상기 반도체 기판(1)에는 예를 들면 P-형 불순물 층이 형성될 수 있다.

상기 반도체 기판(1) 내의 소정 영역에는 제 1 불순물 주입 영역(56)이 제 2 방향(Y)으로 연장한 라인 형태로 배치될 수 있다. 상기 제 1 불순물 주입 영역(56)은 N+형 불순물 층일 수 있다. 상기 제 1 불순물 주입 영역들(56)은 소정 영역에서 서로 연결될 수 있다. 상기 제 1 불순물 주입 영역(56)은 상기 게이트 패턴들(60ℓ, 60w, 60u)과 중첩되는 위치에 배치될 수 있다.

상기 게이트 패턴들(60ℓ, 60w, 60u)은 불순물이 도핑된 폴리실리콘, 및/또는 금속, 금속 질화물 및 금속 실리사이드과 같은 금속 함유막을 포함할 수 있다. 구체적으로, 예를 들면, 상기 게이트 패턴들(60ℓ, 60w, 60u)은 폴리실리콘, 텅스텐, 탄탈륨질화막, 티타늄질화막 및 금속실리사이드를 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 게이트 패턴들(60ℓ, 60w, 60u)은 하부 선택 게이트 패턴(60ℓ), 워드라인 게이트 패턴(60w) 및 상부 선택 게이트 패턴(60u)를 포함할 수 있다.

상기 게이트 패턴들(60ℓ, 60w, 60u)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)을 관통하여 상기 반도체 기판(1)과 접하는 활성 기둥(AR)이 배치된다. 상기 활성 기둥(AR)은 제 1 반도체 패턴(47a)과 제 2 반도체 패턴(50a)을 포함할 수 있다. 상기 제 2 반도체 패턴(50a)은 상기 제 1 반도체 패턴(47a)의 내측벽을 덮는 동시에 상기 반도체 기판(1)을 덮는다. 상기 활성 기둥(AR)은 상기 제 1 불순물 주입 영역(56)과 이격되도록 배치될 수 있다. 상기 활성 기둥(AR)은 예를 들면 불순물이 도핑되거나 도핑되지 않은 폴리실리콘일 수 있다. 본 실시예에서, 상기 활성 기둥(AR)은 컵 형태를 가질 수 있다. 상기 활성 기둥(AR)의 내부는 내부 절연 패턴(52a)으로 채워질 수 있다. 상기 게이트 패턴들(60ℓ, 60w, 60u)과 상기 활성 기둥(AR) 사이에는 상기 게이트 절연막 패턴(45a)이 개재된다. 상기 게이트 절연막 패턴(45a)은 상기 제 1 반도체 패턴(47a)의 외측벽과 하부면을 덮는다. 상기 게이트 절연막 패턴(45a)은 'L'자형 단면을 가질 수 있다. 상기 게이트 절연막 패턴(45a)과 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a) 사이에는 성형 절연 패턴(43a)이 개재된다. 상기 성형 절연 패턴(43a)은 연장되어 상기 게이트 패턴들(60ℓ, 60w, 60u)과 상기 활성 기둥(AR) 사이에도 개재된다. 본 실시예에서 상기 성형 절연 패턴(43a)은 산화막 계열의 물질로 구성될 수 있다. 상기 게이트 패턴들(60ℓ, 60w, 60u)과 상기 활성 기둥(AR) 사이에 개재되는 성형 절연 패턴(43a)도 블로킹 절연막의 기능을 할 수 있다.

도 3b는 도 3a의 'A' 부분을 확대한 확대도이다.

도 2, 3a 및 3b를 참조하면, 상기 게이트 패턴들(60ℓ, 60w, 60u)과 상기 성형 절연 패턴(43a) 사이에 그리고 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 사이에 블로킹 절연막(58)이 개재된다. 상기 블로킹 절연막(58)은 실리콘 산화막보다 높은 유전상수를 가지는 고유전막으로, 예를 들면 알루미늄 산화막일 수 있다. 상기 블로킹 절연막(58)을 고유전막으로 형성하면, 소자의 프로그램/소거 속도를 향상시킬 수 있다.

도 3b를 참조하여, 상기 활성 기둥(AR)의 제 1 반도체 패턴(47a)에 인접한 상기 게이트 패턴들(60ℓ, 60w, 60u)의 모서리들은 둥글다. 즉, 상기 게이트 패턴들(60ℓ, 60w, 60u)의 각가의 중심 높이에서 내부 절연 패턴(52a)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 각각의 사이의 제 1 거리(T1)는 상기 게이트 패턴들(60ℓ, 60w, 60u)의 각가의 상단 높이에서 내부 절연 패턴(52a)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 각각의 사이의 제 2 거리(T2)보다 짧다. 상기 게이트 패턴들(60ℓ, 60w, 60u)의 둥근 모서리들은 상기 성형 절연 패턴(43a)과 수직적으로 중첩된다. 상기 게이트 패턴들(60ℓ, 60w, 60u)의 모서리들이 둥글게 형성되므로, 소자 동작시 상기 게이트 패턴들(60ℓ, 60w, 60u)의 모서리에 전기장이 집중되는 것을 방지할 수 있어 게이트 절연막 패턴(45a)의 열화를 방지할 수 있다. 이로써 게이트 절연막 패턴(45a)의 신뢰성이 증대될 수 있다. 또한, 소거 동작시 발생될 수 있는 문제점인 백 터널링(back tunneling)을 감소시킬 수 있다.

한편, 이웃하는 복수의 활성 기둥(AR) 사이에서 상기 게이트 패턴들(60ℓ, 60w, 60u)과 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)을 관통하는 매립 절연 패턴(62)이 배치된다. 상기 매립 절연 패턴(62)은 상기 하부 선택 게이트 패턴(60ℓ)을 관통하지 않을 수도 있다. 상기 매립 절연 패턴(62)은 제 2 방향(Y)으로 연장한 라인 형태를 가질 수 있다. 하나의 상기 매립 절연 패턴(62)에 의해 하나의 평면 상에서 상기 상부 선택 게이트 패턴(60u)는 제 2 방향(Y)으로 연장한 복수의 라인 형태로 분리될 수 있다. 또한 하나의 상기 매립 절연 패턴(62)에 의해 하나의 평면 상에서 상기 워드라인 게이트 패턴(60w)도 제 2 방향(Y)으로 연장한 복수의 라인 형태로 분리될 수 있다. 그러나 상기 매립 절연 패턴(62)에 의해 하나의 평면에서 나뉘어진 이웃하는 복수의 상기 워드라인 게이트 패턴(60w)의 라인들은 도 2 및 3a에 도시되지 않은 소정 영역에서 연결될 수 있으며, 이로써 도 1의 회로도에서처럼 하나의 평면(X-Z 평면)에 위치하는 워드라인 게이트 패턴들(60w)은 공통으로 연결될 수 있다. 상기 활성 기둥(AR)의 상단에는 상기 제 2 불순물 주입 영역(63)이 배치될 수 있다. 상기 제 2 불순물 주입 영역(63)은 상기 제 1 불순물 주입 영역(56)과 동일한 타입의 불순물이 도핑될 수 있다. 상기 제 2 불순물 주입 영역(63)은 드레인 역할을 할 수 있다. 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)은 아래서부터 차례로 적층된 제 1 내지 제 6 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)을 포함할 수 있다. 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a) 중에 가장 높은 상기 제 6 게이트 층간절연 패턴(36a) 상에는 제 1 방향으로 연장한 상기 제 2 불순물 주입 영역(63)과 접하는 도전 라인(64) 배치된다. 상기 도전 라인(64)은 비트라인(BL0~BL2)에 해당될 수 있다. 상기 하부 선택 게이트 패턴(60ℓ)과 상기 반도체 기판(1) 사이에는 버퍼막(3)이 배치될 수 있다. 상기 블로킹 절연막(58)은 상기 버퍼막(3)과 상기 하부 선택 게이트 패턴(60ℓ) 사이에 개재된다.

다음은 도 3a의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 도 4 내지 도 13를 참조하여 설명하기로 한다.

도 4를 참조하면, 반도체 기판(1) 상에 버퍼막(3)을 형성한다. 상기 버퍼막(3)은 실리콘 산화막 계열로 형성될 수 있다. 상기 버퍼막(3) 상에 희생막들(21, 22, 23, 24, 25, 26)과 게이트 층간절연막들(31, 32, 33, 34, 35, 36)을 교대로 적층한다. 상기 희생막들(21, 22, 23, 24, 25, 26)은 아래부터 순차적으로 제 1 내지 제 6 희생막들(21, 22, 23, 24, 25, 26)을 포함할 수 있다. 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)은 아래부터 순차적으로 제 1 내지 제 6 게이트 층간절연막들(31, 32, 33, 34, 35, 36)을 포함할 수 있다. 상기 희생막들(21, 22, 23, 24, 25, 26)은 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 게이트 층간절연막들(31, 32, 33, 34, 35, 36)은 실리콘 산화막 계열로 형성될 수 있으며, 상기 상기 희생막들(21, 22, 23, 24, 25, 26)은 실리콘 질화막 또는 실리콘 게르마늄막 계열로 형성될 수 있다.

도 5를 참조하면, 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36), 상기 희생막들(21, 22, 23, 24, 25, 26) 및 상기 버퍼막(3)을 이방성 식각하여 상기 반도체 기판(1)을 노출시키는 복수개의 제 1 개구부(41)를 형성한다. 본 실시예에서 상기 제 1 개구부(41)는 홀 형태로 형성될 수 있다.

도 6을 참조하면, 상기 제 1 개구부(41)가 형성된 상기 반도체 기판(1) 상에 성형 절연막(43), 게이트 절연막(45) 및 제 1 반도체막(47)을 순차적으로 콘포말하게 형성한다. 본 실시예에서 상기 성형 절연막(43)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 게이트 절연막(45)을 형성하는 과정은 터널절연막과 전하트랩막을 형성함으로써 진행될 수 있다. 상기 터널 절연막은 상기 전하저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다. 상기 전하트랩막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나로 형성될 수 있다. 상기 제 1 반도체막(47)은 예를 들면 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 제 1 반도체막(47)은 상기 게이트 절연막(45)을 덮어 후속의 식각 공정에서 상기 게이트 절연막(45)이 식각 손상을 받는 것을 방지하고 상기 게이트 절연막(45)을 보호하는 역할을 할 수 있다.

도 7을 참조하면, 상기 제 1 반도체막(47), 상기 게이트 절연막(45) 및 상기 성형 절연막(43)에 대하여 이방성 식각 공정을 진행하여 상기 제 6 게이트 층간절연막(36) 상의 상기 제 1 반도체막(47), 상기 게이트 절연막(45) 및 상기 성형 절연막(43)을 제거하여 상기 제 6 게이트 층간절연막(36)의 상부면을 노출시키고, 제 1 개구부(41) 안에서 상기 반도체 기판(1)의 상부면을 노출시키는 동시에 상기 제 1 개구부(41)의 내측벽을 덮는 성형 절연 패턴(43a), 게이트 절연막 패턴(45a) 및 제 1 반도체 패턴(47a)을 형성한다. 상기 성형 절연 패턴(43a)과 상기 게이트 절연막 패턴(45a)은 'L'자형 단면을 가지도록 형성된다.

도 8을 참조하면, 상기 성형 절연 패턴(43a), 게이트 절연막 패턴(45a) 및 제 1 반도체 패턴(47a)가 형성된 상기 반도체 기판(1)의 전면 상에 제 2 반도체막(50)을 콘포말하게 형성한다. 상기 제 2 반도체 막(50)은 상기 제 1 개구부(41) 안에서 노출된 상기 반도체 기판(1)의 상부면을 덮도록 형성된다. 상기 제 2 반도체 막(50)은 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 제 2 반도체 막(50)을 형성하기 위하여 화학기상증착 공정이나 원자박막증착 공정등이 진행될 수 있다. 상기 제 2 반도체 막(50)은 상기 제 1 개구부(41)를 다 채우지 않도록 형성될 수 있다. 후속으로, 내부 절연막(52)을 형성하여 상기 제 1 개구부(41)를 채운다. 상기 내부 절연막(52)은 예를 들면 실리콘 산화막 계열로 형성될 수 있다.

도 9를 참조하면, 평탄화 식각 공정을 진행하여 상기 제 6 게이트 층간절연막(36) 상의 제 2 반도체막(50)과 상기 내부 절연막(52)을 제거하여 상기 제 6 게이트 층간절연막(36)의 상부면을 노출시키는 동시에 상기 제 1 개구부(41) 안에 제 2 반도체 패턴(50a)과 내부 절연 패턴(52a)을 형성한다. 이로써 상기 제 1 반도체 패턴(47a)과 상기 제 2 반도체 패턴(50a)을 포함하는 활성 기둥(AR)을 형성할 수 있다.

도 9 및 10을 참조하면, 이웃하는 두개의 활성 기둥(AR) 사이의 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36), 상기 희생막들(21, 22, 23, 24, 25, 26) 및 상기 버퍼막(3)을 연속적으로 이방성 식각하여 상기 반도체 기판(1)의 상부면을 노출시키는 제 2 개구부(54)를 형성한다. 상기 제 2 개구부(54)는 제 1 방향(X)과 제 2 방향(Y)이 이루는 평면상에서 라인 형태를 가지도록 형성될 수 있다. 이온주입 공정을 진행하여 상기 제 2 개구부(54)를 통해 노출된 상기 반도체 기판(1)에 제 1 불순물 주입 영역(56)을 형성한다. 그리고 상기 제 2 개구부(54)를 통해 노출된 상기 희생막들(21, 22, 23, 24, 25, 26)을 선택적으로 제거한다. 상기 희생막들(21, 22, 23, 24, 25, 26)을 제거하는 공정은 등방성 식각 공정으로 진행될 수 있으며, 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)에 대하여 상기 희생막들(21, 22, 23, 24, 25, 26)을 약 1: 30 이상의 식각 선택비를 가지는 에천트(etchant)를 이용하여 진행될 수 있다. 이로써 상기 희생막들(21, 22, 23, 24, 25, 26)을 선택적으로 제거하여 상기 희생막들(21, 22, 23, 24, 25, 26)이 있던 자리에 상기 활성 기둥(AR)의 측벽의 상기 성형 절연 패턴(43a)의 측벽을 노출시키는 게이트 형성 영역(55)이 형성된다. 상기 게이트 형성 영역(55)은 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)의 상하부면들도 노출시킨다.

도 11을 참조하면, 등방성 식각 공정을 진행하여 상기 노출된 성형 절연 패턴(43a)의 측벽들을 일부 제거한다. 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)의 단부에서 먼 상기 성형 절연 패턴(43a)에는 식각 가스의 접촉이 용이하여 식각이 잘되는 반면, 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)의 단부에 인접한 상기 성형 절연 패턴(43a)에는 식각 가스의 접촉이 상대적으로 어렵기 때문에 식각이 잘 이루어지지 않는다. 따라서, 상기 등방성 식각 공정에 의해 상기 성형 절연 패턴(43a)의 측벽에 둥근 프로파일(R)이 형성된다. 상기 성형 절연 패턴(43a)이 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)과 동일한 물질로 형성될 경우, 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)의 노출된 부분들도 일부 제거될 수 있다. 이로써, 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)이 형성된다. 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)은 아래부터 순차적으로 제 1 내지 제 6 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)을 포함한다. 본 실시예에서 상기 등방성 식각 공정으로 상기 게이트 절연막 패턴(45a)이 노출되지는 않는다. 상기 성형 절연 패턴(43a)은 상기 게이트 절연막 패턴(45a)을 상기 등방성 식각 공정으로부터 보호하는 역할을 할 수 있다.

도 12를 참조하면, 블로킹 절연막(58)을 콘포말하게 형성한다. 상기 블로킹 절연막(58)은 실리콘 산화막이나, 또는 고유전막으로 예를 들면 알루미늄 산화막 등으로 형성될 수 있다. 상기 블로킹 절연막(58)은 화학기상증착 방법이나 원자박막증착 방법 등으로 형성될 수 있다.

도 12 및 13을 참조하면, 게이트막을 적층하여 상기 제 2 개구부(54) 및 상기 게이트 형성 영역(55)을 채운다. 상기 게이트 막은 불순물이 도핑된 폴리실리콘 및/또는 금속함유막일 수 있다. 평탄화 식각 공정을 진행하여 상기 제 6 게이트 층간절연 패턴(36a) 상부의 상기 게이트막과 상기 블로킹 절연막(58)을 제거하고, 상기 제 6 게이트 층간절연막(36) 상부면을 노출시킨다. 그리고 상기 제 2 개구부(54) 안의 상기 게이트막을 제거하여 상기 제 2 개구부(54)와 중첩되는 제 3 개구부(61)를 형성한다. 그리고 상기 제 3 개구부(61) 안에 매립 절연 패턴(62)을 형성한다. 그리고 이온주입 공정을 진행하여 상기 활성 기둥(AR)의 상단에 제 2 불순물 주입 영역(63)을 형성한다.

후속으로 3a를 참조하여, 상기 제 6 게이트 층간 절연 패턴(126a) 상에 도전막을 적층하고 패터닝하여 제 1 방향(X)으로 연장한 상기 활성 기둥(AR)의 상부의 상기 제 2 불순물 주입 영역(63)과 접하는 도전라인(64)을 형성한다. 도시하지는 않았지만, 후속으로 각 층의 워드라인 게이트 패턴들(60w)에 전기적인 신호를 인가하기 위한 배선 형성 과정이 추가될 수 있다. 이때, 하나의 X-Z 평면상에 위치하는 워드라인 게이트 패턴들(60w)은 공통으로 연결될 수 있다.

<실시예 2>

도 14는 본 발명의 실시예 2에 따라 도 2를 I-I'선으로 자른 단면도이다.

도 14를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치에서는 게이트 패턴들(60ℓ, 60w, 60u)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a) 사이에 그리고 게이트 패턴들(60ℓ, 60w, 60u)과 성형 절연 패턴(43a) 사이에 제 1 블로킹 절연막(58)과 제 2 블로킹 절연막(70)이 개재된다. 상기 블로킹 절연막들(58, 70)은 서로 동일한 물질이거나 다른 물질로 구성될 수 있다. 상기 블로킹 절연막들(58, 70)은 실리콘 산화막 및 고유전막을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 그외의 구조 및 형성 방법은 실시예 1과 동일/유사할 수 있다.

<실시예 3>

도 15는 본 발명의 실시예 3에 따라 도 2를 I-I'선으로 자른 단면도이다.

도 15를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치에서는 블로킹 절연막(58)이 성형 절연 패턴(43a)을 관통하여 게이트 절연막(45a)과 접한다. 이로써 상기 성형 절연 패턴(43a)은 상기 블로킹 절연막(58)과 상기 게이트 절연막(45a) 사이에 개재되지 않는다. 그 외의 구성은 실시예 1과 동일/유사할 수 잇다.

도 15의 단면을 가지는 비휘발성 메모리 장치의 형성 과정은 도 16을 참조하여 설명하기로 한다.

도 16을 참조하면, 도 10에서처럼 제 2 개구부(54)를 통해 노출된 상기 희생막들(21, 22, 23, 24, 25, 26)을 선택적으로 제거하여 게이트 형성 영역(55)을 형성한 후에, 등방성 식각 공정을 진행하여 상기 노출된 성형 절연 패턴(43a)의 측벽들을 일부 제거한다. 이때, 상기 게이트 절연막 패턴(45a)의 측벽이 노출됨과 동시에 상기 성형 절연 패턴(43a)의 측벽에 둥근 프로파일(R)이 형성된다. 후속 공정은 실시에 1과 동일/유사할 수 있다.

<실시예 4>

도 17은 본 발명의 실시예 4에 따라 도 2를 I-I'선으로 자른 단면도이다.

도 17을 참조하면, 본 실시예에 따른 비휘발성 메모리 장치에서는 게이트 패턴들(60ℓ, 60w, 60u)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a) 사이에 그리고 게이트 패턴들(60ℓ, 60w, 60u)과 게이트 절연막 패턴(45a) 사이에 제 1 블로킹 절연막(58)과 제 2 블로킹 절연막(70)이 개재된다. 상기 블로킹 절연막들(58, 70)은 서로 동일한 물질이거나 다른 물질로 구성될 수 있다. 상기 블로킹 절연막들(58, 70)은 실리콘 산화막 및 고유전막을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 그외의 구조 및 형성 방법은 실시예 3과 동일/유사할 수 있다.

<실시예 5>

도 18은 본 발명의 실시예 5에 따라 도 2를 I-I'선으로 자른 단면도이다.

도 18을 참조하면, 본 실시예에 따른 비휘발성 메모리 장치에서는 활성 기둥(AR)이 하나의 반도체 패턴(50a)으로 구성된다. 상기 활성 기둥(AR)과 게이트 패턴들(60ℓ, 60w, 60u) 사이에 성형 절연 패턴이 존재하지 않는다. 또한 활성 기둥(AR)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a) 사이에 게이트 절연막, 성형 절연패턴이 존재하지 않는다. 본 실시예에서 게이트 절연막(58)은 터널 절연막(58a), 전하트랩막(58b) 및 블로킹 절연막(58c)을 포함하며, 상기 활성 기둥(AR)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 사이 뿐만 아니라 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 사이에도 개재된다. 본 실시예에서도 상기 활성 기둥(AR)에 인접한 상기 게이트 패턴들(60ℓ, 60w, 60u)의 모서리들은 둥글게 형성된다. 그외의 구성은 실시예 1과 동일/유사하다.

도 19 내지 23은 도 18의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 나타내는 공정 단며도들이다.

도 19를 참조하면, 반도체 기판(1) 상에 버퍼막(3)을 형성한다. 상기 버퍼막(3)은 실리콘 산화막 계열로 형성될 수 있다. 상기 버퍼막(3) 상에 희생막들(21, 22, 23, 24, 25, 26)과 게이트 층간절연막들(31, 32, 33, 34, 35, 36)을 교대로 적층한다. 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36), 상기 희생막들(21, 22, 23, 24, 25, 26) 및 상기 버퍼막(3)을 이방성 식각하여 상기 반도체 기판(1)을 노출시키는 복수개의 제 1 개구부(41)를 형성한다. 상기 제 1 개구부(41)가 형성된 상기 반도체 기판(1) 상에 반도체막(50)을 콘포말하게 형성한다. 상기 반도체막(50)은 예를 들면 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 그리고 내부 절연막(52)을 형성하여 상기 제 1 개구부(41)를 채운다. 상기 내부 절연막(52)은 예를 들면 실리콘 산화막 계열로 형성될 수 있다.

도 20을 참조하면, 평탄화 식각 공정을 진행하여 제 6 게이트 층간절연막(36) 상의 반도체막(50)과 상기 내부 절연막(52)을 제거하여 상기 제 6 게이트 층간절연막(36)의 상부면을 노출시키는 동시에 상기 제 1 개구부(41) 안에 반도체 패턴(50a)과 내부 절연 패턴(52a)을 형성한다. 이로써 상기 제 2 반도체 패턴(50a)로 구성되는 활성 기둥(AR)을 형성할 수 있다.

도 21을 참조하면, 이웃하는 두개의 활성 기둥(AR) 사이의 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36), 상기 희생막들(21, 22, 23, 24, 25, 26) 및 상기 버퍼막(3)을 연속적으로 이방성 식각하여 상기 반도체 기판(1)의 상부면을 노출시키는 제 2 개구부(54)를 형성한다. 상기 제 2 개구부(54)는 제 1 방향(X)과 제 2 방향(Y)이 이루는 평면상에서 라인 형태를 가지도록 형성될 수 있다. 이온주입 공정을 진행하여 상기 제 2 개구부(54)를 통해 노출된 상기 반도체 기판(1)에 제 1 불순물 주입 영역(56)을 형성한다.

도 22 및 23을 참조하면, 등방성 식각 공정을 진행하여 상기 제 2 개구부(54)를 통해 노출된 상기 희생막들(21, 22, 23, 24, 25, 26)을 제거하는 동시에 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)도 일부 제거된다. 상기 등방성 식각 공정은 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)에 대하여 상기 희생막들(21, 22, 23, 24, 25, 26)을 약 1:5~1:15의, 바람직하게는 약 1:10의 식각 선택비를 가지는 에천트를 이용하여 진행될 수 있다. 상기 에천트는 물과 인산을 포함할 수 있다. 이로써, 점선으로 표시된 부분들인 상기 희생막들(21, 22, 23, 24, 25, 26)과 게이트 층간절연막들(31, 32, 33, 34, 35, 36)의 가장자리 부분들(31b, 32b, 33b, 34b, 35b, 36b)이 제거되고, 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)이 남는다. 이때 상기 버퍼막의 일부(3b)도 제거되고 일부(3a)가 남을 수 있다. 상기 제거되는 게이트 층간절연막들의 가장자리 부분들(31b, 32b, 33b, 34b, 35b, 36b)을 살펴보면, 상기 제 2 개구부(54)에 인접한 모서리 부분일수록 많이 제거되고, 상기 활성 기둥(AR)에 인접한 부분들은 에천트의 접근이 용이하지 않아 덜 제거된다. 이로써, 도 23에 개시된 바와 같이 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)이 상기 활성 기둥(AR)과 접하는 측벽 상하단부들은 둥근 프로파일(R)을 가지도록 형성된다.

다시 도 18을 참조하면, 게이트 절연막(58)을 콘포말하게 형성한다. 그리고 실시예 1에 개시된 후속 공정을 적용하여 도 18의 비휘발성 메모리 장치를 형성할 수 있다.

<실시예 6>

도 24는 본 발명의 실시예 6에 따라 도 2를 I-I'선으로 자른 단면도이다.

도 24를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치에서는 활성 기둥(AR)이 하나의 반도체 패턴(50a)으로 구성된다. 상기 활성 기둥(AR)과 게이트 패턴들(60ℓ, 60w, 60u) 사이에 성형 절연 패턴(72)이 존재하지 않는다. 그러나 활성 기둥(AR)과 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a) 사이에 성형 절연 패턴(72)이 존재한다. 본 실시예에서 상기 성형 절연 패턴(72)은 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)과 식각 선택비를 가지는 물질로 형성될 수 있다. 구체적으로, 상기 성형 절연 패턴(72)은 인이나 붕소와 같은 불순물이 도핑된 실리콘 산화막, PSG(Phosphorous doped silicate glass), BPSG(Boron phosphorous silicate glass) 및 실리콘 게르마늄을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 게이트 절연막(58)은 터널 절연막(58a), 전하트랩막(58b) 및 블로킹 절연막(58c)을 포함하며, 상기 활성 기둥(AR)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 사이 뿐만 아니라 상기 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)과 상기 게이트 패턴들(60ℓ, 60w, 60u) 사이에도 개재된다. 본 실시예에서도 상기 활성 기둥(AR)에 인접한 상기 게이트 패턴들(60ℓ, 60w, 60u)의 모서리들은 둥글게 형성된다. 상기 게이트 패턴들(60ℓ, 60w, 60u)의 둥근 모서리들은 상기 성형 절연 패턴(72)와 수직적으로 중첩된다. 그외의 구성은 실시예 5와 동일/유사하다.

도 25 내지 28은 도 24의 단면을 가지는 비휘발성 메모리 장치를 형성하는 과정을 나타내는 공정 단며도들이다.

도 25를 참조하면, 반도체 기판(1) 상에 버퍼막(3)을 형성한다. 상기 버퍼막(3)은 실리콘 산화막 계열로 형성될 수 있다. 상기 버퍼막(3) 상에 희생막들(21, 22, 23, 24, 25, 26)과 게이트 층간절연막들(31, 32, 33, 34, 35, 36)을 교대로 적층한다. 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36), 상기 희생막들(21, 22, 23, 24, 25, 26) 및 상기 버퍼막(3)을 이방성 식각하여 상기 반도체 기판(1)을 노출시키는 복수개의 제 1 개구부(41)를 형성한다. 상기 제 1 개구부(41)가 형성된 상기 반도체 기판(1) 상에 성형 절연막을 콘포말하게 형성한다. 상기 성형 절연막은 인이나 붕소와 같은 불순물이 도핑된 실리콘 산화막, PSG(Phosphorous doped silicate glass), BPSG(Boron phosphorous silicate glass) 및 실리콘 게르마늄을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 성형 절연막에 대하여 이방성 식각 공정을 진행하여 상기 제 6 게이트 층간절연막(36) 상의 상기 성형절연막을 제거하는 동시에 상기 제 1 개구부(41)의 내측벽을 덮는 성헝 절연 패턴(72)을 형성한다. 이때, 상기 제 1 개구부(41) 안에서 상기 반도체 기판(1)의 상부면이 노출된다.

도 26을 참조하면, 상기 성형 절연 패턴(72)이 형성된 상기 반도체 기판(1) 상에 반도체막(50)을 콘포말하게 형성한다. 그리고 내부 절연막(52)을 형성하여 상기 제 1 개구부(41)를 채운다. 상기 내부 절연막(52)은 예를 들면 실리콘 산화막 계열로 형성될 수 있다.

도 26 및 27을 참조하면, 평탄화 식각 공정을 진행하여 제 6 게이트 층간절연막(36) 상의 반도체막(50)과 상기 내부 절연막(52)을 제거하여 상기 제 6 게이트 층간절연막(36)의 상부면을 노출시키는 동시에 상기 제 1 개구부(41) 안에 반도체 패턴(50a)과 내부 절연 패턴(52a)을 형성한다. 이로써 상기 제 2 반도체 패턴(50a)로 구성되는 활성 기둥(AR)을 형성할 수 있다. 이웃하는 두개의 활성 기둥(AR) 사이의 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36), 상기 희생막들(21, 22, 23, 24, 25, 26) 및 상기 버퍼막(3)을 연속적으로 이방성 식각하여 상기 반도체 기판(1)의 상부면을 노출시키는 제 2 개구부(54)를 형성한다. 상기 제 2 개구부(54)는 제 1 방향(X)과 제 2 방향(Y)이 이루는 평면상에서 라인 형태를 가지도록 형성될 수 있다. 이온주입 공정을 진행하여 상기 제 2 개구부(54)를 통해 노출된 상기 반도체 기판(1)에 제 1 불순물 주입 영역(56)을 형성한다. 제 1 등방성 식각 공정을 진행하여 상기 제 2 개구부(54)를 통해 노출된 상기 희생막들(21, 22, 23, 24, 25, 26)을 제거한다. 상기 제 1 등방성 식각 공정은 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)에 대하여 상기 희생막들(21, 22, 23, 24, 25, 26)을 약 1: 30 이상의 식각 선택비를 가지는 에천트(etchant)를 이용하여 진행될 수 있다. 이로써 상기 성형 절연 패턴(72)의 측벽과 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)의 상하부면이 노출된다.

도 28을 참조하면, 제 2 등방성 식각 공정을 진행하여 상기 노출된 성형 절연 패턴(72)을 일부 제거한다. 상기 제 2 등방성 식각 공정은 상기 게이트 층간절연막들(31, 32, 33, 34, 35, 36)에 대하여 상기 희생막들(21, 22, 23, 24, 25, 26)을 약 1:5~1:15의 식각선택비, 바람직하게는 약 1:10의 식각 선택비를 가지는 에천트(etchant)를 이용하여 진행될 수 있다. 이로써 상기 활성 기둥(AR)의 측벽이 노출되는 동시에 상기 성형 절연 패턴(72)에 둥근 프로파일(R)이 형성된다. 또한, 게이트 층간절연 패턴들(31a, 32a, 33a, 34a, 35a, 36a)이 형성된다.

다시 도 24를 참조하면, 게이트 절연막(58)을 콘포말하게 형성한다. 그리고 실시예 1에 개시된 후속 공정을 적용하여 도 24의 비휘발성 메모리 장치를 형성할 수 있다.

도 29은 본 발명의 실시예들에 따른 수직형 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.

도 29를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.

메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.

컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.

메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.

인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.

도 30은 본 발명의 실시예들에 따른 수직형 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.

도 30을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.

SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.

도 31은 본 발명의 실시예들에 따른 수직형 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

도 31을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

반도체 기판;
상기 반도체 기판 상에 적층된 복수의 게이트 패턴들;
상기 게이트 패턴들 사이에 배치되는 게이트 층간 절연 패턴(inter-gate dielectrics)들;
상기 게이트 패턴들과 상기 게이트 층간 절연 패턴들을 관통하여 상기 반도체 기판과 접하는 활성 기둥들;
상기 게이트 층간 절연 패턴과 상기 활성 기둥 사이에 개재되며 상기 게이트 패턴들의 모서리에 인접하는 성형 절연막; 및
상기 활성기둥들과 상기 게이트 패턴들 사이에 개재되는 게이트 절연막을 포함하되,
상기 성형 절연막은 상기 게이트 층간 절연 패턴과 상기 활성 기둥 사이에서 제 1 두께를 가지고,
상기 성형 절연막은 상기 게이트 패턴들의 모서리와 상기 활성 기둥 사이에서 제 2 두께를 가지고, 상기 제1 두께는 상기 제 2 두께보다 크고,
상기 활성 기둥에 인접한 상기 게이트 패턴들의 모서리는 둥근(rounded) 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 활성 기둥은 속이 빈 컵 형태를 가지고,
상기 장치는 상기 활성 기둥의 내부를 채우는 내부 절연 패턴을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 성형 절연막은 연장되어 상기 게이트 절연막과 상기 게이트 패턴 사이에 개재되는 것을 특징으로 하는 비휘발성 메모리 장치.
제 3 항에 있어서,
상기 성형 절연막은 'L' 자형 단면을 가지며 상기 반도체 기판과 접하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 게이트 패턴들의 라운드진 모서리는 상기 성형 절연막과 수직적으로 중첩되는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 게이트 패턴과 상기 게이트 절연막 사이 그리고 상기 게이트 패턴과 상기 게이트 층간 절연 패턴 사이에 개재되는 제 1 블로킹절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 6 항에 있어서,
상기 제 1 블로킹절연막과 상기 게이트 패턴 사이에 개재되는 제 2 블로킹절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 게이트 패턴의 중심 높이에서의 상기 활성 기둥과 상기 게이트 패턴 사이의 거리는 상기 게이트 패턴의 상단 높이에서의 상기 활성 기둥과 상기 게이트 패턴 사이의 거리보다 짧은 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 활성 기둥은 상기 반도체 기판과 접하는 제 1 반도체 막과 상기 제 1 반도체 막의 외벽을 덮으며 상기 반도체 기판과 이격된 제 2 반도체 막을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 9 항에 있어서,
상기 게이트 절연막은 상기 제 2 반도체막의 외측벽과 하부면과 접하는 'L'자형 단면을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.