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KR102008317B1 - 반도체 소자 및 반도체 소자의 제조방법 - Google Patents

반도체 소자 및 반도체 소자의 제조방법 Download PDF

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KR102008317B1
KR102008317B1 KR1020120023601A KR20120023601A KR102008317B1 KR 102008317 B1 KR102008317 B1 KR 102008317B1 KR 1020120023601 A KR1020120023601 A KR 1020120023601A KR 20120023601 A KR20120023601 A KR 20120023601A KR 102008317 B1 KR102008317 B1 KR 102008317B1
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layer
film
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김은정
고승필
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삼성전자주식회사
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Publication date
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Abstract

반도체 소자가 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는, 기판 내에서 일 방향으로 연장되는 복수의 소자분리막; 상기 소자분리막과 서로 교번하며, 상기 소자분리막의 상면보다 아래에 형성된 금속을 포함하는 복수의 워드라인; 상기 소자분리막 사이에서 상기 워드라인 상에 형성되는 제1 불순물 영역; 상기 소자분리막 및 상기 제1 불순물 영역 상에 형성되고, 상기 제1 불순물 영역의 상면이 노출된 관통홀을 갖는 층간 절연막; 및 상기 관통홀 내에 매립되고, 상기 제1 불순물 영역과 접하도록 형성된 제2 불순물 영역;을 포함한다.

Description

반도체 소자 및 반도체 소자의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 매립형 워드라인 구조를 갖는 반도체 소자 및 반도체 소자의 제조방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있고, 반도체 장치에 형성되는 패턴의 미세화가 요구된다. 또한, 패턴의 미세화에 따라 반도체 소자의 높은 구조적 안정성 및 낮은 전력소모가 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 저항을 개선하고, 구조적 신뢰성을 확보할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 저항을 개선하고, 구조적 신뢰성을 확보할 수 있는 반도체 소자 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 기판 내에서 일 방향으로 연장되는 복수의 소자분리막; 상기 소자분리막과 서로 교번하며, 상기 소자분리막의 상면보다 아래에 형성된 금속을 포함하는 복수의 워드라인; 상기 소자분리막 사이에서 상기 워드라인 상에 형성되는 제1 불순물 영역; 상기 소자분리막 및 상기 제1 불순물 영역 상에 형성되고, 상기 제1 불순물 영역의 상면이 노출된 관통홀을 갖는 층간 절연막; 및 상기 관통홀 내에 매립되고, 상기 제1 불순물 영역과 접하도록 형성된 제2 불순물 영역;을 포함한다.
본 발명의 일부 실시예들에서, 상기 소자분리막은, 서로 교번하여 형성된 복수의 제1 소자분리막 및 복수의 제2 소자분리막을 포함하며, 상기 제1 소자분리막의 측면은 상기 금속 워드라인의 측면과 접할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 소자분리막이 상기 워드라인과 접하는 면적은 상기 제2 소자분리막이 상기 워드라인과 접하는 면적보다 더 클 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 불순물 영역의 상면과 상기 소자분리막의 상면은 서로 동일한 레벨일 수 있다.
본 발명의 일부 실시예들에서, 상기 층간 절연막과 상기 소자분리막 사이에, 상기 소자분리막을 덮고, 상기 제1 불순물 영역의 상면을 노출시키는 식각 방지막;을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 불순물 영역의 결정 방향은, 상기 제1 불순물 영역의 결정 방향과 동일할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조방법이 제공된다. 상기 반도체 소자 제조방법은, 기판 내에 일 방향으로 연장되는 금속막을 형성하는 단계; 상기 금속막을 양분하는 제1 소자분리막을 상기 기판 내에 형성하여, 상기 금속막으로부터 상기 제1 소자분리막의 양 측면과 접하는 워드라인을 형성하는 단계; 및 상기 제1 소자분리막과 이격되며, 상기 워드라인의 타측면과 접하는 제2 소자분리막을 상기 기판 내에 형성하는 단계;를 포함하며, 상기 워드라인의 일측면은 상기 제1 소자분리막과 접한다.
본 발명의 일부 실시예들에서, 상기 금속막을 매립하는 단계는, 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치의 하부에 측면 식각 공정을 수행하여 수평 방향의 측면 트렌치를 형성하는 단계; 및 상기 트렌치 및 상기 측면 트렌치에 금속물질을 형성하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 소자분리막을 형성하는 단계와 상기 제2 소자분리막을 형성하는 단계 사이에, 상기 워드라인 위의 상기 기판에 불술물을 주입하여, 제1 불순물 영역을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 소자분리막을 형성하는 단계는, 상기 기판의 상부를 소정 두께만큼 제거하여 상기 제1 소자분리막에서 상기 기판 상에 돌출된 돌출부를 형성하는 단계; 및 상기 돌출부에 스페이서를 형성하고, 상기 스페이서를 식각 마스크로 상기 기판을 식각하여 제2 소자분리 트렌치를 형성하는 단계; 상기 제2 소자분리 트렌치에 절연물질을 매립하고 상기 절연물질에 대하여 식각 공정을 진행하여, 제2 소자분리막을 형성하는 동시에, 상기 제1 불순물 영역의 상면, 상기 제1 소자분리막의 상면 및 상기 제2 소자분리막의 상면을 노출시키는 단계;를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자에 따르면, 금속물질로 형성된 워드라인을 기판 내에 매립함으로써 저항을 개선하여 저전력화를 실현할 수 있다. 또한, 워드라인이 소자분리막의 측면에 배치되므로 소자분리 트렌치를 형성하는 공정에서, 상기 기판에 형성된 패턴의 기울어짐을 방지할 수 있을 뿐만 아니라, 상기 워드라인 상에 제1 불순물 영역 및 제2 불순물 영역을 형성하여 다이오드를 구성할 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 따르면,　금속물질로 형성되고 기판 내에 매립된 워드라인을 분리하면서 제1 소자분리막이 형성되고, 상기 분리된 워드라인의 일측면에 제2 소자분리막이 형성되므로, 높은 항복전압을 확보할 수 있고, 반도체 소자의 구조적 안정성을 향상시킬 수 있다.
도 1은 다이오드를 채택하는 메모리 셀에 대한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타내는 사시도이다.
도 4 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 18 내지 도 30은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 31 내지 도 35는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 36은 본 발명의 실시 예들에 따른 반도체 소자를 채택하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 37은 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 38은 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 다이오드를 채택하는 메모리 셀에 대한 등가 회로도이다.
우선, 도 1을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 소자를 개략적으로 설명하기로 한다.
도 1을 참조하면, 메모리 소자는 셀 어레이 영역에서 교차하는 복수의 워드라인(WL1, WL2, … , WLm) 및 복수의 비트라인(BL1, BL2, …, BLn)을 포함할 수 있다. 여기서, “m”및 “n”의 각각은 양의 정수일 수 있다.
상기 워드라인(WL1, WL2, … , WLm)과 상기 비트라인(BL1, BL2, …, BLn)의 교차점들(cross points)에 메모리 셀들(Cp)이 제공될 수 있다. 상기 메모리 셀들(Cp)의 각각은 전기적으로 연결된 정보 저장 요소(Rp) 및 다이오드(D)를 포함할 수 있다. 상기 정보 저장 요소(Rp)의 한쪽은 상기 다이오드(D)의 P형 반도체에 전기적으로 접속되고, 상기 정보 저장 요소(Rp)의 다른 쪽은 상기 비트라인(BL1, BL2, …, BLn) 중 어느 하나에 전기적으로 접속될 수 있다. 또한, 상기 다이오드(D)의 N형 반도체는 상기 워드라인(WL1, WL2, … , WLm) 중 어느 하나에 전기적으로 접속될 수 있다.
상기 복수의 정보 저장 요소(Rp)의 각각은 인가되는 신호에 따라서 구별 가능한 적어도 둘 이상의 저항 상태, 예를 들어 높은 저항 상태 및 낮은 저항 상태를 나타낼 수 있는 저항 메모리 요소일 수 있다. 예를 들어, 상기 저항 메모리 요소는 페로브스카이트(perovskite) 메모리 요소, 상변화(phase-change) 메모리 요소, 자성 메모리 요소, 도전성 금속 산화물(CMO) 메모리 요소, 고상 전해물(solid electrolyte) 메모리 요소, 폴리머 메모리 요소 등을 포함할 수 있다. 상기 페로브스카이트 메모리 요소는 예를 들어 거대자기저항(colossal magnetoresistive, CMR) 물질, 고온초전도(high temperature superconducting, HTSC) 물질 등을 포함할 수 있다. 상기 고상 전해물 메모리 요소는 금속 이온이 고상 전해물 내에서 이동가능하며, 따라서 도전성 연결통로(conductive bridging)를 형성할 수 있는 물질을 포함할 수 있다.
이하에서 일 예로써, 상변화 메모리 요소를 정보 저장 요소(Rp)로써 채택하는 보다 구체적인 실시예들에 대하여 설명하기로 한다. 따라서, 이하에서 기술되는 설명들은 앞에서 언급한 다양한 메모리 요소를 채택하는 반도체 소자에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자(1)를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 반도체 소자(1)는 기판(10)에 형성된 복수의 소자분리막(20), 상기 복수의 소자분리막(20) 사이에 금속물질로 형성된 복수의 워드라인(34), 상기 워드라인(34) 상에 형성된 제1 불순물 영역(12), 및 상기 제1 불순물 영역(12) 상에 형성된 제2 불순물 영역(40)을 포함한다.
상기 기판(10)은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층, 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층, 또는 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 또한, 상기 기판(10)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다.
상기 복수의 소자분리막(20)은 서로 교번하여 형성된 복수의 제1 소자분리막(20a) 및 복수의 제2 소자분리막(20b)을 포함한다.
상기 제1 소자분리막(20a) 및 상기 제2 소자분리막(20b)은 각각 제1 소자분리 트렌치(15T) 및 제2 소자분리 트렌치(17T)에 매립된 절연 물질로 이루어질 수 있다. 상기 절연 물질은, 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
상기 복수의 제1 소자분리막(20a) 및 상기 복수의 제2 소자분리막(20b)은 일 방향, 예를 들어 z 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 복수의 제1 소자분리막(20a) 및 상기 복수의 제2 소자분리막(20b)은 일 방향, 예를 들어 x 방향에서 서로 교번하여 배치될 수 있다.
상기 제1 소자분리막(20a)은 x 방향으로 제1 길이(L1)를 가질 수 있으며, 상기 제1 길이(L1)는 상기 제2 소자분리막(20b)의 제2 길이(L2)와 동일할 수 있다. 상기 제1 소자분리막(20a)은 인접하는 상기 제2 소자분리막(20b)과 제1 이격 거리(D1)로 이격될 수 있다.
또한, 상기 제1 소자분리막(20a)은 인접하는 상기 제1 소자분리막(20a)과 제2 이격 거리(D2)로 이격될 수 있으며, 상기 제2 이격 거리(D2)는 예를 들어, 상기 제1 이격 거리(D1)의 3 배의 길이일 수 있다. 예를 들어, 상기 제1 길이(L1), 상기 제2 길이(L2) 및 상기 제1 이격 거리(D1)가 모두 동일할 수 있다. 그러나, 본 발명은 이러한 이격 거리들에 한정되지 않으며, 상기 이격 거리들을 다양하게 변화될 수 있다.
또한, 상기 제1 소자분리막(20a)은 상기 제1 불순물 영역(12)의 상면으로부터 상기 제1 소자분리막(20a)의 저면까지 제1 깊이(H1)을 가질 수 있으며, 상기 제1 깊이(H1)는 상기 제1 불순물 영역(12)의 상면으로부터 상기 제2 소자분리막(20b)의 저면까지의 깊이인 제2 깊이(H2)와 동일할 수 있다. 다른 실시예에서, 상기 제1 깊이(H1)와 상기 제2 깊이(H2)는 상이할 수도 있다.
상기 제1 소자분리막(20a)은 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 상기 제1 소자분리막(20a)의 양 측면은 워드라인(34)의 일측면과 각각 접할 수 있다.
상기 제2 소자분리막(20b)은, 서로 인접하여 배치되는 상기 제1 소자분리막(20a)의 양측에서 제1 소자분리막(20a)에 의해 자기-정렬(self-align)되도록 제2 소자분리 트렌치(17T)를 형성함으로써 정렬될 수 있다. 상기 제2 소자분리막(20b)의 일측면은 상기 워드라인(34)의 타측면과 접할 수 있으며, 상기 워드라인(34)의 타측면은 상기 워드라인(34)의 일측면과 서로 마주볼 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 제2 소자분리막(20b)은 상기 워드라인(34)과 접하지 않고, 상기 워드라인(34)과 소정의 거리만큼 이격될 수 있다. 상기 제1 소자분리막(20a)이 상기 워드라인(34)의 일측면과 접하는 면적은, 상기 제2 소자분리막(20b)이 상기 워드라인(34)의 타측면과 접하는 면적보다 더 클 수 있다. 그러나, 이에 한정되는 것은 아니다. 상기 소자분리막(20)과 상기 워드라인(34)은 서로 교번하여 형성될 수 있다. 또한, 상기 워드라인(34)은 상기 기판(10) 내에 매립되며, 상기 제1 및 제2 소자분리막(20a, 20b)의 상면보다 아래에 형성될 수 있다. 또한, 상기 워드라인(34)의 저면은 상기 제1 소자분리막(20a)과 상기 제2 소자분리막(20b)의 저면 보다 더 높은 레벨을 갖도록 형성될 수 있다.
또한, 상기 워드라인(34)은 금속물질로 형성된 금속막(30)을 포함할 수 있다. 상기 워드라인(34)을 금속물질로 형성하여 반도체 소자(1)의 저항을 감소시켜 전력 소모를 감소시킬 수 있다. 또한, 상기 워드라인(34)은 제1 불순물 영역(12)과 저항성 접촉(ohmic contact)을 형성하는 금속 실리사이드막(32) 및 상기 금속 실리사이드막(32) 상에 형성된 텅스텐 등과 같은 금속막(미도시)을 더 포함할 수 있다. 상기 금속 실리사이드막(32)은 상기 금속막(30)에 열처리 공정을 수행하여 형성할 수 있으며, 이 경우 상기 금속 실리사이드막(32)은 상기 금속막(30)의 종류에 따라 달라질 수 있다.
상기 워드라인(34)은 Ti 막, Si 막, Ta 막, Mo 막, W 막, Ru 막, TiW 막, TiN 막, TiON 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, TiC 막, TiCN 막, TiSi 막, TaSi 막, CoSi 막, NiSi 막, 구리 함유 막, 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성될 수 있다.
상기 워드라인(34) 상에 형성된 제1 불순물 영역(12)은 상기 기판(10)의 상면으로부터 소정의 깊이를 갖도록 불순물 이온을 주입하여 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 기판(10) 상에 불순물 이온이 주입된 제1 불순물 영역(12)을 형성할 수도 있다. 예를 들어, 상기 제1 불순물 영역(12)은 n형 불순물이 주입된 영역일 수 있다.
상기 제1 불순물 영역(12)의 상면은 상기 복수의 소자분리막(20)의 상면과 서로 같은 레벨일 수 있다. 또한, 상기 제1 불순물 영역(12)의 하면은 상기 제1 및 제2 소자분리막(20a, 20b)의 바닥면보다 높은 레벨에 위치할 수 있다. 또한, 상기 제1 불순물 영역(12)은 상기 워드라인(34)을 형성한 후 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 상기 워드라인(34)이 형성되기 이전에 형성될 수도 있다.
상기 제1 불순물 영역(12) 상에 제2 불순물 영역(40)을 형성할 수 있다. 상기 제1 불순물 영역(12)의 상면과 상기 제2 불순물 영역(40)의 하면이 서로 접촉된다. 상기 제2 불순물 영역(40)은 상기 제1 불순물 영역(12)과 다른 도전형의 불순물을 포함할 수 있다. 즉, 상기 제2 불순물 영역(40)은 p형 불순물을 포함할 수 있다. 상기 제1 불순물 영역(12) 및 상기 제2 불순물 영역(40)은 다이오드를 구성할 수 있다.
상기 제2 불순물 영역(40)은 층간 절연막(16)에 상기 제1 불순물 영역(12)의 상면을 노출시키는 관통홀(40h)을 형성하고, 상기 관통홀(40h)에서 상기 제1 불순물 영역(12)을 씨드(seed)로 활용하는 선택적 에피택셜 성장법(SEG)을 이용하여 형성될 수 있다. 상기 층간 절연막(16)은 예를 들면, 산화물로 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
식각 방지막(14)은 상기 제1 불순물 영역(12)의 상면이 노출되고, 상기 제1 및 제2 소자분리막(20a, 20b)을 덮도록 형성될 수 있다. 상기 제1 불순물 영역(12)이 상기 식각 방지막(14)에 의해 덮이지 않고 노출되므로, 상기 제1 불순물 영역(12) 상에 선택적 에피택션 성장법을 이용하여 상기 제2 불순물 영역(40)을 형성할 수 있다. 상기 제1 불순물 영역(12) 및 상기 제2 불순물 영역(40)은 서로 결정발향이 동일할 수 있다. 상기 식각 방지막(14)은 산화물 및 상기 산화물 상에 형성된 질화물이거나, 질화물 단독으로 이루어질 수 있다.
상기 제2 불순물 영역(40)과 하부전극(44) 사이에는 콘택 플러그(42)가 형성될 수 있다. 상기 콘택 플러그(42)는 상기 제2 불순물 영역(40)과 저항성 접촉(ohmic contact)을 형성하는 CoSi, TiSi, IrSi, PtSi 또는 NiSi 등과 같은 금속 실리사이드막(미도시), 및 상기 금속 실리사이드막(미도시) 상에 형성된 텅스텐 등과 같은 금속막을 포함할 수 있다.
상기 하부전극(44)은 상기 제2 불순물 영역(40) 및 상기 제1 불순물 영역(12)을 통하여 상기 워드라인(34)과 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 소자분리막(20a) 및 상기 제2 소자분리막(20b) 사이에 금속막(30)을 포함하는 상기 워드라인(34)이 형성되므로, 상기 제2 소자분리막(20b)을 형성하기 위한 제2 소자분리 트렌치(17T)를 쓰러짐 불량없이 안정적으로 형성할 수 있다. 따라서, 미세 패턴을 형성할 때 반도체 소자(1)의 구조적 신뢰성을 높일 수 있다. 또한, 상기 워드라인(34)이 상기 제1 및 제2 소자분리막(20a, 20b) 사이에서 상기 제1 및 제2 소자분리막(20a, 20b)의 저면보다 높은 레벨을 갖도록 형성되므로, 반도체 소자(1)에서 높은 항복전압(breakdown voltage)을 확보할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자(2)를 개략적으로 나타내는 사시도이다.
도 3을 참조하면, 도 2에서 설명한 반도체 소자(1)와 달리, 소자분리막(20)의 일측면에 형성된 금속막(30)과 다른 소자분리막(20)의 일측면에 형성된 금속막(30)이 금속 실리사이드막(32)에 의해 서로 전기적으로 연결되어 하나의 워드라인(34)을 형성할 수 있다.
즉, 도 2의 반도체 소자(1) 같은 미세 패턴을 요하지 않는 경우, 도 3의 반도체 소자(2)는 도 2의 제2 소자분리막(20b)을 형성하기 위한 공정을 생략할 수 있으며, 서로 이격되어 형성된 두 개의 금속막(30)에 열처리 공정을 수행하여, 상기 두 개의 금속막(30)을 서로 전기적으로 연결시키는 금속 실리사이드막(32)을 형성할 수 있다. 상기 워드라인(34)은 상기 금속막(30) 및 상기 금속 실리사이드막(32)을 포함하며, 상기 워드라인(34)은 제1 불순물 영역(12)과 전기적으로 연결될 수 있다.
도 4 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다. 본 실시예에서는 도 2에 예시한 반도체 소자(1)를 제조하는 공정을 예시한다. 도 2와 동일한 참조 번호는 동일한 부재를 나타내며, 이에 대한 중복되는 설명은 생략한다.
도 4를 참조하면, 기판(10)을 준비한다.
상기 기판(10) 상에 트렌치(도 5의 13T)를 형성하기 위한 마스크(11)를 형성한다. 상기 마스크(11)는 포토리소그래피 공정에 의해서 패터닝될 수 있다. 상기 마스크(11)는 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 상기 마스크(11)는 예를 들면, 버퍼(buffer) 산화막, 트렌치 라이너(liner) 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다. 또는, 상기 마스크(11)는 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 하나일 수 있다. 그러나, 이에 한정되는 것은 아니다. 상기 마스크(11)는 식각 공정이 수행될 영역과 식각 공정이 수행되지 않을 영역이 제1 길이(L1) 및 제3 길이(L3)를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 길이(L1) 및 상기 제3 길이(L3)는 1:3의 폭을 갖도록 형성될 수 있다. 그러나, 상기 비율은 워드라인이 형성되는 위치에 따라서 달라질 수 있다.
도 5를 참조하면, 상기 마스크(11)를 이용하여 상기 기판(10)을 식각하여 트렌치(13T)를 형성한다.
다음으로, 워드라인 형성 영역을 형성하기 위하여, 상기 트렌치(13T) 하부에 측면 식각을 수행하여 측면 트렌치(13W)를 형성한다.
상기 트렌치(13T)의 형성은 이방성 식각 공정을 이용할 수 있으며, 상기 측면 트렌치(13W)의 형성은 등방성 식각 공정을 이용할 수 있다. 상기 이방성 식각은 예를 들어, 플라즈마 식각일 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 6을 참조하면, 상기 측면 트렌치(13W) 내에 워드라인을 형성하기 위하여, 상기 복수의 트렌치(13T) 및 상기 측면 트렌치(13W) 내에 금속물질을 매립하여 금속막(30)을 증착한다.
상기 금속막(30)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD), 물리 기상 증착(Physical Vapor Deposition, PVD) 또는 원자층 증착(Atomic Layer Deposition, ALD) 등을 사용하여 형성할 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 금속막(30)은 Ti, Si, Ta, Mo, W, Ru, TiW, TiN, TiON, TiAlN, TiAlON, TiSiN, TiBN, WN, WON, WSiN, WBN, WCN, TaN, TaON, TaAlN, TaSiN, TaCN, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, TiC, TiCN, TiSi, TaSi, CoSi, NiSi, 구리함유 물질, 및 이들의 조합으로 이루어진 일군에서 선택된 물질을 이용하여 형성할 수 있다.
도 6 및 도 7을 함께 참조하면, 등방성 식각 공정을 수행하여 상기 마스크(11) 상에 형성된 상기 금속막(30)을 제거한다.
다음으로, 이방성 식각을 수행하여 제1 소자분리막(도 9의 20a)을 형성하기 위한 제1 소자분리 트렌치(15T)를 형성함과 동시에, 상기 금속막(30)을 양분하여 상기 제1 소자분리 트렌치(15T)를 사이에 두고 서로 분리된 워드라인(34)을 형성한다.
상기 워드라인(34)은 금속 실리사이드막(32)을 더 포함할 수 있으며, 상기 금속 실리사이드막(32)은 상기 금속막(30)에 열처리 공정을 수행하여 형성할 수 있다. 상기 금속 실리사이드막(32)은 상기 금속막(30)을 형성하는 금속물질의 종류에 따라 달라질 수 있다.
또한, 위에서는 상기 금속막(30)에 열 처리 공정을 수행하여 상기 금속 실리사이드막(32)을 형성하는 것을 예를 들어 설명하였다. 그러나, 이에 한정되는 것은 아니며, 상기 트렌치(13T) 및 상기 측면 트렌치(13W)에 금속 실리사이드막(32)을 형성한 후, 상기 금속 실리사이드막(32) 상에 금속막(30)을 형성하고, 상기 금속막(30)을 양분하도록 제1 소자분리 트렌치(15T)를 형성하여 워드라인(34)을 형성할 수도 있다.
도 8을 참조하면, 복수의 제1 소자분리 트렌치(15T) 내에 절연 물질을 증착하여 복수의 제1 소자분리막(20a)을 형성할 수 있다.
상기 복수의 제1 소자분리막(20a)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD), 물리 기상 증착(Physical Vapor Deposition, PVD) 또는 원자층 증착(Atomic Layer Deposition, ALD) 등을 사용하여 형성될 수 있다.
상기 제1 소자분리막(20a)은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 상기 제1 소자분리막(20a)은 예를 들면, 버퍼(buffer) 산화막, 트렌치 라이너(liner) 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다. 또는 상기 제1 소자분리막(20a)은 고온 산화물(HTO), 고밀도 플라즈마(HDP) 산화물, TEOS, BPSG 또는 USG 중 하나일 수 있다. 상기 제1 소자분리막(20a)을 형성한 후, 막질의 고밀도화를 위한 어닐링(annealing) 공정이 추가될 수도 있다.
도 8 및 도 9를 함께 참조하면, 상기 기판(10)의 상부면이 노출되도록 평탄화 공정을 수행한다. 상기 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다.
다음으로 상기 기판(10)에 이방성 식각 공정을 수행하여 상기 기판(10)의 상부를 선택적으로 제거할 수 있다. 상기 이방성 식각 공정에 의해서, 상기 제1 소자분리막(20a)은 상기 기판(10) 상으로 소정 높이(H3) 돌출된 돌출부(20P)를 형성할 수 있다.
상기 높이(H3)는, 도 11을 참조하여 하기에 설명할 스페이서(15S) 형성 단계에서, 스페이서(15S)의 높이를 결정할 수 있다. 상기 높이(H3)는 예를 들어, 도 4의 제1 길이(L1)의 2 배 내지 5 배의 길이일 수 있다.
상기 돌출부(20P)를 형성하는 방법은 이에 한정되는 것은 아니며, 상기 마스크(11) 및 상기 제1 소자분리막(20a)의 일부를 제거하기 위하여 등방성 식각 공정을 수행한 후, 이방성 식각 공정을 통하여 상기 기판(10)의 상부를 일부 제거하여 상기 돌출부(20P)를 형성할 수도 있다. 상기 등방성 식각 공정에 의해서, 상기 기판(10)의 상부면이 노출되도록 상기 마스크(11) 및 상기 제1 소자분리막(20a)은 동일한 물질로 형성될 수 있다.
다음으로, 상기 노출된 기판(10)의 상면에 불순물 이온을 주입하여 제1 불순물 영역(12)을 형성한다. 상기 불순물은 예를 들어, n형 불순물일 수 있다.
또한, 상기 제1 불순물 영역(12)은 상기 워드라인(34)을 형성한 후 형성되었으나, 이에 한정되는 것은 아니다. 즉, 기판(10)을 준비하고, 마스크(도 4의 11)를 형성하기 전에 상기 기판(10)에 불순물 이온을 주입하여 제1 불순물 영역(12)을 형성할 수도 있다.
도 10을 참조하면, 제1 불순물 영역(12)의 노출된 표면, 및 제1 소자분리막(20a)의 돌출부(20P)를 덮도록 스페이서 물질층(15)을 형성한다.
상기 스페이서 물질층(15)은 상기 제1 불순물 영역(12) 및 상기 제1 소자분리막(20a)에 대해 높은 식각 선택비 또는 식각 선택성을 가지는 물질로 이루어질 수 있다. 이러한 식각 선택성(etch selectivity)은 하나의 층의 식각 속도에 대한 다른 층의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 상기 스페이서 물질층(15)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 예를 들면, 제1 소자분리막(20a)이 산화막인 경우, 상기 스페이서 물질층(15)은 실리콘 질화막일 수 있다. 상기 제1 불순물 영역(12)상에 상기 스페이서 물질층(15)이 균일한 두께로 형성되도록 하기 위하여, ALD 공정을 이용할 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 스페이서 물질층(15)의 두께(T1)는, 도 12를 참조하여 하기에 설명할 제2 소자분리 트렌치(17T) 형성 단계에서, 제2 소자분리 트렌치(17T)의 크기를 결정할 수 있다. 본 실시예에서, 상기 두께(T1)는 상기 제1 소자분리막(20a)의 제1 길이(L1)(도 4 참조)와 동일한 두께로 형성될 수 있다. 다른 실시예에서, 상기 두께(T1)는 상기 제1 길이(L1)보다 작거나 크게 형성될 수도 있다.
도 11을 참조하면, 스페이서 물질층(15)을 일부 제거하여 스페이서(15S)를 형성한다. 즉, 상기 제1 소자분리막(20a)의 상면, 및 상기 제1 소자분리막(20a) 사이의 상기 제1 불순물 영역(12)이 일부 노출되도록 에치-백 공정을 수행하여, 상기 스페이서 물질층(15)의 일부가 제거되고, 상기 복수의 제1 소자분리막(20a)의 양 측벽에 스페이서(15S)가 형성된다.
상기 스페이서(15S)는 후속에서 복수의 제2 소자분리 트렌치(도 12의 17T)를 형성하기 위한 식각 마스크로 이용될 수 있다. 상기 스페이서(15S)에 의해 노출되는 기판(10)의 길이인 제2 길이(L2)는, 제2 소자분리 트렌치(도 12의 17T)의 크기에 상응하는 길이일 수 있다.
도 12를 참조하면, 상기 워드라인(34)의 일측면이 노출되도록, 상기 스페이서(15S)를 식각 마스크로, 노출된 상기 제1 불순물 영역(12) 및 상기 기판(10)을 식각하여, 복수의 제2 소자분리 트렌치(17T)를 형성한다.
다른 실시예에서, 상기 워드라인(34)과 소정의 간격을 두고 이격되도록 상기 제2 소자분리 트렌치(17T)를 형성할 수도 있다.
또한, 상기 식각 공정 중에 상기 스페이서(15S) 및 상기 돌출부(20P)도 일부 식각되어 높이가 낮아질 수 있다. 따라서, 선행 공정 중에 결정되는 상기 스페이서(15S)의 높이 및 상기 돌출부(20P)의 돌출 높이는, 본 단계의 식각 공정 중에 제거되는 두께를 고려하여, 잔존 가능한 두께로 결정될 수 있다. 예를 들어, 상기 제2 소자분리 트렌치(17T)의 종횡비(aspect ratio)가 클수록, 상기 스페이서(15S)의 높이 및 상기 돌출부(20P)의 돌출 높이도 높게 형성될 수 있다.
본 단계에서는, 상기 제2 소자분리 트렌치(17T)의 양 측면에 상기 분리된 워드라인(34)이 배치되므로, 상기 제2 소자분리 트렌치(17T)를 형성하는 과정에서 상기 기판(10)의 패턴이 기울여지는 것을 방지할 수 있다.
도 13을 참조하면, 상기 스페이서(15S)를 제거하는 공정을 수행한다. 상기 제거 공정은, 예를 들어 이방성 식각에 의해 상기 스페이서(15S)를 선택적으로 제거할 수 있다.
도 14를 참조하면, 상기 제2 소자분리 트렌치(17T)를 매립하는 절연 물질층(20')을 증착한다.
상기 절연 물질층(20')은 도 8을 참조하여 상술한 상기 제1 소자분리막(20a)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 절연 물질층(20')은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 다른 실시예에서, 상기 절연 물질층(20')은 상기 제1 소자분리막(20a)과 다른 물질로 이루어질 수도 있다. 상기 절연 물질층(20')은 도 8을 참조하여 상술한 상기 제1 소자분리막(20a)과 동일한 방법으로 증착될 수 있다. 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등을 사용하여 형성될 수 있다.
다음으로, 도 14 및 도 15를 함께 참조하면, 상기 복수의 제1 소자분리막(20a) 및 상기 복수의 제2 소자분리막(20b) 사이의 상기 제1 불순물 영역(12)이 노출되도록, 상기 제1 불순물 영역(12) 상의 상기 절연 물질층(20') 및 상기 제1 소자분리막(20a)의 상기 돌출부(20P)를 제거할 수 있다.
이에 의해, 상기 제1 소자분리막(20a) 및 상기 제2 소자분리막(20b)이 서로 교번하여 배치될 수 있다. 또한, 상기 제1 소자분리막(20a) 및 상기 제2 소자분리막(20b)의 사이에 워드라인(34) 및 상기 워드라인(34) 상에 형성된 제1 불순물 영역(12)이 배치될 수 있다.
도 16을 참조하면, 상기 제1 불순물 영역(12), 상기 제1 소자분리막(20a) 및 상기 제2 소자분리막(20b)을 덮도록 식각 방지막(14)을 형성하고, 상기 식각 방지막(14) 상에 층간 절연막(16)을 형성한다.
상기 식각 방지막(14)은 SiOx, SixNy, SiON, SiON, SiCN, SiC, C, TiO, ZrOx, MgOx, HfOx, AlOx 등과 같은 절연성 물질을 증착하여 형성할 수 있다.
상기 층간 절연막(16)은 상기 식각 방지막(14)과 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들어, 층간 절연막(16)이 산화물인 경우, 상기 식각 방지막(14)은 질화물이거나, 산화물 및 상기 산화물 상에 형성된 질화물일 수 있다.
도 17을 참조하면, 상기 제1 불순물 영역(12)의 상면이 노출되도록 상기 층간 절연막(16)에 식각 공정을 수행하여, 제2 불순물 영역(40)을 형성하기 위한 관통홀(40h)을 형성한다. 상기 식각 공정에서 상기 제1 불순물 영역(12) 상에 형성된 식각 방지막(14)은 제거된다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
다음으로, 상기 제1 불순물 영역(12)을 씨드로 활용하는 선택적 에피택셜 성장법(SEG)을 이용하고, 불순물을 주입하여 상기 제1 불순물 영역(12) 상에 제2 불순물 영역(40)을 형성할 수 있다. 상기 불순물은 p형 불순물일 수 있다. 상기 제1 불순물 영역(12) 및 상기 제2 불순물 영역(40)은 다이오드를 구성할 수 있다.
다음으로, 상기 제2 불순물 영역(40) 상에 콘택 플러그(42) 및 하부전극(44)을 형성한다. 상기 콘택 플러그(42)는 상기 제2 불순물 영역(40)과 저항성 접촉을 형성하는 CoSi, TiSi, IrSi, PtSi 또는 NiSi 등과 같은 금속 실리사이드막(미도시), 및 상기 금속 실리사이드막(미도시) 상에 형성된 텅스텐 등과 같은 금속막(미도시)을 포함할 수 있다.
상기 하부전극(44)은 상기 콘택 플러그(42), 상기 제2 불순물 영역(40) 및 상기 제1 불순물 영역(12)을 통하여 상기 워드라인(34)과 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 제1 소자분리 트렌치(15T)를 형성하여 서로 분리된 워드라인(34)을 형성할 수 있으므로, 워드라인(34)을 형성하는 공정을 단순화할 수 있다. 또한, 상기 제2 소자분리 트렌치(17T)의 양 측면 각각에 상기 분리된 워드라인(34)이 배치되므로, 상기 제2 소자분리 트렌치(17T)를 쓰러짐 불량없이 안정적으로 형성할 수 있다.
또한, 상기 워드라인(34)을 금속으로 형성하므로 반도체 소자의 저항을 감소시킬 수 있다. 또한, 상기 워드라인(34) 상에 제1 불순물 영역(12)을 형성함으로써, 상기 제1 불순물 영역(12) 상에 에피택셜 성장법에 의한 제2 불순물 영역(40)을 형성할 수 있다.
도 18 내지 도 31은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다. 본 실시예에서는 도 2에 예시한 반도체 소자(1)를 제조하는 공정을 예시한다. 도 18 내지 도 31에서, 도 4 내지 도 17과 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 18을 참조하면, 기판(10) 상에 복수의 층간 절연막(18)을 형성한다. 상기 층간 절연막(18)은 예를 들면, 질화물로 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다,
도 19를 참조하면, 상기 기판(10) 상에 선택적 에피택셜 성장법(SEG)에 의한 에피택셜층(도 20의 22')을 형성하기 위하여, 상기 기판(10)의 상부면 일부가 노출되도록, 상기 층간 절연막(18)에 홀(18h)을 형성한다. 상기 층간 절연막(18)은 식각 공정이 수행될 영역과 식각 공정이 수행되지 않을 영역이 제1 길이(L1) 및 제3 길이(L3)를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 길이(L1) 및 상기 제3 길이(L3)는 1:3의 폭을 갖도록 형성될 수 있다. 그러나, 상기 비율은 워드라인이 형성되는 위치에 따라서 달라질 수 있다.
도 20을 참조하면, 상기 노출된 기판(10)의 상부면으로부터 선택적 에피택셜 성장법에 의한 에피택셜층(22')을 형성한다.
도 20 및 도 21을 함께 참조하면, 상기 에피택셜층(22')에 불순물을 주입하여 제1 불순물 영역(22)을 형성한다. 상기 제1 불순물 영역(22)은 예를 들어, n형 불순물을 포함할 수 있다.
다음으로, 상기 제1 불순물 영역(22), 상기 층간 절연막(18) 및 상기 기판(10)의 일부를 관통하는 제1 소자분리 트렌치(22T)를 형성한다.
상기 제1 소자분리 트렌치(22T)를 형성하는 과정에서, 상기 층간 절연막(18)이 서로 간격을 두고 분리될 수 있다. 도 21 및 도 22를 함께 참조하면, 상기 제1 소자분리 트렌치(22T)에 의해 노출된 상기 층간 절연막(18)을 선택적으로 제거하여 측면 트렌치(22W)를 형성한다. 상기 측면 트렌치(22W)는 워드라인(도 25의 34)을 형성하기 위한 영역으로, 등방성 식각을 통해 형성될 수 있다.
도 22 및 도 23을 함께 참조하면, 상기 측면 트렌치(22W)가 금속물질로 매립되도록 상기 측면 트렌치(22W) 및 상기 제1 소자분리 트렌치(22T)에 금속막(30)을 증착한다.한다.
상기 금속막(30)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등을 사용하여 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 23 및 도 24를 함께 참조하면, 상기 제1 소자분리 트렌치(22T) 상에 형성된 금속막(30)을 선택적으로 제거하여, 상기 측면 트렌치(22W)에 워드라인(34)을 형성한다. 본 단계에서, 워드라인(34)을 상기 측면 트렌치(22W)에 형성된 금속막(30)으로 형성함으로써 반도체 소자의 저항을 감소시킬 수 있다. 또한, 상기 워드라인(34)의 형성으로 인하여 후술할 제2 소자분리 트렌치(도 30의 24T)를 형성하는 공정에서 쓰러짐 불량이 발생하는 것을 방지하여 반도체 소자의 구조적 안정성을 높힐 수 있다.
또한, 상기 워드라인(34)은 금속 실리사이드막(32) 및 상기 금속 실리사이드막(32) 상에 형성된 텅스텐 등과 같은 금속막(미도시)을 더 포함할 수 있다.
도 25를 참조하면, 제1 소자분리막(도 26의 20a)을 형성하기 위하여, 상기 제1 소자분리 트렌치(22T)를 매립하는 절연 물질층(20')을 증착한다. 예를 들어, 상기 절연 물질층(20')은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다.
도 26을 참조하면, 상기 제1 불순물 영역(22)의 상부면이 노출되도록 평탄화 공정을 수행하여 복수의 제1 소자분리막(20a)을 형성한다. 상기 제1 소자분리막(20a)의 양 측면 각각은 양분된 워드라인(34)의 일측면과 접할 수 있다. 상기 평탄화 공정은 예컨대, 화학적 기계적 연마(CMP) 공정일 수 있다.
다음으로, 상기 제1 소자분리막(20a)의 일부가 상기 제1 불순물 영역 상으로 소정 높이(H4) 돌출된 돌출부(20P)를 갖도록, 이방성 식각 공정을 수행하여 상기 제1 불순물 영역(22)의 상부를 일부 제거한다. 상기 이방성 식각 공정에 의해서 상기 제1 불순물 영역(22)의 물질만이 선택적으로 제거될 수 있다.
상기 높이(H4)는, 도 28을 참조하여 하기에 설명할 스페이서(15S) 형성 단계에서, 스페이서(15S)의 높이를 결정할 수 있다. 상기 높이(H4)는 예를 들어, 도 19의 제1 길이(L1)의 2 배 내지 5 배의 길이일 수 있다.
또한, 앞에서는 에피택셜층(도 20의 22')을 형성한 후 불순물을 주입하여 불순물 영역(도 21의 22)을 형성하는 것을 예를 들어 설명하였다. 그러나, 이에 한정되는 것은 아니며, 상기 돌출부(20P)의 측벽에 스페이서 물질층(15)을 형성하기 전에 상기 기판(10)에 불순물을 주입하여 제1 불순물 영역(22)을 형성할 수도 있다.
도 27을 참조하면, 상기 제1 불순물 영역(22)의 노출된 표면, 및 제1 소자분리막(20a)의 돌출부(20P)를 덮도록 스페이서 물질층(15)을 형성한다.
상기 스페이서 물질층(15)은 상기 제1 불순물 영역(22) 및 제1 소자분리막(20a)에 대해 높은 식각 선택비 또는 식각 선택성을 가지는 물질로 이루어질 수 있다. 이러한 식각 선택성은 하나의 층의 식각 속도에 대한 다른 층의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 상기 스페이서 물질층(15)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 예를 들면, 제1 소자분리막(20a)이 산화막인 경우, 상기 스페이서 물질층(15)은 실리콘 질화막일 수 있다. 상기 제1 불순물 영역(22) 상에 상기 스페이서 물질층(15)이 균일한 두께로 형성되도록 하기 위하여, ALD 공정을 이용할 수 있다.
도 27 및 도 28을 함께 참조하면, 상기 스페이서 물질층(15)을 일부 제거하여 스페이서(15S)를 형성한다. 즉, 상기 제1 소자분리막(20a)의 상면, 및 상기 제1 불순물 영역(22)의 상면 일부가 노출되도록 에치-백 공정을 수행하여, 상기 스페이서 물질층(15)의 일부가 제거되고, 상기 복수의 제1 소자분리막(20a)의 양 측벽에 스페이서(15S)가 형성된다.
상기 스페이서(15S)는 후속에서 제2 소자분리 트렌치(24T)(도 29 참조)를 형성하기 위한 식각 마스크로 이용될 수 있다. 상기 스페이서(15S)에 의해 노출되는 상기 제1 불순물 영역(22)의 길이인 제2 길이(L2)는, 제2 소자분리 트렌치(도 30의 24T)의 크기에 상응하는 길이일 수 있다.
도 29를 참조하면, 상기 워드라인(34)의 일측면이 노출되도록, 상기 스페이서(15S)를 식각 마스크로, 노출된 상기 제1 불순물 영역(22) 및 상기 기판(10)을 식각하여, 복수의 제2 소자분리 트렌치(24T)를 형성한다.
도 29에서는 상기 워드라인(34)의 일측면이 노출되도록 상기 제2 소자분리 트렌치(24T)를 형성하였다. 그러나, 이에 한정되는 것은 아니며, 상기 워드라인(34)과 이격되도록 상기 워드라인(34)과 소정의 간격을 갖도록 제2 소자분리 트렌치(24T)가 형성될 수도 있다.
도 29 및 도 30을 함께 참조하면, 상기 스페이서(15S)를 제거하는 공정을 수행하고, 상기 제2 소자분리 트렌치(24T)에 절연 물질층(미도시)을 매립한다.
다음으로, 상기 복수의 제1 소자분리막(20a) 및 상기 복수의 제2 소자분리막(20b) 사이의 상기 제1 불순물 영역(22)이 노출되도록, 상기 제1 불순물 영역(22) 상의 상기 절연 물질층(미도시) 및 상기 복수의 제1 소자분리막(20a)의 상기 돌출부(20P)를 제거할 수 있다.
다음으로, 도 16 및 도 17을 참조하여 상술한 공정이 동일하게 수행되어, 도 2의 반도체 소자(1)가 형성될 수 있다. 본 실시예에 따르면, 워드라인 형성 영역 에 대하여 미리 층간 절연막(18)에 패턴을 형성함으로써, 기판(10)에 별도의 측벽 트렌치를 형성하기 위한 측벽 식각 공정 없이도 워드라인을 용이하게 형성할 수 있다.
도 31 내지 도 35는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다. 본 실시예에서는 도 2에 예시한 반도체 소자(1)를 제조하는 공정을 예시한다. 도 31 내지 도 35에서, 도 4 내지 도 17과 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 31을 참조하면, 기판(10) 상에 트렌치(20T)를 형성하기 위하여 마스크(11)를 형성한다. 상기 마스크(11)는 포토리소그래피 공정에 의해서 패터닝될 수 있다.
다음으로, 상기 마스크(11)를 이용하여 상기 기판(10)을 식각하여 트렌치(20T)를 형성한다.
다음으로, 상기 트렌치(20T) 하부에 측면 식각 공정을 수행하여 측면 트렌치(20W)를 형성한다.
상기 트렌치(20T)의 형성은 이방성 식각 공정을 이용할 수 있으며, 상기 측면 트렌치(20W)의 형성은 등방성 식각 공정을 이용할 수 있다. 상기 이방성 식각은 예를 들어, 플라즈마 식각일 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 32를 참조하면, 상기 측면 트렌치(20W) 내에 워드라인(도 33의 36)을 형성하기 위하여, 상기 복수의 트렌치(20T) 및 상기 측면 트렌치(20W) 내에 금속막(30)을 증착할 수 있다. 상기 금속막(30)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등을 사용하여 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 32 및 도 33을 함께 참조하면, 상기 마스크(11) 상에 형성된 상기 금속막(30)을 등방성 식각을 이용하여 제거한다.
다음으로, 이방성 식각을 수행하여 소자분리막(도 34의 20)을 형성하기 위한 소자분리 트렌치(20T)를 형성함과 동시에, 상기 소자분리 트렌치(20T)를 사이에 두고 서로 분리된 복수의 워드라인(36)을 형성한다.
상기 워드라인(36)은 금속 실리사이드막(33)을 더 포함할 수 있으며, 상기 금속 실리사이드막(33)은 상기 금속막(30)에 열처리 공정을 수행하여 형성할 수 있다. 상기 금속 실리사이드막(33)은 상기 금속막(30)을 형성하는 금속물질의 종류에 따라 달라질 수 있다.
도 34를 참조하면, 복수의 소자분리막(20)을 형성하기 위하여 상기 복수의 소자분리 트렌치(20T) 내에 절연 물질(미도시)을 증착한다.
상기 절연 물질(미도시)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등을 사용하여 형성될 수 있다.
상기 절연 물질(미도시)은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 상기 절연 물질(미도시)은 예를 들면, 버퍼(buffer) 산화막, 트렌치 라이너(liner) 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다. 또는 상기 절연 물질(미도시)은 고온 산화물(HTO), 고밀도 플라즈마(HDP) 산화물, TEOS, BPSG 또는 USG 중 하나일 수 있다. 상기 절연 물질(미도시)을 형성한 후, 막질의 고밀도화를 위한 어닐링(annealing) 공정이 추가될 수도 있다.
다음으로, 복수의 소자분리막(20)이 형성되도록 상기 기판(10)의 상부면이 노출될때까지 평탄화 공정을 수행한다. 상기 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 또는, 등방성 식각 공정을 수행하여 상기 복수의 소자분리막(20)을 형성할 수도 있다.
다음으로, 상기 노출된 기판(10)의 상면에 불순물 이온을 주입하여 제1 불순물 영역(12)을 형성한다. 상기 불순물은 예를 들어, n형 불순물일 수 있다.
다음으로, 도 16 및 도 17을 참조하여 상술한 공정이 동일하게 수행되어, 도 35의 반도체 소자(2)가 형성될 수 있다.
도 36은 본 발명의 실시 예들에 따른 반도체 소자를 채택하는 전자 시스템(electronic system)의 개략적인 블록도이다. 상기 전자 시스템은 솔리드 스테이트 디스크(Solid State Disk; SSD; 3)와 같은 데이터 저장장치일 수 있다.
도 36을 참조하면, 상기 솔리드 스테이트 디스크(SSD; 3)는 인터페이스(53), 제어기(controller; 55), 비휘발성 메모리(non-volatile memory; 57), 및 버퍼 메모리(buffer memory; 59)를 구비할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 57)는 본 발명의 실시 예들에서 설명한 바와 같은 다이오드(D)를 스위칭 소자로 채택할 수 있다.
상기 비휘발성 메모리(non-volatile memory; 57)는 저항성 메모리(resistive memory)일 수 있다. 예를 들면, 상기 비휘발성 메모리(non-volatile memory; 57)는 상변화 물질 패턴, 자기터널접합(Magnetic Tunnel Junction; MTJ) 패턴, 폴리머 패턴, 및 산화(oxide) 패턴으로 이루어진 일군에서 선택된 하나와 같은 정보저장요소(data storage element)를 구비할 수 있다.
상기 솔리드 스테이트 디스크(3)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(3)는 하드디스크드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(3)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(55)는 상기 인터페이스(53)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(55)는 메모리제어기 및 버퍼제어기를 구비할 수 있다. 상기 비휘발성 메모리(57)는 상기 제어기(55)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(3)의 데이터 저장용량은 상기 비휘발성 메모리(57)에 대응할 수 있다. 상기 버퍼 메모리(59)는 상기 제어기(55)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(53)는 호스트(Host; 51)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(53)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(57)는 상기 제어기(55)를 경유하여 상기 인터페이스(53)에 접속될 수 있다. 상기 비휘발성 메모리(57)는 상기 인터페이스(53)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(3)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(57)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(59)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(59)는 상기 비휘발성 메모리(57)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(53)의 데이터 처리속도는 상기 비휘발성 메모리(57)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(59)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(53)를 통하여 수신된 데이터는, 상기 제어기(55)를 경유하여 상기 버퍼 메모리(59)에 임시 저장된 후, 상기 비휘발성 메모리(57)의 데이터 기록(write) 속도에 맞추어 상기 비휘발성 메모리(57)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(57)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(59)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(59)는 상기 솔리드 스테이트 디스크(3)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
도 37은 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 37을 참조하면, 전자 회로 기판(4, electronic circuit board)이 제공될 수 있다. 상기 전자 회로 기판(4)은 회로 기판(61, circuit board) 상에 배치된 마이크로프로세서(62, microprocessor), 상기 마이크로프로세서(62)와 통신하는 주 기억 회로(63, main storage circuit) 및 부 기억 회로(64, supplementary storage circuit), 상기 마이크로프로세서(62)로 명령을 보내는 입력 신호 처리 회로(65, input signal processing circuit), 상기 마이크로프로세서(62)로부터 명령을 받는 출력 신호 처리 회로(66, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(67, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로프로세서(62)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(4)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(62)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(63)는 상기 마이크로프로세서(62)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(63)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(63)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM, DRAM, RRAM 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM(PRAM), Magnetic RAM(MRAM), 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다.
따라서, 상기 주 기억 회로(63)는 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 장치 및/또는 제조 방법을 이용하여 형성된 메모리 소자를 포함할 수 있다. 상기 주 기억 회로(63)는 반도체 모듈을 적어도 하나 이상 포함할 수 있다.
상기 부 기억 회로(64)는 대용량 기억 소자이고, 플래시 또는 상변화 메모리 등과 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(64)는 상기 주 기억 회로(63)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다.
상기 부 기억 회로(64)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(64)는 반도체 모듈을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(65)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(62)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(65)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다.
상기 출력 신호 처리 회로(66)는 상기 마이크로프로세서(62)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(66)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 통신 회로(67)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(65) 또는 출력 신호 처리 회로(66)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(67)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다.
도 38은 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 38을 참조하면, 전자 시스템(5)은, 제어부(71, control unit), 입력부(72, input unit), 출력부(73, output unit), 및 저장부(74, storage unit)를 포함하고, 통신부(75, communication unit) 및/또는 기타 동작부(76, operation unit)를 더 포함할 수 있다.
상기 제어부(71)는 상기 전자 시스템(5) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(71)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 상기 전자 회로 기판(4)을 포함할 수 있다. 상기 입력부(72)는 상기 제어부(71)로 전기적 명령 신호를 보낼 수 있다.
상기 입력부(72)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다.
상기 출력부(73)는 상기 제어부(71)로부터 전기적 명령 신호를 받아 상기 전자 시스템(5)이 처리한 결과를 출력할 수 있다. 상기 출력부(73)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다.
상기 저장부(74)는 상기 제어부(71)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(74)는 상기 제어부(71)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(74)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 상기 저장부(74)는 본 발명의 실시예들 중 적어도 하나의 실시예에 따른 장치 및/또는 제조 방법을 이용하여 형성된 반도체 메모리를 포함할 수 있다.
상기 통신부(75)는 상기 제어부(71)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(75)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다.
상기 동작부(76)는 상기 제어부(71)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(76)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
1,2: 반도체 소자 10: 기판
11: 마스크 12, 22: 제1 불순물 영역
13W, 20W, 22W: 측면 트렌치 13T, 20T: 트렌치
14: 식각 방지막 15: 스페이서 물질층
15S: 스페이서 15T, 22T: 제1 소자분리 트렌치
16: 층간 절연막 17T, 24T: 제2 소자분리 트렌치
18: 층간 절연막 18h: 홀
20P: 돌출부 20: 소자분리막
20': 절연 물질층 20a: 제1 소자분리막
20b: 제2 소자분리막 22': 에피택셜층
22, 42: 제1 불순물 영역 23: 금속막
32, 33: 금속 실리사이드막 34, 36: 워드라인
40h: 관통홀 42: 콘택 플러그
44: 하부전극

Claims (10)

  1. 기판 내에서 일 방향으로 연장되는 복수의 소자분리막;
    상기 소자분리막과 서로 교번하며, 상기 소자분리막의 상면보다 아래에 형성된 금속을 포함하는 복수의 워드라인;
    상기 소자분리막 사이에서 상기 워드라인 상에 형성되는 제1 불순물 영역;
    상기 소자분리막 및 상기 제1 불순물 영역 상에 형성되고, 상기 제1 불순물 영역의 상면이 노출된 관통홀을 갖는 층간 절연막; 및
    상기 관통홀 내에 매립되고, 상기 제1 불순물 영역과 접하도록 형성된 제2 불순물 영역;
    을 포함하고,
    상기 제1 불순물 영역의 상면과 상기 소자분리막의 상면은 서로 동일한 레벨인 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소자분리막은,
    서로 교번하여 형성된 복수의 제1 소자분리막 및 복수의 제2 소자분리막을 포함하며, 상기 제1 소자분리막의 측면은 상기 워드라인의 측면과 접하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 소자분리막이 상기 워드라인과 접하는 면적은 상기 제2 소자분리막이 상기 워드라인과 접하는 면적보다 더 큰 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 층간 절연막과 상기 소자분리막 사이에,
    상기 소자분리막을 덮고, 상기 제1 불순물 영역의 상면을 노출시키는 식각 방지막;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 불순물 영역의 결정 방향은, 상기 제1 불순물 영역의 결정 방향과 동일한 것을 특징으로 하는 반도체 소자.
  7. 기판 내에 일 방향으로 연장되는 금속막을 형성하는 단계;
    상기 금속막을 양분하는 제1 소자분리막을 상기 기판 내에 형성하여, 상기 금속막으로부터 상기 제1 소자분리막의 양 측면과 접하는 워드라인을 형성하는 단계; 및
    상기 제1 소자분리막과 이격되며, 상기 워드라인의 타측면과 접하는 제2 소자분리막을 상기 기판 내에 형성하는 단계;
    를 포함하며, 상기 워드라인의 일측면은 상기 제1 소자분리막과 접하고,
    상기 금속막을 형성하는 단계는
    상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 하부에 측면 식각 공정을 수행하여 수평 방향의 측면 트렌치를 형성하는 단계; 및
    상기 트렌치 및 상기 측면 트렌치에 금속물질을 형성하는 단계;를
    포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 소자분리막을 형성하는 단계와 상기 제2 소자분리막을 형성하는 단계 사이에,
    상기 워드라인 위의 상기 기판에 불술물을 주입하여, 제1 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제9항에 있어서,
    상기 제2 소자분리막을 형성하는 단계는,
    상기 기판의 상부를 소정 두께만큼 제거하여 상기 제1 소자분리막에서 상기 기판 상에 돌출된 돌출부를 형성하는 단계;
    상기 돌출부에 스페이서를 형성하고, 상기 스페이서를 식각 마스크로 상기 기판을 식각하여 제2 소자분리 트렌치를 형성하는 단계; 및
    상기 제2 소자분리 트렌치에 절연물질을 매립하고 상기 절연물질에 대하여 식각 공정을 진행하여, 제2 소자분리막을 형성하는 동시에, 상기 제1 불순물 영역의 상면, 상기 제1 소자분리막의 상면 및 상기 제2 소자분리막의 상면을 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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