[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101872777B1 - 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법 - Google Patents

콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR101872777B1
KR101872777B1 KR1020120019752A KR20120019752A KR101872777B1 KR 101872777 B1 KR101872777 B1 KR 101872777B1 KR 1020120019752 A KR1020120019752 A KR 1020120019752A KR 20120019752 A KR20120019752 A KR 20120019752A KR 101872777 B1 KR101872777 B1 KR 101872777B1
Authority
KR
South Korea
Prior art keywords
pattern
forming
sacrificial
insulating film
film pattern
Prior art date
Application number
KR1020120019752A
Other languages
English (en)
Other versions
KR20130097997A (ko
Inventor
고승필
김은정
김용준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120019752A priority Critical patent/KR101872777B1/ko
Priority to US13/613,277 priority patent/US8772096B2/en
Publication of KR20130097997A publication Critical patent/KR20130097997A/ko
Application granted granted Critical
Publication of KR101872777B1 publication Critical patent/KR101872777B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법이 제공된다. 상기 콘택 형성 방법은 기판 상에, 제1 방향의 제1 측벽 및 상기 제1 방향과 수직인 제2 방향의 제2 측벽을 갖는 다수의 콘택홀를 포함하는 절연막 패턴을 형성하고, 상기 콘택홀 내에 반도체 패턴을 형성하고, 상기 반도체 패턴 및 상기 제1 측벽의 측면 상에 상기 반도체 패턴의 일부를 노출시키는 분리 스페이서를 형성하고, 상기 분리 스페이서를 이용하여 상기 노출된 반도체 패턴을 식각하여 다수개의 반도체 패턴으로 분리하는 것을 포함한다.

Description

콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법 {Method of forming a contact and Method of manufacturing a phase change memory device using thereof}
본 발명은 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법에 대한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
최근에는 상변화 장치의 고집적화를 위해 회로를 구성하는 패턴의 사이즈 및 간격이 점점 감소되고 있으며, 보다 미세한 사이즈의 패턴을 형성하기 위해 보다 짧은 파장을 갖는 광원을 개발하거나 포토리소그래피 공정에 대한 연구가 활발하다.
본 발명이 해결하고자 하는 과제는, 미세한 콘택을 형성할 수 있으며, 공정 마진이 개선되고 콘택의 균일성을 확보할 수 있을 뿐만 아니라 공정 시간도 단축되는 콘택 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 콘택 형성 방법을 이용하여 다이오드 특성을 개선시킬 수 있는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 콘택 형성 방법의 일 태양은, 기판 상에, 제1 방향의 제1 측벽 및 상기 제1 방향과 수직인 제2 방향의 제2 측벽을 갖는 다수의 콘택홀를 포함하는 절연막 패턴을 형성하고, 상기 콘택홀 내에 반도체 패턴을 형성하고, 상기 반도체 패턴 및 상기 제1 측벽의 측면 상에 상기 반도체 패턴의 일부를 노출시키는 분리 스페이서를 형성하고, 상기 분리 스페이서를 이용하여 상기 노출된 반도체 패턴을 식각하여 상기 반도체 패턴을 다수개의 반도체 패턴으로 분리하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 상변화 메모리 장치의 다른 태양은, 기판 상에, 제1 방향의 제1 측벽 및 상기 제1 방향과 수직인 제2 방향의 제2 측벽을 포함하고, 상기 기판의 일부를 노출시키는 다수의 제1 콘택홀를 포함하는 절연막 패턴을 형성하고, 상기 제1 콘택홀 내에 수직 셀 다이오드를 형성하고, 상기 수직 셀 다이오드의 상면보다 위에 형성된 상기 제2 측벽의 상부를 제거하고, 상기 수직 셀 다이오드의 상면 및 상기 제1 측벽의 측면 상에 상기 수직 셀 다이오드의 일부가 노출되도록 분리 스페이서를 형성하고, 상기 분리 스페이서를 이용하여 상기 수직 셀 다이오드를 식각하여 상기 수직 셀 다이오드를 2개로 분리하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도 및 회로도이다.
도 3 내지 도 24는 본 발명의 일 실시예에 따른 상변화 메모리 장치 제조 방법을 설명하기 위한 중간 구조물의 평면도, 사시도 및 단면도들이다.
도 25 내지 도 31은 본 발명의 다른 실시예에 다른 상변화 메모리 장치 제조방법을 설명하기 위한 중간 구조물의 사시도들이다.
도 32는 본 발명의 또 다른 실시예에 다른 상변화 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도이다.
도 33 및 도 34는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도들이다.
도 35는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 36은 도 35의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 37는 도 36을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예 들에 따른 콘택 형성 방법은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명의 콘택 형성 방법이 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치를 포함하여 모든 반도체 장치에 적용될 수 있음은 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 예시적 회로도이다.
본 발명의 실시예들에서는 설명의 편의를 위해서 16개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의상 제1 메모리 블록(BLK0)과 관련된 영역만을 중심으로 도시한다.
우선, 도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(10_1~10_16), 다수의 센스 앰프 및 라이트 드라이버(20_1~20_8), 주변 회로 영역(30)을 포함한다.
다수의 메모리 뱅크(10_1~10_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(10_1~10_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(10_1~10_16)에 대응하여 라이트/리드하려는 비휘발성 메모리 셀의 행 및 열을 각각 지정하는 행 디코더 및 열 디코더가 배치된다.
센스 앰프 및 라이트 드라이버(20_1~20_8)은 2개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(20_1~20_8)가 2개의 메모리 뱅크(10_1~10_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(20_1~20_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(30)에는 상기 행 디코더, 열 디코더, 센스 앰프 및 라이트 드라이버 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치된다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록(BLK0) 내에는, 다수의 비휘발성 메모리 셀(Cp), 다수의 비트 라인(BL0~BL3), 다수의 워드 라인(WL0, WL1)이 배치된다.
다수의 비휘발성 메모리 셀(Cp)은 워드 라인(WL0, WL1)과 비트 라인(BL0~BL3)이 교차되는 영역에 위치한다. 비휘발성 메모리 셀(Cp)은 관통 전류에 따라 결정 상태 또는 비정질 상태로 변화하고, 각 상태마다 서로 다른 저항을 갖는 상변화 소자(Rp)와, 상변화 소자(Rp)에 흐르는 관통 전류를 제어하는 수직 셀 다이오드(Dp)를 포함한다. 여기서, 상변화 소자(Rp)는 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 구성될 수 있다. 예를 들어, 상변화 소자(Rp)는 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 포함할 수 있다. 도면에는, 상변화 소자(Rp)가 비트 라인(BL0~BL3)과 커플링되어 있고 수직 셀 다이오드(Dp)가 워드 라인(WL0, WL1)에 커플링되어 있는 것으로 도시되어 있으나, 반대로, 상변화 소자(Rp)가 워드 라인(WL0, WL1)과 커플링되어 있고 수직 셀 다이오드(Dp)가 비트 라인(BL0~BL3)에 커플링되어 있는 것으로 도시되어 있을 수 있다.
이하, 도 2를 참조하여 비휘발성 메모리 장치의 동작을 설명한다.
우선, 비휘발성 메모리 장치의 라이트 동작은, 상변화 소자(Rp)를 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다. 여기서, 상변화 소자(Rp)을 상변화시키기 위해서는 상당히 높은 레벨의 라이트 전류가 가변 저항 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 라이트 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 라이트 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. 이러한 라이트 전류는 라이트 회로(미도시)로부터 제공되어 비트 라인(BL0~BL3), 수직 셀 다이오드(Dp)를 거쳐서 접지 전압으로 빠져 나가게 된다.
한편, 비휘발성 메모리 장치의 리드 동작은, 상변화 소자(Rp)가 상변화되지 않는 레벨의 리드 전류를 상변화 소자(Rp)에 제공하여 저장된 데이터를 리드하게 된다. 이러한 리드 전류는 리드 회로(미도시)로부터 제공되어 비트 라인(BL0~BL3), 수직 셀 다이오드(Dp)를 거쳐서 접지 전압으로 빠져 나가게 된다.
도 3 내지 도 24를 참조하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명한다. 도 3 내지 도 24는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 평면도, 사시도 또는 단면도들이다. 도 4는 도 3의 I-I′및 II-II′을 따라 절단한 단면도이다. 도 8 및 도 9는 도 7을 III-III′을 따라 절단한 단면도이다. 도 14는 도 13을 IV-IV′을 따라 절단한 단면도이다.
우선, 도 3 및 도 4를 참조하면, 제1 도전형(예를 들어, P형)의 기판(110) 내에 소자 분리 영역(112)을 형성하여 다수의 액티브 영역(111)을 정의한다. 예를 들어, 상기 다수의 액티브 영역(111)은 제2 방향(예를 들어, X 방향)으로 연장되고, 서로 평행할 수 있다. 이러한 다수의 액티브 영역(111) 내에 제2 도전형(예를 들어, N형)의 불순물을 임플란트하여 워드 라인(WL0, WL1, WL2, WL3)을 형성할 수 있다. 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 될 수 있다. 소자 분리 영역(112)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
여기서, 제1 도전형의 기판(110)에 제2 도전형의 불순물을 임플란트하여 워드 라인(WL0, WL1, WL2, WL3)을 형성하는 것을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 에피택시얼 성장을 이용하여 워드 라인(WL0, WL1, WL2, WL3)을 형성할 수도 있다. 구체적으로 예를 들면, 기판(110) 상에, 기판(110)의 소정 영역을 노출하는 다수의 개구부를 구비하는 몰드막 패턴을 형성한다. 이어서, 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식, 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식 등을 이용하여, 상기 개구부 내에 에피택시얼층을 형성한다. 에피택시얼층이 성장된 기판(110)의 전면에 제2 도전형의 불순물을 이온 주입하여 다수의 워드 라인(WL0, WL1, WL2, WL3)을 완성한다. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다.
도 5 내지 도 12를 참조하면, 기판(110) 상에 다수의 콘택홀(163)을 포함하는 절연막 패턴(160)을 형성한다. 콘택홀(163)은 제1 방향(예를 들어, Y 방향)으로 연장된 제1 측벽(161)과 상기 제1 방향과 수직인 제2 방향으로 연장된 제2 측벽(162)을 포함한다. 예를 들어, 콘택홀(163)은 제1 방향으로 연장된 제1 측벽(161)과 제2 방향으로 연장된 제2 측벽(162)이 교차하여 형성될 수 있다.
도 5를 참조하면, 기판(110) 상에 절연막 패턴용 절연층(120)을 형성하고, 절연막 패턴용 절연층(120) 상에 제1 희생막 패턴(130)을 형성한다. 제1 희생막 패턴(130)은 제1 방향으로 연장된 다수의 제1 라인(131)을 포함할 수 있으며, 절연막 패턴용 절연층(120)의 일부를 노출시킨다.
구체적으로, 절연막 패턴용 절연층(120)은 액티브 영역(111)이 형성된 기판(110) 상에, 화학 기상 증착 방법(CVD:Chemical Vapor Deposition), 물리 기상 증착(PVD:Physical Vapor Deposition) 또는 원자층 증착(ALD:Atomic Layer Deposition) 등의 방법을 이용하여 실리콘 산화막(SiO2)으로 형성될 수 있다. 제1 희생막 패턴(130)은, 절연막 패턴용 절연층(120) 상에 CVD, PVD 또는 ALD 등의 방법으로 제1 희생막(미도시)을 형성하고, 상기 제1 희생막 상에 제1 희생막 패턴이 형성될 영역이 정의된 하드 마스크 패턴을 CVD, PVD, 또는 ALD 등의 방법으로 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 상기 제1 희생막을 식각하여 형성할 수 있다. 이 때, 상기 제1 희생막은 폴리실리콘으로 형성될 수 있으며, 상기 하드 마스크 패턴은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 탄소체(carbon material)로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성될 수 있으며, 예를 들어, 탄소체를 포함하는 스핀 온 하드마스크(spin on hardmask)(SOH)로 형성될 수 있다.
도 6을 참조하면, 제1 방향의 다수의 제1 라인(131) 사이에 패턴간 절연막(132)을 형성한다. 패턴간 절연막(132)은 도 5에서 노출된 절연막 패턴용 절연층(120)을 덮는다.
구체적으로, 제1 희생막 패턴(130) 및 절연막 패턴용 절연층(120) 상에 절연막(미도시)을 CVD, PVD, 또는 ALD 등의 방법으로 증착하고, 제1 희생막 패턴(130) 즉, 제1 라인(131)의 상면이 노출될 때까지 에치백 또는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 등의 방법으로 평탄화하여 패턴간 절연막(132)을 형성한다.
도 7 내지 도 10을 참조하면, 제1 희생막 패턴(130) 및 패턴간 절연막(132) 상에 제2 희생막 패턴(140)을 형성한다. 제2 희생막 패턴(140)은 제2 방향으로 연장된 다수의 제2 라인(142)을 포함하며, 제1 희생막 패턴(130) 및 패턴간 절연막(132)의 일부를 노출시킨다.
우선, 도 7을 참조하면, 제1 희생막 패턴(130) 및 패턴간 절연막(132) 상에 CVD, PVD, 또는 ALD 등의 방법으로 제2 희생막(141)을 형성하고, 제2 희생막(141) 상에 제2 방향으로 연장된 다수의 제3 라인(151)을 포함하는 제3 희생막 패턴(150)을 형성한다. 제3 희생막 패턴(150)은 제2 희생막(141) 상에 제3 희생막(미도시)을 형성하고 상기 제3 희생막 상에 제3 희생막 패턴이 형성될 영역이 정의된 마스크 패턴를 형성하고 상기 마스크 패턴을 이용하여 상기 제3 희생막을 식각하여 형성할 수 있다. 제2 희생막(141)은 폴리실리콘으로 형성될 수 있으며, 제3 희생막 패턴(150)은 ALD의 방법으로 실리콘 산화물(SiO2)을 증착하여 형성할 수 있다.
도 8을 참조하면, 제3 라인(151)의 양측에 제2 희생막(141)의 일부를 노출시키는 희생막 스페이서(152)를 형성하고, 제3 희생막 패턴(150)을 제거한다.
구체적으로, 제2 희생막(141), 제3 라인(151)의 상면 및 측면 상에 CVD, PVD, 또는 ALD 등의 방법으로 희생막 스페이서용 절연막(미도시)을 증착하고, 제3 라인(151)의 상면 및 제2 희생막(141)의 상면이 노출될 때까지 이방성 식각하여 제3 라인(151)의 양측에 제2 희생막(141)의 상면의 일부를 노출시키는 희생막 스페이서(152)를 형성한다. 이어서, 희생막 스페이서(152) 사이에 끼워져 있고 상부가 노출된 제3 라인(151)을 식각, 예를 들어 건식 식각으로 제거한다. 희생막 스페이서(152)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON) 등으로 형성될 수 있다. 이러한, 더블 패터닝(DOUBLE PATTERNING) 방법으로 인해 패턴 간의 이격된 간격이 좁아지게 되며 미세패턴의 형성이 용이해질 수 있다.
계속해서 도 9 및 도 10을 참조하면, 희생막 스페이서(152)를 마스크로 제2 희생막(141)을 식각하여 제2 방향으로 연장된 다수의 제2 라인(142)을 포함하는 제2 희생막 패턴(140)을 형성한다.
도 11을 참조하면, 제2 희생막 패턴(140)을 이용하여 패턴간 절연막(132)을 식각한다.
구체적으로, 제1 희생막 패턴(130) 및 패턴간 절연막(132) 상에 형성된 제2 희생막 패턴(140)을 마스크로 패턴간 절연막(132)을 식각하여 절연막 패턴용 절연층(120)의 일부를 노출시킨다. 예를 들어, 제1 희생막 패턴(130) 및 제2 희생막 패턴(140)은 폴리실리콘으로 형성되고, 패턴간 절연막(132)은 실리콘 산화물(SiO2)로 형성되는 경우 이들 간의 식각비가 커서 패턴간 절연막(132)이 식각되는 동안, 제1 희생막 패턴(130) 및 제2 희생막 패턴(140)은 식각되지 않으므로 패턴간 절연막(132)의 하부에 위치하는 절연막 패턴용 절연층(120)의 일부가 노출되게 된다.
도 12를 참조하면, 제1 희생막 패턴(130) 및 제2 희생막 패턴(140)을 마스크로 절연막 패턴용 절연층(120)을 식각하여 절연막 패턴(160)을 형성한다. 이 때, 절연막 패턴(160)은 기판(110)의 일부를 노출시키는 다수의 콘택홀(163)을 포함한다.
구체적으로, 도 11에서 패턴간 절연막(132)의 일부를 식각하여 절연막 패턴용 절연층(120)의 일부가 노출되었으므로, 제1 희생막 패턴(130) 및 제2 희생막 패턴(140)을 마스크로 상기 노출된 절연막 패턴용 절연층(120)을 건식 식각 또는 습식 식각하여 다수의 콘택홀(163)을 포함하는 절연막 패턴(160)을 형성한다. 다수의 콘택홀(163)은 제1 방향으로 평행한 한 쌍의 제1 측벽(161) 및 제2 방향으로 평행한 한 쌍의 제2 측벽(162)를 포함한다. 여기서, 콘택홀(163)은 제2 방향의 피치(P2)가 제1 방향의 피치(pitch)(P1) 보다 크다. 예를 들어, 제2 방향의 피치(P2)는 제1 방향의 피치(pitch)(P1) 보다 2배 이상 클 수 있다. 또한, 콘택홀(163)의 제1 방향의 폭(L1)이 제2 방향의 폭(L2)보다 작다. 여기서, '피치(pitch)'는 서로 인접한 2개의 콘택홀(163)의 중심에서 중심까지의 거리를 의미한다. '폭'은 콘택홀 내에서 제1 방향 또는 제2 방향으로의 수평거리가 가장 긴 경우를 의미한다.
도 13 및 도 14를 참조하면, 콘택홀(163) 내에 반도체 패턴(166)을 형성한다. 구체적으로, 콘택홀(163) 내에 제1 반도체 패턴(164) 및 제2 반도체 패턴(165)를 형성하여 수직 셀 다이오드(Dp)를 형성할 수 있다.
이러한 제1 및 제2 반도체 패턴(164, 165)은 여러가지 방법을 통해서 형성할 수 있다. 예를 들어, 제1 및 제2 반도체 패턴(164, 165)은 선택적 에피택시얼 성장 방식을 이용하여 성장시킬 수 있는데, 제1 반도체 패턴(164)은 개구부(163)에 의해 노출된 액티브 영역(111) 또는 워드 라인(WL0, WL1, WL2, WL3)을 씨드층으로 하여 성장시키고, 제2 반도체 패턴(165)은 제1 반도체 패턴(164)을 씨드층으로 하여 성장시킬 수 있다. 여기서, 활성 영역(111) 또는 워드 라인(WL0, WL1, WL2, WL3)이 단결정일 경우, 성장된 제1 및 제2 반도체 패턴(164, 165) 역시 단결정이 된다. 또는, 제1 및 제2 반도체 패턴(164, 165)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수도 있다. 이어서, 제1 반도체 패턴(164)에는 제2 도전형(예를 들어, N형)의 불순물을 이온 주입하고, 제2 반도체 패턴(165)에는 제1 도전형(예를 들어, P형)의 불순물을 이온 주입한다. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다.
그런데, 제1 반도체 패턴(164)은 워드 라인(WL0, WL1, WL2, WL3)보다 낮은 불순물 농도일 수 있고, 제2 반도체 패턴(165)의 불순물 농도는 제1 반도체 패턴(164)보다 높을 수 있다. 이는 셀 다이오드(Dp)에 역 바이어스(reverse bias)가 인가되는 경우, 역 바이어스된 수직 셀 다이오드(reverse biased vertical cell diode)를 통해서 흐르는 누설 전류를 감소시키기 위함이다. 역 바이어스는 라이트 또는 리드시 비선택된 상변화 메모리 셀의 수직 셀 다이오드(Dp)에 인가될 수 있다.
이 때, 반도체 패턴(166)이 콘택홀(163)을 완전히 채우고 있지 않으며, 콘택홀(163)의 상부 영역(163a)은 반도체 패턴(166)과 접하고 있지 않을 수 있다. 이는, 상술한 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장의 방법으로 상부 영역(163a)을 제외한 영역까지만 반도체 패턴(166)을 형성하거나, 또는 콘택홀(163)을 완전히 채우는 반도체 패턴(166)을 형성한 후, 상부 영역(163a)에 채워진 반도체 패턴을 식각으로 제거하여 형성할 수도 있다.
도 15를 참조하면, 제1 방향의 제1 측벽(161) 만을 남기고, 반도체 패턴(166)의 상면보다 위에 형성된 제2 방향의 제2 측벽(162)의 상부를 제거한다. 즉, 콘택홀 상부 영역(163a)에 형성된 제2 측벽을 제거한다.
구체적으로, 포토리소그래피 공정 등을 이용하여 반도체 패턴(166)의 상면보다 위에 형성된, 반도체 패턴(166)과 접하고 있지 않은 제2 방향의 제2 측벽(162)의 상부를 제거한다. 반도체 패턴(166)의 상부에 위치하는 제2 측벽(162)의 일부를 제거함에 따라 후속 공정에서 분리 스페이서를 형성하는 것이 용이할 수 있다.
도 16 및 도 17을 참조하면, 제1 측벽(161)의 측면 상에 분리 스페이서(172)을 형성한다.
구체적으로, 도 16을 참조하면, 도 15의 결과물의 전면 즉, 반도체 패턴(166)의 상면, 제1 측벽(161)의 상면 및 측면 상에 CVD, PVD, 또는 ALD 등의 방법으로 분리 스페이서용 절연막(171)을 형성하고, 이어서 도 17을 참조하면, 제1 측벽(161)의 상면 및 반도체 패턴(166)의 상면의 일부가 노출될 때까지 분리 스페이서용 절연막(171)을 에치백 또는 이방성 식각하여 제1 측벽(161)의 측면에 분리 스페이서(172)을 형성한다.
도 18을 참조하면, 분리 스페이서(172)을 이용하여 하나의 반도체 패턴(166)을 다수의 반도체 패턴(166a, 166b)으로 분리한다. 도 18에서는 하나의 반도체 패턴(166)이 2개의 반도체 패턴(166a, 166b)으로 분리된 경우를 예시하나 본 발명이 이에 한정되는 것은 아니다.
구체적으로, 분리 스페이서(172)를 식각 마스크로 노출된 반도체 패턴(166)을 식각하면 분리 스페이서(172)로 보호되지 않은 반도체 패턴(166)의 중앙부가 식각되어 개구부(181)가 형성된다. 개구부(181)는 반도체 패턴(166)의 상면과 하면을 관통하여 하나의 기판(110)의 일부를 노출시키는 한편, 반도체 패턴(166)을 2개의 반도체 패턴(166a, 166b)으로 분리한다.
본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법은 처음부터 직경이 작은 콘택홀을 형성하고, 상기 콘택홀 내에 반도체 패턴을 형성하는 것이 아니라, 초기에는 비교적 직경이 큰 콘택홀을 형성하고 상기 콘택홀 내에 반도체 패턴을 형성한 후, 후속 공정에서 미세 콘택홀로 분리한다. 따라서, 반도페 패턴 형성시 콘택홀의 직경이 비교적 크므로 반도체 패턴 형성이 용이하고 반도페 패턴의 물성이 향상된다. 또한, 미스얼라인으로 인한 콘택 브리지를 감소시킬 수 있고 공정마진도 확보되며, 콘택의 균일성(uniformity)도 증가된다.
본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법은 콘택홀 내에 수직 셀 다이오드를 형성한 후에 후속 공정에서 다수의 수직 셀 다이오드로 분리하는 것을 예시하였으나, 당업자의 필요에 따라 콘택홀 내에 반도체 패턴을 형성하고 이를 다수개로 분리한 후에 불순물을 주입하여 다이오드를 형성하여도 무방하다.
도 19 및 도 20을 참조하면, 반도체 패턴(166a, 166b) 사이의 개구부(181)를 충진하여 분리막(182)을 형성하고, 분리 스페이서(172)를 제거한다.
구체적으로, 반도체 패턴(166)의 일부가 식각되어 형성된 개구부(181)의 내부, 분리 스페이서(172) 및 제1 측벽(161) 상에 CVD, PVD, 또는 ALD 등의 방법으로 분리막용 절연층(미도시)을 형성하고, 반도체 패턴(166a, 166b)의 상면 이 노출될 때까지 에치백 또는 화학 기계적 연마 공정으로 평탄화하여 개구부(181)를 충진하는 분리막(182)을 형성할 수 있다. 이 때, 반도체 패턴(166a, 166b)의 상면을 노출시키면서 분리 스페이서(172)는 제거될 수 있다.
도 21을 참조하면, 절연막 패턴(160) 상에 하부 전극 콘택(BEC; Bottom Electrode Contact)(191)을 포함하는 하부 절연막(190)을 형성한다.
구체적으로, 절연막 패턴(160) 상에 하부 절연막(190)을 증착하고, 하부 절연막(190) 상에 하부 전극 콘택이 형성될 영역이 정의된 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 하부 절연막(190)을 식각함으로써 반도체 패턴(166a, 166b) 또는 수직 다이오드 셀을 노출시키는 제2 콘택홀을 형성한다. 이어서, 하부 절연막(190)의 상면 및 제2 콘택홀 내에 하부 전극 콘택용 도전막(미도시)을 형성하고, 하부 절연막(190)의 상면이 노출되도록 평탄화하여 하부 전극 콘택(191)을 완성한다. 여기서, 하부 전극 콘택(191)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 및 타탄륨 산질화막(TaON)로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 형성될 수 있다.
도 22를 참조하면, 하부 전극 콘택(191) 상에 상변화 물질 패턴(192)과 상부 전극 콘택(TEC; Top Electrode Contact)(193)을 형성한다.
구체적으로, 상변화 물질막과 상부 전극 콘택용 도전막을 기판(110) 상에 순차적으로 형성하고, 이들을 패터닝하여 상변화 물질 패턴(192)과 상부 전극 콘택(193)을 형성할 수 있다. 여기서, 상변화 물질막은 불량한 단차 도포성(poor step coverage)을 보이는 스퍼터링 공정과 같은 물질적 기상 증착 기술(physical vapor deposition technique)을 사용하여 형성할 수 있다. 그럼에도 불구하고, 상변화 물질막은 기판(110) 전체에 걸쳐서 균일한 두께로 형성될 수 있다. 하부 전극 콘택(191)을 갖는 기판(110)이 평평한 표면을 갖기 때문이다.
상변화 물질 패턴(192)는 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어질 수 있고, 상부 전극 콘택(193)은 타이타늄/타이타늄 질화막(Ti/TiN)과 같은 물질로 이루어질 수 있다.
도 23 및 도 24를 참조하면, 상부 전극 콘택(193)이 형성된 기판(110) 상에, 콘택홀을 포함하는 상부 절연막(194)을 형성한다. 콘택홀 내에 비트 라인 콘택 플러그(195)을 형성한다. 이어서, 비트 라인 콘택 플러그(195) 상에 제1 방향으로 연장된 비트 라인(196)(BL0~BL3)을 형성한다. 비트 라인(BL0~BL3)과 워드 라인(WL0~WL3)은 서로 교차되는 방향으로 배치될 수 있다.
이하, 도 25 내지 도 31을 참조하여 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명한다. 도 25 내지 도 31은 본 발명의 다른 실시예에 다른 상변화 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도들이다. 본 발명의 다른 실시예는, 절연막 패턴을 형성하기 위해 절연막 패턴용 절연층(120) 상에 다수의 마스크층을 형성한다는 점에서 본 발명의 일 실시예와 상이하다.
우선, 도 25 내지 도 27을 참조하면, 절연막 패턴용 절연층(120) 상에 다수의 마스크층(121, 122)을 적층하고 최상부에 위치하는 마스크층(122) 상에 제1 희생막 패턴(130) 및 패턴간 절연막(132)을 형성하고, 이어서, 제1 희생막 패턴(130) 및 패턴간 절연막(132) 상에 제2 희생막 패턴(140)을 형성한다. 본 실시예에서는 제1 마스크층(121)과 제2 마스크층(122)의 2개의 마스크층을 형성한 경우를 예시하나, 본 발명이 이에 한정되는 것은 아니며 패턴 형성의 용이성을 위해 2층 이상의 마스크층을 형성하여도 무방하다.
구체적으로, 절연막 패턴용 절연층(120) 상에 CVD, PVD, 또는 ALD 등의 방법으로 순차적으로 제1 마스크층(121) 및 제2 마스크층(122)을 형성한다. 제1 및 제2 마스크층(121, 122)의 두께는 절연막 패턴의 두께에 따라 당업자가 임의로 조절할 수 있다. 제1 마스크층(121)과 제2 마스크층(122)은 서로 식각비가 상이한 물질로 형성될 수 있으며, 예를 들어, 제1 마스크층(121)은 폴리실리콘을 포함하고, 제1 마스크층(121) 상에 형성된 제2 마스크층(122)은 실리콘 산화물을 포함할 수 있다. 폴리실리콘과 실리콘 산화막의 식각비가 커서 식각 및 패턴 형성이 용이하기 때문이다. 이어서, 제2 마스크층(122) 상에 제1 방향의 다수의 제1 라인(131)을 포함하는 1 희생막 패턴(130) 및 패턴간 절연막(132)을 형성하고, 1 희생막 패턴(130) 및 패턴간 절연막(132) 상에 제2 방향의 다수의 제2 라인(142)을 포함하는 제2 희생막 패턴(140)을 형성한다.
도 28 및 도 29를 참조하면, 제2 희생막 패턴(140)을 이용하여 패턴간 절연막(132)을 식각하고, 제1 희생막 패턴(130) 및 제2 희생막 패턴(140)을 이용하여 제2 마스크층(122)을 식각하여 개구부 패턴(123)을 형성한다.
구체적으로, 제2 희생막 패턴(140)을 식각 마스크로 패턴간 절연막(132)을 식각하여, 패턴간 절연막(132)의 하부에 위치하는 제2 마스크층(122)을 노출시키고, 제1 희생막 패턴(130) 및 제2 희생막 패턴(140)을 식각 마스크로 제2 마스크층(122)을 식각한다. 이에 의해 제2 마스크층(122)은 제1 희생막 패턴(130)의 제1 라인(131)으로 차폐되는 부분과 제2 희생막 패턴(140)의 제2 라인(142)으로 차폐되는 부분만 남아 다수의 개구부를 포함하는 개구부 패턴(123)이 형성되고 이는 실질적으로 다수의 콘택홀을 포함하는 절연막 패턴과 동일하다.
도 30 및 도 31을 참조하면, 개구부 패턴(123)으로 제1 마스크층(121) 및 절연막 패턴용 절연층(120)을 순차적으로 식각하여 다수의 콘택홀(163)을 포함하는 절연막 패턴(160)을 형성한다.
이하, 도 6 및 도 32를 참조하여 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명한다. 도 32는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 중간 구조물의 사시도이다. 본 발명의 또 다른 실시예는, 제2 희생막 패턴 형성시, 희생막 스페이서를 형성하지 않고 포토리소그래피 공정을 이용한다는 점이 본 발명의 일 실시예와 상이하다.
구체적으로, 도 6 및 도 32를 참조하면, 제1 희생막 패턴(130) 및 패턴간 절연막(132) 상에 제2 희생막(141)을 형성하고, 제2 희생막(141) 상에 제2 희생막 패턴이 형성될 영역이 정의된 제2 희생막 패턴용 마스크 패턴(210)을 형성한다. 이어서, 제2 희생막 패턴용 마스크 패턴(210)을 식각 마스크로 제2 희생막(141)을 식각하여 제2 방향의 다수의 제2 라인(142)을 포함하는 제2 희생막 패턴(140)을 형성한다.
이하, 도 19, 도 33 및 도 34를 참조하여, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명한다. 도 33 및 도 34는 본 발명의 또 다른 실시예에 따른 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 본 실시예는, 하부 전극 콘택을 포함하는 하부 절연막을 형성하지 않고, 분리 스페이서를 제거하여 형성된 콘택홀을 이용하여 하부 전극 콘택을 형성한다는 점에서 본 발명의 일 실시예와 상이하다.
구체적으로, 도 19 및 도 33을 참조하면, 분리막(181)을 형성한 후에, 분리 스페이서(172)를 제거하여 반도체 패턴(166a, 166b)을 노출하는 제2 콘택홀(173)을 형성한다.
도 34를 참조하면, 분리막(181)의 상면 및 제2 콘택홀(173) 내에 하부 전극 콘택용 도전막(미도시)을 증착하고, 분리막(181)의 상면이 노출될때까지 상기 하부 전극 콘택용 도전막을 에치백 또는 화학 기계적 연마 등으로 평탄화하여 하부 전극용 콘택(191)을 형성한다.
도 35는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 35를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 도 1 내지 도 34를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 36은 도 35의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 36을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 1 내지 도 34을 참조하여 설명된 상변화 메모리 장치와 마찬가지로 구성될 수 있다.
도 36에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 37은 도 36을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 37을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 37에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 37에서, 도 36을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 35 및 도 36을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 160: 절연막 패턴
163: 콘택홀 130: 제1 희생막 패턴
140: 제2 희생막 패턴 166: 반도체 패턴
172: 분리 스페이서 181: 분리막

Claims (10)

  1. 기판 상에, 제1 방향의 제1 측벽 및 상기 제1 방향과 수직인 제2 방향의 제2 측벽을 갖는 다수의 콘택홀을 포함하는 절연막 패턴을 형성하고,
    상기 콘택홀 내에, 상기 콘택홀의 일부를 채우는 반도체 패턴을 형성하고,
    상기 반도체 패턴 및 상기 제1 측벽의 측면 상에 상기 반도체 패턴의 일부를 노출시키는 분리 스페이서를 형성하고,
    상기 분리 스페이서를 이용하여 상기 노출된 반도체 패턴을 식각하여 상기 반도체 패턴을 다수개의 반도체 패턴으로 분리하는 것을 포함하는 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 제1 측벽 사이의 간격이 상기 제2 측벽 사이의 간격보다 큰 콘택 형성 방법.
  3. 제1항에 있어서, 상기 절연막 패턴을 형성하는 것은,
    상기 기판 상에 절연층을 형성하고,
    상기 절연층 상에, 상기 절연층의 일부를 노출시키는 제1 희생막 패턴 및 상기 노출된 절연층을 덮는 패턴간 절연막을 형성하고,
    상기 제1 희생막 패턴 및 상기 패턴간 절연막 상에 제2 희생막 패턴을 형성하고,
    상기 제2 희생막 패턴을 이용하여 상기 패턴간 절연막을 식각하고,
    상기 제1 희생막 패턴 및 상기 제2 희생막 패턴을 이용하여 상기 절연층을 식각하여 절연막 패턴을 완성하는 것을 포함하는 콘택 형성 방법.
  4. 제3항에 있어서, 상기 제2 희생막 패턴을 형성하는 것은,
    상기 제1 희생막 패턴 및 상기 패턴간 절연막 상에 제2 희생막을 형성하고,
    상기 제2 희생막 상에 상기 제2 방향의 다수의 제3 라인을 포함하는 제3 희생막 패턴을 형성하고,
    상기 제3 라인의 양측에 희생막 스페이서를 형성한 뒤, 상기 제3 희생막 패턴을 제거하고,
    상기 희생막 스페이서를 이용하여 상기 제2 희생막을 식각하여 상기 제2 방향의 다수 제2 라인을 포함하는 제2 희생막 패턴을 완성하는 것을 포함하는 콘택 형성 방법.
  5. 제1항에 있어서, 상기 분리 스페이서를 형성하는 것은,
    상기 반도체 패턴과 접하지 않는 상기 제2 측벽의 상부를 제거하고,
    상기 반도체 패턴의 상면 및 상기 제1 측벽의 측면 상에 상기 반도체 패턴의 상면의 일부를 노출시키는 분리 스페이서를 완성하는 것을 포함하는 콘택 형성 방법.
  6. 기판 상에, 제1 방향의 제1 측벽 및 상기 제1 방향과 수직인 제2 방향의 제2 측벽을 포함하고, 상기 기판의 일부를 노출시키는 다수의 제1 콘택홀을 포함하는 절연막 패턴을 형성하고,
    상기 제1 콘택홀 내에 수직 셀 다이오드를 형성하고,
    상기 수직 셀 다이오드의 상면보다 위에 형성된 상기 제2 측벽의 상부를 제거하고,
    상기 수직 셀 다이오드의 상면 및 상기 제1 측벽의 측면 상에 상기 수직 셀 다이오드의 상면의 일부가 노출되도록 분리 스페이서를 형성하고,
    상기 분리 스페이서를 이용하여 상기 수직 셀 다이오드를 식각하여 상기 수직 셀 다이오드를 2개로 분리하는 것을 포함하는 상변화 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 절연막 패턴을 형성하는 것은,
    상기 기판 상에 절연층을 형성하고,
    상기 절연층 상에 상기 제1 방향의 다수의 제1 라인을 포함하는 제1 희생막 패턴을 형성하고,
    상기 제1 라인 사이에 패턴간 절연막을 형성하고,
    상기 제1 희생막 패턴 및 상기 패턴간 절연막 상에 상기 제2 방향의 다수의 제2 라인을 포함하는 제2 희생막 패턴을 형성하고,
    상기 제2 희생막 패턴을 이용하여 상기 패턴간 절연막을 식각하여 상기 절연층의 일부를 노출시키고,
    상기 노출된 절연층을 식각하여 상기 제1 콘택홀을 포함하는 절연막 패턴을 완성하는 것을 포함하는 상변화 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 절연막 패턴을 형성하는 것은,
    상기 절연층 상에 순차적으로 적층된 제1 및 제2 마스크층을 형성하고,
    상기 제2 마스크층 상에 상기 제1 희생막 패턴 및 상기 패턴간 절연막을 형성하고,
    상기 제2 희생막 패턴을 이용하여 상기 패턴간 절연막을 식각하여 상기 제2 마스크층의 일부를 노출시키고,
    상기 제1 희생막 패턴 및 상기 제2 희생막 패턴을 이용하여 상기 제2 마스크층을 식각하여 상기 제2 마스크층 내에 개구부 패턴을 형성하고,
    상기 개구부 패턴을 이용하여 상기 제1 마스크층 및 상기 절연층을 순차적으로 식각하여 상기 절연막 패턴을 완성하는 것을 포함하는 상변화 메모리 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 2개로 분리된 수직 셀 다이오드 사이의 공간에 절연 물질을 충진하여 분리막을 형성하고,
    상기 수직 셀 다이오드 상에 하부 전극 콘택을 형성하고,
    상기 하부 전극 콘택상에 상변화 물질 패턴을 형성하는 것을 더 포함하는 상변화 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 하부 전극 콘택을 형성하는 것은,
    상기 분리막을 형성 한 후, 상기 수직 셀 다이오드가 노출되도록 평탄화하고,
    상기 수직 셀 다이오드, 분리막, 및 제1 측벽의 상면 상에 상기 수직 셀 다이오드의 일부를 노출시키는 제2 콘택홀을 포함하는 하부 절연막을 형성하고,
    상기 제2 콘택홀을 도전물질로 충진하여 상기 하부 전극 콘택을 완성하는 것을 포함하는 상변화 메모리 장치의 제조 방법.
KR1020120019752A 2012-02-27 2012-02-27 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법 KR101872777B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120019752A KR101872777B1 (ko) 2012-02-27 2012-02-27 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법
US13/613,277 US8772096B2 (en) 2012-02-27 2012-09-13 Method of forming a contact and method of manufacturing a phase change memory device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120019752A KR101872777B1 (ko) 2012-02-27 2012-02-27 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130097997A KR20130097997A (ko) 2013-09-04
KR101872777B1 true KR101872777B1 (ko) 2018-08-02

Family

ID=49003308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120019752A KR101872777B1 (ko) 2012-02-27 2012-02-27 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법

Country Status (2)

Country Link
US (1) US8772096B2 (ko)
KR (1) KR101872777B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102008317B1 (ko) * 2012-03-07 2019-08-07 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US10686014B2 (en) * 2018-06-26 2020-06-16 International Business Machines Corporation Semiconductor memory device having a vertical active region
KR20200105247A (ko) * 2019-02-28 2020-09-07 에스케이하이닉스 주식회사 패턴 형성 방법
KR102722150B1 (ko) 2019-07-23 2024-10-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
WO2021189189A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161137A (ja) * 2009-01-07 2010-07-22 Hitachi Ltd 半導体記憶装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998489B1 (ko) 2008-11-13 2010-12-06 주식회사 하이닉스반도체 고집적 상변화 메모리 소자 및 그 제조방법
KR20100075015A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101069436B1 (ko) 2009-06-16 2011-09-30 주식회사 하이닉스반도체 미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자 형성 방법
KR101058495B1 (ko) 2010-01-22 2011-08-24 주식회사 하이닉스반도체 다이오드형 상변화 메모리 장치의 제조 방법
KR101653149B1 (ko) * 2010-07-06 2016-09-02 에스케이하이닉스 주식회사 반도체 장치의 콘택홀 형성 방법
KR101835709B1 (ko) * 2010-11-16 2018-03-08 삼성전자주식회사 버퍼 전극을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161137A (ja) * 2009-01-07 2010-07-22 Hitachi Ltd 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
KR20130097997A (ko) 2013-09-04
US20130224929A1 (en) 2013-08-29
US8772096B2 (en) 2014-07-08

Similar Documents

Publication Publication Date Title
US8901009B2 (en) Methods of manufacturing semiconductor devices
US8030129B2 (en) Method of fabricating nonvolatile memory device
KR101766222B1 (ko) 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법
US7838860B2 (en) Integrated circuit including vertical diode
US8021966B2 (en) Method fabricating nonvolatile memory device
KR100801084B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법
US8586960B2 (en) Integrated circuit including vertical diode
JP2007005785A (ja) 互いに自己整合的に形成されたセルダイオード及び下部電極を有する相変化記憶セル及びその製造方法
US20090185411A1 (en) Integrated circuit including diode memory cells
US8012789B2 (en) Nonvolatile memory device and method of manufacturing the same
US8958229B2 (en) Nonvolatile memory device and method of fabricating same
KR20120110448A (ko) 반도체 메모리 장치 및 그 제조 방법
KR101872777B1 (ko) 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법
KR20130012385A (ko) 반도체 장치 및 그 제조 방법
US7671354B2 (en) Integrated circuit including spacer defined electrode
KR100906236B1 (ko) 비휘발성 메모리 장치의 제조 방법 및 비휘발성 메모리장치
US7745812B2 (en) Integrated circuit including vertical diode
KR100679270B1 (ko) 상변화 메모리 소자 및 그 제조방법
KR101747095B1 (ko) 반도체 장치의 제조 방법
US20110312126A1 (en) Method fabricating a phase-change semiconductor memory device
KR20100034240A (ko) 가변 저항 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant