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JP3948292B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。特に、低電圧で動作する、高速かつ不揮発性を有する、ランダムアクセスメモリ（RAM）に関する。
【０００２】
【従来の技術】
携帯電話に代表されるモバイル機器の需要に牽引されて、不揮発メモリの市場の伸びは著しい。その代表が、FLASHメモリであるが、本質的に速度が遅いために、プログラマブルなROMとして用いられている。一方、作業用のメモリとしては、高速なDRAMが必要であり、携帯機器用メモリとしては、FLASHとDRAMの両方が搭載されている。これら２つのメモリの特長を具備した素子が実現できれば、FLASHとDRAMを１チップ化することが可能となるばかりでなく、すべての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。こうしたメモリの１つとして、2001 IEDM(International Electron Device Meeting)において、相変化を利用したメモリ（OUM:Ovonic Unified Memory）がIntelより提案された。
次にこのメモリの動作原理を簡単に説明する。ＯＵＭは、結晶状態により抵抗値が異なるカルコゲナイドという材料を記憶ノードとして用いる。カルコゲナイドはDVDやCDの媒体に用いられている材料であり、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ−Ｓｂ−Ｔｅ系やＡｇ−Ｉｎ−Ｓｂ−Ｔｅ系などがその代表である。基本的なメモリセルは、選択トランジスタとカルコゲナイドから構成されており、所謂DRAMセルと類似しており、キャパシタをカルコゲナイドに置き換えたものとみなすことができる。カルコゲナイドは、その結晶状態が単結晶かアモルファスかで、その抵抗値が１０〜１００００倍程度異なる。この違いを利用して、固体メモリにするものである。不揮発メモリとして注目をあびているMRAM（Magnetic RAM）の場合、抵抗の変化率は４０％程度であるので、OUMの方がはるかに大きく、データのセンシングが容易である。
カルコゲナイドの結晶状態を変える為には電圧を印加することにより発生するジュール熱を利用する。アモルファス化する際には、カルコゲナイドを６００℃程度に加熱し溶解させ、急冷する。結晶化する際には、４００℃程度の温度で５０ｎｓｅｃ程度保持する。従って、データの書き込みには図２に示すようなパルスを与えることになる。読出しの際には、ワード線をオンにし、共通グラウンド線とビット線）間を流れる電流により、２値の情報（”０”,”１”）を判別する。
【０００３】
【発明が解決しようとする課題】
上で述べた、選択トランジスタとカルコゲナイドから構成される相変化メモリは、そのセル面積は８Ｆ２程度以上である。ここで、Ｆは最小加工寸法である。大容量化のためには、さらなるメモリセル面積の縮小が課題である。
【０００４】
【課題を解決するための手段】
上記課題を解決する為に、縦型トランジスタを用いたメモリセル構造及びその製造方法を提案する。本発明によれば、面積４Ｆ２のメモリセルが実現できる。本発明による、メモリセル構造の代表的なものを図１に示す。下から順に、書き込み及び読み出しのための第１の配線（７）、この配線と電気的に接続された縦型の選択トランジスタ（１）、その上に情報を蓄えるカルコゲナイド材料（２）、その上に書き込み及び読み出しのための第２の配線（８）、の構成となっている。本発明におけるメモリセルの平面レイアウトを図３に示す。セル配線（８０３）とワード線（４０３）が最小ピッチ２Ｆで配置されるので、メモリセルの面積は４Ｆ２となる。
【０００５】
【発明の実施の形態】
（実施例１）
本実施例では、図１に示したメモリセルの製造方法を、その製造工程をたどりながら詳細に説明する。本発明によれば、図１に示した第１の配線（７）及び第２の配線（８）を、それぞれ分離することが可能であり、メモリセル動作の自由度を広げるという特長がある。
まず始めに、通常の製造方法により、周辺回路用のCMOSトランジスタを形成する。その上に、図４に示すように、層間絶縁膜（９）を堆積し平坦化した後に、メモリセル領域においてはピッチが０．２ミクロンの第１のセル配線（７０１）を、周辺回路領域においては、ローカルインターコネクト線を形成する。本実施例においては、配線材料としてはタングステンまたはＷ９０Ｔｉ１０などのタングステン合金を用いた。勿論、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金の変わりに、不純物を高濃度含む多結晶シリコンや、多結晶シリコンと金属あるいはシリサイドとの積層膜でも構わない。
さらに、層間絶縁膜（９０１）を１００nm堆積し、不純物としてリンを1Ｅ２０／ｃｍ２程度の高濃度に含むポリシリプラグ（１０）を形成し、図５のようになる。このプラグにより、後に、セル配線（７０１）と選択トランジスタが電気的に接続される。勿論多結晶シリコンの代わりに金属あるいは、シリサイドを用いることも可能である。
【０００６】
次に、縦型トランジスタを形成する。ここでは、以下の順に膜を堆積する。まず、縦型トランジスタの拡散層となる不純物としてリンを1Ｅ２０／ｃｍ２程度の高濃度にドープしたN+層（５０２）、チャネル部となる不純物としてボロンを1Ｅ１６／ｃｍ２程度の濃度で含む不純物層（６０２）、更に拡散層となる不純物としてリンを1Ｅ２０／ｃｍ２程度の高濃度にドープしたN+層（５０３）、を堆積する。これらがトランジスタ部となる。ここで、不純物拡散層（５０２及び５０３）からの、チャネル部（６０２）への、不純物の拡散を抑えるために、厚さ１ｎｍ程度の絶縁膜を、チャネル部（６０２）と拡散層（５０２及び５０３）の間に挟んでも構わない。絶縁膜としては、シリコン酸化膜やシリコンチッカ膜等が適用可能である。この後、シリコンの結晶性を改善するために熱処理を施す。もちろん、この際、レーザーアニール等の手法を用いることにより、更に良好な結晶を形成することも可能である。この場合、トランジスタの性能が向上することは言うまでも無い。さらに、後に施す層間膜平坦化工程（CMP：Chemical Mechanical Polishing）のストッパ膜として、シリコン窒化膜（１１）を１００nm堆積する。この積層膜を、図６に示すように、ピッチ０．２ミクロンのラインアンドスペース状に加工する。
引き続き、層間絶縁膜（９０２）を堆積し、CMPにより平坦化、さらに加工用に用いたシリコン窒化膜を除去することにより、下地の多結晶シリコン（５０３）を露出させる。この時の状態を図７に示す。
【０００７】
次に膜厚５０ｎｍのカルコゲナイド材料（２０２）と第２のセル配線（８０２）となる膜厚１００ｎｍのタングステンまたはＷ９０Ｔｉ１０などのタングステン合金、及び厚さ１００ｎｍの酸化膜（９０３）を堆積する。この際、カルコゲナイド材料（２０２）の多結晶シリコン（５０３）への拡散を防止する目的で、多結晶シリコン（５０３）との間にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。続いて、図８に示すように、先に形成した第１の配線（７０１）と垂直方向に、０．２ミクロンピッチのラインアンドスペース状に加工する。尚、本実施例においては、第２のセル配線（８０２）間の容量を低減する目的で、線幅の細線化を行った。具体的には、レジストパタンの露光後に、軽度のアッシングプロセスを施し、レジスト寸法を７０ｎｍに細線化した。
【０００８】
次に、選択トランジスタのワード線の形成を行う。まず、ワード線と第２の配線（８０２）との短絡を防ぐ目的で、図９に示すように、膜厚３０ｎｍの側壁酸化膜（９０４）を形成する。この工程により、カルコゲナイド（２０２）は、第２の配線（８０２）と側壁酸化膜（９０４）等により、完全に覆われる。さらに、酸化膜で覆われた第２の配線（８０２）をマスクに、自己整合的に、下地の多結晶シリコンの積層膜をエッチングし、図１０のようになる。
続いて、低温で形成が可能なCVD法により１０ｎｍの膜厚のゲート酸化膜を形成する。この際、カルコゲナイドが上記のように、完全に覆われているので、昇華することはない。従って、より高温プロセスである熱酸化によるゲート酸化も可能である。本実施例においては、更にはワード線となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金（１２）を堆積/平坦化し、図１１のようになる。本実施例においては、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金を用いたが、間にバリアメタルを挟んだタングステンまたはＷ９０Ｔｉ１０などのタングステン合金と多結晶シリコンの積層膜や、ポリサイド等を用いても勿論構わない。次に、通常のドライエッチ法により、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金を、第２のセル配線（８０２）と垂直方向に走る、ピッチ０．２ミクロンのラインアンドスペース状に加工する。この時の状態を図１２に示す。ワード線（４０２）加工の際、電極材料を平坦化した結果として、エッチング段差は第２のセル配線（８０２）の高さとキャップ酸化膜（９０３）をあわせた高さとなる。このように、本実施例の場合、選択トランジスタは、ゲート電極（４０２）がチャネル部を両側からはさみこんだダブルゲート構造になる。この結果、トランジスタは完全空乏型SOI（Silicon On Insulator）として動作し、良好なスイッチング特性を実現する。
最後に、必要な多層金属配線層を形成し、所望の半導体装置を得ることができる。本実施例においては、縦型トランジスタを用いることにより、従来ＤＲＡＭの約半分のセル面積を有する半導体記憶装置を実現できる。
【０００９】
（実施例２）
実施例１においては、第１の配線（７０１）をワード線（４０２）毎に分離する構造としたが、本実施例はこの第１の配線（７０２）を分離加工しないメモリセルに関するものである。セルの構造を図１３に示す。製造方法は実施例１とほぼ同様である。本実施例の場合、第１の配線（７０２）の電位が安定するという効果がある。
【００１０】
（実施例３）
実施例１においては、第１の配線（７０１）と第２の配線（８０２）が互いに直交する構成としたが、お互いに並行になるような構成が可能なことは明らかである。メモリセルの構造を図１４に示す。製造方法は実施例１とほぼ同様である。この場合、第１と第２のメモリセル配線をペアとし、このペア線とワード線でメモリセルを選択することが可能になる。
【００１１】
（実施例４）
実施例１〜３においては、カルコゲナイド材料製膜後に、ゲート酸化膜が形成されるため、カルコゲナイドが高温にさらされるという問題がある。実施例１で述べたように、電極等で完全に覆われていれば問題はないが、わずかながら体積変化するので、カルコゲナイドに対し、高温プロセスを行なうことは避けた方が望ましい。
この目的のため、本実施例においてはゲート酸化膜形成後に、カルコゲナイドを形成することとした。本実施例におけるメモリセルレイアウトを図１５に示す。後に説明するが、自己整合的にワード線を形成するために、横方向（Ａ−Ａ）と縦方向（Ｂ−Ｂ）とでセル配置のピッチが異なっている。図１５においては、最小加工寸法をFとした時に、横方向（Ａ−Ａ）は最小ピッチである２Ｆ、縦方向（Ｂ−Ｂ）は３Ｆとした。すなわち、セル面積は６Ｆ２である。もちろん、このレイアウトは任意に設定可能であり、本発明が面積６Ｆ２のメモリセルに限るものでないことは、いうまでもない。
【００１２】
図５に示す工程まで、実施例１と同様な製造工程を行う。続いて、縦型トランジスタの拡散層となる不純物を高濃度にドープしたN+層（５０４）、チャネル部となる低濃度不純物層（６０３）、更に拡散層となるN+層（５０５）、を堆積し、アニール工程により結晶化した。次に、通常のドライエッチング工程により、図１６に示すようにメモリセル毎に分離し、更に、１０ｎｍのゲート酸化膜をＣＶＤ法により堆積した。もちろん、ゲート酸化膜形成は熱酸化工程でも構わない。その後、通常のＣＶＤ法により、高濃度に不純物をふくんだ多結晶シリコンを堆積し、ドライエッチングプロセスにより、側壁ゲート電極を形成する。この時の図１５における（Ａ−Ａ）及び（Ｂ−Ｂ）方向の断面図をそれぞれ図１７、１８に示す。すなわち、メモリセルのピッチが異なるので、自己整合的に、（Ａ−Ａ）方向では側壁ワード電極がつながり、（Ｂ−Ｂ）方向では分離した構造になる。本実施例においては、自己整合的にワード線を分離する手法を用いたが、レジストマスク等を用いた通常のドライエッチ法により形成することも可能である。
続いて、公知のＣＶＤ法により１ミクロン程度の酸化膜を堆積し、公知のＣＭＰ法による平坦化を行い、コンタクトを開口し、下地の多結晶シリコンを露出させて、断面図は図１９のようになる。続いて、酸化膜を３０ｎｍ程度堆積させ、ドライエッチングによりエッチバックを行ない、側壁酸化膜（９０６）を形成し、図２０のようになる。このように、自己整合的にコンタクト寸法を縮めた理由は次の通りである。カルコゲナイドの相状態を変える為には、熱を与える必要がある。効率良くカルコゲナイドの温度を上昇させるためには、カルコゲナイドの抵抗をある程度大きくする必要がある。これは、低電圧動作をさせるという観点からも重要である。この目的のためには、選択トランジスタの拡散層とカルコゲナイド接触面積を低減することが効果的である。こうした理由から、自己整合的にコンタクト寸法を縮める手段をとった。
【００１３】
続いて、カルコゲナイド材料（２０３）及び、第２のセル配線（８０３）となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金を堆積し、図２１のようになる。カルコゲナイド材料積層前にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０ などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。メモリセルに関しては、図２１のままでも動作する。すなわち第２の配線（８０３）が共通線となり、第１の配線（７０１）がデータ線となる。この場合、カルコゲナイドを加工しないで済むという特長がある。更には、相状態を変える際に発生する熱を、平面状に形成された第２の配線（８０３）を通して、効果的に逃がすことが可能になり、熱履歴の影響を排除する結果として動作が安定する。また、メモリセル動作としては、第２の配線（８０３）を一枚板とすることにより、電位が安定するという効果がある。
もちろん、第２の配線（８０３）を分離することも可能である。その際、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金を通常のドライエッチング法により、第１のセル配線と並行方向に分離し、図２２のようになる。
最後に、必要な多層金属配線を形成し、所望の半導体記憶装置を得る。
【００１４】
（実施例５）
実施例４において、選択トランジスタとカルコゲナイドの接触面積を低減することが、低電圧動作をさせるのに有効であることを述べた。これは、実施例１〜３に述べた構造に対しても適用可能である。以下、その実現方法を図面を用いて説明する。
図６までは、実施例１と同様な製造工程を行なう。続いて、層間絶縁膜（９０２）を堆積し、ＣＭＰにより平坦化し、下地のシリコン窒化膜を露出させて図２３のようになる。さらに、熱リン酸によるウエット処理によりシリコン窒化膜を除去し、通常のCVD法により、３０ｎｍのシリコン酸化膜を堆積し、エッチバックプロセスにより側壁酸化膜（９０７）を形成し、図２４のようになる。このように、自己整合的にコンタクトの寸法を縮めた。本実施例においては、側壁膜を通常のシリコン酸化膜により形成したが、熱伝導率の悪いポーラス状の酸化膜等を用いることも可能である。この場合、カルコゲナイドの相状態を変えるのに必要な熱の拡散を防ぐことができるので、更に効率良く、相状態を変えることが可能になる。同様な目的に適した材料としてゲルマニウムオキサイド（ＧｅＯ２）も適用できる。
続いて、カルコゲナイド材料（２０４）及び、第２のセル配線（８０４）となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金、さらには及び酸化膜（９０８）を堆積して、図２５のようになる。カルコゲナイド材料積層前にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。以降は、実施例１における図８から図１２までと同様な製造工程を経て、更には必要な多層金属配線を形成し、所望の半導体装置を得る。
【００１５】
（実施例６）
これまでの実施例においては、プロセスの簡易性から、選択トランジスタを多結晶シリコンにより形成したが、勿論、シリコン基板中に形成することも可能である。この場合、多結晶からなるトランジスタよりも良好な特性を実現するという特長がある。本実施例においては、エピタキシャル成長したシリコン基板を用いた。以下、図面を用いて製造方法を説明する。
ｐ型半導体基板を用意して、アンチモン（Ｓｂ）を１Ｅ２０／ｃｍ２のドーズ量で打ち込み、エピタキシャル成長させる。勿論、アンチモンの代わりにヒソ（Ａｓ）やリン（Ｐ）を用いることも可能である。この結果、図２６に示すような高濃度N型不純物層（１５）が内部に形成された基板ができる。高濃度N型不純物層（１５）は選択トランジスタの拡散層となる。続いて、ヒ素を１Ｅ２０／ｃｍ２のドーズ量で注入し、アニール工程により活性化する。これが、選択トランジスタのもう１つの拡散層となる。さらに、後で施す層間膜平坦化工程（CMP：Chemical Mechanical Polishing）のストッパ膜として、シリコン窒化膜（１１０２）を100nm堆積して、図２７のようになる。次に図２８に示すように、通常のドライエッチングプロセスにより、０．２ミクロンピッチのラインアンドスペース状に、埋め込まれた不純物拡散層（１５）まで掘り、柱状に分離する。この工程は実施例１における図６と同様である。引き続き、層間絶縁膜（９０９）を堆積し、ＣＭＰにより平坦化、さらに加工用に用いたシリコン窒化膜（１１０２）を露出して図２９のようになる。ついで、シリコン窒化膜（１１０２）を除去し、下地の不純物拡散層（１５０１）を露出させる。さらには、選択トランジスタの拡散層とカルコゲナイドの接触面積を低減するために、酸化膜を３０ｎｍ程度堆積させ、ドライエッチングによりエッチバックを行ない、側壁酸化膜（９１０）を形成し、図３０のようになる。続いて、カルコゲナイド材料（２０５）及び、第２のセル配線（８０５）となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金、さらには酸化膜（９１１）を堆積して、図３１のようになる。
【００１６】
カルコゲナイド材料積層前にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。続いて、通常のドライエッチング工程により、図２８で形成したパターンと垂直方向に、酸化膜（９１１）、第２のセル配線（８０５）、カルコゲナイド材料（２０５）、の積層膜をラインアンドスペース状に加工する。さらに、第２のセル配線（８０５）と後に形成するワード線との短絡を防ぐ為に酸化膜を３０ｎｍ堆積し、エッチバックプロセスにより、側壁酸化膜（９１２）を形成する。続けて、ドライエッチングにより、下地の不純物拡散層（１５０１）とエピタキシャル成長部分（１６）まで完全に分離し、不純物拡散層（１５）の途中で加工を止め、図３２のようになる。尚、図３２は第２のセル配線（８０５）に垂直な方向の断面図を示している。以降は実施例１の図１１から図１２に示す製造工程を経て、最後に多層金属配線層を形成し、所望の半導体記憶装置を得る。
【００１７】
また本発明においては、さらに、図３３に等価回路を示す本発明によるメモリセルを用いれば、図３４に示すようなメモリアレイを構成することができる。本アレイにおいては、データ線に相当する第２のセル配線（８０６）に平行な、ソース線に相当する第１のセル選択線（７０４）が設けられ、メモリセル内の選択トランジスタのソースが対応するソース線に接続された構成とすることにより、読み出し動作における消費電力を低減することができる。具体的には、選択したいデータ線（たとえばＤＬ１）に対応するソース線（たとえばＳＬ１）だけをソース電圧（たとえば０．５Ｖ）に駆動することができる。次に選択ワード線（たとえばWL1）を非選択状態の０Ｖから、選択状態の高電圧（たとえば１．５Ｖ）に駆動する。このため、選択ワード（たとえばＷＬ１）と選択データ線（たとえばＤＬ１）の交点のセルＭＣ１１にのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することができる。したがって、多数の非選択データ線の充放電はなくなるので、読み出し動作における消費電力を低減することができる。
なお、書き込み動作においても読み出し動作と同様の選択動作が行われるので、全体として低電力の相変化メモリを実現することができる。
【００１８】
【発明の効果】
本発明によれば、相変化材料を利用したメモリにおいて、選択トランジスタを縦型構造にすることにより、セル面積を従来のDRAMより減らすことができるという特長がある。さらに、読み出し動作における消費電力を低減することができる。また、書き込み動作においても読み出し動作と同様の選択動作が行われるので、全体として低電力の相変化メモリを実現することができる。
【図面の簡単な説明】
【図１】本発明のメモリセル構造。
【図２】カルコゲナイドの相状態を変える際のパルス仕様。
【図３】実施例１のメモリセルレイアウト。
【図４】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図５】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図６】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図７】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図８】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図９】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１０】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１１】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１２】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１３】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１４】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１５】実施例４のメモリセルレイアウト。
【図１６】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図１７】本発明の半導体記憶装置の１製造工程における断面図。
【図１８】本発明の半導体記憶装置の１製造工程における断面図。
【図１９】本発明の半導体記憶装置の１製造工程における断面図。
【図２０】本発明の半導体記憶装置の１製造工程における断面図。
【図２１】本発明の半導体記憶装置の１製造工程における断面図。
【図２２】本発明の半導体記憶装置の１製造工程における断面図。
【図２３】本発明の半導体記憶装置の１製造工程における断面図。
【図２４】本発明の半導体記憶装置の１製造工程における断面図。
【図２５】本発明の半導体記憶装置の１製造工程における断面図。
【図２６】本発明の半導体記憶装置の１製造工程における断面図。
【図２７】本発明の半導体記憶装置の１製造工程における断面図。
【図２８】本発明の半導体記憶装置の１製造工程における断面図。
【図２９】本発明の半導体記憶装置の１製造工程における断面図。
【図３０】本発明の半導体記憶装置の１製造工程における断面図。
【図３１】本発明の半導体記憶装置の１製造工程における断面図。
【図３２】本発明の半導体記憶装置の１製造工程における断面図。
【図３３】本発明の半導体記憶装置の等価回路。
【図３４】本発明の半導体記憶装置を用いたメモリアレイ。
【符号の説明】
１，１０１−選択トランジスタ、２，２０１，２０２，２０３，２０４，２０５，２０６−相変化材料（カルコゲナイド）、３−抵抗体（ヒーター）、４，４０１，４０２，４０３，４０４−ワード電極、５，５０１，５０２，５０３，５０４，５０５，５０６−不純物拡散層、６，６０１，６０２，６０３，６０４，６０５，６０６−チャネル部、 ７，７０１，７０２，７０３，７０４−第１セル配線、８，８０１，８０２，８０３，８０４，８０５，８０６−第２セル配線、９，９０１，９０２，９０３，９０４，９０５，９０６，９０７，９０８，９０９，９１０，９１１，９１２−Ｓｉ酸化膜、１０−プラグ電極、１１，１１０１−シリコン窒化膜、１２−タングステンまたはＷ９０Ｔｉ１０などのタングステン合金、１３−メモリセル、１４−シリコン基板、１５，１５０１−不純物拡散層（シリコン基板内）、１６−エピタキシャル成長層。

Claims (20)

  1. 複数のワード線と、
    絶縁層を介して前記ワード線と少なくとも一方が交差する第１及び第２の複数の配線と、
    前記ワード線と前記配線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、
    前記メモリセルは、ソース、ドレイン、チャネル部が該メモリセルの深さ方向に形成され、前記ワード線の一つに接続するゲート電極からなる縦型トランジスタと、その上方に配置された少なくともTe（テルル）を含有するカルコゲナイド材料、からなり、
    前記縦型トランジスタは、半導体基板上に形成された多結晶シリコン又は前記半導体基板内に形成された単結晶シリコンからなり、前記ワード線は前記第１及び第２の複数の配線の上方に延在して存在することを特徴とする半導体記憶装置。
  2. 前記縦型トランジスタのゲートはワード線の一部を構成し、該トランジスタのドレインあるいはソースの一方は該第１の配線に接続され、該トランジスタのドレインあるいはソースの他方は、前記カルコゲナイド材料を間にはさんで、第２の配線に接続されたことを特徴とする請求項１項に記載の半導体記憶装置。
  3. 前記カルコゲナイド材料は、前記ワード線の形成前に形成され、前記ワード線と前記半導体基板との間に存在することを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記カルコゲナイド材料は、前記ワード線の形成後に形成され、前記ワード線が形成されている位置よりも前記半導体基板を基準として高い位置に形成されていることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  5. 第１の配線ピッチで第１方向に延在する複数の第１配線と、
    ソース領域、ドレイン領域、チャネル領域、チャネル領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成され、前記第１方向においては互いに分離されており、前記第１方向に交差する第２方向においては互いに接続されているゲート電極とからなり、前記第１配線上に形成された複数の縦型トランジスタと、
    前記ドレイン領域上に形成され複数のカルコゲナイド材料と、
    前記カルコゲナイド材料に接続し、第２の配線ピッチで前記第２方向に延在する複数の第２配線とを含み、
    バリア層が前記カルコゲナイド材料と前記ドレイン領域の間に形成されていることを特徴とする半導体記憶装置。
  6. 請求項５においてプラグが前記第１配線と前記ソース領域の間に形成されていることを特徴とする半導体記憶装置。
  7. 請求項５において、ウエハ上面から見た投影面積に関し、前記カルコゲナイド材料の面積は前記ドレイン領域の面積より小さいことを特徴とする半導体記憶装置。
  8. 第１方向に第１配線を形成する工程、
    前記第１配線上に第１絶縁膜を形成する工程、
    前記第１絶縁膜内に前記第１配線に接続するプラグを形成する工程、
    前記第１方向に第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と第２絶縁膜からなる第１積層膜のストライプを形成する工程、
    前記第１積層膜のストライプ上に第３絶縁膜を形成し平坦化する工程、
    前記第１方向に交差する第２方向にカルコゲナイド膜と金属膜と第４絶縁膜からなる第２積層膜のストライプを形成する工程、
    前記第２積層膜のストライプの側壁に側壁膜を形成する工程、
    前記第１方向にワード線を形成する工程、とを含むことを特徴とする半導体記憶装置の製造方法。
  9. 請求項８において前記側壁膜を形成後で前記ワード線形成前にさらに前記第１積層膜を分離することを特徴とする半導体記憶装置の製造方法。
  10. 請求項８において前記第１積層膜を形成後、前記第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
  11. 請求項８において前記第３絶縁膜を平坦化する時に前記第２絶縁膜が除去されることを特徴とする半導体記憶装置の製造方法。
  12. 第１方向に第１配線を形成する工程、
    前記第１配線上に第１絶縁膜を形成する工程、
    前記第１絶縁膜内に前記第１配線に接続するプラグを形成する工程、
    前記第１方向に交差する第２方向に第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と第２絶縁膜からなる第１積層膜のストライプを形成する工程、
    前記第１積層膜のストライプ上に第３絶縁膜を形成し平坦化する工程、
    前記第１方向にカルコゲナイド膜と金属膜と第４絶縁膜からなる第２積層膜のストライプを形成する工程、
    前記第２積層膜のストライプの側壁に側壁膜を形成する工程、
    前記第２方向にワード線を形成する工程、とを含むことを特徴とする半導体記憶装置の製造方法。
  13. 請求項１２において前記側壁膜を形成後で前記ワード線形成前にさらに前記第１積層膜を分離することを特徴とする半導体記憶装置の製造方法。
  14. 請求項１２において前記第１積層膜を形成後、前記第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
  15. 請求項１２において前記第３絶縁膜を平坦化する時に前記第２絶縁膜が除去されることを特徴とする半導体記憶装置の製造方法。
  16. 第１方向に第１配線ピッチで第１配線を形成する工程、
    前記第１配線上に第１絶縁膜を形成する工程、
    前記第１絶縁膜内に前記第１配線に接続するプラグを形成する工程、
    第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と膜からなる互いに分離された第１積層膜の島を形成する工程、
    前記第１積層膜の島の側壁にゲート絶縁膜を形成する工程、
    前記第１方向に交差する第２方向において前記ゲート絶縁膜上にゲート電極を形成する工程、
    前記第１積層膜の島上に第３絶縁膜を形成し平坦化する工程、
    前記第３絶縁膜にビアを形成して、前記第１積層膜内の第１導電型の前記第３層を露出する工程、
    前記第１方向にカルコゲナイド膜と金属膜と第４絶縁膜からなり第２配線ピッチの第２積層膜のストライプを形成する工程、とを含むことを特徴とする半導体記憶装置の製造方法。
  17. 請求項１６において前記ビアを形成後、前記第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
  18. 請求項１６において前記ビアを形成後、前記第２積層膜を形成前に前記ビアの側面に側壁膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
  19. 第１方向に第１配線ピッチで第１配線を形成する工程、
    前記第１配線に接続するプラグを形成する工程、
    第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と膜からなる互いに分離された第１積層膜の島を形成する工程、
    前記第１方向に交差する第２方向において前記第１積層膜の島の側壁にゲート電極を形成する工程、
    前記第１積層膜の島上に第１絶縁膜を形成し平坦化する工程、
    前記第１絶縁膜にビアを形成して前記第３層を露出する工程、
    前記第１絶縁膜上に第２絶縁膜を形成し、前記第２絶縁膜をエッチバックすることにより前記ビアに側壁膜を形成する工程、
    前記第１方向にカルコゲナイド膜と金属膜と前記第２絶縁膜からなり第２配線ピッチの第２積層膜のストライプを形成する工程、とを含むことを特徴とする半導体記憶装置の製造方法。
  20. 請求項１９において前記ビアの前記側壁膜を形成後、前記第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
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