KR20130054011A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20130054011A KR20130054011A KR1020110119779A KR20110119779A KR20130054011A KR 20130054011 A KR20130054011 A KR 20130054011A KR 1020110119779 A KR1020110119779 A KR 1020110119779A KR 20110119779 A KR20110119779 A KR 20110119779A KR 20130054011 A KR20130054011 A KR 20130054011A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- substrate
- trenches
- buried
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 125000006850 spacer group Chemical group 0.000 claims abstract description 71
- 230000002093 peripheral effect Effects 0.000 claims abstract description 42
- 238000011049 filling Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 121
- 239000000463 material Substances 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 35
- 239000011810 insulating material Substances 0.000 claims description 16
- 239000011800 void material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002386 leaching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판의 적어도 일부에, 일 방향으로 연장되는 복수의 제1 트렌치들을 형성하는 단계; 복수의 제1 트렌치들을 매립하며, 복수의 제1 트렌치들로부터 기판 상으로 돌출되도록 연장된 돌출부들을 가지는 복수의 제1 매립막들을 형성하는 단계; 복수의 제1 매립막들 사이의 기판이 일부 노출되도록, 복수의 제1 매립막들 각각의 돌출부의 측벽에 스페이서를 형성하는 단계; 및 스페이서를 통해 노출된 기판을 식각하여, 복수의 제1 트렌치들과 평행하게 연장되는 복수의 제2 트렌치들을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 트랜치 구조를 가지는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있고, 반도체 장치에 형성되는 패턴의 미세화가 요구된다. 이에 따라, 포토리소그래피 공정의 해상 한계를 초월하는 미세한 폭과 간격을 가지는 미세 패턴들의 구현이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판의 적어도 일부에, 일 방향으로 연장되는 복수의 제1 트렌치들을 형성하는 단계; 상기 복수의 제1 트렌치들을 매립하며, 상기 복수의 제1 트렌치들로부터 상기 기판 상으로 돌출되도록 연장된 돌출부들을 가지는 복수의 제1 매립막들을 형성하는 단계; 상기 복수의 제1 매립막들 사이의 상기 기판이 일부 노출되도록, 상기 복수의 제1 매립막들 각각의 상기 돌출부의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 통해 노출된 상기 기판을 식각하여, 상기 복수의 제1 트렌치들과 평행하게 연장되는 복수의 제2 트렌치들을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에서, 상기 복수의 제1 트렌치들 및 상기 복수의 제2 트렌치들은, 일정한 거리로 서로 이격되어 교번적으로 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 제1 매립막들을 형성하는 단계는, 상기 복수의 제1 트렌치들을 제1 매립막 물질로 매립하는 단계; 및 상기 돌출부들의 측벽이 노출되도록 상기 기판의 상부를 소정 두께만큼 제거하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 제1 트렌치들을 형성하는 단계 전에, 상기 기판 상에 복수의 개구부들을 포함하는 몰드층을 형성하는 단계를 더 포함하고, 상기 복수의 제1 트렌치들을 형성하는 단계는, 상기 몰드층을 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 제1 매립막들을 형성하는 단계는, 상기 복수의 제1 트렌치들 및 상기 복수의 개구부들을 제1 매립막 물질로 매립하는 단계; 및 상기 몰드층을 제거하여 상기 돌출부들의 측벽을 노출시키는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 제2 트렌치들을 매립하는 복수의 제2 매립막들을 형성하는 단계; 및 상기 복수의 제1 매립막들 및 상기 복수의 제2 매립막들 사이의 상기 기판이 노출되도록 상기 복수의 제1 매립막들 및 상기 복수의 제2 매립막들을 평탄화하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 매립막 및 상기 제2 매립막은, 절연성 물질로 이루어지는 소자분리막들일 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 매립막 및 상기 제2 매립막 중 적어도 하나는, 도전성 물질을 포함하는 매몰 게이트일 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 매립막 및 상기 제2 매립막 중 적어도 하나는, 도전성 물질을 포함하는 매몰 비트 라인일 수 있다.
본 발명의 일부 실시예들에서, 상기 기판은, 상기 복수의 제1 트렌치들 및 상기 복수의 제2 트렌치들이 형성되는 셀 영역 및 상기 셀 영역 주위의 주변회로 영역을 포함하고, 상기 복수의 제2 트렌치들을 형성하는 단계 전에, 상기 주변회로 영역 상에 상기 셀 영역을 노출시키는 마스크 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 마스크 패턴을 형성하는 단계는 포토리소그래피 방법을 이용할 수 있다.
본 발명의 일부 실시예들에서, 상기 스페이서를 형성하는 단계는, 상기 기판 및 상기 돌출부들을 덮는 스페이서 물질층을 형성하는 단계; 및 상기 복수의 제1 매립막들 사이의 상기 기판이 노출되도록 상기 스페이서 물질층을 일부 식각하는 단계를 포함하고, 상기 마스크 패턴을 형성하는 단계는, 상기 스페이서 물질층 상을 덮는 희생 마스크층을 기판 상에 형성하는 단계; 상기 셀 영역의 상기 돌출부 각각의 사이에 잔존하는 상기 희생 마스크층의 두께가, 상기 주변회로 영역 상에 잔존하는 상기 희생 마스크층의 두께보다 크도록, 상기 희생 마스크층을 일부 제거하는 단계; 상기 희생 마스크층이 잔존하는 상기 기판 상에 마스크층을 형성하는 단계; 및 상기 주변회로 영역에만 상기 마스크층이 잔존하도록 상기 마스크층을 일부 제거하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 셀 영역에 잔존하는 상기 희생 마스크층은, 상기 스페이서 물질층을 일부 식각하는 단계 전에 제거될 수 있다.
본 발명의 일부 실시예들에서, 상기 스페이서를 형성하는 단계는, 상기 기판 및 상기 돌출부들을 덮는 스페이서 물질층을 형성하는 단계; 및 상기 복수의 제1 매립막들 사이의 상기 기판이 노출되도록 상기 스페이서 물질층을 일부 식각하는 단계를 포함하고, 상기 마스크 패턴을 형성하는 단계는, 상기 돌출부 각각의 사이에서 상기 스페이서 물질층과 마스크층에 의해 한정되는 보이드가 형성되도록, 상기 스페이서 물질층 위에 상기 마스크층을 형성하는 단계; 및 상기 주변회로 영역에만 상기 마스크층이 잔존하도록 상기 마스크층을 일부 제거하는 단계를 포함할 수 있다.
본 발명의 다른 형태에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판의 적어도 일부에, 일 방향으로 연장되는 복수의 제1 트렌치들을 형성하는 단계; 상기 복수의 제1 트렌치들을 매립하는 복수의 제1 매립막들을 형성하는 단계; 상기 복수의 제1 매립막들의 일부가 상기 기판 상으로 돌출되도록, 상기 기판의 상부를 소정 두께만큼 제거하는 단계; 상기 복수의 제1 매립막들의 돌출된 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 의해 노출된 상기 기판을 식각하여, 상기 복수의 제1 트렌치들과 평행하게 연장되는 복수의 제2 트렌치들을 형성하는 단계; 및 상기 복수의 제2 트렌치들을 매립하는 복수의 제2 매립막들을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 따르면, 복수의 트렌치들을 형성함에 있어, 복수의 트렌치들 중 일부를 형성하고 매립한 후, 나머지 트렌치들을 형성함으로써, 트렌치들의 형성 후 발생할 수 있는 패턴 기울어짐을 방지할 수 있다. 따라서, 작은 피치로 반복 형성되는 미세한 트렌치들을 깊게 형성할 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 따르면, 나중에 형성되는 트렌치들이 먼저 형성된 트렌치들에 자기-정렬되어 형성되기 때문에, 오정렬이 방지되고, 반도체 소자의 신뢰성이 향상된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 평면도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 반도체 소자의 평면도 및 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 반도체 소자의 평면도 및 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 반도체 소자(10)는 셀 영역(11)과 주변회로 영역(12)을 포함한다. 셀 영역(11)에는 반도체 메모리 셀 어레이, 예컨대, DRAM과 같은 휘발성 메모리 셀 어레이, 또는 플래시 메모리와 같은 비휘발성 메모리 셀 어레이가 형성될 수 있다. 주변회로 영역(12)에는 셀 영역(11)에 형성된 셀 어레이들과 전기적으로 연결된 주변회로들이 형성될 수 있다. 또한, 주변회로 영역(12)은 코어 영역과 같이 셀 어레이가 형성되지 않는 영역을 포함할 수 있다.
도 1에는 셀 영역(11)이 가운데 배치되고 주변회로 영역(12)이 셀 영역(11)을 둘러싸는 것으로 도시되어 있지만, 이러한 배치로 본 발명이 한정되는 것은 아니며, 셀 영역(11)과 주변회로 영역(12)은 임의의 적절한 배치를 가질 수 있다. 다른 실시예에서, 주변회로 영역(12)의 일부는 셀 영역(11) 내에 배치될 수도 있다.
셀 영역(11) 및 주변회로 영역(12)은 각각 서로 다른 크기의 트랜지스터들 및 소자분리막들을 포함할 수 있다. 이 경우, 균일한 트랜지스터들 및 소자분리막들의 형성을 위해, 셀 영역(11) 및 주변회로 영역(12)은 서로 다른 공정 단계들에 의해 각각의 트랜지스터들 및 소자분리막들을 형성할 수 있다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 반도체 소자의 평면도 및 단면도이다.
도 2b는 도 2a의 절단선 X - X'에 대응하는 단면도이며, 도 2a 및 도 2b에 예시된 반도체 소자(1000)의 구조는 도 1의 셀 영역(11)에 적용될 수 있다.
도 2a 및 도 2b를 참조하면, 반도체 소자(1000)는 기판(100)에 형성된 복수의 제1 소자분리막들(120) 및 복수의 제2 소자분리막들(130)을 포함한다.
기판(100)은, 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함할 수 있으며, 에피택셜 층, SOI(Silicon On Insulator)층 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다.
제1 소자분리막(120) 및 제2 소자분리막(130)은 각각 제1 소자분리 트렌치(120T) 및 제2 소자분리 트렌치(130T)에 매립된 절연 물질로 이루어질 수 있다. 상기 절연 물질은, 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
복수의 제1 소자분리막들(120) 및 복수의 제2 소자분리막들(130)은 일 방향, 예를 들어 y 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 제1 소자분리막들(120) 및 복수의 제2 소자분리막들(130)은 일 방향, 예를 들어 x 방향에서 서로 교번적으로 배치될 수 있다.
제1 소자분리막(120)은 x 방향으로 제1 길이(L1)를 가질 수 있으며, 상기 제1 길이(L1)는 제2 소자분리막(130)의 제2 길이(L2)와 동일할 수 있다. 제1 소자분리막(120)은 인접하는 제2 소자분리막(130)과 제1 이격 거리(D1)로 이격될 수 있다. 또한, 제1 소자분리막(120)은 인접하는 제1 소자분리막(120)과 제2 이격 거리(D2)로 이격될 수 있으며, 상기 제2 이격 거리(D2)는 예를 들어, 상기 제1 이격 거리(D1)의 3 배의 길이일 수 있다. 예를 들어, 상기 제1 길이(L1), 상기 제2 길이(L2) 및 상기 제1 이격 거리(D1)가 모두 동일할 수 있다. 그러나, 본 발명은 이러한 이격 거리들에 한정되지 않으며, 상기 이격 거리들을 다양하게 변화될 수 있다.
또한, 제1 소자분리막(120)은 기판(100)의 상면으로부터 저면까지 제1 깊이(H1)을 가질 수 있으며, 상기 제1 깊이(H1)는 기판(100)의 상면으로부터 제2 소자분리막(130)의 저면까지의 깊이인 제2 깊이(H2)와 동일할 수 있다. 다른 실시예에서, 상기 제1 깊이(H1)와 상기 제2 깊이(H2)는 상이할 수도 있다.
제1 소자분리막(120)은 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 제2 소자분리막(130)은, 서로 인접하여 배치되는 제1 소자분리막(120)의 양측에서 제1 소자분리막(120)에 의해 자기-정렬(self-align)되도록 제2 소자분리 트렌치(130T)를 형성함으로써 정렬될 수 있다. 이러한 제2 소자분리막(130)의 형성 방법은 아래에서 도 3a 내지 도 6b를 참조하여 상세히 설명한다.
본 발명의 일 실시예에 따른 반도체 소자(1000)는, 제2 소자분리막(130)을 제1 소자분리막(120)에 의해 자기-정렬되도록 형성함으로써, 미세한 크기의 깊은 트렌치 패턴들을 기울어짐 없이 균일하게 형성할 수 있다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다. 도 3a 내지 도 3i에서, 도 2a 및 도 2b와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 3a 내지 도 3i는, 도 2a의 절단선 X - X'에 대응하는 셀 영역, 및 주변회로 영역을 함께 도시한다.
도 3a를 참조하면, 기판(100)에 복수의 제1 소자분리 트렌치들(120T)을 형성하는 공정이 수행된다. 복수의 제1 소자분리 트렌치들(120T)은 도면에 도시하지 않았으나, 포토리소그래피 공정에 의해 패터닝된 마스크를 이용하여 기판(100)을 식각함으로써 형성될 수 있다. 상기 식각은 이방성 식각일 수 있으며, 예를 들어 플라즈마 식각일 수 있다. 복수의 제1 소자분리 트렌치들(120T)의 형성 후, 절연 특성의 강화를 위한 이온 주입 공정이 추가적으로 수행될 수도 있다.
제1 소자분리 트렌치(120T)는 제1 길이(L1)를 가지고 일 방향으로 연장될 수 있다. 상기 제1 길이(L1)는 예를 들어, 수 나노미터 내지 수십 나노미터의 크기일 수 있다. 제1 소자분리 트렌치들(120T) 사이의 이격 거리는 제2 이격 거리(D2)일 수 있다.
본 단계에서, 제1 소자분리 트렌치(120T)는 셀 영역에만 형성될 수 있으며, 주변회로 영역의 기판(100)은 상술한 패터닝된 마스크에 의해 보호될 수 있다.
도 3b를 참조하면, 복수의 제1 소자분리 트렌치들(120T) 내에 절연 물질을 증착하여 복수의 제1 소자분리막들(120)을 형성할 수 있다. 복수의 제1 소자분리막들(120)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 원자층 증착(Atomic Layer Deposition, ALD)에 의해 형성될 수 있다.
제1 소자분리막(120)은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 제1 소자분리막(120)은 예를 들면, 버퍼(buffer) 산화막, 트렌치 라이너(liner) 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다. 또는 제1 소자분리막(120)은 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 하나일 수 있다. 제1 소자분리막(120)의 형성 후, 막질의 고밀도화를 위한 어닐링(annealing) 공정이 추가될 수도 있다.
복수의 제1 소자분리막들(120)을 형성한 후, 기판(100)의 상부면이 노출되도록 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다.
도 3c를 참조하면, 기판(100)의 상부를 일부 제거하는 공정이 수행된다. 상기 제거 공정에 의해 기판(100) 물질만이 선택적으로 제거될 수 있다. 상기 제거 공정에 의해, 제1 소자분리막(120)은 소정 높이(H3)로 기판(100) 상으로 돌출된 돌출부(120P)를 포함한다.
상기 높이(H3)는, 도 3f를 참조하여 하기에 설명할 스페이서(140S) 형성 단계에서, 스페이서(140S)의 높이를 결정할 수 있다. 상기 높이(H3)는 예를 들어, 도 3a의 제1 길이(L1)의 2 배 내지 5 배의 길이일 수 있다.
도 3d를 참조하면, 기판(100)의 노출된 표면, 및 제1 소자분리막(120)의 돌출부(120P)를 덮는 스페이서 물질층(140)이 적층된다. 스페이서 물질층(140)은 기판(100) 및 제1 소자분리막(120)에 대해 높은 식각 선택비 또는 식각 선택성을 가지는 물질로 이루어질 수 있다. 이러한 식각 선택성(etch selectivity)은 하나의 층의 식각 속도에 대한 다른 층의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 스페이서 물질층(140)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 예를 들면, 제1 소자분리막(120)이 산화막인 경우, 스페이서 물질층(140)은 실리콘 질화막일 수 있다. 기판(100)상에 스페이서 물질층(140)이 균일한 두께로 형성되도록 하기 위하여, ALD 공정을 이용할 수 있다.
스페이서 물질층(140)의 두께(T1)는, 도 3g를 참조하여 하기에 설명할 제2 소자분리 트렌치(130T) 형성 단계에서, 제2 소자분리 트렌치(130T)의 크기를 결정할 수 있다. 본 실시예에서, 상기 두께(T1)는 제1 소자분리막(120)의 제1 길이(L1)(도 3a 참조)와 동일한 두께로 형성될 수 있다. 다른 실시예에서, 상기 두께(T1)는 상기 제1 길이(L1)보다 작거나 크게 형성될 수도 있다.
도 3e를 참조하면, 주변회로 영역 상에 마스크 패턴(152)이 형성된다. 마스크 패턴(152) 상에는 반사 방지층(154)이 더 형성될 수 있다. 마스크 패턴(152) 및 반사 방지층(154)은 포토리소그래피에 의해 주변회로 영역만을 덮도록 형성될 수 있다.
마스크 패턴(152)은 예를 들어, 탄소 함유막으로 이루어진 하드 마스크층일 수 있다. 예를 들면, 마스크 패턴(152)은 ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함량이 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 막으로 이루어질 수 있다.
반사 방지층(154)은 포토리소그래피 공정 시, 반사 방지 역할할 수 있다. 반사 방지층(154)은 유기물 또는 무기물을 포함할 수 있다. 예를 들어, 반사 방지층(154)은 실리콘 산질화물(SiON)을 포함할 수 있다.
도 3f를 참조하면, 스페이서 물질층(140)을 일부 제거하여 스페이서(140S)를 형성하는 공정이 수행된다. 제1 소자분리막(120)의 상면, 및 제1 소자분리막들(120) 사이의 기판(100)이 일부 노출되도록 에치-백 공정을 수행하여, 스페이서 물질층(140)의 일부가 제거되고, 복수의 제1 소자분리막들(120)의 양 측벽에 스페이서(140S)가 형성된다.
스페이서(140S)는 후속에서 제2 소자분리 트렌치들(130T)(도 3g 참조)을 형성하기 위한 식각 마스크로 이용될 수 있다. 스페이서(140S)에 의해 노출되는 기판(100)의 길이인 제3 길이(L3)는, 제2 소자분리 트렌치들(130T)의 크기에 상응하는 길이일 수 있다.
스페이서(140S)를 식각하는 동안, 반사 방지층(154) 및 마스크 패턴(152)의 일부도 식각되어 제거될 수 있다. 다른 실시예에서, 반사 방지층(154)은 마스크 패턴(152) 상에 잔류할 수도 있다.
도 3g를 참조하면, 스페이서(140S)를 식각 마스크로 이용하여, 노출된 기판(100)을 식각하여 복수의 제2 소자분리 트렌치들(130T)을 형성하는 공정이 수행된다.
식각 공정 중에 스페이서(140S) 및 돌출부(120P)도 일부 식각되어 높이가 낮아질 수 있다. 따라서, 선행 공정 중에 결정되는 스페이서(140S)의 높이 및 돌출부(120P)의 돌출 높이는, 본 단계의 식각 공정 중에 제거되는 두께를 고려하여, 잔존 가능한 두께로 결정될 수 있다. 예를 들어, 제2 소자분리 트렌치(130T)의 종횡비(aspect ratio)가 클수록, 스페이서(140S)의 높이 및 돌출부(120P)의 돌출 높이도 높게 형성될 수 있다.
다음으로, 주변회로 영역의 마스크 패턴(152)이 제거될 수 있다. 예를 들어, 마스크 패턴(152)이 탄소 함유물로 이루어진 경우, 에싱(ashing) 공정에 의해 제거될 수 있다. 다른 실시예에서, 마스크 패턴(152)은 제2 소자분리 트렌치(130T)의 형성을 위한 식각 공정 중에 함께 제거될 수도 있다.
본 단계에서, 제2 소자분리 트렌치(130T)는 제1 소자분리막(120)의 측벽에 형성된 스페이서(140S)를 이용하여 형성하기 때문에, 제1 소자분리막(120)으로부터 일정한 간격으로 형성될 수 있다. 또한, 본 발명의 실시예에서는, 복수의 소자분리 트렌치들을, 복수의 제1 소자분리 트렌치들(120T)과 복수의 제2 소자분리 트렌치(130T)들로 나누어서 형성한다. 따라서, 복수의 트렌치들을 한번에 형성함으로써 발생할 수 있는, 트렌치를 한정하는 기판(100) 패턴의 기울어짐(leaning)을 방지할 수 있게 된다. 따라서, 작은 피치의 미세한 트렌치들을 깊게 형성할 수 있다.
도 3h를 참조하면, 셀 영역에 잔존하는 스페이서(140S) 및 주변회로 영역에 잔존하는 스페이서 물질층(140)이 제거된다. 상기 제거 공정은, 예를 들어 습식 식각에 의해 선택적 제거 공정으로 수행될 수 있다.
도 3i를 참조하면, 제2 소자분리 트렌치(130T)를 매립하는 절연 물질층(130a)을 증착한다. 절연 물질층(130a)은 도 3b를 참조하여 상술한 제1 소자분리막(120)과 동일한 물질로 이루어질 수 있다. 예를 들어, 절연 물질층(130a)은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 다른 실시예에서, 절연 물질층(130a)은 제1 소자분리막(120)과 다른 물질로 이루어질 수도 있다. 절연 물질층(130a)은 도 3b를 참조하여 상술한 제1 소자분리막(120)과 동일한 방법으로 증착될 수 있다. 예를 들어, CVD 또는 ALD에 의해 형성될 수 있다.
다음으로, 도 2b를 함께 참조하면, 복수의 제1 소자분리막들(120) 및 복수의 제2 소자분리막들(130) 사이의 기판(100)이 노출되도록, 기판(100) 상의 절연 물질층(130a) 및 복수의 제1 소자분리막들(120)의 돌출부들(120P)을 제거할 수 있다.
이에 의해, 최종적으로 도 2b와 같이 복수의 제1 소자분리막들(120) 및 복수의 제2 소자분리막들(130)이 교번적으로 배치되는 구조가 얻어진다. 복수의 제1 소자분리막들(120) 및 복수의 제2 소자분리막들(130)은 동일한 길이를 가지고 동일한 간격으로 배치될 수 있다. 또한, 제1 소자분리막(120) 및 제2 소자분리막(130)은 동일한 물질을 포함할 수 있다. 그러나, 제1 소자분리막(120) 및 제2 소자분리막(130)의 길이, 배치 및 물질의 종류는 이에 한정되지 않으며, 다양하게 변화될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 4a 내지 도 4d에서, 도 2a 내지 도 3i와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 4a 내지 도 4d는, 도 2a의 절단선 X - X'에 대응하는 셀 영역 및 주변회로 영역을 함께 도시하는 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 패드층(112) 및 몰드층(115)이 순차적으로 적층된다. 패드층(112) 및 몰드층(115)은 예를 들어, CVD를 이용하여 형성될 수 있다.
패드층(112)은 기판(100)을 보호하는 역할을 수행할 수 있으며, 예를 들어, 실리콘 산화막으로 이루어질 수 있다. 다른 실시예에서, 패드층(112)은 생략될 수도 있다.
몰드층(115)은 후속의 공정에서, 복수의 제1 소자분리 트렌치들(120T)(도 4b 참조)을 형성하기 위한 하드 마스크로서 이용될 수 있다. 몰드층(115)은 기판(100)의 물질에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 몰드층(115)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 및 폴리 실리콘 등과 같은 실리콘 함유 물질 중 어느 하나로 이루어질 수 있다.
도 4b를 참조하면, 기판(100) 내에 복수의 제1 소자분리 트렌치들(120T)을 형성하는 공정이 수행된다. 복수의 제1 소자분리 트렌치들(120T)은, 도면에 도시하지 않았으나, 포토리소그래피 공정에 의해 패터닝된 마스크를 이용하여 몰드층(115), 패드층(112) 및 기판(100)을 식각함으로써 형성될 수 있다. 상기 식각은 이방성 식각일 수 있으며, 예를 들어 플라즈마 식각일 수 있다. 상기 식각은 인-시츄(in-situ)로 이루어지거나, 몰드층(115), 패드층(112) 및 기판(100) 각각에 대하여 2 이상의 단계들로 나누어 수행될 수도 있다.
복수의 제1 소자분리 트렌치들(120T)은 소정 거리로 이격되어 일 방향으로 연장될 수 있다. 본 단계에서, 제1 소자분리 트렌치(120T)는 셀 영역에만 형성될 수 있다. 상기 식각에 의해, 몰드층(115)은, 제1 소자분리 트렌치(120T)에서 연장되며, 제1 소자분리 트렌치(120T)와 같이 소정 거리로 이격되어 일 방향으로 연장되는 개구부들을 포함하게 된다.
도 4c를 참조하면, 복수의 제1 소자분리 트렌치들(120T) 및 몰드층(115)의 상기 개구부들 내에 절연 물질을 증착한다. 이에 의해 복수의 제1 소자분리막들(120)을 형성할 수 있다. 제1 소자분리막(120)은 예를 들어, CVD 또는 ALD에 의해 형성될 수 있다.
제1 소자분리막(120)은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 제1 소자분리막(120)은 예를 들면, 버퍼 산화막, 트렌치 라이너 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다.
도 4d를 참조하면, 기판(100) 상에 제1 소자분리막(120)의 일부가 돌출되어 돌출부(120P)를 형성하도록, 도 4c의 몰드층(115) 및 패드층(112)을 선택적으로 제거하는 공정이 수행될 수 있다. 상기 제거는 예를 들어, 습식 식각에 의할 수 있다. 상기 제거는 몰드층(115) 및 패드층(112)을 이루는 물질에 따라, 단계적으로 수행될 수도 있다. 다른 실시예에서, 패드층(112)은 본 단계에서 제거되지 않고 기판(100) 상에 잔존할 수도 있다.
제1 소자분리막(120)의 돌출부(120P)의 높이(H4)는 몰드층(115)의 두께에 주로 의존하며, 상기 높이(H4)는, 후속의 스페이서(140S) 형성 단계(도 3f 참조)에서, 스페이서(140S)의 높이를 결정할 수 있다.
다음으로, 도 3d 내지 도 3i를 참조하여 상술한 공정이 동일하게 수행되어, 도 2a 및 도 2b의 반도체 소자(1000)가 형성될 수 있다. 본 실시예에 따르면, 도 3c를 참조하여 상술한 기판(100)의 제거 공정 없이, 몰드층(115)을 이용하여 동일하게 반도체 소자(1000)를 제조할 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시하는 단면도들이다. 도 5a 내지 도 5e에서, 도 2a 내지 도 3i와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 5a 내지 도 5e는, 도 2a의 절단선 X - X'에 대응하는 셀 영역 및 주변회로 영역을 함께 도시한다.
도 5a를 참조하면, 먼저, 도 3a 내지 도 3d를 참조하여 상술한 제1 소자분리막(120) 및 스페이서 물질층(140) 형성 공정이 동일하게 수행될 수 있다. 다음으로, 희생 마스크층(162)이 소정 두께(T2)로 형성될 수 있다. 상기 두께(T2)는, 희생 마스크층(162)이 셀 영역의 인접한 제1 소자분리막(120)의 돌출부(120P) 각각의 사이에서, 스페이서 물질층(140)의 상면에 형성된 오목한 영역을 모두 매립하고 스페이서 물질층(140) 상으로 적층되기에 충분한 두께일 수 있다.
희생 마스크층(162)은 스페이서 물질층(140)에 대해 높은 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 스페이서 물질층(140)이 실리콘 산화물 또는 실리콘 질화물인 경우, 희생 마스크층(162)은 탄소 함유물일 수 있다. 예를 들어, 희생 마스크층(162)은 SOH막일 수 있다.
도 5b를 참조하면, 희생 마스크층(162)을 일부 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 에치-백 공정일 수 있다. 본 단계에서, 주변회로 영역은 평탄하게 증착된 스페이서 물질층(140) 상에서 희생 마스크층(162)이 제거되며, 셀 영역에서는 굴곡있는 스페이서 물질층(140) 상에서 희생 마스크층(162)이 제거된다. 따라서, 주변회로 영역과 셀 영역에서, 희생 마스크층(162)의 제거를 위해 사용되는 물질, 예를 들어 식각제와 희생 마스크층(162)의 반응 정도가 다를 수 있다.
이에 의해, 셀 영역에서는 스페이서 물질층들(140)의 상면의 오목한 영역 내에 희생 마스크층(162)이 소정 두께(T3)로 잔존하지만, 주변회로 영역에는 희생 마스크층(162)이 잔존하지 않을 수 있다. 다른 실시예에서, 주변회로 영역에서, 희생 마스크층(162)이 상기 두께(T3)보다 작은 두께로 잔존할 수도 있다.
도 5c를 참조하면, 마스크층(172a)이 셀 영역의 희생 마스크층(162) 및 스페이서 물질층(140), 및 주변회로 영역의 스페이서 물질층(140) 상에 형성될 수 있다. 마스크층(172a)은 스페이서 물질층(140) 및 희생 마스크층(162)에 대해 높은 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 스페이서 물질층(140)이 실리콘 산화물 또는 실리콘 질화물이고, 희생 마스크층(162)이 탄소 함유물인 경우, 마스크층(172a)은 실리콘 산질화물(SiON)일 수 있다.
도 5d를 참조하면, 도 5c의 마스크층(172a)을 일부 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 에치-백 공정일 수 있다. 상기 제거 공정은, 셀 영역의 마스크층(172a)이 모두 제거되고, 주변회로 영역의 마스크층(172a)은 소정 높이로 잔존하도록 수행될 수 있다.
이에 의해, 주변회로 영역만을 덮는 마스크 패턴(172)이 형성된다.
도 5e를 참조하면, 셀 영역에 잔존하던 희생 마스크층(162)이 모두 제거된다. 희생 마스크층(162)이 탄소 함유물인 경우, 상기 제거 공정은 에싱 공정일 수 있다. 또는, 상기 제거 공정은 선택적 습식 식각에 의할 수도 있다.
다음으로, 도 3f 내지 도 3i를 참조하여 상술한 공정이 동일하게 수행되어, 도 2a 및 도 2b의 반도체 소자(1000)가 형성될 수 있다. 본 실시예에 따르면, 별도의 포토리소그래피 공정 없이도, 주변회로 영역 상에 마스크 패턴(172)을 형성하여, 셀 영역 내에만 트렌치들을 형성할 수 있게 된다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 및 도 6b에서, 도 2a 내지 도 3i와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 중복되는 설명은 생략한다.
도 6a 및 도 6b는, 도 2a의 절단선 X - X'에 대응하는 셀 영역 및 주변회로 영역을 함께 도시한다.
도 6a를 참조하면, 먼저, 도 3a 내지 도 3d를 참조하여 상술한 제1 소자분리막(120) 및 스페이서 물질층(140) 형성 공정이 동일하게 수행될 수 있다. 다음으로, 마스크층(182a)이 소정 두께로 형성될 수 있다.
마스크층(182a)은 스페이서 물질층(140)에 대해 높은 식각 선택성을 가지는 물질로 이루어질 수 있다. 또한, 마스크층(182a)은 스텝 커버리지(step coverage) 특성 및 점착성(conformality)이 좋지 않은 물질로 형성될 수 있다. 예를 들어, 마스크층(182a)은 플라즈마를 이용하여 증착한 TEOS(Tetra-Ethyl-Ortho-Silicate)막일 수 있다. 즉, 스텝 커버리지 특성 및 점착성이 좋지 않은 물질이, 스페이서 물질층(140) 상면의 오목한 영역들에 불균일한 두께로 증착되어, 마스크층(182a)은 돌출부(120P) 각각의 사이에서는 거의 증착되지 않을 수 있다. 따라서, 돌출부(120P) 각각의 사이에서 스페이서 물질층(140)과 마스크층(182a)에 의해 한정되는 보이드(void)(185)가 형성될 수 있다.
보이드들(185)은 제1 소자분리막들(120) 사이의 제2 이격 거리(D2)(도 2a 및 도 2b 참조)가 짧아지고, 기판(100) 상으로 돌출된 제1 소자분리막(120)의 돌출부(120P)의 높이(H3)(도 3c 참조)가 커질수록 더욱 형성되기 쉬울 수 있다. 즉, 제1 소자분리막들(120) 사이의 스페이서 물질층(140) 상면의 오목한 영역의 종횡비가 클수록, 보이드가 쉽게 형성될 수 있다. 보이드(185)의 형상 및 크기는 도면에 도시된 것에 한정되지 않는다.
다른 실시예에서, 예를 들어, 피쳐(feature) 사이즈가 작은 반도체 소자를 제조하는 경우, 스페이서 물질층(140) 상면의 오목한 영역들 내부에서, 스페이서 물질층(140) 상에 마스크층(182a)이 거의 증착되지 못할 수도 있다. 즉, 보이드들(185)의 하부에 마스크층(182a)이 존재하지 않을 수도 있다.
도 6b를 참조하면, 도 6a의 마스크층(182a)을 일부 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 에치-백 공정일 수 있다. 상기 제거 공정 시, 셀 영역의 마스크층(182a)이, 주변회로 영역의 마스크층(182a)보다 먼저 완전히 제거될 수 있다. 이는, 도 6a의 보이드들(185)에 의해, 셀 영역에서 제거되어야 하는 마스크층(182a) 물질이 상대적으로 적기 때문이다.
본 단계에 의해, 주변회로 영역만을 덮는 마스크 패턴(182)이 형성된다.
다음으로, 도 3f 내지 도 3i를 참조하여 상술한 공정이 동일하게 수행되어, 도 2a 및 도 2b의 반도체 소자(1000)가 형성될 수 있다. 본 실시예에 따르면, 별도의 포토리소그래피 공정 없이도, 주변회로 영역 상에 마스크 패턴(182)을 형성하여, 셀 영역 내에만 트렌치들을 형성할 수 있게 된다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 7은, 도 2a의 절단선 X - X'에 대응하는 셀 영역, 및 주변회로 영역을 함께 도시한다.
도 7을 참조하면, 반도체 소자(2000)는 기판(200)에 형성된 복수의 소자분리막들(220) 및 복수의 게이트 라인들(230)을 포함한다. 게이트 라인(230)은 BCAT(buried channel array transistor)을 구성하는 매몰 워드 라인일 수 있다.
기판(200)은, 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함할 수 있으며, 에피택셜 층, SOI층, 또는 SeOI층 등을 포함할 수 있다.
복수의 소자분리막들(220) 및 복수의 게이트 라인들(230)은 지면에 수직한 일 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 소자분리막들(220) 및 복수의 게이트 라인들(230)은 일 방향, 예를 들어 x 방향에서 서로 교번적으로 배치될 수 있다.
소자분리 트렌치(220T) 내에 형성된 소자분리막(220)은 절연 물질로 이루어질 수 있다. 상기 절연 물질은, 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
게이트 트렌치(230T) 내에는, 게이트 절연층(232), 게이트 라인(230) 및 캡핑층(236)이 배치될 수 있다. 게이트 절연층(232)은 게이트 트렌치(230T) 측벽에 형성되고, 게이트 라인(230)은 게이트 절연층(232) 상에 기판(200)의 상면보다 낮은 높이로 형성될 수 있다. 게이트 절연층(232)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 또한, 게이트 절연층(232)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막을 포함할 수 있다. 게이트 라인(230)은 금속, 금속 질화물, 또는 도핑된(doped) 폴리실리콘으로 이루어질 수 있다. 예를 들면, 게이트 라인(230)은 티타늄질화물(TiN)로 이루어질 수 있다. 복수의 게이트 라인들(230)의 상부는 캡핑층(236)으로 덮일 수 있다. 캡핑층(236)은 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
또한, 소자분리막(220)은 기판(200)의 상면으로부터 저면까지 제5 깊이(H5)를 가질 수 있으며, 상기 제5 깊이(H5)는 기판(200)의 상면으로부터 게이트 트렌치(230T)의 저면까지의 깊이인 제6 깊이(H6)보다 클 수 있다. 그러나, 본 발명은 이에 한정되지는 않는다.
이러한 복수의 소자분리 트렌치들(220T) 및 복수의 게이트 트렌치들(230T)의 형성 방법은, 도 3a 내지 도 3h를 참조하여 상술한 반도체 소자의 제조 방법과 유사하다. 즉, 소자분리 트렌치(220T) 및 게이트 트렌치(230T)는, 도 3a 내지 도 3h의 제1 소자분리 트렌치(120T) 및 제2 소자분리 트렌치(130T) 중 하나에 각각 대응될 수 있다. 다만, 게이트 트렌치(230T)의 형성 후, 게이트 절연층(232), 게이트 라인(230) 및 캡핑층(236)을 순차적으로 형성하는 점이 다르다.
본 발명의 일 실시예에 따른 반도체 소자(2000)는, 소자분리 트렌치(220T) 및 게이트 트렌치(230T) 중 어느 하나를 먼저 형성하고 매립한 후, 나머지를 형성하기 때문에, 트렌치를 한정하는 패턴의 기울어짐이 방지되며, 미세한 트렌치들을 깊게 형성할 수 있다. 또한, 복수의 소자분리 트렌치들(220T)에 복수의 게이트 트렌치들(230T)을 자기-정렬에 의해 형성하거나, 복수의 게이트 트렌치들(230T)에 복수의 소자분리 트렌치들(220T)을 자기-정렬에 의해 형성함으로써, 오정렬이 방지된다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 8은, 도 2a의 절단선 X - X'에 대응하는 셀 영역, 및 주변회로 영역을 함께 도시한다.
도 8을 참조하면, 반도체 소자(3000)는 기판(300)에 형성된 복수의 제1 비트 라인들(320) 및 복수의 제2 비트 라인들(330)을 포함한다.
기판(300)은, 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함할 수 있으며, 에피택셜 층, SOI층, 또는 SeOI층 등을 포함할 수 있다.
복수의 제1 비트 라인들(320) 및 복수의 제2 비트 라인들(330)은 지면에 수직한 일 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 제1 비트 라인들(320) 및 복수의 제2 비트 라인들(330)은 일 방향, 예를 들어 x 방향에서 서로 교번적으로 배치될 수 있다. 복수의 제1 비트 라인들(320) 및 복수의 제2 비트 라인들(330)은 동일한 구조 및 크기를 가질 수 있다.
제1 비트 라인 트렌치(320T) 및 제2 비트 라인 트렌치(330T) 내에는, 제1 비트 라인(320) 및 제2 비트 라인(330) 각각의 하부에 확산 방지층들(323, 333)이 배치되며, 각각의 상부에 활성층들(325, 335)이 배치될 수 있다. 확산 방지층들(323, 333)은 제1 비트 라인(320) 및 제2 비트 라인(330)과 기판(300) 사이에서 물질 확산을 방지하는 역할을 수행할 수 있다. 확산 방지층들(323, 333)은 예를 들어, 티타늄 질화막(TiN)을 포함할 수 있다. 활성층들(325, 335)은 기판(300)과 동일한 물질로 이루어질 수 있다. 제1 비트 라인(320) 및 제2 비트 라인(330)은 도전성 물질, 예를 들어, 구리(Cu) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
복수의 제1 비트 라인들(320) 및 복수의 제2 비트 라인들(330)은, 도 3a 내지 도 3h를 참조하여 상술한 반도체 소자의 제조 방법과 유사한 방법으로 형성될 수 있다. 즉, 제1 비트 라인 트렌치(320T) 및 제2 비트 라인 트렌치(330T)는, 도 3a 내지 도 3h의 제1 소자분리 트렌치(120T) 및 제2 소자분리 트렌치(130T) 중 하나에 각각 대응될 수 있다. 다만, 제1 비트 라인 트렌치(320T) 및 제2 비트 라인 트렌치(330T)의 형성 후, 절연 물질로 매립하는 것이 아니라, 각각 확산 방지층들(323, 333), 제1 비트 라인(320) 또는 제2 비트 라인(330), 활성층들(325, 335)을 순차적으로 형성하는 점이 다르다.
본 발명의 일 실시예에 따른 반도체 소자(3000)는, 제1 비트 라인 트렌치(320T) 및 제2 비트 라인 트렌치(330T) 중 어느 하나를 먼저 형성하고 매립한 후, 나머지를 형성하기 때문에, 트렌치를 한정하는 패턴의 기울어짐이 방지되며, 미세한 트렌치들을 깊게 형성할 수 있다. 또한, 제1 비트 라인 트렌치(320T) 및 제2 비트 라인 트렌치(330T) 중, 나중에 형성되는 트렌치가 먼저 형성된 트렌치에 자기-정렬되므로, 오정렬이 방지된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10, 1000, 2000, 3000: 반도체 소자 11: 셀 영역
12: 주변회로 영역 100, 200, 300: 기판
112: 패드층 115: 몰드층
120: 제1 소자분리막 120T: 제1 소자분리 트렌치
120P: 돌출부 130: 제2 소자분리막
130a: 절연 물질층 130T: 제2 소자분리 트렌치
140: 스페이서 물질층 140S: 스페이서
152, 172, 182: 마스크 패턴 172a, 182a: 마스크층
154: 반사 방지층 162: 희생 마스크층
220: 소자분리막 230: 게이트 라인
232: 게이트 절연층 236: 캡핑층
320: 제1 비트 라인 323, 333: 확산 방지층
325, 335: 활성층 330: 제2 비트 라인
12: 주변회로 영역 100, 200, 300: 기판
112: 패드층 115: 몰드층
120: 제1 소자분리막 120T: 제1 소자분리 트렌치
120P: 돌출부 130: 제2 소자분리막
130a: 절연 물질층 130T: 제2 소자분리 트렌치
140: 스페이서 물질층 140S: 스페이서
152, 172, 182: 마스크 패턴 172a, 182a: 마스크층
154: 반사 방지층 162: 희생 마스크층
220: 소자분리막 230: 게이트 라인
232: 게이트 절연층 236: 캡핑층
320: 제1 비트 라인 323, 333: 확산 방지층
325, 335: 활성층 330: 제2 비트 라인
Claims (10)
- 기판의 적어도 일부에, 일 방향으로 연장되는 복수의 제1 트렌치들을 형성하는 단계;
상기 복수의 제1 트렌치들을 매립하며, 상기 복수의 제1 트렌치들로부터 상기 기판 상으로 돌출되도록 연장된 돌출부들을 가지는 복수의 제1 매립막들을 형성하는 단계;
상기 복수의 제1 매립막들 사이의 상기 기판이 일부 노출되도록, 상기 복수의 제1 매립막들 각각의 상기 돌출부의 측벽에 스페이서를 형성하는 단계; 및
상기 스페이서를 통해 노출된 상기 기판을 식각하여, 상기 복수의 제1 트렌치들과 평행하게 연장되는 복수의 제2 트렌치들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 복수의 제1 트렌치들 및 상기 복수의 제2 트렌치들은, 일정한 거리로 서로 이격되어 교번적으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 복수의 제1 매립막들을 형성하는 단계는,
상기 복수의 제1 트렌치들을 제1 매립막 물질로 매립하는 단계; 및
상기 돌출부들의 측벽이 노출되도록 상기 기판의 상부를 소정 두께만큼 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 복수의 제1 트렌치들을 형성하는 단계 전에, 상기 기판 상에 복수의 개구부들을 포함하는 몰드층을 형성하는 단계를 더 포함하고,
상기 복수의 제1 트렌치들을 형성하는 단계는, 상기 몰드층을 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함하고,
상기 복수의 제1 매립막들을 형성하는 단계는, 상기 복수의 제1 트렌치들 및 상기 복수의 개구부들을 제1 매립막 물질로 매립하는 단계; 및 상기 몰드층을 제거하여 상기 돌출부들의 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 복수의 제2 트렌치들을 매립하는 복수의 제2 매립막들을 형성하는 단계; 및
상기 복수의 제1 매립막들 및 상기 복수의 제2 매립막들 사이의 상기 기판이 노출되도록 상기 복수의 제1 매립막들 및 상기 복수의 제2 매립막들을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제5 항에 있어서,
상기 제1 매립막 및 상기 제2 매립막은, 절연성 물질로 이루어지는 소자분리막들인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제5 항에 있어서,
상기 제1 매립막 및 상기 제2 매립막 중 적어도 하나는, 도전성 물질을 포함하는 매몰 게이트인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 기판은, 상기 복수의 제1 트렌치들 및 상기 복수의 제2 트렌치들이 형성되는 셀 영역 및 상기 셀 영역 주위의 주변회로 영역을 포함하고,
상기 복수의 제2 트렌치들을 형성하는 단계 전에,
상기 주변회로 영역 상에 상기 셀 영역을 노출시키는 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제8 항에 있어서,
상기 스페이서를 형성하는 단계는,
상기 기판 및 상기 돌출부들을 덮는 스페이서 물질층을 형성하는 단계; 및
상기 복수의 제1 매립막들 사이의 상기 기판이 노출되도록 상기 스페이서 물질층을 일부 식각하는 단계를 포함하고,
상기 마스크 패턴을 형성하는 단계는,
상기 스페이서 물질층 상을 덮는 희생 마스크층을 기판 상에 형성하는 단계;
상기 셀 영역의 상기 돌출부 각각의 사이에 잔존하는 상기 희생 마스크층의 두께가, 상기 주변회로 영역 상에 잔존하는 상기 희생 마스크층의 두께보다 크도록, 상기 희생 마스크층을 일부 제거하는 단계;
상기 희생 마스크층이 잔존하는 상기 기판 상에 마스크층을 형성하는 단계; 및
상기 주변회로 영역에만 상기 마스크층이 잔존하도록 상기 마스크층을 일부 제거하는 단계를 포함하고,
상기 셀 영역에 잔존하는 상기 희생 마스크층은, 상기 스페이서 물질층을 일부 식각하는 단계 전에 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제8 항에 있어서,
상기 스페이서를 형성하는 단계는,
상기 기판 및 상기 돌출부들을 덮는 스페이서 물질층을 형성하는 단계; 및
상기 복수의 제1 매립막들 사이의 상기 기판이 노출되도록 상기 스페이서 물질층을 일부 식각하는 단계를 포함하고,
상기 마스크 패턴을 형성하는 단계는,
상기 돌출부 각각의 사이에서 상기 스페이서 물질층과 마스크층에 의해 한정되는 보이드가 형성되도록, 상기 스페이서 물질층 위에 상기 마스크층을 형성하는 단계; 및
상기 주변회로 영역에만 상기 마스크층이 잔존하도록 상기 마스크층을 일부 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110119779A KR20130054011A (ko) | 2011-11-16 | 2011-11-16 | 반도체 소자의 제조 방법 |
| US13/608,831 US20130122685A1 (en) | 2011-11-16 | 2012-09-10 | Method of Manufacturing a Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110119779A KR20130054011A (ko) | 2011-11-16 | 2011-11-16 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130054011A true KR20130054011A (ko) | 2013-05-24 |
Family
ID=48281040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110119779A KR20130054011A (ko) | 2011-11-16 | 2011-11-16 | 반도체 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20130122685A1 (ko) |
| KR (1) | KR20130054011A (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5646416B2 (ja) * | 2011-09-01 | 2014-12-24 | 株式会社東芝 | 半導体装置の製造方法 |
| KR102008317B1 (ko) * | 2012-03-07 | 2019-08-07 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조방법 |
| TWI559456B (zh) * | 2015-06-08 | 2016-11-21 | 力晶科技股份有限公司 | 浮置閘極與非揮發性記憶胞的製造方法 |
| US10038095B2 (en) | 2016-01-28 | 2018-07-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | V-shape recess profile for embedded source/drain epitaxy |
| KR102702992B1 (ko) * | 2019-10-04 | 2024-09-04 | 삼성전자주식회사 | 집적회로 장치 및 그 제조 방법 |
-
2011
- 2011-11-16 KR KR1020110119779A patent/KR20130054011A/ko not_active Application Discontinuation
-
2012
- 2012-09-10 US US13/608,831 patent/US20130122685A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20130122685A1 (en) | 2013-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110364529B (zh) | 包括超低k间隔件的半导体器件及其制造方法 | |
| US6649490B1 (en) | Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby | |
| US10141200B2 (en) | Methods of manufacturing semiconductor devices | |
| US8878272B2 (en) | Semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region | |
| US8101497B2 (en) | Self-aligned trench formation | |
| US8120103B2 (en) | Semiconductor device with vertical gate and method for fabricating the same | |
| KR20190058079A (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| US11778826B2 (en) | Vertical memory devices | |
| KR20130027823A (ko) | 수직형 메모리 장치의 제조 방법 | |
| KR20100106048A (ko) | 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법 | |
| US20090242971A1 (en) | Semiconductor device and method of fabricating the same | |
| KR102324826B1 (ko) | 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 | |
| US7741178B2 (en) | Method for fabricating vertical channel transistor in semiconductor device | |
| KR20130054011A (ko) | 반도체 소자의 제조 방법 | |
| CN115497942A (zh) | 半导体器件以及制造该半导体器件的方法 | |
| US8823107B2 (en) | Method for protecting the gate of a transistor and corresponding integrated circuit | |
| KR20130050160A (ko) | 반도체 소자의 제조 방법 | |
| US11744062B2 (en) | Semiconductor device having bit line comprising a plurality of pins extending toward the substrate | |
| KR101046702B1 (ko) | 수직게이트를 구비한 반도체장치 제조 방법 | |
| KR101025739B1 (ko) | 넥프리 수직게이트를 구비한 반도체장치 제조 방법 | |
| US11744077B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| US9287161B2 (en) | Method of forming wirings | |
| TWI851202B (zh) | 積體電路裝置 | |
| KR20230042963A (ko) | 카본 함유의 콘택-펜스를 포함한 반도체 소자 | |
| KR20230029190A (ko) | 게이트 구조물 및 이를 포함하는 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |