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KR101557273B1 - 반도체 패키지 - Google Patents

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KR101557273B1
KR101557273B1 KR1020090022747A KR20090022747A KR101557273B1 KR 101557273 B1 KR101557273 B1 KR 101557273B1 KR 1020090022747 A KR1020090022747 A KR 1020090022747A KR 20090022747 A KR20090022747 A KR 20090022747A KR 101557273 B1 KR101557273 B1 KR 101557273B1
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KR
South Korea
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semiconductor chip
group
pin
lead
semiconductor
Prior art date
Application number
KR1020090022747A
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English (en)
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박철
김형섭
염근대
임광만
Original Assignee
삼성전자주식회사
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Publication date
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Publication of KR20100104372A publication Critical patent/KR20100104372A/ko
Priority to US13/465,387 priority patent/US8723333B2/en
Priority to US14/250,934 priority patent/US8901750B2/en
Priority to US14/528,572 priority patent/US9455217B2/en
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Abstract

본 발명은 다수의 핀 그룹으로 분류 가능한 리드를 구비하고 복수의 반도체 칩이 적층되는 반도체 패키지에 대한 것으로서, 반도체 칩; 및 상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며, 상기 리드는, 상기 반도체 칩의 일측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹; 및 상기 반도체 칩의 타측 방향으로 노출되고, 상기 콘트롤러의 제 2 채널 라인과 연결되는 제 2 핀 그룹;을 포함하여 이루어지는 것을 특징으로 하기 때문에 패키징 수율을 향상시키고, 기판 실장시 실장 면적을 줄이고 고밀도의 제품을 제작하며 생산 원가를 절감할 수 있으며, 데이터의 입출력 속도 및 제품의 성능을 크게 향상시킬 수 있고, 반도체 패키지들의 4개의 측면, 즉 좌측면, 우측면, 전면, 후면을 모두 활용할 수 있게 하는 효과를 갖는다.
Figure R1020090022747
제 1 핀 그룹, 제 2 핀 그룹, 제 1 반도체 칩 그룹, 제 2 반도체 칩 그룹

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 다수의 핀 그룹으로 분류 가능한 리드를 구비하고 복수의 반도체 칩이 적층되는 반도체 패키지에 대한 것이다.
반도체 패키지 기술은 고밀화, 고속화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 일반적으로 반도체 패키지는 다이 패드(die pad)에 반도체 칩을 하나 또는 복수로 부착시킨 다음, 반도체 칩에 형성된 패드와 리드(lead)를 와이어 본딩(wire bonding)하고, 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 봉지재(encapsulant)로 이들을 밀봉한 것이다. 플래시 메모리의 예를 들면, 비교적 얇은 두께의 패키지인 TSOP(Thin Small Outline Package) 타입과, 단일 반도체 칩으로 대용량화를 할 수 없는 경우에 2개 이상의 반도체 칩을 적층한 MCP(Multi Chip Package) 타입의 패키지 등이 있다.
복수의 반도체 칩이 적층된 반도체 패키지의 경우, 하나의 반도체 칩에 불량이 발생하여도 반도체 패키지 전체가 불량으로 처리되는 문제가 있다. 왜냐하면 리드의 핀 배열이 단일 그룹으로 되어 있으므로 소정의 핀 번호에 대응되는 리드 1개 에 양품 및 불량인 반도체 칩들이 함께 연결되기 때문이다.
또한, 단일 그룹으로 되어 있는 리드를 갖는 반도체 패키지의 경우, 콘트롤러의 각 채널당 1개의 반도체 패키지가 반드시 필요하기 때문에 기판에 실장되는 반도체 패키지의 개수를 더 이상 줄이는 것이 불가능하다.
또한, 단일 그룹으로 되어 있는 리드를 갖는 반도체 패키지의 경우, 입출력 리드의 개수가 한정되고, 각 채널당 직렬으로만 연결되기 때문에 데이터의 입출력 속도를 더 이상 향상시킬 수 없었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 다수의 핀 그룹으로 분류 가능한 리드를 구비하고 이들 핀 그룹과 대응되는 반도체 칩 그룹을 구비하여 비록 불량인 반도체 칩을 내장한 반도체 패키지라 할 지라도 양품으로 사용될 수 있게 함으로써 패키징 수율을 향상시키고, 콘트롤러와 연결되는 반도체 패키지들의 개수를 줄여서 기판 실장시 실장 면적을 줄이고 고밀도의 제품을 제작하며 생산 원가를 절감할 수 있게 하는 반도체 패키지를 제공함에 있다.
또한, 본 발명의 다른 목적은, 콘트롤러의 동일한 채널에 다수 핀 그룹의 리드를 병렬로 연결하여 데이터의 입출력 속도 및 제품의 성능을 크게 향상시킬 수 있고, 반도체 패키지들의 4개의 측면, 즉 좌측면, 우측면, 전면, 후면을 모두 활용할 수 있게 하는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 패키지는, 반도체 칩; 및 상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며, 상기 리드는, 상기 반도체 칩의 일측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹; 및 상기 반도체 칩의 타측 방향으로 노출되고, 상기 콘트롤러의 제 2 채널 라인과 연결되는 제 2 핀 그룹;을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 반도체 칩은, 상기 리드의 제 1 핀 그룹과 연결되는 제 1 반도체 칩 그룹; 및 상기 리드의 제 2 핀 그룹과 연결되는 제 2 반도체 칩 그룹;을 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 제 1 반도체 칩 그룹은, 다이 패드(Die pad)의 상측에 복수개가 계단형상으로 적층되고, 상기 제 2 반도체 칩 그룹은, 상기 다이 패드의 하측에 복수개가 계단형상으로 적층될 수 있다.
또한, 본 발명에 따르면, 상기 반도체 칩은, 다이 패드에 안착되고, 일부가 리드에 걸쳐지도록 안착되는 것이 가능하다.
또한, 본 발명에 따르면, 상기 제 2 핀 그룹에 속한 리드는 상기 제 1 핀 그룹에 속한 리드와 동일한 핀 배열을 갖고, 상기 제 1 핀 그룹 및 제 2 핀 그룹은, 각각 I/O 핀, NC 핀, R/B핀, CE 핀, Vcc 핀, Vss 핀, Wp 핀 중 어느 하나 이상을 포함하는 것이 바람직하다.
한편, 상기 목적을 달성하기 위한 본 발명의 반도체 패키지는, 반도체 칩; 및 상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며, 상기 리드는, 상기 반도체 칩의 일측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹; 및 상기 반도체 칩의 타측 방향으로 노출되고, 상기 콘트롤러의 제 1 채널 라인과 병렬로 연결되는 제 2 핀 그룹;을 포함하여 이루어지는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명의 하는 반도체 패키지는, 반도체 칩; 및 상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며, 상기 리드는, 상기 반도체 칩의 좌측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹; 상기 반도체 칩의 우측 방향으로 노출되고, 상기 콘트롤러의 제 2 채널 라인과 연결되는 제 2 핀 그룹; 상기 반도체 칩의 전방으로 노출되고, 상기 콘트롤러의 제 3 채널 라인과 연결되는 제 3 핀 그룹; 및 상기 반도체 칩의 후방으로 노출되고, 상기 콘트롤러의 제 4 채널 라인과 연결되는 제 4 핀 그룹;을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 반도체 칩은, 상기 리드의 제 1 핀 그룹과 연결되는 제 1 반도체 칩 그룹; 상기 리드의 제 2 핀 그룹과 연결되는 제 2 반도체 칩 그룹; 상기 리드의 제 3 핀 그룹과 연결되는 제 3 반도체 칩 그룹; 및 상기 리드의 제 4 핀 그룹과 연결되는 제 4 반도체 칩 그룹;을 포함하여 이루어지고, 상기 제 1 반도체 칩 그룹은, 다이 패드의 상방에 복수개가 제 1 방향 계단형상으로 적층되고, 상기 제 2 반도체 칩 그룹은, 상기 제 1 반도체 칩 그룹 상방에 복수개가 제 2 방향 계단형상으로 적층되며, 상기 제 3 반도체 칩 그룹은, 다이 패드의 하방에 복수개가 제 3 방향 계단형상으로 적층되고, 상기 제 4 반도체 칩 그룹은, 상기 제 3 반도체 칩 그룹 하방에 복수개가 제 4 방향 계단형상으로 적층되는 것이 가능 하다.
한편, 본 발명에 따르면, 상기 제 1 반도체 칩 그룹은, 다이 패드의 상방에 복수개가 제 1 방향 계단형상으로 적층되고, 상기 제 2 반도체 칩 그룹은, 상기 제 1 반도체 칩 그룹 상방에 복수개가 제 2 방향 계단형상으로 적층되며, 상기 제 3 반도체 칩 그룹은, 상기 제 2 반도체 칩 그룹 상방에 복수개가 제 3 방향 계단형상으로 적층되고, 상기 제 4 반도체 칩 그룹은, 상기 제 3 반도체 칩 그룹 상방에 복수개가 제 4 방향 계단형상으로 적층되는 것이 바람직하다.
이상에서와 같이 본 발명의 반도체 패키지에 의하면, 패키징 수율을 향상시키고, 기판 실장시 실장 면적을 줄이고 고밀도의 제품을 제작하며 생산 원가를 절감할 수 있으며, 데이터의 입출력 속도 및 제품의 성능을 크게 향상시킬 수 있고, 반도체 패키지들의 4개의 측면, 즉 좌측면, 우측면, 전면, 후면을 모두 활용할 수 있게 하는 효과를 갖는 것이다.
이하, 본 발명의 바람직한 여러 실시예들에 따른 반도체 패키지를 도면을 참조하여 상세히 설명한다. 본 발명의 실시예는 첨부도면에 도시된 바에 국한되지 않고, 동일한 발명의 범주내에서 다양하게 변형될 수 있음을 밝혀둔다.
도 1은 본 발명과 비교를 위한 것으로서, 한 개의 핀 그룹만을 구비한 반도체 패키지의 핀 배열 상태를 나타내는 평면도이고, 도 2는 도 1의 반도체 패키지가 4채널 콘트롤러와 연결된 일례를 나타내는 개념도이고, 도 3은 도 1의 반도체 패키 지가 8채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
또한, 도 21은 본 발명과 비교를 위한 것으로서, 한 개의 핀 그룹만을 구비한 반도체 패키지의 경우, 8채널 콘트롤러 구동시 8개의 반도체 패키지들이 필요하다는 것을 보여주는 도면이다.
또한, 도 23은 도 21의 일례를 나타내는 상세 도면이다.
도 1, 도 2, 도 3, 도 21 및 도 23을 함께 참조하며, 본 발명과 비교되는 실시예를 설명한다.
도 1에 예시된 반도체 패키지(100)는, 반도체 칩(도시하지 않음)과, 반도체 칩을 보호하는 봉지재(1) 및 상기 반도체 칩과 연결되며 외부로 노출되는 리드(2)를 포함하여 이루어지는 TSOP 타입인 것으로서, 48개의 리드(2)를 구비하고 있으며, 이들의 핀 배열은 도 1에 도시된 바와 같이, 도면의 왼쪽 위부터 아래로 N.C, N.C, N.C, R/B4, R/B3, R/B2, R/B1, nRE, nCE1, nCE2,....등의 순서를 갖는다.
여기서, #1 등으로 표시된 것은 리드의 핀 번호를 나타내는 것이고, 핀 번호 옆에 기재된 N.C, N.C, N.C, R/B4, R/B3, R/B2, R/B1, nRE, nCE1, nCE2,....등의 기호는 해당 핀의 기능을 표시하는 것으로서, 해당 핀을 통하여 전달되는 전원 또는 신호의 종류를 의미한다.
예를 들어, #44 번 핀은 I/O 0핀이며 내장된 모든 반도체 칩과 모두 연결된다. I/O 0핀은 낸드 플래시 메모리에서 프로그램/이레이즈 상태(Program/Erase Status)를 표시하는 핀이다.
만약, 내장된 반도체 칩들 중에서 하나의 반도체 칩만 불량이라고 하더라도 핀들이 모든 반도체 칩들과 연결되어 필연적으로 반도체 패키지 전체가 오동작하는 문제가 발생된다.
또한, 도 2에 도시된 바와 같이, 4채널을 갖는 콘트롤러(3)를 이러한 반도체 패키지(100)와 연결하는 경우, 제 1 채널 라인(3a), 제 2 채널 라인(3b), 제 3 채널 라인(3c) 및 제 4 채널 라인(3d) 각각에 1개씩의 총 4개의 반도체 패키지(100)들을 연결할 수 밖에 없고, 도 3, 도 21 및 도 23에 도시된 바와 같이, 8채널을 갖는 콘트롤러(3)를 이러한 반도체 패키지(100)와 연결하는 경우, 제 1 채널 라인(3a), 제 2 채널 라인(3b), 제 3 채널 라인(3c), 제 4 채널 라인(3d), 제 5 채널 라인(3e), 제 6 채널 라인(3f), 제 7 채널 라인(3g) 및 제 8 채널 라인(3h) 각각에 1개씩 총 8개의 반도체 패키지(100)들을 연결할 수 밖에 없다. 즉, 하나의 반도체 패키지(100)는 1개의 채널 라인에만 연결되어 일정 채널의 콘트롤러와 연결되는 경우, 실장되는 반도체 패키지(100)의 개수를 줄이는 데에 한계가 있다.
도 4는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 핀 배열 상태를 나타내는 평면도이고, 도 5는 도 4의 반도체 패키지가 4채널 콘트롤러와 연결된 일례를 나타내는 개념도이고, 도 6은 도 4의 반도체 패키지가 8채널 콘트롤러와 연결된 일례를 나타내는 개념도이고, 도 7은 도 4의 반도체 패키지가 4채널 콘트롤러의 2개 채널에 각각 병렬로 연결된 다른 일례를 나타내는 개념도이고, 도 8은 도 4의 반도체 패키지의 측단면도이고, 도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 측단면도이고, 도 10은 도 9의 다른 일례에 따른 반도체 칩 적층 상태를 나타내는 측단면도이다.
도 4 및 도 8에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 반도체 패키지(200)는, 봉지재(10)에 의해 보호되는 반도체 칩(11) 및 상기 반도체 칩(11)과 연결되며 외부로 노출되는 리드를 포함하여 이루어지는 구성이다.
여기서, 상기 리드는, 제 1 핀 그룹(20) 및 제 2 핀 그룹(20')로 이루어지는 것으로서, 상기 제 1 핀 그룹(20)은, 상기 반도체 칩(11a)의 일측 방향으로 노출되고, 도 5의 콘트롤러(3)의 제 1 채널 라인(3a)과 연결되는 것이다.
또한, 상기 제 2 핀 그룹(20')는, 상기 반도체 칩(11b)의 타측 방향으로 노출되고, 도 5의 상기 콘트롤러(3)의 제 2 채널 라인(3b)과 연결되는 것이다.
일 실시예로서 도 4의 도면상 봉지재(10)의 좌측으로 노출된 제 1 핀 그룹(20)에 속하는 리드는 #1 내지 #24로 표시되고, 봉지재(10)의 우측으로 노출된 제 2 핀 그룹(20')에 속하는 리드는 #1' 내지 #24'로 표시된다.
또한, 도 8에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 반도체 패키지(200)는, 상기 반도체 칩(11)이 상기 리드의 제 1 핀 그룹(20)과 제 1 와이어(12)로 연결되는 제 1 반도체 칩 그룹(11a) 및 상기 리드의 제 2 핀 그룹(20')과 제 2 와이어(12')로 연결되는 제 2 반도체 칩 그룹(11b)을 포함하여 이루어지는 것이다.
여기서, 도 8에 도시된 바와 같이, 상기 제 1 반도체 칩 그룹(11a)은, 다이 패드(13)(Die pad)의 상측에 복수개가 정방향 계단형상(오른쪽 방향으로 올라가는 계단 형상)으로 적층되고, 상기 제 2 반도체 칩 그룹(11b)은, 상기 다이 패드(13)의 하측에 복수개가 역방향 계단형상(왼쪽 방향으로 내려가는 계단 형상)으로 적층 된다. 이러한 계단 형상으로 적층되는 것 이외에도 지그재그로 적층될 수 있다.
또한, 상기 반도체 칩(11)은, 도 8에 도시된 바와 같이, 다이 패드(13)에만 안착될 수 있고, 도 9에 도시된 바와 같이, 상기 반도체 칩(11)은 일부가 다이 패드(13)에 안착되는 동시에 다른 일부가 리드(20)(20')에 걸쳐지도록 안착될 수 있다.
여기서, 상기 반도체 칩(11)이 다이 패드(13)에만 안착되는 도 8의 반도체 패키지(200)의 크기(L) 보다, 상기 반도체 칩(11)이 다이 패드(13) 및 리드(20)(20')에 안착되는 도 9의 반도체 패키지(300)의 크기(ℓ)를 더 줄일 수 있어서 집적도를 더욱 향상시킬 수 있는 것이다.
한편, 도 10에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는, 제 1 반도체 칩 그룹(11a)이 다이 패드(13)(Die pad)의 상측에 복수개가 정방향 계단형상(오른쪽 방향으로 올라가는 계단 형상)으로 적층되다가 제 2 반도체 칩 그룹(11b)이 상기 제 1 반도체 칩 그룹(11a) 위에 역방향 계단형상(왼쪽 방향으로 올라가는 계단 형상)으로 적층되고, 제 3 반도체 칩 그룹(11c)은, 상기 다이 패드(13)의 하측에 복수개가 역방향 계단형상(왼쪽 방향으로 내려가는 계단 형상)으로 적층되다가 제 4 반도체 칩 그룹(11d)이 상기 제 3 반도체 칩 그룹(11c) 밑에 정방향 계단형상(오른쪽 방향으로 내려가는 계단형상)으로 적층되는 것도 가능하다.
한편, 양산성 측면에서 패키지 내부의 모든 반도체 칩은 동일한 구조, 형상 및 기능을 갖는 것이 효율적이므로, 제 1 반도체 칩 그룹(11a)은 제 2 반도체 칩 그룹(11b)과 동일한 패드 배열을 갖는 것이 바람직하다. 각각의 칩 그룹 패드 배열도 역시 동일한 것이 바람직하다. 그러므로, 각각의 핀 그룹(20)(20') 역시 서로 동일한 핀 배열을 갖는 것이 바람직하다.
그러나, 이에 한정되지 않고 각각의 핀 그룹이 서로 다른 핀 배열을 갖거나 각각의 칩 그룹이 서로 다른 패드 배열을 갖더라도 본 발명의 실시예가 될 수 있다. 예를 들어, 일부의 반도체 칩(11)은 제 1 핀 그룹(20)의 I/O 0핀과 연결되고, 나머지 반도체 칩(11)은 제 2 핀 그룹의 I/O 0핀과 연결되기만 하면 본 발명의 실시예가 될 수 있다.
또한, 상기 제 1 핀 그룹(20) 및 제 2 핀 그룹(20')은, 각각 I/O 핀, NC 핀, R/B핀, CE 핀, Vcc 핀, Vss 핀, Wp 핀 중 어느 하나 이상을 포함할 수 있다.
I/O 0핀은 프로그램/이레이즈 상태(Program/Erase Status)를 표시하는 핀이다. 낸드 플래시의 경우 I/O 0 ~ I/O 7핀이 배치될 수 있다. 예를 들어 I/O 0핀의 값 "0"은 정상적인 프로그램/이레이즈 상태(Successful Program / Erase(Pass))로 정의되고 "1"은 에러 발생한 프로그램/이레이즈 상태(Error in Program / Erase(Fail))로 정의될 수 있다. I/O 1 ~ I/O 5 핀은 장래의 사용을 위하여 유보(Reserved for Future use)된 핀이다. I/O 6 핀은 디바이스 오퍼레이션 상태(Device Operation Status)를 표시하는 핀이다. 예를 들어 I/O 6핀의 값 "0"은 비지 상태(Busy Status)로 정의되고 "1"은 레디 상태(Ready Status)로 정의될 수 있다. I/O 7 핀은 라이트 프로텍트 상태(Write Protect Status)를 표시하는 핀이다. 예를 들어 I/O 7 핀의 값 "0"은 쓰기 금지 상태(Protected Status)로 정의되고 "1"은 쓰기 가능 상태(Not Protected Status)로 정의될 수 있다.
R/B 핀은 레디/비지(ready/busy) 신호가 전달되는 핀이다. 예를 들어 R/B 핀의 값이 레디(ready)로 정의된 값이면 반도체 칩은 데이터 입출력 가능한 상태이며, 비지(busy)로 정의된 값이면 데이터의 입출력이 금지된다.
CE 핀은 칩 선택 핀(chip select pin)으로서 예를 들어 2개의 반도체 칩이 한 개의 핀 그룹에 연결될 때 하나의 반도체 칩은 CE1 핀에 의하여 선택되고 나머지 반도체 칩은 CE2 핀에 의하여 선택됨으로써 억세스할 수 있다.
Vcc핀은 낸드 플래시의 구동 전원으로서 예를 들어 3.3 V 또는 5.0 V 전압이 인가되는 핀이다. Vss 핀은 그라운드 핀이다. Wp핀은 강제 리셋을 위한 핀이다.
NC 핀은 노 선택 핀(No Select Pin)으로서 반도체 칩과 전기적으로 연결되지 않는 여분의 핀이다. 핀 배열 및 핀의 기능에 대한 더 상세한 설명은 제조 업체에서 배포하는 제품 매뉴얼을 참조하면 된다.
따라서, 도 5에 도시된 바와 같이, 4채널을 갖는 콘트롤러(3)를 본 발명의 반도체 패키지(200)와 연결하는 경우, 제 1 채널 라인(3a) 및 제 2 채널 라인(3b)은 1개의 반도체 패키지(200)에 직렬로 연결되고, 제 3 채널 라인(3c) 및 제 4 채널 라인(3d)은 1개의 반도체 패키지(200)에 직렬로 연결되어 총 2개의 반도체 패키지(200)들과 연결되고, 도 6에 도시된 바와 같이, 8채널을 갖는 콘트롤러(3)를 본 발명의 반도체 패키지(200)와 연결하는 경우, 제 1 채널 라인(3a), 제 2 채널 라인(3b), 제 3 채널 라인(3c), 제 4 채널 라인(3d), 제 5 채널 라인(3e), 제 6 채널 라인(3f), 제 7 채널 라인(3g) 및 제 8 채널 라인(3h)은 각각 짝을 이루어 총 4개 의 반도체 패키지(200)들과 연결될 수 있다.
즉, 하나의 반도체 패키지(200)는 2개 이상의 채널 라인과 연결되어 일정 채널의 콘트롤러와 연결되는 경우, 실장되는 반도체 패키지(200)의 개수를 크게 줄일 수 있는 것이다.
한편, 도 7에 도시된 바와 같이, 이러한 본 발명의 바람직한 일 실시예에 따른 반도체 패키지(200)는, 채널당 병렬 연결이 가능한 것으로서, 상기 리드는, 상기 반도체 칩(11a)의 일측 방향으로 노출되고, 콘트롤러(3)의 제 1 채널 라인(3a)과 연결되는 제 1 핀 그룹(20) 및 상기 반도체 칩(11b)의 타측 방향으로 노출되고, 상기 콘트롤러(3)의 제 1 채널 라인(3a)과 병렬로 연결되는 제 2 핀 그룹(20')을 포함하여 이루어질 수 있다.
따라서, 반도체 패키지의 리드가 단일 핀 그룹만으로 이루어지는 경우, 예를 들어, I/O가 I/O 0핀부터 I/O 7까지 각각 1개씩 대응되는 반면, 반도체 패키지(200)의 리드가 2개의 핀 그룹(20)(20')로 이루어지는 경우, I/O 0핀부터 I/O 7까지 각각 2개씩 대응되어 데이터를 병렬로 동시 입출력할 수 있고, 이로 인하여 데이터의 입출력 속도를 향상시킬 수 있는 것이다.
도 11은 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지의 핀 배열 상태를 나타내는 평면도이고, 도 12는 도 11의 반도체 패키지가 4채널 콘트롤러와 연결된 일례를 나타내는 개념도이고, 도 13은 도 12의 일례를 나타내는 상세도이고, 도 14는 도 11의 반도체 패키지가 8채널 콘트롤러와 연결된 일례를 나타내는 개념도이고, 도 15는 도 11의 반도체 패키지의 반도체 칩 적층 상태를 나타내는 측 단면도이고, 도 16은 도 15의 정단면도이고, 도 17은 도 16의 반도체 칩 적층 상태를 나타내는 사시도이고, 도 18은 도 17의 반도체 패키지를 Y축을 기준으로 180도 회전시킨 사시도이다.
도 11, 도 15 및 도 18에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(500)는, 반도체 패키지(500)의 4개의 측면, 즉 좌측면, 우측면, 전면, 후면을 모두 활용할 수 있는 것으로서, 봉지재(110)에 의해 보호되는 반도체 칩(11) 및 상기 반도체 칩(11)과 연결되며 외부로 노출되는 리드를 포함하며, 상기 리드는, 상기 반도체 칩(11)의 좌측 방향으로 노출되고, 콘트롤러(3)의 제 1 채널 라인(3a)과 연결되는 제 1 핀 그룹(20)과, 상기 반도체 칩(11)의 우측 방향으로 노출되고, 상기 콘트롤러(3)의 제 2 채널 라인(3b)과 연결되는 제 2 핀 그룹(20')과, 상기 반도체 칩(11)의 전방으로 노출되고, 상기 콘트롤러(3)의 제 3 채널 라인(3c)과 연결되는 제 3 핀 그룹(a20) 및 상기 반도체 칩(11)의 후방으로 노출되고, 상기 콘트롤러(3)의 제 4 채널 라인(3d)과 연결되는 제 4 핀 그룹(a20')을 포함하여 이루어지는 구성이다.
여기서, 도 15, 도 16, 도 17 및 도 18에 도시된 바와 같이, 상기 반도체 칩(11)은, 상기 리드의 제 1 핀 그룹(20)과 제 1 와이어(12)로 연결되는 제 1 반도체 칩 그룹(11a)과, 상기 리드의 제 2 핀 그룹(20')과 제 2 와이어(12')로 연결되는 제 2 반도체 칩 그룹(11b)과, 상기 리드의 제 3 핀 그룹(a20)과 제 3 와이어(a12)로 연결되는 제 3 반도체 칩 그룹(11a) 및 상기 리드의 제 4 핀 그룹(a20')과 제 4 와이어(a12')로 연결되는 제 4 반도체 칩 그룹(11b)을 포함하여 이루어진 다.
또한, 상기 제 1 반도체 칩 그룹(11a)은, 다이 패드(13)의 상방에 복수개가 제 1 방향 계단형상(예를 들어, 오른쪽으로 올라가는 계단형상)으로 적층되고, 상기 제 2 반도체 칩 그룹(11b)은, 상기 제 1 반도체 칩 그룹(11a) 상방에 복수개가 제 2 방향 계단형상(예를 들어, 왼쪽으로 올라가는 계단형상)으로 적층되며, 상기 제 3 반도체 칩 그룹(11c)은, 다이 패드(13)의 하방에 복수개가 제 3 방향 계단형상(예를 들어, 왼쪽으로 내려가는 계단형상)으로 적층되고, 상기 제 4 반도체 칩 그룹(11d)은, 상기 제 3 반도체 칩 그룹(11c) 하방에 복수개가 제 4 방향 계단형상(예를 들어, 오른쪽으로 내려가는 계단형상)으로 적층되는 것이 가능하다.
따라서, 도 12 및 도 13에 도시된 바와 같이, 4채널을 갖는 콘트롤러(3)를 본 발명의 반도체 패키지(500)와 연결하는 경우, 제 1 채널 라인(3a)과, 제 2 채널 라인(3b)과, 제 3 채널 라인(3c) 및 제 4 채널 라인(3d)은, 총 1개의 반도체 패키지(500)의 제 1 핀 그룹(20), 제 2 핀 그룹(20'), 제 3 핀 그룹(a20) 및 제 4 핀 그룹(a20') 각각과 연결되어 4채널 콘트롤러(3)에 1개의 반도체 패키지(500)가 대응될 수 있는 것이다.
또한, 도 14, 도 22 및 도 24에 도시된 바와 같이, 8채널을 갖는 콘트롤러(3)를 본 발명의 반도체 패키지(500)와 연결하는 경우, 제 1 채널 라인(3a), 제 2 채널 라인(3b), 제 3 채널 라인(3c), 제 4 채널 라인(3d), 제 5 채널 라인(3e), 제 6 채널 라인(3f), 제 7 채널 라인(3g) 및 제 8 채널 라인(3h)은 각각 4개씩 짝을 이루어 총 2개의 반도체 패키지(500)들과 연결될 수 있다.
즉, 하나의 반도체 패키지(500)는 4개 이상의 채널 라인과 연결되어 일정 채널의 콘트롤러와 연결되는 경우, 실장되는 반도체 패키지(500)의 개수를 크게 줄일 수 있는 것이다.
도 19는 본 발명의 바람직한 또 다른 실시예에 따른 반도체 패키지의 반도체 칩 적층 상태를 나태는 사시도이고, 도 20은 도 19의 저면 사시도이다.
도 19 및 도 20에 도시된 바와 같이, 본 발명의 바람직한 또 다른 실시예에 따른 반도체 패키지(600)는, 상기 제 1 반도체 칩 그룹(11a)이, 다이 패드(313)의 상방에 복수개가 제 1 방향 계단형상(예를 들어, 오른쪽으로 올라가는 계단형상)으로 적층되고, 상기 제 2 반도체 칩 그룹(11b)은, 상기 제 1 반도체 칩 그룹(11a) 상방에 복수개가 제 2 방향 계단형상(예를 들어, 전방으로 올라가는 계단형상)으로 적층되며, 상기 제 3 반도체 칩 그룹(11c)은, 상기 제 2 반도체 칩 그룹(11b) 상방에 복수개가 제 3 방향 계단형상(예를 들어, 왼쪽으로 올라가는 계단형상)으로 적층되고, 상기 제 4 반도체 칩 그룹(11d)은, 상기 제 3 반도체 칩 그룹(11d) 상방에 복수개가 제 4 방향 계단형상(예를 들어, 후방으로 올라가는 계단형상)으로 적층되는 것이 가능하다.
즉, 상기 반도체 패키지(600)의 제 1, 2, 3, 4 반도체 칩 그룹(11a)(11b)(11c)(11d)들은 상기 다이 패드(313) 상방에 오른쪽, 전방, 왼쪽, 후방으로 연속하여 올라가는 소용돌이형 계단형상을 이루어 적층될 수 있는 것이다.
이러한 적층의 방향은 예시된 방향 이외에도 매우 다양한 방향의 순서로 적층될 수 있고, 상술된 와이어(12)(12')(a12)(a12') 이외에도 관통 전극 등 다양한 신호전달부재가 활용될 수 있으며, 상술된 리드 이외에도 솔더볼 등이 적용되는 등 본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
도 1은 본 발명과 비교를 위한 것으로서, 한 개의 핀 그룹만을 구비한 반도체 패키지의 핀 배열 상태를 나타내는 평면도이다.
도 2는 도 1의 반도체 패키지가 4채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
도 3은 도 1의 반도체 패키지가 8채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 핀 배열 상태를 나타내는 평면도이다.
도 5는 도 4의 반도체 패키지가 4채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
도 6은 도 4의 반도체 패키지가 8채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
도 7은 도 4의 반도체 패키지가 4채널 콘트롤러의 2개 채널에 각각 병렬로 연결된 다른 일례를 나타내는 개념도이다.
도 8은 도 4의 반도체 패키지의 측단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10은 도 9의 다른 일례에 따른 반도체 칩 적층 상태를 나타내는 측단면도이다.
도 11은 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지의 핀 배열 상태를 나타내는 평면도이다.
도 12는 도 11의 반도체 패키지가 4채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
도 13은 도 12의 일례를 나타내는 상세도이다.
도 14는 도 11의 반도체 패키지가 8채널 콘트롤러와 연결된 일례를 나타내는 개념도이다.
도 15는 도 11의 반도체 패키지의 반도체 칩 적층 상태를 나타내는 측단면도이다.
도 16은 도 15의 정단면도이다.
도 17은 도 16의 반도체 칩 적층 상태를 나타내는 사시도이다.
도 18은 도 17의 반도체 패키지를 Y축을 기준으로 180도 회전시킨 사시도이다.
도 19는 본 발명의 바람직한 또 다른 실시예에 따른 반도체 패키지의 반도체 칩 적층 상태를 나태는 사시도이다.
도 20은 도 19의 저면 사시도이다.
도 21은 본 발명과 비교를 위한 것으로서, 한 개의 핀 그룹만을 구비한 반도체 패키지의 경우, 8채널 콘트롤러 구동시 8개의 반도체 패키지들이 필요하다는 것을 보여주는 도면이다.
도 22는 2개의 핀 그룹을 구비한 본 발명의 반도체 패키지의 경우, 8채널 콘 트롤러 구동시 4개의 반도체 패키지들이 필요하다는 것을 보여주는 도면이다.
도 23은 도 21의 일례를 나타내는 상세 도면이다.
도 24는 도 22의 일례를 나타내는 상세 도면이다.
(도면의 주요한 부호에 대한 설명)
100, 200, 300, 400, 500, 600: 반도체 패키지
1, 10, 210, 310: 봉지재 2: 리드
3: 콘트롤러 3a: 제 1 채널 라인
3b: 제 2 채널 라인 3c: 제 3 채널 라인
3d: 제 4 채널 라인 3e: 제 5 채널 라인
3f: 제 6 채널 라인 3g: 제 7 채널 라인
3h: 제 8 채널 라인 11: 반도체 칩
11a: 제 1 반도체 칩 그룹 11b: 제 2 반도체 칩 그룹
11c: 제 3 반도체 칩 그룹 11d: 제 4 반도체 칩 그룹
20: 제 1 핀 그룹 20' 제 2 핀 그룹
a20: 제 3 핀 그룹 a20': 제 4 핀 그룹
12, 12', a12, a12': 와이어
13, 213, 313: 다이 패드

Claims (10)

  1. 반도체 칩; 및
    상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며,
    상기 리드는, 상기 반도체 칩의 일측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹; 및
    상기 반도체 칩의 타측 방향으로 노출되고, 상기 콘트롤러의 제 2 채널 라인과 연결되는 제 2 핀 그룹;을 포함하며,
    상기 반도체 칩은, 상기 리드의 제 1 핀 그룹과 연결되는 제 1 반도체 칩 그룹; 및
    상기 리드의 제 2 핀 그룹과 연결되는 제 2 반도체 칩 그룹;을 포함하며,
    상기 제 1 반도체 칩 그룹의 어느 외부 신호 연결들도 상기 제 2 반도체 칩 그룹의 외부 신호 연결들과 공용으로 사용되지 않는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 핀 그룹은 상기 제 1 반도체 칩 그룹에 전용되고, 상기 제2 핀 그룹은 상기 제 2 반도체 칩 그룹에 전용되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩 그룹은, 다이 패드(Die pad)의 상측에 복수개가 계단형상으로 적층되고,
    상기 제 2 반도체 칩 그룹은, 상기 다이 패드의 하측에 복수개가 계단형상으로 적층되는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 반도체 칩은, 다이 패드에 안착되고, 일부가 리드에 걸쳐지도록 안착되는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 핀 그룹에 속한 리드는 상기 제 1 핀 그룹에 속한 리드와 동일한 핀 배열을 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 핀 그룹 및 제 2 핀 그룹은, 각각 I/O 핀, NC 핀, R/B핀, CE 핀, Vcc 핀, Vss 핀, Wp 핀 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 반도체 칩; 및
    상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며,
    상기 리드는, 상기 반도체 칩의 일측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹; 및
    상기 반도체 칩의 타측 방향으로 노출되고, 상기 콘트롤러의 제 1 채널 라인과 병렬로 연결되는 제 2 핀 그룹;을 포함하며,
    상기 반도체 칩은, 상기 리드의 제 1 핀 그룹과 연결되는 제 1 반도체 칩 그룹, 및
    상기 리드의 제 2 핀 그룹과 연결되는 제 2 반도체 칩 그룹을 포함하며,
    상기 제 1 반도체 칩 그룹의 어느 외부 신호 연결들도 상기 제 2 반도체 칩 그룹의 외부 신호 연결들과 공용으로 사용되지 않는 것을 특징으로 하는 반도체 패키지.
  8. 반도체 칩; 및
    상기 반도체 칩과 연결되며 외부로 노출되는 리드;를 포함하며,
    상기 리드는, 상기 반도체 칩의 좌측 방향으로 노출되고, 콘트롤러의 제 1 채널 라인과 연결되는 제 1 핀 그룹;
    상기 반도체 칩의 우측 방향으로 노출되고, 상기 콘트롤러의 제 2 채널 라인과 연결되는 제 2 핀 그룹;
    상기 반도체 칩의 전방으로 노출되고, 상기 콘트롤러의 제 3 채널 라인과 연결되는 제 3 핀 그룹; 및
    상기 반도체 칩의 후방으로 노출되고, 상기 콘트롤러의 제 4 채널 라인과 연결되는 제 4 핀 그룹;을 포함하며,
    상기 반도체 칩은, 상기 리드의 제 1 핀 그룹과 연결되는 제 1 반도체 칩 그룹;
    상기 리드의 제 2 핀 그룹과 연결되는 제 2 반도체 칩 그룹;
    상기 리드의 제 3 핀 그룹과 연결되는 제 3 반도체 칩 그룹; 및
    상기 리드의 제 4 핀 그룹과 연결되는 제 4 반도체 칩 그룹;을 포함하며,
    상기 제 1 반도체 칩 그룹의 어느 외부 신호 연결들도 상기 제 2 반도체 칩 그룹, 제2 반도체 칩 그룹 및 제3 반도체 칩 그룹의 외부 신호 연결들과 공용으로 사용되지 않는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 칩 그룹은, 다이 패드의 상방에 복수개가 제 1 방향 계단형상으로 적층되고,
    상기 제 2 반도체 칩 그룹은, 상기 제 1 반도체 칩 그룹 상방에 복수개가 제 2 방향 계단형상으로 적층되며,
    상기 제 3 반도체 칩 그룹은, 다이 패드의 하방에 복수개가 제 3 방향 계단형상으로 적층되고,
    상기 제 4 반도체 칩 그룹은, 상기 제 3 반도체 칩 그룹 하방에 복수개가 제 4 방향 계단형상으로 적층되는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 핀 그룹은 상기 제1 반도체 칩 그룹에 연결된 모는 외부 리드를 포함하고,
    상기 제2 핀 그룹은 상기 제1 반도체 칩 그룹에 연결된 모는 외부 리드를 포함하며,
    상기 제1 핀 그룹과 상기 제2 핀 그룹으로부터 고립되어 있는 것을 특징으로 하는 반도체 패키지.
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