[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101149619B1 - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101149619B1
KR101149619B1 KR1020100115592A KR20100115592A KR101149619B1 KR 101149619 B1 KR101149619 B1 KR 101149619B1 KR 1020100115592 A KR1020100115592 A KR 1020100115592A KR 20100115592 A KR20100115592 A KR 20100115592A KR 101149619 B1 KR101149619 B1 KR 101149619B1
Authority
KR
South Korea
Prior art keywords
channel
insulating film
film
interlayer insulating
forming
Prior art date
Application number
KR1020100115592A
Other languages
English (en)
Inventor
김범용
홍권
이기정
이기홍
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100115592A priority Critical patent/KR101149619B1/ko
Priority to US13/298,591 priority patent/US8654579B2/en
Priority to CN201110370719.0A priority patent/CN102479791B/zh
Application granted granted Critical
Publication of KR101149619B1 publication Critical patent/KR101149619B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 GIDL에 의한 정공 발생에 유리한 구조의 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀; 상기 복수의 메모리 셀의 하부에 형성된 제1 선택트랜지스터; 상기 제1 선택트랜지스터의 하부에 형성되며, 상기 제1 선택트랜지스터의 채널과 연결된 소스라인; 상기 소스라인과 상기 제1 선택트랜지스터 사이에 개재된 제1층간절연막; 및 상기 제1 선택트랜지스터와 상기 복수의 메모리 셀 최하단부 사이에 개재되며 제1 리세스영역을 구비하는 제2층간절연막을 포함한다. 본 발명에 따르면, 돌출된 게이트 전극의 모서리에 전계가 집중되어 에너지 밴드 밴딩(energy band bending)에 의해 용이하게 GIDL을 발생시킬 수 있다. 따라서, N타입의 불순물이 고농도로 도핑된 채널을 형성하거나, 비트라인 또는 소스라인에 높은 전압을 인가할 필요없이, 진성(intrinsic) 채널을 이용하여 GIDL을 발생하기 위한 조건을 충분히 만족할 수 있다. 또한, 선택트랜지스터의 채널과 비트라인 또는 소스라인 간의 접촉 면적을 충분히 확보할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 단면도를 나타낸다.
도 1에 도시된 바와 같이, 종래의 수직채널형 비휘발성 메모리 소자는 소스 영역(S)이 구비된 기판(10)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)을 포함한다. 여기서, 각 메모리 셀(MC)은 채널(CH), 채널(CH)을 둘러싼 터널절연막, 전하트랩막 및 전하차단막(16) 및 게이트 전극(15)을 포함한다. 도면부호 "14"는 층간절연막을 나타낸다.
복수의 메모리 셀(MC)들은 하부 선택트랜지스터(LST) 및 상부 선택트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(STRING)을 구성한다. 여기서, 하부 선택트랜지스터(LST) 및 상부 선택트랜지스터(UST)는 채널(CH), 채널을 둘러싸는 게이트 절연막(13,19) 및 게이트 전극(12,18)을 포함한다. 도면부호 "11,17"은 층간절연막을 나타낸다.
각 스트링(STRING)의 상부 선택트랜지스터(UST)의 채널은 비트라인(BL)과 연결된다.
전술한 바와 같은 구조의 수직채널형 비휘발성 메모리 소자는 기판으로부터 수직으로 스트링을 배열시키기 때문에, 메모리 집적도가 높아질수록 식각 깊이가 깊어지게 된다. 따라서, 식각 공정의 한계상 집적도를 향상시키는데 한계가 있다.
또한, 수직채널형 비휘발성 메모리 소자는 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시키는 전하트랩형 방식으로 데이터를 저장한다. 그러나, 전하트랩형은 전도성 밴드 내에 전하를 저장하는 플로팅 게이트형 방식에 비해 소거 속도가 느리다는 단점이 있다.
특히, 수직채널형 비휘발성 메모리 소자는 스트링(STRING)이 기판으로부터 수직으로 배열되기 때문에, 소거 동작 수행시, 트랩된 전하의 방출시키는 방식만으로는 충분한 소거 속도를 확보할 수 없다. 따라서, 소거 동작시, 트랩된 전하를 방출시키면서 동시에 GIDL(Gate Induced Drain Leakage)에 의해 발생된 정공을 전하트랩막 내에 주입시켜야 한다. 그러나, 종래의 구조로는 GIDL에 의한 정공의 발생이 충분하지 않기 때문에 소거 속도가 느리고, 소거 페일(erase fail)이 유발될 확률이 높다.
도 2a 및 도 2b는 종래기술에 따른 U자 채널형 비휘발성 메모리 소자의 단면도로서, 특히, 메모리 셀의 채널이 관통형의 구조를 갖는 경우를 나타낸다.
도시된 바와 같이, 종래의 U자 채널형 비휘발성 메모리 소자는 U자형 채널을 따라 적층된 복수의 메모리 셀(MC)을 구비하며, U자형 채널의 양 끝단에 제1,제2선택트랜지스터(ST1,ST2)를 각각 구비한다. 여기서, 제1,제2선택트랜지스터(ST1,ST2) 사이에 U자형으로 배열된 복수의 메모리 셀이 하나의 스트링을 구성한다. 또한, 제1선택트랜지스터(ST1)의 채널과 연결된 비트라인(BL) 및 제2선택트랜지스터(ST2)의 채널과 연결된 소스라인(SL)을 구비한다.
여기서, U자형 채널은 기판(20) 내에 매립된 제1채널(CH1), 제1채널(CH)과 연결되며 기판(20)으로부터 돌출된 2개의 제2채널(CH2) 및 제2채널(CH)과 각각 연결된 2개의 제3채널(CH3)로 이루어진다. 제1채널(CH1) 및 제2채널(CH2)은 중심 영역이 빈 관통형의 구조를 가지며, 중심 영역에는 절연막(22)이 매립된다. 제3채널(CH3)은 관통형 또는 매립형의 구조를 갖는데, 이에 대해서는 후술하도록 한다.
각 메모리 셀(MC)은 U자형 채널, U자형 채널을 둘러싼 터널절연막, 전하트랩막 및 전하차단막(21) 및 게이트 전극(24)을 포함한다. 도면부호 "23"은 층간절연막을 나타낸다.
제1,제2선택트랜지스터(ST1,ST2)는 U자형 채널의 양 끝단에 각각 형성되며, 채널(CH3), 채널(CH3)를 둘러싼 게이트 절연막(21) 및 게이트 전극(25)을 포함하도록 형성된다. 메모리 셀(MC)의 터널절연막, 전하트랩막 및 전하차단막(21)과 제1,제2선택트랜지스터(ST1,ST2)의 게이트 절연막(21)은 동일한 물질로 동시에 형성될 수 있으므로, 동일한 부호로 나타내었다.
여기서, 제1,제2선택트랜지스터(ST1,ST2)의 채널(CH3) 형태에 따라 메모리 소자의 구조가 달라진다. 도 2a는 일부-관통형 구조로서, 메모리 셀(MC)은 관통형 채널을 갖되, 선택트랜지스터(ST1,ST2)는 매립형 채널을 갖는 경우를 나타낸다. 즉, 선택트랜지스터(ST1,ST2)가 채널(CH3)의 중앙 영역까지 채널막으로 완전히 매립된 구조로 형성된다. 도 2b는 전부-관통형 구조로서, 메모리 셀(MC) 및 제1,제2선택트랜지스터(ST1,ST2)가 모두 관통형의 채널을 갖는 경우를 나타낸다. 즉, 메모리 셀(MC) 및 제1,제2선택트랜지스터(ST1,ST2)를 채널(CH1,CH2,CH3)의 중심 영역이 빈 관통형 구조로 형성하고 중심 영역에 절연막(22)을 매립한다.
전술한 바와 같은 구조의 U자 채널형 비휘발성 메모리 소자는 수직채널형 비휘발성 메모리 소자에 비해 메모리 집적도를 향상시킬 수 있다. 그러나, 수직채널형 비휘발성 메모리 소자와 마찬가지로 GIDL에 의한 정공 발생이 충분하지 않다는 문제점이 있다. 이는 U자 채널형 비휘발성 메모리 소자의 구조적 특성상, GIDL 발생의 요건을 만족시키지 못하는데 원인이 있다. 이를 구체적으로 살펴보면 다음과 같다.
첫째, GIDL에 의해 충분한 양의 정공을 발생시키기 위해서는 제1,제2선택트랜지스터(ST1,ST2)의 채널(CH3)에 N타입의 불순물이 고농도로 도핑되어야 한다.
그러나, 도 2a에 따른 구조의 메모리 소자의 경우, 채널용트렌치의 내벽에 관통형의 채널을 형성한 후, N타입의 불순물이 고농도로 도핑된 채널(CH3)을 형성하기 때문에, 관통형 채널과 채널(CH3) 간의 계면에 자연 산화막(native oxide)이 형성되어 소자 특성을 저하시키는 문제점이 있다. 또한, 도 2b에 따른 구조의 메모리 소자의 경우, 제1,제2선택트랜지스터(ST1,ST2)의 채널(CH3)이 관통형이기 때문에 불순물이 도핑될 면적이 좁다. 따라서, 불순물을 고농도로 도핑하는데 한계가 있으며, 그에 따라, 도 2a에 따른 구조의 메모리 소자 보다 소거 페일이 유발될 확률이 더 높다.
둘째, 제1,제2선택트랜지스터(ST1,ST2)의 채널(CH3)에 N타입의 불순물을 고농도로 도핑한 후, 이를 활성화하기 위해 900℃ 이상에서 열처리 공정이 수행되어야 한다. 그러나, 도 2a 및 도 2b에 따른 구조의 메모리 소자와 같이 채널의 종횡비가 큰 구조에서 900℃ 이상의 열처리 공정을 수행하는 경우, 채널(CH3)의 성분, 즉, 폴리 실리콘의 이동(migration)이 유발된다. 또한, 이를 방지하기 위해, 800℃ 이하에서 열처리 공정을 수행하는 경우, 불순물이 충분히 활성화되지 않는다는 문제점이 있다.
셋째, 채널(CH3)에 불순물을 고농도로 도핑하는데 한계가 있는 경우, 비트라인(BL) 또는 소스라인(SL)에 높은 전압을 인가함으로써 GIDL을 발생시킬 수 있다. 그러나, 5V 이상의 전압을 비트라인(BL) 또는 소스라인(SL)에 인가하는 경우 정션 브레이크 다운(Junction Breakdown) 현상이 유발되어 메모리 소자의 신뢰성이 저하되는 문제점이 있다.
넷째, 도 2b에 따른 구조의 메모리 소자의 경우, 제1,제2선택트랜지스터(ST1,ST2)가 관통형의 채널(CH3)을 갖기 때문에, 채널과 비트라인(BL) 또는 소스라인(SL)과의 콘택 면적이 좁다. 따라서, 콘택 저항 증가에 따른 전류의 감소로 메모리 소자의 특성을 저해하게 된다.
결국, 종래의 U자 채널형 비휘발성 메모리 소자의 구조로는 GIDL에 의한 정공 발생이 어렵기 때문에, 소거 페일이 유발되어 메모리 소자의 특성이 저하되는 문제점이 있다.
도 3a 및 도 3b는 종래기술에 따른 U자 채널형 비휘발성 메모리 소자의 프로그램/소거 특성을 나타내는 그래프로서, 도 3a의 그래프는 앞서 도 2a에서 설명한 일부-관통형 구조를 갖는 비휘발성 메모리 소자에 관한 것이고, 도 3b의 그래프는 앞서 도 2b에서 설명한 전부-관통형 구조를 갖는 비휘발성 메모리 소자에 관한 것이다. 각 그래프의 X축은 전압을 나타내고, Y축은 전류를 나타낸다. 또한 INI는 메모리 셀의 초기 상태를 나타낸다.
그래프를 살펴보면, 선택트랜지스터의 게이트 전극의 음의 전압을 인가하더라도 전류의 양이 증가하지 않음을 알 수 있다. 즉, 종래의 구조에 따르면, 소거 동작시 GIDL이 거의 발생되지 않아 소거 페일이 유발됨을 알 수 있다. 또한, GIDL 발생을 위해 인가되는 전압을 높일 경우 정션 브레이크 다운이 유발되는 문제점이 있음을 알 수 있다.
특히, 전부-관통형 구조를 갖는 비휘발성 메모리 소자의 경우, 불순물이 도핑될 채널 면적이 좁고, 콘택 저항이 높기 때문에, 소거 페일의 문제점이 더욱 심각한 것을 확인할 수 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, GIDL에 의한 정공 발생에 유리한 구조의 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀; 상기 복수의 메모리 셀의 하부에 형성된 제1 선택트랜지스터; 상기 제1 선택트랜지스터의 하부에 형성되며, 상기 제1 선택트랜지스터의 채널과 연결된 소스라인; 상기 소스라인과 상기 제1 선택트랜지스터 사이에 개재된 제1층간절연막; 및 상기 제1 선택트랜지스터와 상기 복수의 메모리 셀 최하단부 사이에 개재되며 제1 리세스영역을 구비하는 제2층간절연막을 포함하는 것을 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 내에 매립된 제1채널 및 상기 기판으로부터 돌출되며 상기 제1채널과 연결된 한 쌍의 제2채널을 포함하는 U자형 채널; 상기 U자형 채널을 따라 적층된 복수의 메모리 셀; 상기 한 쌍의 제2채널 중 하나의 상기 복수의 메모리 셀 상에 형성된 제1 선택트랜지스터; 상기 제1 선택트랜지스터의 상부에 형성되어 상기 제1 선택트랜지스터의 채널과 연결된 소스라인; 상기 복수의 메모리 셀 최상부와 상기 제1 선택트랜지스터 사이에 개재된 제1층간절연막; 및 상기 제1 선택트랜지스터와 상기 소스라인 사이에 개재되며, 제1 리세스영역을 구비하는 제2층간절연막을 포함하는 것을 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 제1층간절연막, 제1도전막 및 제2층간절연막을 차례로 형성하는 단계; 상기 제2층간절연막이 제1 리세스 영역을 포함하도록 상기 제2층간절연막, 상기 제1도전막 및 상기 제1층간절연막을 식각하여 제1 선택트랜지스터의 제1채널용트렌치를 형성하는 단계; 상기 제1채널용트렌치의 내벽에 제1게이트절연막을 형성하는 단계; 및 상기 제1게이트절연막 상에 제1 선택트랜지스터의 제1채널을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 내에 매립된 제1채널 및 상기 제1채널과 연결된 한 쌍의 제2채널을 구비한 복수의 메모리 셀을 형성하는 단계; 상기 한 쌍의 제2채널 중 하나의 상기 복수의 메모리 셀 상에 제1층간절연막, 제1도전막 및 제2층간절연막을 차례로 형성하는 단계; 상기 제2층간절연막이 제1 리세스 영역을 포함하도록 상기 제2층간절연막, 상기 제1도전막 및 상기 제1층간절연막을 식각하여 제1 선택트랜지스터의 제1채널용트렌치를 형성하는 단계; 상기 제1채널용트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 채널용 물질을 형성하여 상기 제1 선택트랜지스터의 제1채널을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 채널의 돌출부에 의해 게이트 전극의 모서리를 둘러싸는 선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다. 다시 말해, 게이트 전극이 채널 내부로 돌출되면서 채널을 전면으로 감싸는 게이트 올 어라운드 구조의 선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다.
이와 같이, 선택트랜지스터의 채널 상부 또는 하부를 돌출시켜 게이트 전극의 상부 모서리 또는 하부 모서리를 둘러싸도록 함으로써, 선택트랜지스터의 채널과 게이트 전극의 접합면이 요철을 갖도록 할 수 있다. 따라서, 채널 내부로 돌출된 게이트 전극의 모서리에 전계가 집중되어 에너지 밴드 밴딩(energy band bending)에 의해 용이하게 GIDL을 발생시킬 수 있다. 따라서, N타입의 불순물이 고농도로 도핑된 채널을 형성하거나, 비트라인 또는 소스라인에 높은 전압을 인가할 필요없이, 진성(intrinsic) 채널을 이용하여 GIDL을 발생하기 위한 조건을 충분히 만족할 수 있다. 또한, 선택트랜지스터의 채널 상부를 돌출시켜 채널의 상부 면적을 증가시킴으로써, 비트라인 또는 소스라인 과의 접촉 면적을 충분히 확보할 수 있다.
이와 같은 본 발명에 따르면, 프로그램/소거 동작시 메모리 셀의 문턱 전압을 변동 폭을 충분히 확보할 수 있다. 즉, 프로그램-소거 윈도우(program-erase window)를 8V 이상 확보할 수 있으며, 이를 통해, 3차원 구조의 비휘발성 메모리 소자의 소거 속도가 개선되어 MLC(Multi Level Cell) 구동이 가능해진다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 단면도
도 2a 및 도 2b는 종래기술에 따른 U자 채널형 비휘발성 메모리 소자의 단면도
도 3a 및 도 3b는 종래기술에 따른 U자 채널형 비휘발성 메모리 소자의 프로그램/소거 특성을 나타내는 그래프
도 4a는 본 발명의 일 실시예에 따른 선택트랜지스터의 구조를 나타내는 사시도
도 4b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 GIDL 발생 원리를 나타내는 에너지 밴드 다이어그램
도 5는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 소거 동작을 나타내는 타이밍도
도 6은 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 특성을 나타낸 그래프
도 7a 내지 도 7g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도
도 9a 및 도 9b는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
도 11은 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도
도 12a 내지 도 12h는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 4a는 본 발명의 일 실시예에 따른 선택트랜지스터의 구조를 나타내는 사시도이다. 단, 설명의 편의를 위해 층간절연막은 생략하여 도시하였다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 선택트랜지스터(ST)는 측벽에 돌출부를 갖는 채널(42), 채널(42)의 돌출부에 의해 모서리(Ⅲ)가 둘러싸인 게이트 전극(40) 및 게이트 전극(40)과 채널(42) 사이에 개재된 게이트 절연막(41)을 포함한다. 이와 같은 구조에 따르면, 게이트 전극(40)이 채널(42) 내부로 돌출되어 게이트 전극(40)과 채널(42)의 접합면이 요철(凹凸)을 갖게 된다. 본 도면에서는 채널(42)의 상부 및 하부에 돌출부를 갖는 것으로 도시되었으나, 상부에만 돌출부를 구비하는 것 또한 가능하다.
여기서, 선택트랜지스터(ST)는 게이트 전극(40)에 의해 채널(42)의 전면이 둘러싸인 게이트 올 어라운드(Gate All Around) 구조를 가지면서 동시에, 게이트 전극(40)과 채널(42)의 접합면에 요철을 갖게 된다. 이와 같은 구조에 따르면, 소거 동작시 게이트 전극(40)의 모서리(Ⅲ)에 전계가 집중되어 에너지 밴드 밴딩(energy band bending)을 유발하게 되며, 그에 따라, 용이하게 GIDL(Gate Induces Drain Leakage)이 발생된다.
따라서, 이와 같은 구조의 선택트랜지스터를 3차원 구조의 비휘발성 메모리 소자에 적용하는 경우, 채널에 고농도의 N타입 불순물을 도핑하거나 비트라인 또는 소스라인의 게이트 전극(40)에 높은 전압을 인가하지 않더라도, 채널(42)의 요철 구조만으로 충분히 GIDL을 유발하여 소거 동작을 수행할 수 있다.
또한, 채널(42)의 최상부가 넓은 면적(Ⅱ)을 가지므로, 비트라인(미도시됨) 또는 소스라인(미도시됨)과의 콘택 면적을 증가시킬 수 있다. 따라서, 콘택 저항을 감소시킬 수 있으며, 채널의 최상부 면적이 증가되어 필요에 따라 용이하게 불순물을 도핑할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 GIDL 발생 원리를 나타내는 에너지 밴드 다이어그램이다.
앞서 설명한 바와 같이, 채널(42)과 게이트 전극(40)의 접합면이 요철을 갖도록 함으로써, 소거 동작시, 게이트 전극(40)의 모서리에 전계가 집중된다. 따라서, 소거 동작시 선택트랜지스터의 게이트 전극에 전압이 인가되면, 게이트 전극(40)의 모서리에 집중된 높은 전계에 의해 에너지 밴드가 급격히 구부러져, 밴드 투 밴드 터널링(band to band tunneling)에 의해 Ev에서 Ec로 전하가 이동된다. 특히, 본 발명에 따르면, 게이트 전극(40)의 돌출된 영역과 비트라인 또는 소스라인 간의 간격이 100Å 이하로 좁기 때문에, 용이하게 전하의 이동이 이루어진다. 즉, 불순물이 도핑되지 않은 진성(intrinsic) 채널(42)을 이용하더라도, 충분히 GIDL을 발생시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 소거 동작을 나타내는 타이밍도이다.
먼저, 비트라인 또는 소스라인(BL/SL)에 소스 전압을 인가하고, 선택트랜지스터의 게이트 전극(SG)에 GIDL 발생을 위한 패스 전압을 인가한다. 여기서, 소스 전압은 양의 값을 갖는 것이 바람직하고, 패스 전압은 음의 값을 갖는 것이 바람직하다. 특히, 소스 전압과 패스 전압의 차이에 의해 GIDL이 발생되므로, 소스 전압과 패스 전압의 차이는 10V 이상인 것이 바람직하다.
이어서, 선택트랜지스터의 요철된 채널에서 GIDL이 발생되면, 메모리 셀의 게이트 전극, 즉, 워드라인(WL)에 소거 전압을 인가하여, 복수의 메모리 셀의 전하트랩막으로 정공(hole)을 주입한다. 여기서, 소거 전압은 음의 값을 갖는 것이 바람직하며, 패스 전압보다 큰 절대값을 갖는 것이 바람직하다.
도 6은 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 특성을 나타낸 그래프이다.
좌측의 그래프는 선택트랜지스터의 채널이 요철 구조를 갖지 않는 3차원 구조의 비휘발성 메모리 소자의 특성을 나타내고, 우측의 그래프는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 특성을 나타낸 것으로서, 채널이 요철 구조를 갖는 경우를 나타낸다. 각 그래프의 x축은 전압을 나타내고, y축은 전류를 나타낸다.
우측 그래프를 통해, 선택트랜지스터의 게이트 전극(40)에 음의 전압을 인가하면 메모리 셀(MC)의 채널에 흐르는 전류의 양이 감소하다 급격히 증가하는 것을 확인할 수 있다. 여기서, 전류의 양이 급격히 증가하는 것을 통해, GIDL이 발생됨을 알 수 있다.
반면에, 좌측 그래프에서는 선택트랜지스터의 게이트 전극에 음의 전압을 인가하더라도 메모리 셀(MC)의 채널에 흐르는 전류의 양이 증가하지 않음을 확인할 수 있다. 즉, GIDL이 발생되지 않음을 알 수 있다.
도 7a 내지 도 7g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(70)을 식각하여 제1트렌치를 형성한 후, 제1트렌치 내에 제1희생막(71)을 매립한다. 제1희생막(71)은 질화막일 수 있다. 여기서, 제1트렌치는 U자형 채널의 제1채널의 형성하기 위한 것으로서, 후속 공정에 의해 형성되는 제2채널들 간의 간격을 고려하여 형성되는 것이 바람직하다.
이어서, 제1희생막(71)이 매립된 결과물 상에 복수의 층간절연막(72) 및 복수의 도전막(73)을 교대로 형성한다. 여기서, 층간절연막(72) 및 도전막(73)의 두께는 100 내지 800Å인 것이 바람직하며, 화학기상증착(CVD) 또는 원자층증착(ALD) 방식으로 증착될 수 있다.
적층되는 층간절연막(72) 및 도전막(73)의 개수는 U자형 채널을 따라 적층하고자하는 메모리 셀의 개수를 고려하여 결정하는 것이 바람직하다. 도전막(73)은 메모리 셀의 게이트 전극, 즉, 워드라인을 형성하기 위한 것으로서, 폴리실리콘막일 수 있다.
도 7b에 도시된 바와 같이, 복수의 층간절연막(72) 및 복수의 도전막(73)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치를 형성한다. 여기서, 제2트렌치는 U자형 채널의 제2채널을 형성하기 위한 것으로서, 하나의 U자형 채널에 2개의 제2채널이 포함되는 것이 바람직하다. 예를 들어, 제1트렌치에 매립된 제1희생막(71)의 표면을 노출시키면서, 제1트렌치에 의해 U자형으로 연결되도록 2개의 제2트렌치를 형성한다.
본 도면에서는 식각된 층가절연막을 도면 부호 "72A"로 나타내고, 식각된 도전막을 도면 부호 "73A"로 나타내었다.
이어서, 제2트렌치 내에 제2희생막(74)을 매립한다. 여기서, 제2희생막(74)은 질화막일 수 있다. 이로써, 희생막이 매립된 U자 채널용트렌치가 형성된다.
이어서, 동일한 제1트렌치에 의해 연결된 2개의 제2트렌치 사이의 복수의 층간절연막(72A) 및 복수의 도전막(73A)을 식각한 후, 식각된 영역 내에 절연막(75)을 매립한다. 이를 통해, 도전막(73A)이 양측으로 분리되는데, 이는 수평 방향으로 인접한 메모리 셀들의 게이트 전극을 상호 분리시키 위한 것이다.
도 7c에 도시된 바와 같이, 절연막(75)이 매립된 결과물 상에 제1층간절연막(76), 제1도전막(77) 및 제2층간절연막(78)을 차례로 형성한다. 이는 소스라인과 연결되는 제1 선택트랜지스터 및 비트라인과 연결되는 제2 선택트랜지스터를 형성하기 위한 것으로서, 제1 선택트랜지스터는 U자형으로 적층된 복수의 메모리 셀 중 일단 최상부의 메모리 셀 상부에 형성되며, 제2 선택트랜지스터는 U자형으로 적층된 복수의 메모리 셀 중 타단 최상부의 메모리 셀 상부에 형성된다.
여기서, 제1도전막(77)은 제1,제2 선택트랜지스터의 게이트 전극을 형성하기 위한 것으로서, 불순물이 도핑된 폴리실리콘막(doped polysilicon layer)일 수 있다. 이어서, 제2층간절연막(78)의 상부에 마스크 패턴(79)을 형성하는 것이 바람직하다. 여기서, 마스크 패턴(79)은 질화막일 수 있다.
이어서, 마스크 패턴(79)을 식각베리어로 제2층간절연막(78), 제1도전막(77) 및 제1층간절연막(76)을 식각하여 제2희생막(74)의 표면을 노출시키는 채널용트렌치(T1)를 형성한다. 여기서, 식각 공정은 건식 식각 공정으로 수행되는 것이 바람직하다.
도 7d에 도시된 바와 같이, 채널용트렌치(T1)의 내벽에 의해 노출된 제1층간절연막(76) 및 제2층간절연막(78)을 일부 두께 리세스한다. 이와 같이, 제1층간절연막(76) 및 제2층간절연막(78)을 선택적으로 더 리세스함으로써, 리세스 영역을 구비하는 채널용트렌치(T2)를 형성하게 된다.
여기서, 제1층간절연막(76) 및 제2층간절연막(78)은 100 내지 500Å의 두께로 리세스되는 것이 바람직하며, 리세스 공정은 습식 식각 공정으로 수행되는 것이 바람직하다.
본 도면에서는 일부 두께 리세스된 제1층간절연막을 도면부호 "76A"로 도시하고, 일부 두께 리세스된 제2층간절연막을 도면부호 "78A"로 도시하였다.
도 7e에 도시된 바와 같이, 채널용트렌치(T2)의 저면으로 노출된 제2희생막(74) 및 제1희생막(71)을 제거하여 U자 채널용트렌치(T3)를 형성한다. 여기서, 제1희생막(71) 및 제2희생막(74)의 제거 공정은 습식 딥 아웃 공정(dip out) 또는 스트립 공정으로 수행되는 것이 바람직하며, 이 과정에서 마스크 패턴(79)이 함께 제거될 수 있다.
U자 채널용트렌치(T3)는 앞서 설명한 제1트렌치, 제2트렌치 및 채널용트렌치(T2)가 합쳐진 것으로서, 하나의 스트링을 형성하는 U자형 채널을 만들기 위한 것이다.
도 7f에 도시된 바와 같이, U자 채널용트렌치(T3)의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(80)을 차례로 형성한다. 필요에 따라, 전하차단막, 전하트랩막 및 터널절연막(80)의 각 막을 형성하는 전,후로 플라즈마 질화 공정을 수행할 수 있다. 본 도면에서는 전하차단막, 전하트랩막 및 터널절연막을 하나의 막으로 도시하였다.
전하차단막은 전하트랩막에 트랩된 전하가 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것으로서, SiO2 또는 SiO2 화합물로 형성되거나, Al2O3, La2O3, HfO2, TiO2, ZrO2 또는 이들의 화합물과 같은 고유전상수 물질로 형성될 수 있다. 두께는 100Å 이하인 것이 바람직하며, 화학기상증착(CVD) 또는 원자층증착(ALD) 방식으로 증착되는 것이 바람직하다.
전하트랩막은 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩시키거나 방출하는 일종의 데이터 저장소로서 역할을 한다. 일 예로, 전하트랩막은 질화막일 수 있으며, N:Si의 조성비는 필요에 따라 조절할 수 있다. 또는, 폴리실리콘막으로 형성될 수도 있다. 또한, 전하트랩막은 화학기상장착(CVD 또는 원자층증착(ALD) 방식으로 증착될 수 있다.
터널절연막은 전하의 F-N 터널링(Fowler-Nordheim tunneling)을 위한 에너지 장벽막으로 제공된다. 여기서, 터널절연막은 HTO(High Temperature Oxidation), 라디칼 산화(Radical Oxidation) 또는 플라즈마 산화(Plasma oxidation) 방식으로 형성된 산화막이거나, 화학기상증착(CVD) 또는 원자층증착(ALD) 방식으로 증착될 수 있다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(80)이 형성된 결과물의 전체 구조상에 채널용 막(81)을 형성하여, U자 채널용트렌치(T3)를 매립한다. 여기서, 채널용 막(81)은 불순물이 도핑되지 않은 폴리실리콘막(undoped polysilicon layer)으로 형성되거나, N타입의 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 예를 들어, N타입의 불순물은 As 또는 Ph일 수 있으며, 불순물의 농도는 5E18 atoms/cm3 이하인 것이 바람직하다.
이어서, 제2층간절연막(78A)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써 U자형 채널을 형성한다. 이로써, 상부 및 하부에 돌출부를 갖는 선택트랜지스터의 채널(CH3)이 형성된다. 여기서, 선택트랜지스터의 채널(CH3)은 상기 리세스 영역에 매립된 상부 돌출부 및 하부 돌출부에 의해 도전막(97A)의 상부 모서리 및 하부 모서리를 둘러싸게 된다.
이때, 평탄화 공정 이전 또는 이후에 이온 주입 공정에 의해 채널용 막(81)에 N타입의 불순물을 도핑하는 것이 바람직하다. N타입의 불순물은 As 또는 Ph일 수 있으며, 불순물의 농도는 1E20 atoms/cm3 이상인 것이 바람직하다. 또한, 불순물이 주입되는 정션 깊이(Junction Depth)는 제1도전막(77)까지 도달하지 않거나 제1도전막(77)과 일부 오버랩될 정도로 설정되는 것이 바람직하다.
이어서, U자형 채널 사이의 제2층간절연막(78A), 제1도전막(77) 및 제1층간절연막(76)을 식각하여, U자형 채널의 일 끝단의 제1 선택트래지스터(ST1)와 타 끝단의 제2 선택트랜지스터(ST2)의 게이트 전극을 상호 분리시키는 슬릿(Slit)을 형성한 후, 슬릿 내에 절연막(82)을 매립한다. 본 도면에서는 식각된 제2층간절연막을 도면부호 "78B"로 나타내고, 식각된 제1도전막을 도면부호 "77A"로 나타내고, 식각된 제1층간절연막을 도면부호 "76A"로 나타내었다.
물론, 제1, 제2 선택트랜지스터(ST1,ST2)를 형성하기 이전에 먼저 게이트 전극을 분리시키는 것 또한 가능하다. 즉, U자형 채널 사이의 제2층간절연막(78A) 및 제1도전막(77) 및 제1층간절연막(76)을 식각하여 슬릿을 형성하고, 슬릿 내에 절연막(82)을 매립한 후에, 제1, 제2 선택트랜지스터(ST1,ST2)를 형성할 수 있다.
이로써, 제1트렌치 내에 매립된 제1채널(CH1), 제2트렌치 내에 매립된 제2채널(CH2) 및 채널용트렌치(T2) 내에 매립된 제3채널(CH3)으로 이루어진 U자형 채널이 형성된다. 또한, U자형 채널을 따라 적층된 복수의 메모리 셀(MC)이 형성되고, U자형으로 적층된 메모리 셀(MC)의 상부에 제1, 제2선택트랜지스터(ST1, ST2)가 형성된다. 여기서, 복수의 메모리 셀(MC)은 제1 선택트랜지스터(ST1)와 제2선택트랜지스터(ST2) 사이에 직렬로 연결되어 하나의 스트링을 구성한다.
도 7g에 도시된 바와 같이, U자형으로 적층된 복수의 메모리(MC) 셀 중 일측의 메모리 셀(MC) 상부에 형성된 제1선택트랜지스터(ST1)의 채널(CH3)에 연결된 소스라인(SL) 및 U자형으로 적층된 복수의 메모리 셀(MC) 중 타측의 메모리 셀(MC) 상부에 형성된 제2선택트랜지스터(ST2)의 채널(CH3)에 연결된 비트라인(BL)을 형성한다.
제1 실시예에서는 하나의 스트링을 구성하는 제1 선택트랜지스터(ST1) 및 제2 선택트랜지스터(ST2)가 모두 요철면을 갖는 경우에 대해 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명에 따르면, 하나의 스트링에 포함된 두 개의 선택 트랜지스터(ST1,ST2) 중 하나의 선택 트랜지스터만이 요철 구조의 채널을 구비할 수 있으며, 예를 들어, 소스라인(SL)과 접하는 제1 선택트랜지스터(ST1)만이 요철 구조의 채널을 구비할 수 있다.
또한, 제1 실시예에서는 제1, 제2선택트랜지스터(ST1, ST2)의 게이트 절연막으로서 전하차단막, 전하트랩막 및 터널절연막을 형성하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명에 따르면, 복수의 메모리 셀(MC)에 대해서는 전하차단막, 전하트랩막 및 터널절연막을 형성하고, 선택 트랜지스터(ST)에 대해서는 게이트 절연막을 별도로 형성하는 것 또한 가능하다. 예를 들어, 복수의 메모리 셀(MC)에 대해서는 전하차단막, 전하트랩막 및 터널절연막으로서, 산화막, 질화막 및 산화막을 형성하고, 제1,제2 선택 트랜지스터(ST1,ST2)에 대해서는 게이트 절연막으로서, 산화막을 형성할 수 있다.
또한, 제1 실시예에서는 복수의 층간절연막(72) 및 복수의 도전막(73)을 교대로 형성하여 복수의 메모리 셀(MC)을 형성하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 복수의 층간절연막 및 복수의 희생막을 교대로 형성하여 U자 채널용트렌치를 형성한 후에 희생막을 제거하여 콘트롤 게이트 전극을 형성하는 것 또한 가능하다. 이에 대해서는 도 12a 내지 도 12h를 참조하여 자세히 설명하도록 한다.
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a에 도시된 바와 같이, 제1트렌치 및 제2트렌치를 형성한 후, 제1희생막 및 제2희생막을 각각 매립한다. 여기까지의 공정은 앞서 제1실시예의 도 7a 및 도 7b와 동일하므로 구체적인 설명은 생략하도록 한다. 본 도면에서 도면부호 "90"은 기판을 나타내고, "91"은 제1희생막을 나타내고, "92"는 층간절연막을 나타내고, "93"은 도전막을 나타내고, "94"는 제2희생막을 나타내고, "95"는 절연막을 나타낸다.
이어서, 절연막(95)이 매립된 결과물 상에 제1층간절연막(96), 제1도전막(97) 및 제2층간절연막(98)을 차례로 형성한다. 이어서, 제2층간절연막(98) 상에 마스크 패턴(99)을 형성하는 것이 바람직하다.
이어서, 마스크 패턴(99)을 식각베리어로 제2층간절연막(98)을 식각하여 제1도전막(97)의 표면을 노출시키는 채널용트렌치의 상부(T1)를 형성한다.
도 8b에 도시된 바와 같이, 채널용트렌치의 상부(T1) 내벽에 의해 노출된 제2층간절연막(98)을 일부 두께 리세스한다. 여기서, 리세스 공정은 습식 식각 공정으로 수행되는 것이 바람직하다. 또한, 리세스 공정은 제2층간절연막(98)과 마스크 패턴(99) 및 제1도전막(97) 간의 식각 선택비가 큰 조건에서 수행됨으로써, 제2층간절연막(98)만이 선택적으로 리세스 되는 것이 바람직하다. 이로써, 채널용트렌치 상부(T2)의 폭이 확장된다. 본 도면에서 일부 두께 리세스된 제2층간절연막(98)은 도면부호 "98A"로 나타내었다.
도 8c에 도시된 바와 같이, 마스크 패턴(99)을 식각베리어로 제1도전막(97) 및 제1층간절연막(96)을 식각하여 채널용트렌치의 하부를 형성한다. 여기서, 식각 공정은 건식 식각 공정으로 수행되는 것이 바람직하다. 이로써, 제2층간절연막(98A)이 선택적으로 더 리세스된 리세스 영역을 구비하는 채널용트렌치(T3)가 형성된다. 본 도면에서는 식각된 도전막을 도면부호 "97A"로 도시하였으며, 식각된 제1층간절연막을 도면부호 "96A"로 도시하였다.
도 8d에 도시된 바와 같이, 채널용트렌치(T3)의 저면에 의해 노출된 제2희생막(94) 및 제1희생막(91)을 제거하여 U자 채널용트렌치를 형성한다. 이어서, U자 채널용트렌치의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(100)을 차례로 형성한 후, U자 채널용트렌치 내에 채널용 막(101)을 매립한다. 이로써, 선택트랜지스터의 채널(CH3)이 형성되며, 선택트랜지스터의 채널(CH3), 복수의 메모리 셀의 채널(CH1,CH2)로 이루어지는 U자형 채널이 형성된다.
여기서, 선택트랜지스터의 채널(CH3)은 상기 리세스 영역에 매립된 상부 돌출부에 의해 게이트 전극, 즉, 도전막(97A)의 상부 모서리를 둘러싸게 된다.
이어서, U자형 채널 사이의 제2층간절연막(98A), 제1도전막(97A) 및 제1층간절연막(96A)을 식각하여 슬릿을 형성함으로써 U자형 채널 양 끝단의 선택 트래지스터의 게이트 전극을 상호 분리시킨 후, 슬릿 내에 절연막(102)을 매립한다. 물론, U자형 채널 사이의 제2층간절연막(98A) 및 제1도전막(97A) 및 제1층간절연막(96A)을 식각하여 슬릿을 형성하고, 슬릿 내에 절연막(102)을 매립한 후에, 제1, 제2 선택트랜지스터(ST1,ST2)를 형성하는 것 또한 가능하다.
이어서, 선택트랜지스터의 채널과 각각 연결되는 비트라인(BL) 및 소스라인(SL)을 형성한다.
전술한 바와 같은 제2 실시예에 따르면, 제2층간절연막(98A)만을 리세스하여 채널의 상부에 한해 돌출부를 형성하므로, 선택트랜지스터의 게이트 전극 상부 모서리에 한해 전계가 집중된다. 따라서, 선택트랜지스터의 하부에 형성된 메모리 셀의 게이트 전극이 모서리에 집중된 강한 전계에 의해 영향받는 것을 방지할 수 있다.
도 9a 및 도 9b는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도로서, 특히, 전체-관통형의 U자 채널형 비휘발성 메모리 소자 제조 방법에 대해 설명하도록 한다.
도 9a에 도시된 바와 같이, U자 채널용트렌치를 형성한다. 여기까지의 공정은 앞서 제1실시예의 도 7a 내지 도 7e와 동일하므로 구체적인 설명은 생략하도록 한다. 본 도면에서 도면부호 "110"은 기판을 나타내고, "111"은 층간절연막을 나타내고, "112"는 도전막을 나타내고, "113"은 절연막을 나타내고, "114"는 제1층간절연막을 나타내고, "115"는 제1도전막을 나타내고, "116"은 제2층간절연막을 나타낸다.
이어서, U자 채널용트렌치의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(117)을 형성한 후, 전하차단막, 전하트랩막 및 터널절연막(117)이 형성된 U자 채널용트렌치의 전면을 따라 채널용 막(118)을 형성한다. 이때, 채널용트렌치의 중심영역은 오픈되도록 채널용 막(118)의 증착 두께를 조절하는 것이 바람직하며, 예를 들어, 100 내지 300Å의 두께로 형성되는 것이 바람직하다.
도 9b에 도시된 바와 같이, 채널용 막(118)이 형성된 U자 채널용트렌치 내에 절연막(119)을 매립한다. 여기서, 절연막(119)은 HTO(High Temerature Oxidation) 공정으로 형성된 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, SOD(Spin On Dielectric)막 또는 SOG(Spin On Glass)막일 수 있다.
이로써, U자형 채널을 따라 적층된 복수의 메모리 셀(MC) 및 U자형으로 적층된 메모리 셀(MC)의 상부에 선택트랜지스터(ST)가 형성된다. 여기서, U자형 채널은 복수의 메모리 셀(MC)의 채널(CH1,CH2) 및 선택트랜지스터(ST)의 채널(CH3)로 이루어지며, 모두 관통형을 갖는다.
이어서, U자형 채널 사이의 제2층간절연막(116), 제1도전막(115) 및 제1층간절연막(114)을 식각한 후, 식각된 영역 내에 절연막(120)을 매립한다. 본 도면에서는 식각된 제2층간절연막은 도면부호 "116A"으로 나타내고, 식각된 제1도전막은 도면부호 "115A"로 나타내고, 식각된 제1층간절연막은 도면부호 "114A"로 나타내었다.
이어서, 선택트랜지스터의 채널과 각각 연결되는 비트라인(BL) 및 소스라인(SL)을 형성한다.
전술한 바와 같은 제3 실시예에 따르면, 전체-관통형 채널 구조를 갖더라도 제2층간절연막(116)이 리세스된 영역만큼 채널의 면적을 증가시킬 수 있다. 따라서, 채널과 비트라인 또는 소스 라인 간의 콘택 면적이 증가되러 종래에 비해 콘택 저항을 감소시킬 수 있다.
제3 실시예에서는 제1 실시예에 의한 요철 구조의 채널 형성 방법을 적용하여 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니며, 제2 실시예에 의한 요철 구조의 채널 형성 형성 방법 또한 적용 가능하다.
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도로서, 특히, 일부-관통형의 U자 채널형 비휘발성 메모리 소자 제조 방법에 대해 설명하도록 한다.
도 10a에 도시된 바와 같이, U자 채널용트렌치를 형성한다. 여기까지의 공정은 앞서 제1실시예의 도 7a 내지 도 7e와 동일하므로 구체적인 설명은 생략하도록 한다. 본 도면에서 도면부호 "130"은 기판을 나타내고, "131"은 층간절연막을 나타내고, "132"는 도전막을 나타내고, "133"은 절연막을 나타내고, "134"는 제1층간절연막을 나타내고, "135"는 제1도전막을 나타내고, "136"은 제2층간절연막을 나타낸다.
이어서, U자 채널용트렌치의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(137)을 형성한 후, 전하차단막, 전하트랩막 및 터널절연막(137)이 형성된 U자 채널용트렌치의 전면을 따라 채널용 막(138)을 형성한다. 이어서, 채널용 막(138)이 형성된 U자 채널용트렌치 내에 절연막(139)을 매립한다.
도 10b에 도시된 바와 같이, 선택트랜지스터의 채널 영역을 오픈시키도록 절연막(139)을 에치백한다. 본 도면에서는 에치백된 절연막을 도면부호 "139A"로 나타내었다. 이어서, 에치백된 영역 내에 채널용 막(140)을 매립함으로써, 채널용 막(140) 및 채널용 막(138)로 이루어지는 선택 트랜지터의 채널을 완성한다.
이로써, U자형 채널을 따라 적층된 복수의 메모리 셀(MC) 및 U자형으로 적층된 메모리 셀(MC)의 상부에 선택트랜지스터(ST)가 형성된다. 여기서, U자형 채널은 복수의 메모리 셀(MC)의 채널(CH1,CH2) 및 선택트랜지스터(ST)의 채널(CH3)로 이루어지며, 복수의 메모리 셀(MC)의 채널(CH1,CH2)은 관통형으로 형성되고, 선택트랜지스터(ST)의 채널(CH3)은 중심영역까지 채널용막(140)이 매립형으로 형성된다.
이어서, U자형 채널 사이의 제2층간절연막(136), 제1도전막(135) 및 제1층간절연막(134)을 식각한 후, 식각된 영역 내에 절연막(141)을 매립한다. 본 도면에서는 식각된 제2층간절연막은 도면부호 "136A"으로 나타내고, 식각된 제1도전막은 도면부호 "135A"로 나타내고, 식각된 제1층간절연막은 도면부호 "134A"로 나타내었다.
이어서, 선택트랜지스터의 채널과 각각 연결되는 비트라인(BL) 및 소스라인(SL)을 형성한다.
제4 실시예에서는 제1 실시예에 의한 요철 구조의 채널 형성 방법을 적용하여 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니며, 제2 실시예에 의한 요철 구조의 채널 형성 방법 또한 적용 가능하다.
도 11은 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도로서, 특히, 수직채널형 비휘발성 메모리 소자의 단면도를 나타낸다.
소스 라인(미도시됨)이 구비된 기판(150)상에 제1층간절연막(151), 제1도전막(152) 및 제2층간절연막(153)을 차례로 형성한 후, 이들을 식각하여 채널용트렌치를 형성한다. 이어서, 채널용트렌치의 내벽에 노출된 제1층간절연막(151) 및 제2층간절연막(153)을 일부 두께 리세스하여, 제1층간절연막(151) 및 제2층간절연막(153)이 선택적으로 더 리세스된 리세스 영역을 구비하는 채널용트렌치를 형성한다.
이어서, 리세스 영역을 구비하는 채널용트렌치의 내면을 따라 게이트 절연막(154)을 형성한 후, 채널용트렌치 저면의 기판(150)을 노출시키도록 에치백 공정을 수행한다. 이어서, 채널용트렌치 내에 채널용 막(155)을 매립하여, 하부 선택트랜지스터(LST)의 채널(155)을 형성한다. 이때, 하부 선택트랜지스터(LST)의 채널은 상기 리세스 영역에 매립된 상부 돌출부 및 하부 돌출부에 의해 도전막(152), 즉, 게이트 전극의 상부 모서리 및 하부 모서리를 둘러싸게 된다.
이어서, 하부 선택트랜지스터(LST)가 형성된 결과물 상에 복수의 층간절연막(156) 및 복수의 도전막(157)을 교대로 형성한다. 이어서, 복수의 층간절연막(156) 및 복수의 도전막(157)을 식각하여 하부 선택트랜지스터(LST)의 채널을 노출시키는 제1트렌치를 형성한다. 이어서, 제1트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막(158)을 차례로 형성한 후, 제1트렌치 내에 채널용 막(159)을 매립한다. 이로써, 기판(150)으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀(MC)이 형성된다.
물론, 도전막(157) 대신의 희생막, 예를 들어, 질화막을 형성하는 것 또한 가능하며, 이러한 경우에는 전하차단막, 전하트랩막, 터널절연막 및 채널 형성 후에 희생막을 제거하고 콘트롤 게이트 전극을 형성한다.
이어서, 복수의 메모리 셀(MC)이 형성된 결과물 상에 제3층간절연막(160), 제2도전막(161) 및 제4층간절연막(162)를 차례로 형성한 후, 이를 식각하여 채널용트렌치를 형성한다. 이어서, 채널용트렌치의 내벽에 게이트 절연막(163)을 형성한 후, 채널용트렌치 내에 채널용 막(164)을 형성한다. 이로써, 상부 선택트랜지스터(UST)가 형성된다.
제5 실시예에서는 제1 실시예에 의한 요철 구조의 채널 형성 방법을 적용하여 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니며, 제2 실시예에 의한 요철 구조의 채널 형성 방법 또한 적용 가능하다.
또한, 하부 선택트랜지스터(LST)에 한해 요철 구조의 채널을 갖는 경우에 대해 설명하였으나, 상부 선택트랜지스터(UST)에 한해 요철 구조의 채널을 갖거나, 상부 선택 트랜지스터(UST)와 하부 선택트랜지스터(LST) 둘다 요철 구조의 채널을 갖도록 형성하는 것 또한 가능하다.
도 12a 내지 도 12h는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 제6 실시예에 따른 제조 방법은 복수의 층간절연막과 복수의 희생막을 교대 적층하여 U자형 트렌치를 형성한다는 점에 특징이 있으며, 최종적으로 형성된 비휘발성 메모리 소자는 앞서 제1 실시예에서 설명한 소자와 실질적으로 동일한 구조를 갖는다.
도 12a에 도시된 바와 같이, 기판(170)을 식각하여 제1트렌치를 형성한 후, 제1트렌치 내에 제1희생막(171)을 매립한다. 제1희생막(171)은 산화막 또는 질화막일 수 있다.
이어서, 제1희생막(71)이 매립된 결과물 상에 복수의 층간절연막(172) 및 복수의 제2희생막(173)을 교대로 형성한다. 예를 들어, 층간절연막(172)은 산화막으로 형성되고 제2희생막(173)은 질화막으로 형성되거나, 층간절연막(172)은 질화막으로 형성되고 제2희생막(173)은 산화막으로 형성될 수 있다.
도 12b에 도시된 바와 같이, 복수의 층간절연막(172) 및 복수의 제2희생막(173)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치를 형성한다.
이어서, 제2트렌치의 내벽에 제1보호막(175)을 형성한다. 예를 들어, 제2 트렌치가 형성된 결과물의 전면을 따라 보호용 물질막을 형성한 후, 건식 식각에 의해 제2 트렌치의 내벽에만 보호용 물질막을 잔류시킴으로써 제1보호막(174)을 형성할 수 있다. 여기서, 제1보호막(174)은 제1희생막(171), 층간절연막(172), 제2희생막(173) 및 후속 공정에 의해 형성될 제3희생막과의 식각 선택비가 큰 물질로 형성되는 것이 바람직하며, 예를 들어, TiN막으로 형성될 수 있다.
이어서, 제1보호막(174)이 형성된 제2트렌치 내에 제3희생막(175)을 매립한다. 여기서, 제3희생막(175)은 산화막 또는 질화막일 수 있다.
도 12c에 도시된 바와 같이, 제3희생막(175)이 매립된 결과물 상에 제1층간절연막(176), 제4희생막(177), 제2층간절연막(178)을 형성한 후, 제2층간절연막(178) 상에 마스크 패턴(179)을 형성한다. 여기서, 마스크 패턴(179)은 질화막일 수 있다. 또한, 제4희생막(177)은 제2희생막(172A)과 동일한 물질로 형성될 수 있다.
이어서, 마스크 패턴(179)을 식각베리어로 제2층간절연막(178), 제4희생막(177) 및 제1층간절연막(176)을 식각하여 제3희생막(175)의 표면을 노출시키는 채널용트렌치(T1)를 형성한다.
도 12d에 도시된 바와 같이, 채널용트렌치(T1)의 내벽에 의해 노출된 제1층간절연막(176) 및 제2층간절연막(178)을 일부 두께 리세스하여, 리세스 영역을 구비하는 채널용트렌치(T2)를 형성하게 된다. 본 도면에서는 일부 두께 리세스된 제1층간절연막을 도면부호 "176A"로 도시하고, 일부 두께 리세스된 제2층간절연막을 도면부호 "178A"로 도시하였다.
이어서, 채널용트렌치(T2)의 내벽에 제2보호막(180)을 형성한다. 여기서, 제2보호막(180)은 앞서 설명한 제1보호막(174)과 동일한 물질로 형성될 수 있다.
도 12e에 도시된 바와 같이, 채널용트렌치(T2)의 저면으로 노출된 제3희생막(175) 및 제1희생막(171)을 제거하여 U자 채널용트렌치(T3)를 형성한다. 이때, 채널용트렌치(T2)의 내벽에 형성된 제1보호막(174) 및 제2보호막(180)에 의해 제1희생막(171) 및 제3희생막(175)만을 선택적으로 제거할 수 있다.
이어서, U자 채널용트렌치(T3)의 내벽에 잔류하는 제1보호막(174) 및 제2보호막(180)을 제거한다. 예를 들어, 스트립 공정에 의해 제1보호막(174) 및 제2보호막(180)을 제거할 수 있다.
도 12f에 도시된 바와 같이, U자 채널용트렌치(T3)의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(181)을 차례로 형성한 후, 결과물의 전체 구조상에 채널용 막(182)을 형성하여, U자 채널용트렌치(T3)를 매립한다. 이어서, 제2층간절연막(178A)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써 U자형 채널을 형성한다.
이어서, U자형 채널 사이의 제2층간절연막(178A), 제4희생막(177), 제1층간절연막(176A), 복수의 층간절연막(172A) 및 복수의 제2희생막(173A)을 식각하여, 희생막 제거용 트렌치(T4)를 형성한다. 여기서, 희생막 제거용 트렌치(T4)는 제4희생막(177) 및 복수의 제2희생막(173A)을 전부 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다.
본 도면에서는 식각된 제2층간절연막을 도면부호 "178B"로 나타내고, 식각된 제4희생막을 도면부호 "177A"로 나타내고, 식각된 제1층간절연막을 도면부호 "176B"로 나타내고, 식각된 복수의 층간절연막을 도면부호 "172B"로 나타내고, 식각된 복수의 제2희생막을 도면부호 "173B"로 나타내었다.
도 12g에 도시된 바와 같이, 희생막 제거용 트렌치(T4)의 내벽에 의해 노출된 제4희생막(177A) 및 복수의 제2희생막(173B)을 제거한다. 여기서, 제2희생막(173b)이 제거된 영역은 후속 공정에 의해 워드라인이 형성되므로 '워드라인 영역'이라 칭하고, 제4희생막(177a)이 제거된 영역은 후속 공정에 이해 선택라인이 형성될 영역이므로 '선택라인 영역'이라 칭한다. 본 도면에서는 워드라인 영역 및 선택라인 영역에 의해 확장된 희생막 제거용 트렌치를 도면부호 "T5"로 나타내었다.
도 12h에 도시된 바와 같이, 복수의 워드라인 영역 및 복수의 선택라인 영역에 도전막을 매립하여 복수의 워드라인(183) 및 복수의 선택라인(184)을 형성한다. 예를 들어, 확장된 희생막 제거용 트렌치(T5) 내에 도전막을 매립한 후, 에치백 공정을 수행하여 복수의 워드라인(183) 및 복수의 선택라인(184)을 형성할 수 있다. 여기서, 도전막을 금속막일 수 있다.
이어서, 복수의 워드라인(183) 및 복수의 선택라인(184)이 형성된 트렌치 내에 절연막(185)을 매립한다.
이어서, U자형으로 적층된 복수의 메모리(MC) 셀 중 일측의 메모리 셀(MC) 상부에 형성된 제1선택트랜지스터(ST1)의 채널(CH3)에 연결된 소스라인(SL) 및 U자형으로 적층된 복수의 메모리 셀(MC) 중 타측의 메모리 셀(MC) 상부에 형성된 제2선택트랜지스터(ST2)의 채널(CH3)에 연결된 비트라인(BL)을 형성한다.
제6 실시예에서는 복수의 메모리 셀(MC)과 제1 선택트랜지스터(ST1) 및 제2선택트랜지스터(ST2)의 형성시 희생막을 이용하는 경우에 대해 설명하였으나, 일부만을 희생막을 이용하여 형성될 수도 있다. 예를 들어, 복수의 메모리 셀(MC)은 제6 실시예에서 설명한 바와 같이 희생막을 이용하여 형성되고, 제1 선택트랜지스터(ST1) 및 제2선택트랜지스터(ST2)는 제1 실시예 및 제2 실시예에서 설명한 바와 같이 도전막을 이용하여 형성될 수 있다. 즉, 제1 실시예 내지 제6 실시예를 조합하여 실시하는 것 또한 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 층간절연막
12: 도전막 13: 게이트 절연막
14: 층간절연막 15: 도전막
16: 전하차단막, 전하트랩막 및 터널절연막 17: 층간절연막
18: 도전막 19: 게이트 절연막
20: 기판 21: 전하차단막, 전하트랩막 및 터널절연막
22: 절연막 40: 게이트 전극
41: 게이트 절연막 42: 채널
70: 기판 71: 제1희생막
72: 층간절연막 73: 도전막
74: 제2희생막 75: 절연막
76: 제1층간절연막 77: 제1도전막
78: 제2층간절연막 79: 마스크 패턴
80: 전하차단막, 전하트랩막 및 터널절연막 81: 채널용 막
82: 절연막 90: 기판
91: 제1희생막 92: 층간절연막
93: 도전막 94: 제2희생막
95: 절연막 96: 제1층간절연막
97: 제1도전막 98: 제2층간절연막
99: 마스크 패턴 100: 전하차단막, 전하트랩막 및 터널절연막
101: 채널용 막 102: 절연막
110: 기판 111: 층간절연막
112: 도전막 113: 절연막
114: 제1층간절연막 115: 제1도전막
116: 제2층간절연막 117: 전하차단막, 전하트랩막 및 터널절연막
118: 채널용 막 119: 절연막
120: 절연막 130: 기판
131: 층간절연막 132: 도전막
113: 절연막 134: 제1층간절연막
135: 제1도전막 136: 제2층간절연막
137: 전하차단막, 전하트랩막 및 터널절연막 138: 채널용 막
139: 절연막 140: 채널용 막
141: 절연막 150: 기판
151: 제1층간절연막 152: 제1도전막
153: 제2층간절연막 154: 게이트 절연막
155: 채널용 막 156: 층간절연막
157: 도전막 158: 전하차단막, 전하트랩막 및 터널절연막
159: 채널용 막 160: 제3층간절연막
161: 제2도전막 162: 제4층간절연막
170: 기판 171: 제1희생막
172: 층간절연막 173: 제2희생막
174: 제1보호막 175: 제3희생막
176: 제1층간절연막 177: 제1도전막
178: 제2층간절연막 179: 마스크 패턴
180: 제2보호막 181: 전하차단막, 전하트랩막 및 터널절연막
182: 채널용 막 183: 워드라인
184: 선택라인 185: 절연막

Claims (30)

  1. 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀;
    상기 복수의 메모리 셀의 하부에 형성된 제1 선택트랜지스터;
    상기 제1 선택트랜지스터의 하부에 형성되며, 상기 제1 선택트랜지스터의 채널과 연결된 소스라인;
    상기 소스라인과 상기 제1 선택트랜지스터 사이에 개재된 제1층간절연막; 및
    상기 제1 선택트랜지스터와 상기 복수의 메모리 셀 최하단부 사이에 개재되며 제1 리세스영역을 구비하는 제2층간절연막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 제1층간절연막은 제2 리세스영역을 구비하는
    3차원 구조의 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀 상부에 형성된 제2 선택트랜지스터;
    상기 제2 선택트랜지스터 상부에 형성되며, 상기 제2 선택트랜지스터의 채널과 연결된 비트라인;
    상기 복수의 메모리 셀 최상부와 상기 제2 선택트랜지스터 사이에 개재된 제3층간절연막; 및
    상기 제2 선택트랜지스터와 상기 비트라인 사이에 개재되며, 제3 리세스영역을 구비하는 제4층간절연막
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 제3층간절연막은 제4 리세스영역을 구비하는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 선택트랜지스터, 상기 제2 선택트랜지스터 또는 상기 복수의 메모리 셀들의 채널 중심 영역에 매립된 절연막을 더 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  6. 기판 내에 매립된 제1채널 및 상기 기판으로부터 돌출되며 상기 제1채널과 연결된 한 쌍의 제2채널을 포함하는 U자형 채널;
    상기 U자형 채널을 따라 적층된 복수의 메모리 셀;
    상기 한 쌍의 제2채널 중 하나를 포함하는 상기 복수의 메모리 셀 상에 형성된 제1 선택트랜지스터;
    상기 제1 선택트랜지스터의 상부에 형성되어 상기 제1 선택트랜지스터의 채널과 연결된 소스라인;
    상기 복수의 메모리 셀 최상부와 상기 제1 선택트랜지스터 사이에 개재되며, 제2 리세스 영역을 구비하는 제1층간절연막; 및
    상기 제1 선택트랜지스터와 상기 소스라인 사이에 개재되며, 제1 리세스영역을 구비하는 제2층간절연막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  7. 삭제
  8. 제6항에 있어서,
    상기 한 쌍의 제2 채널 중 나머지를 포함하는 상기 복수의 메모리 셀 상에 형성된 제2 선택트랜지스터;
    상기 제2 선택트랜지스터의 상부에 형성되며, 상기 제2 선택트랜지스터의 채널과 연결된 비트라인;
    상기 복수의 메모리 셀과 상기 제2 선택트랜지스터 사이에 개재된 제3 층간절연막; 및
    상기 제2 선택트랜지스터와 상기 비트라인 사이에 개재되며, 제3 리세스영역을 구비하는 제4층간절연막
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 제3층간절연막은 제4 리세스영역을 구비하는
    3차원 구조의 비휘발성 메모리 소자.
  10. 제8항 또는 제9항에 있어서,
    상기 제1채널, 상기 한 쌍의 제2채널, 상기 제1 선택트랜지스터의 채널 또는 상기 제2 선택트랜지스터의 채널의 중심 영역에 매립된 절연막
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  11. 소스라인이 구비된 기판 상에 제1층간절연막, 제1도전막 및 제2층간절연막을 차례로 형성하는 단계;
    상기 제2층간절연막이 제1 리세스 영역을 포함하도록 상기 제2층간절연막, 상기 제1도전막 및 상기 제1층간절연막을 식각하여 제1 선택트랜지스터의 제1채널용트렌치를 형성하는 단계;
    상기 제1채널용트렌치의 내벽에 제1게이트절연막을 형성하는 단계;
    상기 제1게이트절연막 상에 상기 제1 선택트랜지스터의 제1채널을 형성하는 단계; 및
    상기 제1 선택트랜지스터의 상부에 메모리 셀 채널을 포함하는 복수의 메모리 셀을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제11항에 있어서,
    상기 제1채널용트렌치를 형성하는 단계는,
    상기 제2층간절연막의 상부에 마스크 패턴을 형성하는 단계;
    상기 제1 도전막의 표면이 노출되도록 상기 마스크 패턴을 식각베리어로 상기 제2층간절연막을 식각하는 단계;
    상기 식각공정에 의해 노출된 상기 제2층간절연막을 일부 두께 리세스하여 상기 제1 리세스영역을 형성하는 단계; 및
    상기 마스크 패턴을 식각베리어로, 상기 제1도전막 및 상기 제1층간절연막을 식각하여, 상기 제1채널용트렌치를 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 제11항에 있어서,
    상기 제1채널용트렌치를 형성하는 단계는,
    상기 제1층간절연막이 리세스된 제2리세스영역을 형성하는 단계를 더 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제11항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계 후에,
    상기 복수의 메모리 셀이 형성된 결과물 상에 제3층간절연막, 제2도전막, 제4층간절연막을 형성하는 단계;
    상기 제4층간절연막 상에 마스크 패턴을 형성하는 단계
    상기 제2도전막의 표면을 노출시키도록 상기 마스크 패턴을 식각베리어로 상기 제4층간절연막을 식각하는 단계;
    상기 식각공정에 의해 노출된 상기 제4층간절연막을 일부 두께 리세스하여 제3 리세스영역을 형성하는 단계;
    상기 마스크 패턴을 식각베리어로, 상기 제2도전막 및 상기 제3층간절연막을 식각하여, 상기 메모리 셀 채널을 노출시키는 제2채널용트렌치를 형성하는 단계;
    상기 제2채널용트렌치의 내벽에 제2게이트절연막을 형성하는 단계; 및
    상기 제2게이트절연막 상에 제2 선택트랜지스터의 제2채널을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제11항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계 후에,
    상기 복수의 메모리 셀이 형성된 결과물 상에 제3층간절연막, 제2도전막 및 제4층간절연막을 형성하는 단계;
    상기 제4층간절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각베리어로 상기 제4층간절연막, 상기 제2 도전막 및 상기 제3층간절연막을 식각하여 제2채널용트렌치를 형성하는 단계;
    상기 제2채널용트렌치의 내벽에 의해 노출된 상기 제3층간절연막 및 상기 제4층간절연막을 일부 두께 리세스하여, 상기 제3층간절연막이 리세스된 제4 리세스 영역 및 상기 제4 층간절연막이 리세스된 제3 리세스 영역을 형성하는 단계;
    상기 제2채널용트렌치의 내벽에 제2게이트절연막을 형성하는 단계; 및
    상기 제2게이트절연막 상에 제2 선택트랜지스터의 제2채널을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계는,
    상기 제1채널을 포함하는 상기 제1 선택트랜지스터 상부에 복수의 층간절연막 및 복수의 도전막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 상기 복수의 도전막을 식각하여 상기 제1 채널을 노출시키는 메모리 셀 채널용 트렌치를 형성하는 단계;
    상기 메모리 셀 채널용 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 및
    상기 전하차단막, 전하트랩막 및 터널절연막상에 상기 메모리 셀 채널을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계는,
    상기 제1채널을 포함하는 상기 제1 선택트랜지스터 상부에 복수의 층간절연막 및 복수의 희생막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 상기 복수의 희생막을 식각하여 상기 제1채널을 노출시키는 메모리 셀 채널용트렌치를 형성하는 단계;
    상기 메모리 셀 채널용트렌치 내에 채널용 막을 형성하여 상기 메모리 셀 채널을 형성하는 단계;
    상기 복수의 희생막을 제거하여 복수의 워드라인 영역을 형성하는 단계;
    상기 복수의 워드라인 영역이 형성된 결과물의 전면을 따라 터널절연막, 전하트랩막 및 전하차단막을 형성하는 단계; 및
    상기 터널절연막, 전하트랩막 및 전하차단막이 형성된 상기 복수의 워드라인 영역 내에 도전막을 매립하여 복수의 워드라인을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제14항 또는 제15항에 있어서,
    상기 제1채널, 상기 메모리 셀 채널 또는 상기 제2채널은 중심 영역에 절연막이 매립된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 기판 내에 매립된 제1채널 및 상기 제1채널과 연결된 한 쌍의 제2채널을 구비한 복수의 메모리 셀을 형성하는 단계;
    상기 한 쌍의 제2채널 중 하나를 포함하는 상기 복수의 메모리 셀 상에 제1층간절연막, 제1도전막 및 제2층간절연막을 차례로 형성하는 단계;
    상기 제2층간절연막이 제1 리세스 영역을 포함하고 상기 제1 층간절연막이 제2 리세스 영역을 포함하도록 상기 제2층간절연막, 상기 제1도전막 및 상기 제1층간절연막을 식각하여 제1 선택트랜지스터의 제1채널용트렌치를 형성하는 단계;
    상기 제1채널용트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 채널용 물질을 형성하여 상기 제1 선택트랜지스터의 제1채널을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제19항에 있어서,
    상기 제1채널용트렌치 형성 단계는,
    상기 제2층간절연막의 상부에 마스크 패턴을 형성하는 단계;
    상기 제1 도전막의 표면을 노출시키도록 상기 마스크 패턴을 식각베리어로 상기 제2층간절연막을 식각하는 단계;
    상기 식각 공정에 의해 노출된 상기 제2층간절연막을 일부 두께 리세스하여 상기 제1 리세스영역을 형성하는 단계; 및
    상기 마스크 패턴을 식각베리어로, 상기 제1도전막 및 상기 제1층간절연막을 식각하여, 상기 제1채널용트렌치를 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 삭제
  22. 제19항에 있어서,
    상기 제2채널 중 나머지를 포함하는 상기 복수의 메모리 셀 상에 제3층간절연막, 제2도전막, 및 제4층간절연막을 차례로 형성하는 단계;
    상기 제4층간절연막 상에 마스크 패턴을 형성하는 단계;
    상기 제2도전막의 표면을 노출시키도록 상기 마스크 패턴을 식각베리어로 상기 제4층간절연막을 식각하는 단계;
    상기 식각 공정에 의해 노출된 상기 제4층간절연막을 일부 두께 리세스하여 제3 리세스영역을 형성하는 단계;
    상기 마스크 패턴을 식각베리어로, 상기 제2도전막 및 상기 제3층간절연막을 식각하여, 상기 나머지 제2채널을 노출시키는 제2채널용트렌치를 형성하는 단계;
    상기 제2채널용트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 제2 선택트랜지스터의 제2채널을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  23. 제19항에 있어서,
    상기 한 쌍의 제2채널 중 나머지의 상기 복수의 메모리 셀 상에 제3층간절연막, 제2도전막, 및 제4층간절연막을 차례로 형성하는 단계;
    상기 제4층간절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각베리어로 상기 제4층간절연막, 상기 제2도전막 및 상기 제3층간절연막을 식각하여 상기 나머지 제2채널 표면을 노출시키는 제2채널용트렌치를 형성하는 단계;
    상기 제2채널용트렌치의 내벽에 의해 노출된 상기 제3층간절연막 및 상기 제4층간절연막을 일부 두께 리세스하여, 상기 제3층간절연막이 리세스된 제4 리세스 영역 및 상기 제4 층간절연막이 리세스된 제3 리세스 영역을 형성하는 단계;
    상기 제2채널용트렌치의 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 채널용 물질을 형성하여 제2 선택트랜지스터의 제2채널을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  24. 제19항에 있어서,
    상기 제1채널용트렌치 형성 단계는,
    상기 한 쌍의 제2채널 중 나머지를 포함하는 상기 복수의 메모리 셀 상에 제3층간절연막, 제2도전막 및 제4층간절연막을 차례로 형성하는 단계; 및
    상기 제2층간절연막이 상기 제1리세스 영역을 포함하도록 상기 제2층간절연막, 제1도전막 및 제1층간절연막을 식각하여 상기 제1 선택트랜지스터의 제1채널용트렌치를 형성하면서, 동시에 상기 제4층간절연막이 제3리세스 영역을 포함하도록 상기 제4층간절연막, 제2도전막 및 제3층간절연막을 식각하여 제2 선택트랜지스터의 제2채널용트렌치를 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  25. 제19항, 제20항 및 제22항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계는,
    상기 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제1희생막을 매립하는 단계;
    상기 제1희생막이 매립된 결과물 상에 복수의 층간절연막 및 복수의 도전막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 상기 복수의 도전막을 식각하여 상기 제1희생막을 노출시키는 한 쌍의 제2트렌치를 형성하는 단계;
    상기 제2트렌치 내에 제2희생막을 매립하는 단계;
    상기 제2희생막 및 상기 제1희생막을 제거하는 단계;
    상기 제1희생막 및 상기 제2희생막이 제거된 상기 제1트렌치 및 상기 제2트렌치의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막을 차례로 형성하는 단계; 및
    상기 전하차단막, 전하트랩막 및 터널절연막이 형성된 상기 제1트렌치 및 상기 한 쌍의 제 2트렌치 내에 채널용 물질을 매립하여 상기 제1채널 및 상기 한 쌍의 제2채널을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  26. 제19항, 제20항 및 제22항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계는,
    상기 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제1희생막을 매립하는 단계;
    상기 제1희생막이 매립된 결과물 상에 복수의 층간절연막 및 복수의 도전막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 상기 복수의 도전막을 식각하여 상기 제1희생막을 노출시키는 한 쌍의 제2트렌치를 형성하는 단계;
    상기 제2트렌치 내에 제2희생막을 매립하는 단계;
    상기 제2 희생막 및 상기 제1희생막을 제거하는 단계;
    상기 제2희생막 및 상기 제1희생막이 제거된 상기 제1트렌치 및 상기 한 쌍의 제 2트렌치의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막을 차례로 형성하는 단계;
    상기 전하차단막, 전하트랩막 및 터널절연막 상이 형성된 상기 제1트렌치 및 상기 한 쌍의 제 2트렌치의 내면을 따라 채널용 막을 형성하여 상기 제1채널 및 상기 한 쌍의 제2채널을 형성하는 단계; 및
    상기 제1채널 및 한 쌍의 제2채널이 형성된 상기 제1 트렌치 및 상기 한 쌍의 제2 트렌치 내에 절연막을 매립하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  27. 제19항, 제20항 및 제22항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계는,
    기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제1희생막을 매립하는 단계;
    상기 제1희생막이 매립된 결과물 상에 복수의 층간절연막 및 복수의 제2희생막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 상기 복수의 제2희생막을 식각하여 상기 제1희생막을 노출시키는 한 쌍의 제2트렌치를 형성하는 단계;
    상기 한 쌍의 제2트렌치 내에 제3희생막을 매립하는 단계;
    상기 제3희생막 및 상기 제1희생막을 제거하는 단계;
    상기 제1희생막 및 상기 제3희생막이 제거된 상기 제1트렌치 및 상기 한 쌍의 제2트렌치 내에 전하차단막, 전하트랩막, 터널절연막 및 채널용 막을 매립하여 상기 제1채널 및 상기 한 쌍의 제2채널을 형성하는 단계;
    상기 제2희생막을 제거하여 복수의 워드라인 영역을 형성하는 단계; 및
    상기 복수의 워드라인 영역 내에 도전막을 매립하여 복수의 워드라인을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  28. 제27항에 있어서,
    상기 제3 희생막을 매립하는 단계 이전에 보호막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  29. 제19항, 제20항 및 제22항 내지 제24항 중 어느 하나의 항에 있어서,
    상기 복수의 메모리 셀을 형성하는 단계는,
    기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제1희생막을 매립하는 단계;
    상기 제1희생막이 매립된 결과물 상에 복수의 층간절연막 및 복수의 제2희생막을 교대로 형성하는 단계;
    상기 복수의 층간절연막 및 상기 복수의 제2희생막을 식각하여 상기 제1희생막을 노출시키는 한 쌍의 제2트렌치를 형성하는 단계;
    상기 한 쌍의 제2트렌치 내에 제3희생막을 매립하는 단계;
    상기 제3희생막 및 상기 제1희생막을 제거하는 단계;
    상기 제1희생막 및 상기 제3희생막이 제거된 제1트렌치 및 상기 한 쌍의 제 2트렌치의 전면을 따라 전하차단막, 전하트랩막, 터널절연막 및 채널용 막을 형성하여 상기 제1채널 및 상기 한 쌍의 제2채널을 형성하는 단계;
    상기 제1채널 및 한 쌍의 제2채널이 형성된 상기 제1 트렌치 및 상기 한 쌍의 제2 트렌치 내에 절연막을 매립하는 단계;
    상기 제2희생막을 제거하여 복수의 워드라인 영역을 형성하는 단계; 및
    상기 복수의 워드라인 영역 내에 도전막을 매립하여 복수의 워드라인을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  30. 제29항에 있어서,
    상기 제3희생막을 매립하는 단계 이전에 보호막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
KR1020100115592A 2010-11-19 2010-11-19 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 KR101149619B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100115592A KR101149619B1 (ko) 2010-11-19 2010-11-19 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US13/298,591 US8654579B2 (en) 2010-11-19 2011-11-17 Non-volatile memory device and method of manufacturing the same
CN201110370719.0A CN102479791B (zh) 2010-11-19 2011-11-21 非易失性存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100115592A KR101149619B1 (ko) 2010-11-19 2010-11-19 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR101149619B1 true KR101149619B1 (ko) 2012-05-25

Family

ID=46063535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100115592A KR101149619B1 (ko) 2010-11-19 2010-11-19 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US8654579B2 (ko)
KR (1) KR101149619B1 (ko)
CN (1) CN102479791B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600486B2 (en) 2017-04-10 2020-03-24 Sk Hynix Inc Semiconductor memory device and method of operating the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20140048653A (ko) * 2012-10-16 2014-04-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6095951B2 (ja) * 2012-11-09 2017-03-15 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102094472B1 (ko) 2013-10-08 2020-03-27 삼성전자주식회사 반도체 장치
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9754950B2 (en) * 2015-04-28 2017-09-05 SK Hynix Inc. Semiconductor device including transistor having offset insulating layers
KR102332359B1 (ko) 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2020035913A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP7102363B2 (ja) 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
US11903221B2 (en) * 2020-08-17 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional semiconductor device with memory stack

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100075098A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 비휘발성 기억 소자
KR20100087743A (ko) * 2007-12-11 2010-08-05 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이를 제조하는 방법
KR20100106911A (ko) * 2009-03-24 2010-10-04 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7906818B2 (en) * 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR20100001547A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 이의 제조 방법
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR20100078776A (ko) * 2008-12-30 2010-07-08 주식회사 하이닉스반도체 수직셀구조의 전하트랩형 비휘발성메모리장치 제조 방법
KR101573697B1 (ko) * 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8187938B2 (en) * 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101164954B1 (ko) * 2009-09-14 2012-07-12 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR20110093309A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8755227B2 (en) * 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100087743A (ko) * 2007-12-11 2010-08-05 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이를 제조하는 방법
KR20100075098A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 비휘발성 기억 소자
KR20100106911A (ko) * 2009-03-24 2010-10-04 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600486B2 (en) 2017-04-10 2020-03-24 Sk Hynix Inc Semiconductor memory device and method of operating the same

Also Published As

Publication number Publication date
US20120126308A1 (en) 2012-05-24
CN102479791A (zh) 2012-05-30
CN102479791B (zh) 2016-06-29
US8654579B2 (en) 2014-02-18

Similar Documents

Publication Publication Date Title
KR101149619B1 (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9362305B2 (en) Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same
US8610194B2 (en) Semiconductor device with vertical gate and method for fabricating the same
US9368219B1 (en) Nonvolatile memory device and operating method thereof
US6891262B2 (en) Semiconductor device and method of producing the same
US8599616B2 (en) Three-dimensional NAND memory with stacked mono-crystalline channels
US9373634B2 (en) Method for manufacturing semiconductor device and semiconductor device
US9293204B2 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US20030047755A1 (en) Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers and methods
KR101873181B1 (ko) 하이-k 전하 트래핑 층을 갖는 메모리 셀을 형성하는 방법
KR20130005430A (ko) 불휘발성 메모리 소자 및 그 제조방법
JP2008004915A (ja) 柱構造を有するｎａｎｄフラッシュメモリアレイ及びその製造方法
KR20140078233A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9230971B2 (en) NAND string containing self-aligned control gate sidewall cladding
KR20110058631A (ko) 반도체 메모리 장치
JP2003332469A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2008530771A (ja) 多重データを保存するための電気的に書換え可能な非揮発性メモリセル及びその製造方法
US20170236827A1 (en) Semiconductor memory device and method for manufacturing same
US8975687B2 (en) Nonvolatile memory array with continuous charge storage dielectric stack
KR20120094818A (ko) 비휘발성 메모리 소자 및 그 동작 방법
JP4093965B2 (ja) メモリセルを製作する方法
KR100660551B1 (ko) 불휘발성 메모리 소자 및 그 제조 방법
US7714374B2 (en) Structure and fabrication method of flash memory
JP3560401B2 (ja) 不揮発性半導体記憶装置
US7462907B1 (en) Method of increasing erase speed in memory arrays

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 8