[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101439565B1 - 플립 칩 반도체 패키지용 접속 구조, 빌드업층 재료, 봉지 수지 조성물 및 회로 기판 - Google Patents

플립 칩 반도체 패키지용 접속 구조, 빌드업층 재료, 봉지 수지 조성물 및 회로 기판 Download PDF

Info

Publication number
KR101439565B1
KR101439565B1 KR1020097002046A KR20097002046A KR101439565B1 KR 101439565 B1 KR101439565 B1 KR 101439565B1 KR 1020097002046 A KR1020097002046 A KR 1020097002046A KR 20097002046 A KR20097002046 A KR 20097002046A KR 101439565 B1 KR101439565 B1 KR 101439565B1
Authority
KR
South Korea
Prior art keywords
resin
layer
resin composition
circuit board
semiconductor package
Prior art date
Application number
KR1020097002046A
Other languages
English (en)
Other versions
KR20100014220A (ko
Inventor
겐야 다치바나
마사히로 와다
다쿠야 하타오
Original Assignee
스미토모 베이클리트 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모 베이클리트 컴퍼니 리미티드 filed Critical 스미토모 베이클리트 컴퍼니 리미티드
Publication of KR20100014220A publication Critical patent/KR20100014220A/ko
Application granted granted Critical
Publication of KR101439565B1 publication Critical patent/KR101439565B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L101/00—Compositions of unspecified macromolecular compounds
    • C08L101/12—Compositions of unspecified macromolecular compounds characterised by physical features, e.g. anisotropy, viscosity or electrical conductivity
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Organic Chemistry (AREA)
  • Compositions Of Macromolecular Compounds (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 크랙이나 박리를 억제 또는 저감시켜서 신뢰성을 높이고, 회로 기판 내층 회로의 설계 자유도를 향상시켜 인덕턴스를 저감한 플립 칩 반도체 패키지용 접속 구조를 제공한다. 본 발명은 코어층과 빌드업층을 갖춘 회로 기판과, 상기 회로 기판에 금속 범프를 통하여 접속되어 있는 반도체 소자와, 상기 반도체 소자와 상기 회로 기판의 사이에 봉입되어 있는 봉지 수지 조성물을 갖춘 플립 칩 반도체 패키지용 접속 구조로서, 상기 봉지 수지 조성물의 경화물의 유리 전이 온도가 60 ~ 150 ℃이고, 실온으로부터 유리 전이 온도까지의 선팽창 계수가 15 ~ 35ppm/℃이고, 상기 빌드업층의 경화물의 유리 전이 온도가 170 이상이고, 유리 전이 온도 이하의 면방향의 선팽창 계수가 40ppm/℃ 이하이며, 상기 코어층의 적어도 한쪽의 빌드업층에 스택 비아를 가지는 플립 칩 반도체 패키지용 접속 구조이다.

Description

플립 칩 반도체 패키지용 접속 구조, 빌드업층 재료, 봉지 수지 조성물 및 회로 기판{CONNECTING STRUCTURE FOR FLIP-CHIP SEMICONDUCTOR PACKAGE, BUILD-UP LAYER MATERIAL, SEALING RESIN COMPOSITION, AND CIRCUIT BOARD}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 플립 칩 반도체 패키지에 관한 것이다.
근래의 전자기기의 고기능화 및 경박단소화의 요구에 수반하여, 전자 부품의 고밀도 집적화, 나아가서는 고밀도 실장화가 진행되어 오고 있으며, 이들 전자기기에 사용되는 반도체 패키지는 종래보다 더 소형화가 진행되어 오고 있다.
종래와 같은 리드 프레임을 사용한 형태의 반도체 패키지에서는 소형화에 한계가 있기 때문에, 최근에는 회로 기판상에 반도체 소자를 실장한 볼 그리드 어레이(BGA), 칩 스케일 패키지(CSP)와 같은 에리어 실장형 반도체 패키지 방식이 제안되고 있다. 이들 반도체 패키지에 있어서, BGA에 탑재되는 반도체 소자를 회로 기판에 접속하는 방식에는 와이어 본딩 방식이나 TAB(Tape Automated Bonding) 방식, 나아가서는 플립 칩(FC) 방식 등이 알려져 있지만, 최근에는 반도체 패키지의 소형화에 유리한 플립 칩 접속 방식을 이용한 BGA나 CSP의 구조가 활발히 제안되고 있다.
여기서, 플립 칩 접속 방식의 실장은 와이어 본딩 접속 방식에 비해 실장 면적을 작게 할 수 있는 이점이 있다고 여겨지고 있다. 또, 플립 칩 실장은 회로 배선이 짧기 때문에 전기적 특성이 양호하다는 특징도 있다. 플립 칩 실장은 소형, 박형에 대한 요구가 강한 휴대 기기의 회로나, 전기적 특성이 중시되는 고주파 회로 등에 우수한 접속 방식이다.
플립 칩 실장에 있어서, 반도체 소자를 접속하는 인터포저(interposer)로는 일반적으로 코어층과 빌드업층을 가지는 것이 사용되고 있다. 이 인터포저는 더 높은 밀도 실장에 대한 대응, 또 동작 주파수의 고속화에 대한 요망에 응하기 위해, 코어층의 두께를 얇게 하거나 코어층을 설치하지 않고 수지 등에 배선 패턴을 형성한 적층체를 인터포저로서 이용하는 코어리스(coreless) 구조를 채용하거나 함으로써, 인터포저 전체의 두께를 얇게 하여, 층간 접속 길이를 짧게 하여 높은 주파수에 대응시킨 박형의 빌드업 인터포저가 제안되고 있다(예를 들면, 특허 문헌 1).
또, 더 높은 주파수 전송에 대응하기 위해서, 인터포저의 빌드업층에서의 연속한 세로 방향의 접속, 이른바 스택 비아(stacked via) 접속이 적용되고 있다. 스택 비아는 비아를 직선적으로 복수 단 쌓아 올린 것이며, 배선 거리를 단축하는 것이 가능한 것으로 인하여 인덕턴스를 유효하게 저감할 수 있다(예를 들면 특허 문헌 2).
플립 칩 실장한 반도체 패키지는 반도체 소자, 회로 기판 및 금속 범프 등의 접합부의 신뢰성을 확보하기 위해, 통상 반도체 소자 및 회로 기판의 틈새에 보강 용 수지 조성물(언더필)을 충전한다. 언더필 재료로는 종래, 에폭시 수지를 비롯한 열경화성 수지가 널리 이용되어 왔다.
이 반도체 장치는 실리콘 칩의 능동면(能動面, functioning surface)을 회로 기판측으로 향하게 하고 도전성 재료를 통하여 회로 기판에 전기적으로 접속하고, 실리콘 칩과 회로 기판의 틈새를 열경화성 수지 조성물로 충전 경화한 반도체 장치이다. 또, 이 열경화성 수지 조성물은 열경화성 수지와 화학 결합하는 탄소 원자수 10 이상 30 이하의 직쇄상 지방족 탄화수소 화합물을 가진다. 높은 온도 사이클 신뢰성을 가지면서, 낮은 온도, 작은 전단력으로, 또, 실리콘 칩이나 회로 기판을 손상하는 일 없이 실리콘 칩을 떼어낼 수 있는 것이다(예를 들면, 특허 문헌 3).
특허 문헌 1: 일본 특개 2006-24842호 공보
특허 문헌 2: 일본 특개 2001-35960호 공보
특허 문헌 3: 일본 특개평 11-233571호 공보
발명이 해결하려고 하는 과제
그렇지만, 상기 문헌 기재의 종래 기술은 이하의 점에서 개선의 여지를 가지고 있었다. 첫째로, 회로 기판과 반도체 소자는 일반적으로 선팽창 계수가 달라, 회로 기판은 유기 수지를 포함한 재료에 의해 구성되어 반도체 소자보다 큰 선팽창 계수를 가진다. 이 때문에, 회로 기판상에 반도체 소자를 실장한 구조의 반도체 패키지가 열이력(熱履歷)을 받으면 양자의 선팽창 계수의 상위에 기인해 회로 기판의 휘어짐이 생긴다.
코어재를 갖지 않는 코어리스 구조를 채용한 박형의 빌드업 인터포저에 있어서도 휘어지는 문제가 생기고 있다.
두번째로, 사용되는 회로 기판의 내층 회로 구성에 따라서, 반도체 패키지의 온도 사이클 신뢰성이 크게 다르다. 구체적으로는 코어층에 존재하는 스루홀의 수나 빌드업층에 존재하는 스택 비아의 수에 의해서, 그 신뢰성이 크게 변화한다.
인터포저에서는 스택 비아 접속을 가지는 회로 기판이 되고 있어 신뢰성이 문제가 되고 있다.
세번째로, 근래에는 반도체 소자의 구성 재료나, 반도체 소자와 회로 기판을 접속하는 금속 범프의 재료로서 종래와 다른 것이 이용되게 되어, 언더필에 대해서도, 이들에 적합하도록 새롭게 설계될 것이 요구되게 되었다. 또, 범프의 구성 재료로는 환경 조화의 관점으로부터 납을 포함하지 않는 재료가 주류가 되고 있다.
상술한 크랙 등의 손상의 발생은 납프리 땜납을 이용했을 경우, 보다 현저하게 된다. 납프리 땜납은 인성(靭性)이 충분하지 않기 때문에, 금속 범프와 반도체 소자나 회로 기판과의 계면에 있어서 크랙이 발생하기 쉽다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 종래 기술에서의 과제를 해소하는 것을 목적으로 하며, 특히, 반도체 패키지용 회로 기판에 스택 비아를 가지는 회로 기판을 적용했을 경우에 크랙이나 박리의 발생을 확실히 억제 또는 저감시켜 신뢰성을 높이고, 회로 기판 내층 회로의 설계 자유도를 향상시킴으로써, 내층 회로의 접속 배선 길이를 짧게 하는 것이 가능해져 인덕턴스의 저감이 가능해지는 플립 칩 반도체 패키지, 빌드업층 재료 및 봉지 수지 조성물을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 목적은 하기 [1] ~ [11] 기재의 본 발명에 의해 달성된다.
[1] 코어층 및 빌드업층을 갖춘 회로 기판과, 상기 회로 기판에 금속 범프를 통하여 접속되어 있는 반도체 소자와, 상기 반도체 소자 및 상기 회로 기판의 사이에 봉입되어 있는 봉지 수지 조성물을 갖춘 플립 칩 반도체 패키지용 접속 구조로서, 상기 봉지 수지 조성물의 경화물의 유리 전이 온도가 60℃ 이상 150℃ 이하이며, 실온으로부터 유리 전이 온도까지의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이고, 상기 빌드업층의 경화물의 유리 전이 온도가 170℃ 이상이며, 유리 전이 온도 이하의 면방향의 선팽창 계수가 40ppm/℃ 이하이고, 상기 코어층의 적어도 한쪽의 빌드업층에 스택 비아를 가지는 것을 특징으로 하는 플립 칩 반도체 패키지용 접속 구조이다.
[2] 상기 빌드업층의 수지부가 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중 적어도 1종 또는 복수 종을 포함한 수지 조성물로 이루어지는 상기 [1] 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[3] 상기 코어층의 양쪽에 스택 비아를 가지는 빌드업층을 갖춘 상기 [1] 또는 [2] 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[4] 상기 코어층에 스루홀을 가지는 상기 [1] 내지 [3] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[5] 상기 코어층에 스루홀을 가지며, 빌드업층의 스택 비아를 통하여 스루홀과 반도체 소자가 접속하고 있는 상기 [1] 내지 [4] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[6] 상기 코어층의 스루홀상에, 상기 빌드업층의 스택 비아가 형성되고, 그 스택 비아를 통하여 금속 범프에 의해 반도체 소자와 회로 기판이 접속하고 있는 상기 [1] 내지 [5] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[7] 상기 봉지 수지 조성물이, 적어도 1종의 에폭시 수지를 포함하고, 경화제, 실란 커플링제 및 무기 충전재를 추가로 함유한 봉지 수지 조성물인 상기 [1] 내지 [6] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[8] 상기 봉지 수지 조성물의 점도를 50 Paㆍsec 이하(25℃)로 하는 상기 [1] 내지 [7] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조이다.
[9] 상기 [1] 내지 [8] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조에 이용되는 것을 특징으로 하는 빌드업층 재료이다.
[10] 상기 [1] 내지 [8] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조에 이용되는 것을 특징으로 하는 봉지 수지 조성물이다.
[11] 상기 [1] 내지 [8] 중 어느 한 항 기재의 플립 칩 반도체 패키지용 접속 구조에 이용되는 것을 특징으로 하는 회로 기판이다.
발명의 효과
본 발명에 관한 플립 칩 반도체 패키지용 접속 구조는 스택 비아를 가지는 회로 기판을 적용했을 경우에 크랙이나 박리의 발생을 확실히 억제 또는 저감시켜 신뢰성을 높이고 인터포저 내층 회로의 설계 자유도를 향상시킴으로써, 내층 회로의 접속 배선 길이를 짧게 하는 것이 가능해져 반도체 패키지의 인덕턴스 저감이 가능해지는 효과를 나타낸다.
발명을 실시하기 위한 바람직한 형태
코어층 및 빌드업층을 갖춘 회로 기판과, 상기 회로 기판에 금속 범프를 통하여 접속되어 있는 반도체 소자와, 상기 반도체 소자 및 상기 회로 기판의 사이에 봉입되어 있는 봉지 수지 조성물을 갖춘 플립 칩 반도체 패키지의 접속구조로서, 상기 봉지 수지 조성물의 경화물의 유리 전이 온도가 60℃ 이상 150℃ 이하이며, 실온으로부터 유리 전이 온도까지의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이고, 상기 빌드업층의 경화물의 유리 전이 온도가 170℃ 이상이며, 유리 전이 온도 이하의 면방향의 선팽창 계수가 40ppm/℃ 이하이고, 상기 코어층의 적어도 한쪽의 빌드업층에 스택 비아를 가지는 플립 칩 반도체 패키지용 접속 구조를 이용하는 것으로 반도체 소자와 봉지 수지 조성물 사이의 경계 계면 근방의 응력 집중에 의한 크랙이나 박리의 발생을 확실히 억제 또는 저감시킬 수 있다.
이하, 본 발명에 관한 플립 칩 반도체 패키지 구조의 실시 형태에 대해 도면을 참조하면서 상세하게 설명한다.
<반도체 패키지의 구조에 대해>
도 1은 본 발명의 제 1 실시 형태와 관련되는 플립 칩 반도체 패키지 구조를 나타내는 대략의 단면 모식도이다. 도면 중, 1은 회로 기판, 2는 회로 기판의 위쪽에 배설된 반도체 소자이며, 그 두께는 예를 들면 약 100㎛ ~ 750㎛의 범위이다. 상기 회로 기판 (1)의 상면의 반도체 소자 접속용 전극면과 반도체 소자 (2)의 하면의 전극면의 사이는 금속 범프로서 땜납 볼 (3)을 통하여 플립 칩 접합되고 있다. 그리고, 상기 회로 기판 (1)과 반도체 소자 (2)의 사이에는 봉지 수지 조성물 (4)가 주입되고 있다. 회로 기판 (1)의 내층 구성으로는 중앙의 층에 코어층 (5)가 존재하고, 그 상하에 빌드업층 (6)이 적층되고 있다. 회로 기판 (1)내의 접속으로서 코어층 (5)에서는 스루홀 (7)에 의해 상하의 접속이 확보되고, 빌드업층 (6)에서는 스택 비아 (8)에 의해서 층 사이의 접속이 확보되고 있다. 칩 탑재면과 반대의 면에는 외부 접속 단자 (9)가 형성되고 있으며, 외부 접속 단자 (9)가 마더보드 단자와 접속된다.
<봉지 수지 조성물의 조성에 대해>
도 1에 있어서, 봉지 수지 조성물 (4)에는 한 형태로서 다음의 특성을 만족시키는 수지가 사용된다.
(1) 그 경화물의 TMA에서의 유리 전이 온도가 60 ~ 150℃, 보다 바람직하게는 70 ~ 115℃인 수지.
(2) 그 경화물의 선팽창 계수가 15 ~ 35ppm/℃, 보다 바람직하게는 20 ~ 35ppm/℃인 수지.
선팽창 계수는 예를 들면 TMA 장치(TA 인스트루먼트사제)를 이용하고, 10℃/분으로 승온하여 평가할 수 있다.
이와 같은 특성을 가지는 봉지 수지 조성물 (4)를 이용하면, 반도체 소자 (2)와 봉지 수지 조성물 (4)의 선팽창율의 차이를 낮게 할 수 있기 때문에, 경계 계면 근방의 응력 집중에 의한 크랙이나 박리의 발생을 확실히 억제 또는 저감을 더욱 효과적으로 달성할 수 있다.
봉지 수지 조성물 (4)의 열경화 수축율은 회로 기판 (1)이나 반도체 소자 (2)의 열수축율에 비해 크기 때문에, 환경 온도 등의 변화에 의해 각 구성 부재가 상반되어 휘어짐이 생기기 때문에, 특히 각 구성 부재의 경계 근방에 응력이 집중하여, 크랙의 발생 요인이 되기 쉬운 문제가 있다. 따라서, 상기 조건을 만족시키는 유리 전이 온도나 선팽창율이 낮은 봉지 수지 조성물 (4)를 이용하는 것으로, 봉지 수지 조성물 (4)와 회로 기판 (1)이나 반도체 소자 (2)와의 선팽창율 등의 차이로부터 생기는 열응력을 완화할 수 있는 효과를 얻을 수 있다. 또, 도 1에 있어서, 봉지 수지 조성물 (4)는 적어도 1종의 에폭시 수지를 포함한 수지이며, 경화제, 실란 커플링제 및 무기 충전재를 함유하는 것을 사용할 수 있다. 이와 같은 봉지 수지 조성물 (4)는 신뢰성 향상에 기여하는 내열성이나 유전 특성 등이 뛰어난 동시에, 가교 밀도의 조절에 의해 경화물의 유리 전이 온도나 탄성률 등을 낮게 하여, 상기와 같은 응력 저감 구조에 기여하는 것으로 하는 것이 바람직하다.
여기서, 봉지 수지 조성물 (4)에 대해 더욱 상세하게 설명하면, 상기 봉지 수지 조성물 (4)는 열경화 수지 조성물이며, 한 형태로는 (A) 에폭시 수지, (B) 경화제, (C) 실란 커플링제 및 (D) 무기 충전재ㆍ필러를 함유하는 액상 에폭시 수지 조성물의 경화물이다. 또, 상기 봉지 수지 조성물 (4)는 상기 성분 (A) ~ (D)에 더하여, 필요에 따라서 (E) 그 외의 첨가제를 함유해도 된다. 이하, 각 성분에 대해 설명한다.
봉지 수지 조성물 (4)에 이용되는 (A) 에폭시 수지란, 1 분자 중에 에폭시기를 2개 이상 가지는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들면 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 방향족 글리시딜아민형 에폭시 수지, 하이드로퀴논형 에폭시 수지, 비페닐형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형 에폭시 수지, 트리아진 핵 함유 에폭시 수지, 디시클로펜타디엔 변성 페놀형 에폭시 수지, 나프톨형 에폭시 수지, 나프탈렌형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 나프톨 아랄킬형 에폭시 수지, 지방족 에폭시 수지 등을 들 수 있다.
이 경우, 방향족환에 글리시딜 에테르 구조 또는 글리시딜 아민 구조가 결합한 구조를 포함하는 것이 내열성, 기계 특성, 내습성의 관점으로부터 바람직하고, 지방족 또는 지환식 에폭시 수지는 신뢰성, 특히 접착성의 관점으로부터 사용하는 양을 제한하는 편이 바람직하다. 이들은 단독으로도 2종 이상 혼합하여 사용해도 된다. 본 발명의 봉지 수지 조성물 (4)의 태양으로는 에폭시 수지로서 최종적으로 상온(25℃)에서 액상인 것이 바람직하지만, 상온에서 고체인 에폭시 수지라도 상온에서 액상인 에폭시 수지에 용해시켜, 결과적으로 액상의 상태이면 된다.
봉지 수지 조성물 (4)에 이용되는 (B) 경화제는 에폭시 수지 중의 에폭시기와 공유결합을 형성하는 것이 가능한 관능기를 1 분자 중에 2개 이상 포함하는 것, 단 관능기가 산무수물기인 경우에는 산무수물기를 1개 이상 포함하는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 관능기로는 페놀성 수산기, 산무수물기, 아미노기, 구체적인 예로는 페놀 수지, 산무수물, 1급 아민, 2급 아민 등이 있다.
상기의 경화제는 단독으로 이용해도, 같은 관능기를 포함한 2종 이상의 경화제를 배합하여 이용해도 되고, 나아가 포트 라이프(pot life)나 에폭시 수지와의 경화성을 해치지 않는 범위이면, 다른 관능기를 포함한 경화제를 2종 이상 배합하여 이용해도 된다. 반도체 패키지의 봉지 용도를 고려하면, 내열성, 전기적 기계적 특성의 관점으로부터 페놀 수지 및 방향족 폴리아민형 경화제가 바람직하다. 또 밀착성, 내습성을 겸비한다고 하는 관점에서는 방향족 폴리아민형 경화제가 바람직하다.
경화제의 배합량은 에폭시 수지의 에폭시 당량에 대한 경화제의 활성 수소 당량(에폭시 당량/활성 수소 당량)이 0.6 ~ 1.4의 범위이며, 보다 바람직하게는 0.7 ~ 1.3의 범위이다. 여기서 경화제의 활성 수소 당량이 상기 범위를 벗어나는 경우에는 반응성이나 조성물의 내열성이 현저하게 손상되기 때문에 바람직하지 않다. 단, 경화제에 포함되는 관능기가 산무수물기의 경우는 1 개의 산무수물기로부터 2개의 카르복시산기가 유도되는 것으로부터, 산무수물기 1 개에 대해 2개의 활성 수소가 포함되는 것으로서 계산한다.
봉지 수지 조성물 (4)에 이용되는 (C) 실란 커플링제는 그 화학 구조로는 1 분자 중에 알콕시기가 결합한 규소 원자와 관능기가 결합한 탄화수소부를 포함한 화학 구조를 가지는 것이면, 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들면, 3-글리시독시프로필 트리메톡시실란, 3-글리시독시프로필 트리에톡시실란, 3-글리시독시프로필메틸 디메톡시실란, 3-글리시독시프로필에틸 디에톡시실란, 2-(3,4-에폭시시클로헥실)에틸 트리메톡시실란 등의 에폭시실란 커플링제, 3-메타크릴옥시프로필 트리메톡시실란, 3-메타크릴옥시프로필 트리에톡시실란, 3-메타크릴옥시프로필메틸 디메톡시실란, 3-메타크릴옥시프로필에틸 디에톡시실란, 3-아크릴옥시프로필 트리메톡시실란 등의 아크릴레이트기가 결합한 실란 커플링제, N-아미노에틸화 아미노프로필메틸 디알콕시실란, N-아미노에틸화 아미노프로필 트리알콕시실란, 3-아미노프로필 트리메톡시실란, 3-아미노프로필 트리에톡시실란, N-페닐-γ-아미노프로필 트리메톡시실란, N-페닐-γ-아미노프로필 트리에톡시실란, N-페닐-γ-아미노부틸 트리메톡시실란, N-페닐-γ-아미노부틸 트리에톡시실란 등의 아미노실란 커플링제, N-(1,3-디메틸부틸리덴)-3-(트리에톡시실릴)프로필아민, N-(벤질리덴)-3-(트리에톡시실릴)프로필아민 등과 아미노실란 커플링제의 1급 아미노기를 케톤 또는 알데히드를 반응시켜 보호한 잠재성 아미노실란 커플링제, 3-메르캅토프로필 트리메톡시실란, 3-메르캅토프로필메틸 디메톡시실란 등의 메르캅토실란 커플링제, 비스(3-트리에톡시실릴프로필)테트라설파이드, 비스(3-트리에톡시실릴프로필)디설파이드 등이 열분해 함으로써 메르캅토실란 커플링제와 같은 기능을 발현하는 실란 커플링제 등이 있다.
또 이들의 실란 커플링제는 미리 가수분해 반응시킨 것을 배합해도 된다. 이들은 단독으로도 2종 이상 혼합하여 사용해도 된다. 본 발명의 경우, 에폭시실란 커플링제는 회로 기판, 반도체 패키지의 부재 표면(회로 기판 표면의 솔더 레지스트(solder resist), 실리콘 칩 표면의 폴리이미드, 실리콘 칩의 측면)에 대한 밀착성이 비교적 양호하다는 관점으로부터 바람직하다. 아미노실란 커플링제, 잠재성 아미노실란 커플링제 및 메르캅토실란 커플링제는 실리콘 칩 표면의 폴리이미드 및 질화 규소 표면과의 밀착성이 매우 양호하기 때문에 바람직하다.
실란 커플링제의 배합 방법으로는 수지 조성물을 제조하는 과정에서, 실리카 필러와 다른 재료를 혼합할 때에 동시에 커플링제를 배합, 분산, 혼합하는 인테그럴 블렌드(integral blend) 방식, (A) 에폭시 수지, (B) 방향족 아민 경화제 및/또는 실리카 필러 이외의 다른 첨가제에 사전에 커플링제를 분산ㆍ용해시킨 후 나머지 재료에 배합되는 마스터 배치 방식, 사전에 커플링제를 실리카 필러 표층에 화학 변형(chemical modification)하는 방식 등이 있고, 어느 배합 방법을 취해도, 이들을 조합한 배합 방법을 실시해도 된다. 보다 바람직하게는 마스터 배치 방식 또는 마스터 배치 방식과 실리카 표층에 화학 변형하는 방법을 조합한 배합 방법이 균일한 수지 조성물을 얻을 수 있다.
봉지 수지 조성물 (4)에 이용되는 (D) 무기 충전재ㆍ필러로는 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화 티탄, 알루미나, 용융 실리카(용융 구상 실리카, 용융 파쇄 실리카), 합성 실리카, 결정 실리카 등의 실리카 분말 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소 등의 질화물 등을 들 수 있다. 이들 무기 충전재는 단독으로도 혼합하여 사용해도 된다. 이 중에서도 수지 조성물의 내열성, 내습성, 강도 등을 향상할 수 있는 것으로부터 용융 실리카, 결정 실리카, 합성 실리카 분말이 바람직하다.
상기 무기 충전재의 형상은 특별히 한정되지 않지만, 충전 특성의 관점으로부터 형상은 구상인 것이 바람직하다. 이 경우, 무기 충전재의 평균 입자 지름은 바람직하게는 0.1 ~ 20㎛이고 특히 바람직하게는 0.2 ~ 8㎛이다. 평균 입자 지름이 상기 하한값을 넘는 경우는 수지 조성물의 점도가 저하하기 때문에 충전성이 향상하고, 상기 상한값을 넘지 않는 경우는 수지 조성물이 반도체 패키지의 틈새에 충전할 때에 수지 막힘이 생기기 어렵기 때문에 바람직하다.
봉지 수지 조성물 (4)에는 필요에 따라서, 상기 성분 외에 저응력재, 희석제, 안료, 난연제, 계면활성제, 레벨링제, 소포제 등의 다른 첨가물(E)을 배합해도 지장없다.
봉지 수지 조성물 (4)의 제조 방법으로는 각 성분, 첨가물 등을 플래네터리 믹서(planetary mixer), 3본 롤, 2본 열 롤, 분쇄기(mortar) 등의 장치를 이용하여 분산혼련한 후, 진공하에서 탈포처리해 제조한다. 미리 또는 제조 도중 단계에서 원재료 중의 휘발분을 제거할 목적으로, 대기압 또는 감압 분위기하, 에폭시 수지와 경화제의 반응이나 각 성분의 분해 반응이 일어나지 않는 온도 범위, 예를 들면 50℃ ~ 200℃에서 가열처리를 실시해도 지장없다. 또 분산 혼합 공정의 도중 단계 또는 최종 단계에, 5℃ ~ 35℃의 온도에서 12 ~ 96시간의 범위에서 양생을 실시해도 된다.
<회로 기판에 대해>
도 1에 있어서, 회로 기판 (1)은 수지 조성물을 포함한 적어도 한 층의 빌드업층과 코어층이 형성된 다층 회로 기판으로서, 코어층에는 도전부인 스루홀을 가지며, 빌드업층에는 도전부에 있는 스택 비아를 가지는 다층 회로 기판이다.
빌드업층의 특성으로서 빌드업층 수지부의 경화물의 유리 전이 온도가 170℃ 이상이며, 유리 전이 온도 이하의 면내 방향의 선팽창 계수가 40ppm/℃ 이하이다. 여기서, 면방향의 선팽창 계수는 예를 들면 TMA 장치(TA 인스트루먼트사제)를 이용하고, 10℃/분으로 온도상승하여 평가할 수 있다.
빌드업층 수지부의 경화물의 유리 전이 온도가 170℃보다 낮으면 제조 공정에서 가열된 후 실온으로 돌아올 때에 휘어짐이 커진다. 다층 회로 기판의 휘어짐을 제어하는 인자로는 유리 전이 온도 이하의 선팽창 계수를 들 수 있다. 바람직하게는 빌드업층의 유리 전이 온도가 175℃ 이상이다.
빌드업층 수지부의 경화물의 선팽창 계수가 40ppm/℃ 보다 크면 통상 회로에 이용되는 구리의 선팽창 계수(17 ~ 18ppm/℃)에 비해 배 이상 커져, 휘어짐을 크게 하는 요인이 된다. 바람직하게는 유리 전이 온도 이하의 선팽창 계수가 10 ~ 35 ppm/℃, 보다 바람직하게는 15 ~ 30 ppm/℃이다.
또 빌드업층 수지부의 경화물의 실온에서의 탄성률은 5 GPa 이상인 것이 바람직하다. 특히, 회로 기판의 회로 두께가 0.5 mm 이하로 얇은 경우에 전체의 강성이 높고 반도체 패키지의 제조시의 핸들링성이나 가공성이 향상한다.
빌드업층의 두께는 10 ~ 60㎛이고, 바람직하게는 20 ~ 50㎛이다. 코어층의 두께는 바람직하게는 500㎛ 이하이고, 보다 바람직하게는 50㎛ ~ 400㎛, 더욱 바람직하게는 100 ~ 300㎛이다.
다층 회로 기판은 코어층과 예를 들어 2 ~ 10층의 빌드업층을 포함하여 구성된다. 바람직하게는 2 ~ 6층의 빌드업층을 포함하여 구성된다.
상기 회로 기판의 외층 표면에는 도체의 보호, 절연성 유지 등의 목적으로, 땜납 레지스트 등의 내열성 코팅층을 설치하고 있어도 된다.
이와 같은 특성을 가지는 회로 기판 (1)을 이용하면, 회로 기판 (1)과 봉지 수지 조성물 (4)의 선팽창율의 차이를 작게 할 수 있기 때문에, 봉지 수지 조성물 (4)의 특성의 조정에 의한 작용 효과에 더하여, 응력 집중에 의한 크랙 발생의 억제 혹은 저감을 더욱 양호하게 달성할 수 있다.
<코어층에 대하여>
회로 기판 (1)에 있어서, 코어층의 수지부에 이용되는 재료는 적절한 강도를 가지고 있으면 되고 특별히 한정하는 것은 아니지만, 예를 들면, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중 적어도 1종 또는 복수 종의 수지 조성물을 섬유기재(예를 들면 유리 섬유 시트 등)에 함침시키고 반경화시켜서 이루어지는 판 모양의 재료(소위 프리프레그)를 적합하게 이용할 수 있다. 특히 시아네이트 수지와 페놀 수지와 에폭시 수지와 무기 충전재를 포함한 수지 조성물을 섬유기재(예를 들면 유리 섬유 시트 등)에 함침시켜 반경화시켜서 이루어지는 판 모양의 재료(소위 프리프레그)를 매우 적합하게 이용할 수 있다.
<빌드업층에 대해서>
회로 기판 (1)에 있어서, 빌드업층의 수지부에 이용되는 재료는 전술한 빌드업층의 유리 전이 온도 및 선팽창 계수의 조건을 만족시키고, 적절한 강도를 가지고 있으면 되고, 특별히 한정하는 것은 아니지만, 열경화성 수지를 포함한 수지 조성물로 구성되어 있는 것이 바람직하다. 이것에 의해, 빌드업층의 내열성을 향상할 수 있다.
또, 빌드업층에 이용하는 수지 조성물은 유리 섬유 시트를 비롯한 섬유기재에 함침시켜도 되고, 수지 조성물을 그대로 경화시켜도 된다. 여기서, 수지 조성물을 섬유기재에 함침시키는 방법으로는 특별히 한정되지 않는다. 또, 캐리어 기재 부착 빌드업층은 상기 수지 조성물로 구성되는 수지층을 캐리어 기재에 형성해서 이루어지는 것이다.
상기 열경화성 수지로는 예를 들면, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지, 벤조옥사진환을 가지는 수지, 우레아(요소) 수지, 멜라민 수지 등의 트리아진환을 가지는 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 디알릴프탈레이트 수지, 실리콘 수지 등을 들 수 있다.
이 중의 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
바람직하게는 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지, 벤조옥사진환을 가지는 수지 중, 적어도 1종 또는 복수 종을 포함하는 것이다.
에폭시 수지로는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 비페닐아랄킬형 에폭시 수지, 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보르넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등의 에폭시 수지 등을 들 수 있다.
페놀 수지로는 예를 들면, 페놀노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레졸페놀 수지, 동유(桐油), 아마인유, 호두유 등으로 변성한 유변성(oil modified) 레졸페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지 등을 들 수 있다.
또 이 중에서도, 특히 시아네이트 수지(시아네이트 수지의 프리폴리머를 포함한다)가 바람직하다. 이것에 의해, 빌드업층의 선팽창 계수를 작게 할 수 있다. 나아가, 빌드업층의 전기 특성(저유전율, 저유전 정접), 기계 강도 등에서도 뛰어나다.
상기 시아네이트 수지는 예를 들면 할로겐화 시안 화합물과 페놀류를 반응시켜, 필요에 따라서 가열 등의 방법으로 프리폴리머화함으로써 얻을 수 있다. 구체적으로는 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의해, 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성을 향상할 수 있다. 노볼락형 시아네이트 수지는 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한, 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다.
상기 노볼락형 시아네이트 수지로는 예를 들면 식(1)로 표시되는 것을 사용할 수 있다.
[화 1]
Figure 112009006042454-pct00001
상기 식(1)로 표시되는 노볼락형 시아네이트 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1 ~ 10이 바람직하고, 특히 2 ~ 7이 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 노볼락형 시아네이트 수지는 결정화하기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한값을 넘으면 용융 점도가 너무 높아져서 빌드업층의 성형성이 저하하는 경우가 있다.
상기 시아네이트 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500 ~ 4,500이 바람직하고, 특히 600 ~ 3,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 빌드업층의 경화물의 기계적 강도가 저하하는 경우가 있고, 더욱이 빌드업층을 제작했을 경우에 점성(tack)이 생겨 수지의 전사가 생기거나 하는 경우가 있다. 또, 중량 평균 분자량이 상기 상한값를 넘으면 경화 반응이 빨라져, 기판(특히 회로 기판)으로 했을 경우에, 성형 불량이 생기거나 층간 박리 강도(peel strength)가 저하하거나 하는 경우가 있다.
상기 시아네이트 수지 등의 중량 평균 분자량은 예를 들면 GPC(겔퍼미에이션크로마토그래피, 표준 물질: 폴리스티렌 환산)로 측정할 수 있다.
또, 특별히 한정되지 않지만, 상기 시아네이트 수지는 그 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
상기 열경화성 수지의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5 ~ 50중량%가 바람직하고, 특히 10 ~ 40중량%가 바람직하다. 함유량이 상기 하한값 미만이면 절연층을 형성하는 것이 곤란해지는 경우가 있고, 상기 상한값을 넘으면 빌드업층의 강도가 저하하는 경우가 있다.
상기 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우는 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않음)를 병용하는 것이 바람직하다
상기 에폭시 수지로는 예를 들면 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 크실릴렌형 에폭시 수지, 비페닐아랄킬형 에폭시 수지 등의 아릴 알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노르보르넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등을 들 수 있다.
에폭시 수지로서 이 중의 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다.
이들 에폭시 수지 중에서도 특히 아릴 알킬렌형 에폭시 수지가 바람직하다. 이것에 의해, 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
상기 아릴 알킬렌형 에폭시 수지란, 반복 단위 중에 하나 이상의 아릴 알킬렌기를 가지는 에폭시 수지를 말한다. 예를 들면 크실릴렌형 에폭시 수지, 비페닐디메틸렌형 에폭시 수지 등을 들 수 있다. 이 중에서도 비페닐디메틸렌형 에폭시 수지가 바람직하다. 비페닐디메틸렌형 에폭시 수지는 예를 들면 식(2)로 표시할 수 있다.
[화 2]
Figure 112009006042454-pct00002
상기 식(2)로 표시되는 비페닐디메틸렌형 에폭시 수지의 평균 반복 단위 n은 특별히 한정되지 않지만, 1 ~ 10이 바람직하고, 특히 2 ~ 5가 바람직하다. 평균 반복 단위 n이 상기 하한값 미만이면 비페닐디메틸렌형 에폭시 수지는 결정화하기 쉬워져, 범용 용매에 대한 용해성이 비교적 저하하기 때문에, 취급이 곤란해지는 경우가 있다.
또, 평균 반복 단위 n이 상기 상한값을 넘으면 수지의 유동성이 저하해, 성형 불량 등의 원인이 되는 경우가 있다. 평균 반복 단위 n의 수를 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 에폭시 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 1 ~ 55중량%가 바람직하고, 특히 5 ~ 40중량%가 바람직하다. 함유량이 상기 하한값 미만이면 시아네이트 수지의 반응성이 저하하거나 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한값을 넘으면 저선팽창성, 내열성이 저하하는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500 ~ 20,000이 바람직하고, 특히 800 ~ 15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 빌드업층의 표면에 점성이 생기는 경우가 있고, 상기 상한값을 넘으면 땜납 내열성이 저하하는 경우가 있다. 중량 평균 분자량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 에폭시 수지의 중량 평균 분자량은 예를 들면 GPC로 측정할 수 있다.
상기 수지 조성물은 제막성 수지를 함유하는 것이 바람직하다. 이것에 의해, 캐리어 기재 부착 빌드업층을 제조할 때의 제막성이나 핸들링성을 더욱 향상시킬 수 있다. 상기 제막성 수지로는 예를 들면, 페녹시계 수지, 비스페놀 F계 수지, 올레핀계 수지 등을 들 수 있다. 제막성 수지로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2 종류 이상을 병용하거나 1 종류 또는 2 종류 이상과 그들의 프리폴리머를 병용하거나 할 수도 있다. 이 중에서도, 페녹시계 수지가 바람직하다. 이것에 의해, 내열성 및 난연성을 향상시킬 수 있다.
상기 페녹시 수지로서 특별히 한정은 되지 않지만, 예를 들면, 비스페놀 A 골격을 가지는 페녹시 수지, 비스페놀 F 골격을 가지는 페녹시 수지, 비스페놀 S 골격을 가지는 페녹시 수지, 비스페놀 M 골격을 가지는 페녹시 수지, 비스페놀 P 골격을 가지는 페녹시 수지, 비스페놀 Z 골격을 가지는 페녹시 수지 등 비스페놀 골격을 가지는 페녹시 수지, 노볼락 골격을 가지는 페녹시 수지, 안트라센 골격을 가지는 페녹시 수지, 플루오렌 골격을 가지는 페녹시 수지, 디시클로펜타디엔 골격을 가지는 페녹시 수지, 노르보르넨 골격을 가지는 페녹시 수지, 나프탈렌 골격을 가지는 페녹시 수지, 비페닐 골격을 가지는 페녹시 수지, 아다만탄 골격을 가지는 페녹시 수지 등을 들 수 있다.
또 페녹시 수지로서 이 중의 골격을 복수 종류 가진 구조를 이용할 수도 있고 각각의 골격의 비율이 다른 페녹시 수지를 이용할 수 있다. 또한 다른 골격의 페녹시 수지를 복수 종류 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 페녹시 수지를 복수 종류 이용하거나 그들의 프리폴리머를 병용하거나 할 수도 있다.
이 중에서도, 비페닐 골격과 비스페놀 S 골격을 가지는 페녹시 수지를 이용할 수 있다. 이것에 의해, 비페닐 골격이 가지는 강직성에 의해 유리 전이 온도를 높게 할 수 있는 것과 동시에, 비스페놀 S 골격에 의해, 다층 회로 기판을 제조할 때의 도금 금속의 부착성을 향상시킬 수 있다.
또, 비스페놀 A 골격과 비스페놀 F 골격을 가지는 페녹시 수지를 이용할 수 있다. 이것에 의해, 다층 회로 기판의 제조시에 내층 회로 기판에 대한 밀착성을 향상시킬 수 있다. 또한, 상기 비페닐 골격과 비스페놀 S 골격을 가지는 페녹시 수지와 비스페놀 A 골격과 비스페놀 F 골격을 가지는 페녹시 수지를 병용해도 된다.
상기 제막성 수지의 분자량으로는 특별히 한정되지 않지만, 중량 평균 분자량이 1,000 ~ 100,000인 것이 바람직하다. 더욱 바람직하게는 10,000 ~ 60,000이다.
제막성 수지의 중량 평균 분자량이 상기 하한값 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한값을 넘으면, 제막성 수지의 용해성이 저하하는 경우가 있다. 제막성 수지의 중량 평균 분자량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
제막성 수지의 함유량으로는 특별히 한정되지 않지만, 수지 조성물 전체의 1 ~ 40중량%인 것이 바람직하다. 더욱 바람직하게는 5 ~ 30중량%이다. 제막성 수지의 함유량이 상기 하한값 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 일이 있다. 한편, 상기 상한값을 넘으면, 상대적으로 시아네이트 수지의 함유량이 적게 되기 때문에, 저선팽창성을 부여하는 효과가 저하하는 일이 있다. 제막성 수지의 함유량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
빌드업층에 이용되는 상기 열경화성 수지 및 제막성 수지는 모두 실질적으로 할로겐 원자를 포함하지 않는 것인 것이 바람직하다. 이것에 의해, 할로겐 화합물을 이용하는 일 없이 난연성을 부여할 수 있다. 여기서, 실질적으로 할로겐 원자를 포함하지 않는다는 것은 예를 들면, 에폭시 수지 또는 페녹시 수지 중의 할로겐 원자의 함유량이 0.15중량% 이하(JPCA-ES01-2003)인 것을 말한다.
상기 수지 조성물에는 필요에 따라서 경화촉진제를 이용해도 된다. 이 경화촉진제로는 공지의 것을 이용할 수 있다. 예를 들면 이미다졸 화합물, 나프텐산아연, 나프텐산코발트, 옥틸산주석, 옥틸산코발트, 비스(아세틸아세토네이토)코발트(II), 트리스(아세틸아세토네이토)코발트(III) 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 디아자비시클로[2,2,2]옥탄 등의 3급 아민류, 페놀, 비스페놀 A, 노닐페놀 등의 페놀 화합물, 아세트산, 벤조산, 살리실산, 파라톨루엔술폰산 등의 유기산 등, 또는 이의 혼합물을 들 수 있다. 경화촉진제로서 이들 중의 유도체도 포함하여 1 종류를 단독으로 이용할 수도 있고, 이들의 유도체도 포함하여 2 종류 이상을 병용하거나 할 수도 있다.
이들 경화촉진제 중에서도 특히 이미다졸 화합물이 바람직하다. 이것에 의해, 흡습 땜납 내열성을 향상시킬 수 있다. 그리고, 상기 이미다졸 화합물은 특별히 한정되지 않지만, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 가지는 것이 바람직하다.
여기서, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 가진다는 것은 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 혼합, 혹은 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 유기용제와 함께 혼합했을 경우에, 실질적으로 분자 레벨까지 용해, 또는 그에 가까운 상태까지 분산할 수 있는 성상을 가리키는 것이다.
빌드업층의 수지 조성물에 이용되는 상기 이미다졸 화합물로는 예를 들면, 1-벤질-2-메틸 이미다졸, 1-벤질-2-페닐 이미다졸, 2-페닐-4-메틸 이미다졸, 2-에틸-4-메틸 이미다졸, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-(2'-운데실이미다졸릴)-에틸-s-트리아진, 2.4-디아미노-6-[2'-에틸-4-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2-페닐-4,5-디히드록시메틸 이미다졸, 2-페닐-4-메틸-5-히드록시메틸 이미다졸 등을 들 수 있다.
이 중에서도, 1-벤질-2-메틸 이미다졸, 1-벤질-2-페닐 이미다졸 및 2-에틸-4-메틸 이미다졸로부터 선택되는 이미다졸 화합물인 것이 바람직하다. 이들 이미다졸 화합물은 특별히 뛰어난 상용성을 가지는 것으로, 균일성이 높은 경화물을 얻을 수 있는 것과 동시에, 미세하고 균일한 조화면을 형성할 수 있으므로, 미세한 도체 회로를 용이하게 형성할 수 있는 것과 동시에, 다층 회로 기판에 높은 내열성을 발현시킬 수 있다. 이와 같은 이미다졸 화합물을 이용함으로써, 시아네이트 수지나 에폭시 수지의 반응을 효과적으로 촉진시킬 수 있고 또, 이미다졸 화합물의 배합량을 적게 하여도 동등한 특성을 부여할 수 있다.
또한, 이와 같은 이미다졸 화합물을 이용한 수지 조성물은 수지 성분과의 사이에서 미소한 매트릭스 단위부터 높은 균일성으로 경화시킬 수 있다. 이것에 의해, 다층 회로 기판에 형성된 빌드업층의 절연성, 내열성을 높일 수 있다.
상기 이미다졸 화합물의 함유량으로는 특별히 한정되지 않지만, 상기 시아네이트 수지와 에폭시 수지와의 합계에 대해서, 0.01 ~ 5중량%가 바람직하고, 특히 0.05 ~ 3중량%가 바람직하다. 이것에 의해, 특히 내열성을 향상시킬 수 있다.
또, 상기 수지 조성물은 무기 충전재를 포함하는 것이 바람직하다. 이것에 의해, 저선팽창성 및 난연성의 향상을 도모할 수 있다. 또, 상기 시아네이트 수지 및/또는 그의 프리폴리머(특히 노볼락형 시아네이트 수지)와 무기 충전재의 조합에 의해, 탄성률을 향상시킬 수 있다.
상기 무기 충전재로는 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소, 질화탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서 이 중의 1 종류를 단독으로 이용할 수도 있고, 2 종류 이상을 병용하거나 할 수도 있다. 이 중에서도 특히, 실리카가 바람직하고, 용융 실리카(특히 구상 용융 실리카)가 저선팽창성이 뛰어난 점에서 바람직하다. 그 형상은 파쇄상, 구상이 있지만, 섬유기재에 대한 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 내리려면 구상 실리카를 사용하는 등, 그 목적에 맞춘 사용 방법이 채용된다.
상기 무기 충전재의 평균 입자 지름으로는 특별히 한정되지 않지만, 0.01 ~ 5.0㎛인 것이 바람직하다. 더욱 바람직하게는 0.1 ~ 2.0㎛이다.
무기 충전재의 평균 입자 지름이 상기 하한값 미만이면, 본 발명의 수지 조성물을 이용하여 수지 바니시를 조제할 때에, 수지 바니시의 점도가 높아지기 때문에, 캐리어 기재 부착 빌드업층을 제작할 때의 작업성에 영향을 주는 경우가 있다. 한편, 상기 상한값을 넘으면, 수지 바니시 중에서 무기 충전재의 침강 등의 현상이 일어나는 경우가 있다. 무기 충전재의 평균 입자 지름을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
또 상기 무기 충전재는 특별히 한정되지 않지만, 평균 입자 지름이 단분산(簞分散)인 무기 충전재를 이용할 수도 있고, 평균 입자 지름이 다분산(多分散)인 무기 충전재를 이용할 수 있다. 또한 평균 입자 지름이 단분산 및/또는 다분산인 무기 충전재를 1 종류 또는 2 종류 이상을 병용하거나 할 수도 있다.
상기 무기 충전재의 함유량으로서 특별히 한정되지 않지만, 수지 조성물 전체의 20 ~ 70중량%인 것이 바람직하다. 더욱 바람직하게는 30 ~ 60중량%이다.
무기 충전재의 함유량이 상기 하한값 미만이면, 저열팽창성, 저흡수성을 부여하는 효과가 저하하는 경우가 있다. 또, 상기 상한값을 넘으면, 수지 조성물의 유동성의 저하에 의해 빌드업층의 성형성이 저하하는 일이 있다. 무기 충전재의 함유량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 수지 조성물은 특별히 한정되지 않지만, 커플링제를 이용하는 것이 바람직하다. 상기 커플링제는 상기 열경화성 수지와 상기 무기 충전재의 계면의 습윤성을 향상시킴으로써, 내열성, 특히 흡습 땜납 내열성을 향상시킬 수 있다.
상기 커플링제로는 통상 이용되는 것이라면 뭐든지 사용할 수 있지만, 구체적으로는 에폭시실란 커플링제, 양이온성(cationic) 실란 커플링제, 아미노실란 커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이것에 의해, 무기 충전재의 계면과의 습윤성을 높게 할 수 있어 그에 따라 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 함유량으로는 특별히 한정되지 않지만, 무기 충전재 100 중량부에 대해서 0.05 ~ 3.0 중량부인 것이 바람직하다. 커플링제의 함유량이 상기 하한값 미만이면, 무기 충전재를 피복해 내열성을 향상시키는 효과가 충분하지 않은 일이 있다. 한편, 상기 상한값을 넘으면, 빌드업층의 굴곡강도가 저하하는 일이 있다. 커플링제의 함유량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 수지 조성물에서는 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌옥사이드 수지, 폴리에테르술폰 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 폴리스티렌계 열가소성 엘라스토머(예를 들면 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등), 폴리올레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 에폭시 변성 폴리부타디엔, 아크릴 변성 폴리부타디엔, 메타크릴 변성 폴리부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.
또, 상기 수지 조성물에는 필요에 따라서, 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제, 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.
여기서, 수지 조성물을 캐리어 기재에 형성시키는 방법으로는 특별히 한정되지 않지만, 예를 들면, 수지 조성물을 용제 등에 용해ㆍ분산시켜 수지 바니시를 조제하고, 각종 코터 장치를 이용해 수지 바니시를 캐리어 기재에 도공한 후, 이것을 건조하는 방법, 수지 바니시를 스프레이 장치를 이용해 캐리어 기재에 분무 도공한 후, 이것을 건조하는 방법 등을 들 수 있다.
이 중에서도, 콤마 코터, 다이 코터 등의 각종 코터 장치를 이용하여 수지 바니시를 캐리어 기재에 도공한 후, 이것을 건조하는 방법이 바람직하다. 이것에 의해, 보이드가 없고, 균일한 빌드업층의 두께를 가지는 캐리어 기재 부착 빌드업층을 효율적으로 제조할 수 있다.
캐리어 기재로는 특별히 한정되지 않지만, 예를 들면, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트 등의 폴리에스테르 수지, 불소계 수지, 폴리이미드 수지 등의 내열성을 가진 열가소성 수지 필름, 혹은 구리 및/또는 구리계 합금, 알루미늄 및/또는 알루미늄계 합금, 철 및/또는 철계 합금, 은 및/또는 은계 합금, 금 및 금계 합금, 아연 및 아연계 합금, 니켈 및 니켈계 합금, 주석 및 주석계 합금 등의 금속박 등을 이용할 수 있다.
상기 캐리어 기재의 두께로는 특별히 한정되지 않지만, 10 ~ 100㎛인 것을 이용하면, 캐리어 기재 부착 빌드업층을 제조할 때의 취급성이 양호하여 바람직하다.
상기 수지 바니시에 이용되는 용매는 상기 수지 조성물 중의 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매(貧溶媒)를 사용해도 상관없다. 양호한 용해성을 나타내는 용매로는 예를 들면 아세톤, 메틸 에틸 케톤, 메틸 이소부틸 케톤, 시클로 헥사논, 테트라 히드로푸란, 디메틸 포름아미드, 디메틸 아세트아미드, 디메틸 술폭시드, 에틸렌글리콜, 셀루솔브계, 카비톨계 등을 들 수 있다.
상기 수지 바니시 중의 고형분 함유량으로는 특별히 한정되지 않지만, 30 ~ 80중량%가 바람직하고, 특히 40 ~ 70중량%가 바람직하다.
그리고, 이와 같은 수지 조성물로 형성된 빌드업층은 예를 들면 과망간산염, 중크롬산염 등의 산화제를 이용하여 표면의 조화 처리를 실시하면, 조화 처리 후의 빌드업층 표면에 균일성이 높은 미소한 요철 형상을 다수 형성할 수 있다.
이와 같은 조화 처리 후의 빌드업층 표면에 금속 도금 처리를 실시하면, 조화 처리면의 평활성이 높기 때문에, 미세한 도체 회로를 정밀하게 형성할 수 있다. 또, 미소한 요철 형상에 의해 앵커 효과(anchoring effect)를 높여 빌드업층과 도금 금속의 사이에 높은 밀착성을 부여할 수 있다.
빌드업층에 있어서, 수지 조성물로 구성되는 빌드업층의 두께로는 특별히 한정되지 않지만, 5 ~ 100㎛인 것이 바람직하다. 더욱 바람직하게는 10 ~ 80㎛이다. 이것에 의해, 이 빌드업층을 이용하여 다층 회로 기판을 제조할 때에, 내층 회로의 요철을 충전해 성형할 수 있는 것과 동시에, 바람직한 빌드업층 두께를 확보할 수 있다.
<다층 회로 기판의 제조 방법에 대하여>
전술의 코어층 (5)에 사용하는 재료에 스루홀 (7)을 형성한 후, 스루홀 내면을 포함한 표면에 구리 도금 등을 실시하고, 원하는 패턴의 도체층을 형성함으로써 내층 배선판이 제작된다. 또한, 내층 배선판 자체가 다층 배선판이어도 된다.
도 1은 내층 배선판의 양쪽에 각각 빌드업층을 3층 적층한 구조를 나타내고 있다. 즉, 내층 배선판의 한쪽 면(소자 탑재면 측) 상에는 1 층째의 빌드업층 (6a), 2 층째의 빌드업층 (6b) 및 3 층째의 빌드업층 (6c)가 적층 형성되어 있다. 내층 배선판의 다른 쪽 면측도 마찬가지이다. 또한, 빌드업층 (6)의 적층수는 이것으로 한정되는 것이 아니고, 신호 배선수나 배선 패턴 등에 따라 적절히 설정 가능하다. 또, 빌드업층 (6)은 내층 배선판의 한쪽의 면상에만 형성해도 된다.
상기 빌드업층 (6)의 형성은 상기 빌드업층을 내층 배선판의 한면 또는 양면에 겹쳐 맞추고 가열 형성해 실시한다. 구체적으로는 상기 빌드업층 (6)과 내층 배선판을 맞추고, 진공 가압식 라미네이터 장치 등을 이용해 진공 가열 가압 성형시키고, 그 후, 열풍 건조 장치 등으로 가열 경화시킴으로써 얻을 수 있다.
여기서 가열 가압 성형하는 조건으로는 특별히 한정되지 않지만, 일례를 들면, 온도 60 ~ 160℃, 압력 0.2 ~ 3 MPa로 실시할 수 있다. 또, 가열 경화시키는 조건으로는 특별히 한정되지 않지만, 온도 140 ~ 240℃, 시간 30 ~ 120분간으로 실시할 수 있다. 또는 상기 빌드업층 (6)의 절연 수지를 내층 배선판에 겹쳐 맞추고, 평판 프레스 장치 등을 이용해 가열 가압 성형함으로써 얻을 수 있다. 여기서 가열 가압 성형하는 조건은 특별히 한정되지 않지만, 일례를 들면, 온도 140 ~ 240℃, 압력 1 ~ 4 MPa로 실시할 수 있다.
복수의 빌드업층 (6)은 배선층(도체층) (11)을 가지고 있다. 이들 빌드업층 (6)과 배선층 (11)을 순서대로 적층함과 동시에, 각층의 배선층 (11) 사이를 스택 비아 (8)로 전기적으로 접속함으로써, 복수의 빌드업층 (6)에 의한 다층 배선 구조가 형성되고 있다. 빌드업층 (6)의 형성 공정에는 예를 들면 세미애디티브법(semi-additive method)이나 풀애디티브법((full-additive method) 등의 애디티브법을 적용할 수 있다. 세미애디티브법에 의하면, 내층 배선판의 양면에 빌드업층 (6)을 형성한 후, 예를 들면 레이저 가공으로, 빌드업층 (6)에 비어 홀을 형성한다. 비어홀 내를 포함한 빌드업층 (6)의 표면에, 예를 들면 무전해 구리 도금과 전해 구리 도금을 순서대로 실시하고, 스택 비아 (8) 및 배선층 (11)을 형성한다. 무전해 도금 가공 후에, 빌드업재와 구리의 밀착성을 향상시키기 위해서 과열 처리를 가해도 된다. 이와 같은 빌드업층 (6)과 배선층 (11)(스택 비아 (8)을 포함한다)의 형성 공정이 적층수에 따라 복수 회 반복해 실시된다.
상술한 빌드업층 (6)을 가지는 회로 기판 (1)의 반도체 소자 탑재면측에는 배선층 (11), 스택 비아 (8) 및 스루홀 (7)에 의해 형성된 내부 배선에 접속된 전극 패드 (12)가 형성되고 있다. 한편, 회로 기판 (1)의 반도체 소자 탑재면과는 반대측의 면에는 내부 배선에 접속된 외부 접속 단자 (9)가 형성되어 있다. 전극 패드 (12)와 외부 접속 단자는, 배선층 (11), 스택 비아 (8), 스루홀 (7)에 의한 내부 배선을 통하여 전기적으로 접속되고 있다. 외부 접속 단자 (9)에는 땜납 범프나 Au 범프 등의 금속 단자가 적용된다.
<반도체 패키지에 대하여>
다음에, 도 1에서의 플립 칩 반도체 패키지에 대해 설명한다.
본 발명의 일실시 형태에서는 회로 기판 (1)의 반도체 소자 접속용 전극면과 반도체 소자 (2)의 전극면을 플립 칩 접합하는 접합 공정과, 상기 회로 기판 (1)과 상기 반도체 소자 (2)의 사이에 봉지 수지 조성물 (4)를 주입해 언더필부를 형성하는 봉지 공정을 구비한다.
상기 봉지 공정은 회로 기판 (1)과 반도체 소자 (2)를 플립 칩 접합한 봉지 수지 조성물 (4)를 충전하기 전의 반도체 패키지와 봉지 수지 조성물 (4)를 가열하면서, 반도체 소자 (2)의 옆 테두리부에 봉지 수지 조성물 (4)를 도포하여, 모세관 현상에 의해 틈새에 널리 퍼지게 하는 것이고, 생산 사이클을 단축시킬 목적으로부터, 반도체 패키지를 경사시키거나 압력 차이를 이용해 주입을 가속시키거나 하는 등의 방법을 병용해도 된다.
이와 같이 하여 봉지 수지 조성물 (4)가 충전ㆍ도포되었을 때, 100℃ ~ 170℃의 온도 범위에서 1 ~ 12시간 가열을 실시해, 봉지 수지 조성물 (4)를 경화시킨다. 여기서, 경화의 온도 프로파일을 변경해도 되고, 예를 들면, 100℃ 1시간 가열한 후에 계속해 150℃ 2시간 가열하는 것과 같이 단계적으로 온도를 변화시키면서 가열 경화를 실시해도 된다. 봉지 수지 조성물 (4)를 형성하기 위한 봉지 수지 조성물 (4)의 점도는 50 Paㆍsec 이하(25℃)로 하는 것이 바람직하다. 또, 회로 기판 (1)에 대해서도, 반도체 패키지의 상기 실시 형태에 있어서 기술한 것과 같은 특성을 가지는 것으로부터 선택되는 점은 같다.
또, 봉지 수지 조성물 (4)를 주입할 때의 봉지 수지 조성물 (4)의 점도는 2 Paㆍsec 이하로 하는 것이 바람직하다. 주입시의 온도는 60 ~ 140℃이고, 보다 바람직하게는 100 ~ 120℃이다. 또한, 상기의 형태에서는 봉지 수지 조성물 (4)의 특성과 회로 기판 (1)의 특성을 조정하고, 응력 저감에 기여하는 것으로 했지만, 봉지 수지 조성물 (4)의 특성과 회로 기판 (1)의 특성의 조정은 임의이다.
[도 1] 본 발명의 플립 칩 반도체 패키지 구조의 일례를 나타내는 개략 단면 모식도이다.
[도 2] 비교예로 이용한 코어층의 스루홀상의 양쪽에 스택 비아가 배치되지 않은 구조의 단면도이다.
[도 3] 실시예로 이용한 코어층의 스루홀상의 반도체 소자 탑재면측에 스택 비아가 배치된 구조의 단면도이다.
부호의 설명
1 회로기판
2 반도체 소자
3 땜납 볼
4 봉지 수지 조성물
5 코어층
6 빌드업층
6a 1 층째의 빌드업층
6b 2 층째의 빌드업층
6c 3 층째의 빌드업층
7 스루홀
8 스택 비아
9 외부 접속 단자
11 배선층
12 전극 패드
이하, 본 발명을 실시예에 의해 설명하지만, 본 발명은 이것으로 한정되는 것이 아니다.
1. 봉지 수지 조성물의 경화물의 물성 시험
봉지 수지 조성물 a ~ f를 조제했다.
표 1에 봉지 수지 조성물의 조성 및 유리 전이 온도, 선팽창 계수, 휨 탄성율(flexural elastic modulus), 점도의 측정 결과를 나타낸다. 배합량은 중량부이다.
유리 전이 온도에 대해서는 봉지 수지 조성물을 150℃×120분으로 경화 후, 절삭에 의해 5×5×10 mm의 시험편을 얻고 이 시험편을 세이코제 TMA/SS120를 이용해 압축 하중 5g, -100℃에서 300℃의 온도 범위를 승온 속도 10℃/분의 조건으로 측정했다. 같은 측정에 의해 선팽창 계수도 얻었다.
휨 탄성율에 대해서는 봉지 수지 조성물을 150℃ 오븐 중 120분간 경화한 후, 폭 10 mm, 길이 약 150 mm, 두께 4 mm로 성형한 후, 텐실론 시험기를 이용해 3점 휨모드, 스팬 64 mm, 속도 1 mm/분의 조건으로, 25℃ 분위기하에서 측정해, 얻어진 응력 변형 곡선(stress-strain curve)의 초기 구배에 의해 탄성률을 산출해, 휨 탄성율로 했다.
25℃에서의 점도 측정은 브룩필드형 점도계에 CP-51형 콘을 장착하고 5 rpm의 조건으로 측정을 실시했다. 110℃에서의 점도측정은 HAAKE사제 RheoStress RS150형 레오미터에 PP-60형 콘ㆍ플레이트를 장착해 1Hz의 조건으로 측정을 실시했다.
[표 1]
항목 일반 명칭 상품명 봉지
수지
조성물 a		 봉지
수지
조성물 b		 봉지
수지
조성물 c		 봉지
수지
조성물 d		 봉지
수지
조성물 e		 봉지
수지
조성물 f
에폭시
수지		 비스페놀 F형
에폭시 수지		 EXA-830
LVP		 100 65 100 0 65 65
3관능
글리시딜아민		 E-630 0 35 0 100 35 35
경화제 방향족 1급
아민형 경화제		 카야하드
AA		 36 46 32 72 46 46
실란
커플링제
 에폭시 실란
커플링제		 KBM-403 5 5 5 5 7 5
첨가제 저응력제 E-1800-6.5 5 5 5 5 5 5
희석제 DGME 2 2 2 2 2 2
충전재 구상 합성 실리카 아도마텍스 222 293 215 342 632 158
특성 충전재 함유율 60% 65% 60% 65% 80% 50%
유리 전이 온도(℃) 70 95 55 155 95 95
선팽창 계수(ppm/℃) 32 24 32 24 15 41
휨 탄성율(Gpa:25℃) 9 10 9 10 15 7
점도(25℃)(Paㆍsec) 13 25 12 15 100 4
EXA-830LVP: 대일본 잉크 화학공업(주)제, 에폭시 당량 161
E-630: 재팬ㆍ에폭시ㆍ레진(주)제, N,N-비스(2,3-에폭시프로필)-4-(2,3-에폭시프로폭시)아닐린, 에폭시 당량 97.5
카야하드 AA: 일본 화약(주)제, 3,3'-디에틸-4,4'-디아미노페닐메탄, 아민 당량 63.5
KBM-403: 신에츠화학공업(주)제, 3-글리시독시프로필트리메톡시실란, 분자량 236.3, 이론 피복 면적 330m2/g
E-1800-6.5(에폭시 변성 폴리부타디엔): 일본 석유화학(주)제, E-1800-6.5, 수평균 분자량 1800, 에폭시 당량 250
DGME: 시약 디에틸렌글리콜 모노에틸에테르: 와코순약공업(주)제
아도마텍스: 아도마텍스(주)제 합성 구상 실리카 SE-6200(평균 입경 2.5㎛), SO-E3(평균 입경 1㎛), SO-E2(평균 입경 0.5㎛)를 각각 45: 40: 15의 비율로 블렌 드 한 것(봉지 수지 조성물 e는 SE-6200만을 사용했다.)
2. 빌드업층에 이용하는 재료의 경화물의 물성 시험
빌드업층에 이용하는 재료로서 이하의 재료 1, ABF-GX13 및 FBR-EX60를 이용했다.
(1) 수지 바니시의 조제
노볼락형 시아네이트 수지(론더 재팬 주식회사제, 프리마세트 PT-30, 중량 평균 분자량 약 700) 25 중량부, 비페닐디메틸렌형 에폭시 수지(일본화약주식회사제, NC-3000, 에폭시 당량 275, 중량 평균 분자량 2000) 24.7 중량부, 페녹시 수지/비페닐에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체이며, 말단부는 에폭시기를 가지고 있는(재팬에폭시레진 주식회사제, YX-8100H30, 중량 평균 분자량 30000) 10 중량부, 이미다졸 화합물[시코쿠화성공업 주식회사제, 큐어졸 1B2PZ(1-벤질-2-페닐이미다졸)]0.1 중량부를 메틸 에틸 케톤에 용해, 분산시켰다. 또한, 무기 충전재/구상 용융 실리카(주식회사 아도마텍스제, SO-25R, 평균 입자 지름 0.5㎛) 40 중량부와 커플링제/에폭시실란 커플링제(GE 토시바실리콘 주식회사제, A-187) 0.2 중량부를 첨가하고, 고속교반 장치를 이용해 10분간 교반하여, 고형분 50중량%의 수지 바니시를 조제했다.
(2) 빌드업층에 이용하는 재료의 제작
상기에서 얻어진 수지 바니시를, 두께 25㎛의 PET(폴리에틸렌 테레프탈레이트) 필름의 한 면에, 콤마 코터 장치를 이용하여 건조 후의 수지층의 두께가 60㎛가 되도록 도공하고, 이것을 160℃의 건조 장치에서 10분간 건조하고, 빌드업층에 이용하는 재료(이하, 재료 1)를 제작했다.
상압 라미네이터를 이용해 빌드업층에 이용하는 재료를 2매 적층하고, 80㎛ 두께의 절연층을 제작하며, 상기에서 얻어진 재료 1에 있어서는 200℃, 2시간으로 경화하고, ABF-GX13 및 FBR-EX-60에 있어서는 180℃, 2시간으로 경화했다. 표 2에 빌드업층에 이용하는 재료의 유리 전이 온도, 선팽창 계수, 탄성률의 측정 결과를 나타낸다.
[유리 전이 온도 및 탄성률]
상기에서 얻어진 수지 경화물로부터 시험편 5mm×30 mm의 평가용 시료를 채취했다.
동적점탄성 측정 장치(DMA)(세이코 인스트루먼트사제 DMS6100)를 이용하고, 5℃/분으로 승온하면서, 주파수 10 Hz의 변형을 주어 동적점탄성의 측정을 실시하고, tanδ의 피크값으로부터 유리 전이 온도(Tg)를 판정하고, 또 측정에 의해 25℃, 250℃에서의 탄성률을 구했다.
[유리 전이 온도 및 선팽창 계수]
상기에서 얻어진 수지 경화물로부터 4mm×20 mm의 평가용 시료를 채취했다.
TMA 장치(TMA)(TA 인스트루먼트사제)를 이용하고, 10℃/분으로 승온하여 측정했다. α1은 유리 전이 온도 이하의 선팽창 계수이고 α2는 유리 전이 온도 이상에서의 선팽창 계수이다.
[표 2]
빌드업층 재료 1 ABF-GX13 FBR-EX-60
유리 전이 온도(TMA) (℃) 180 165 165
유리 전이 온도(DMA) (℃) 240 190 190
선팽창 계수(X, Y) α1(ppm) 30 46 36
α2(ppm) 90 120 71
탄성률 25℃(GPa) 13 4 4
250℃(GPa) 0.8 0 0
3. 코어층에 이용하는 재료의 경화물의 물성 시험
코어층에 이용하는 재료로서 HL832HS Type HS를 이용했다. 두께 0.4 mm 양면판의 구리박을 에칭 제거했다. 표 3에 코어층에 이용한 재료의 유리 전이 온도, 선팽창 계수, 탄성률의 값을 나타낸다.
[유리 전이 온도 및 탄성률]
상기에서 얻어진 수지 경화물로부터 시험편 5mm×30 mm의 평가용 시료를 채취했다.
동적점탄성 측정 장치(DMA)(세이코 인스트루먼트사제 DMS6100)를 이용하고, 5℃/분으로 승온하면서, 주파수 10 Hz의 변형을 주어 동적점탄성의 측정을 실시하고, tanδ의 피크값으로부터 유리 전이 온도(Tg)를 판정하고, 또 측정에 의해 25℃에서의 탄성률을 구했다.
[유리 전이 온도 및 선팽창 계수]
상기에서 얻어진 수지 경화물로부터 4mm×20 mm의 평가용 시료를 채취했다.
TMA 장치(TMA)(TA 인스트루먼트사제)를 이용하고, 10℃/분으로 승온하여 측정했다. α1은 유리 전이 온도 이하의 선팽창 계수이다.
[표 3]
코어층
HL832HS-Type HS
유리 전이 온도(TMA) (℃) 185
유리 전이 온도(DMA) (℃) 215
선팽창 계수(X 방향) α1(ppm) 14
탄성률(세로 방향) 25℃(GPa) 29
4. 회로 기판의 내층 구성
상기, 빌드업층에 이용한 재료 및 코어층에 이용한 재료를 이용하여 평가용 다층 회로 기판을 세미애디티브법에 의해 제작했다. 이 평가용 다층 회로 기판은 코어층의 양쪽에 각각 3층의 빌드업층이 적층된 8층 기판이고, 내층 배선은 코어층에 스루홀을 가지고, 그 스루홀의 양쪽에 3단의 스택 비아를 배치하여, 반도체 소자 탑재면의 전극 패드와 스루홀의 양쪽에 형성된 스택 비아가 직선적으로 접속된 내층 배선 구조를 가진다.
5. 반도체 패키지의 신뢰성 시험: 내(耐)리플로우 시험 + 열사이클 시험
상기 봉지 수지 조성물 a ~ f와 회로 기판 A ~ E(비교예 1, 2에서는 회로 기판 A를, 비교예 3에서는 회로 기판 B를, 실시예 1, 2에서는 회로 기판 C를, 비교예4 ~ 7 및 실시예 3에서는 회로 기판 D를, 비교예 8에서는 회로 기판 E를 이용했다.)와 실리콘 칩과 금속 범프로서 땜납 볼을 이용하고, 표 4에 나타내는 조합에 의해 플립 칩 실장에 의한 반도체 패키지(범프수: 484)를 제작하여, 비교예 1 ~ 8, 실시예 1 ~ 3으로서 이하의 조건에서 평가를 했다. 회로 기판 A ~ E의 구성은 이하에 나타내는 대로이다.
회로 기판 A: 사이즈 50mm×50mm 두께 0.7mm(690㎛), 회로층 8층.
기판의 내층 구조는 도 1과 같이 코어층의 스루홀상의 양쪽에 스택 비아가 배치된 구조이다 (코어층 재료: 미츠비시가스화학공업(주)제, HL832HS Type HS, 두께 0.4mm, 빌드업층: 아지노모토(주)제 ABF-GX13 두께 40㎛, SR층 상하 25㎛).
회로 기판 B: 사이즈 30mm×50mm 두께 0.7mm(690㎛), 회로층 8층.
기판의 내층 구조는 도 2와 같이 코어층의 스루홀상의 양쪽에 스택 비아가 배치되지 않은 구조이다(코어층 재료: 미츠비시가스화학공업(주)제, HL832HS Type HS, 0.4mm, 빌드업층: 재료 1 두께 40㎛, SR층 상하 25㎛).
회로 기판 C: 사이즈 50mm×50mm 두께 0.7mm(690㎛), 회로층 8층.
기판의 내층 구조는 도 1과 같이 코어층의 스루홀상의 양쪽에 스택 비아가 배치된 구조이다(코어층 재료: 미츠비시가스화학공업(주)제, HL832HS Type HS, 두께 0.4mm, 빌드업층: 재료 1 두께 40㎛, SR층 상하 25㎛).
회로 기판 D: 사이즈 50mm×50mm 두께 0.7mm(690㎛), 회로층 8층.
기판의 내층 구조는 도 3과 같이 코어층의 스루홀상의 반도체 소자 탑재면측의 일부에 스택 비아가 배치된 구조이다(코어층 재료: 미츠비시가스화학공업(주)제, HL832HS Type HS, 두께 0.4mm, 빌드업층: 재료 1 두께 40㎛, SR층 상하 25㎛).
회로 기판 E: 사이즈 30mm×50mm 두께 0.7mm(690㎛), 회로층 8층.
기판의 내층 구조는 도 3과 같이 코어층의 스루홀상의 반도체 소자 탑재면측의 일부에 스택 비아가 배치된 구조이다(코어층 재료: 미츠비시가스화학공업(주)제, HL832HS Type HS, 두께 0.4mm, 빌드업층: 타무라화연(주)제 FBR-EX-62 두께 40㎛, SR층 상하 25㎛).
30℃, 60%, 192 시간의 전처리를 실시하여, 내리플로우 시험(피크 온도 260℃ 3회 실시) + 열사이클 시험[-55℃(30분)/125℃(30분)에서, 500 사이클]을 실시한 후에, 도통 저항 시험에 의해 범프 접속 및 기판내 접속평가를 실시했다. 초기 저항값으로부터 +5%의 저항값 상승을 볼 수 있던 개소를 불량부로 하고, 불량율(=불량부 수/초기 접합 평가부 수)을 산출했다. 평가 결과 및 칩 센터 부근의 땜납 범프 접속 패드부에서 외부 출력 단자부까지의 배선 길이를 표 4에 나타냈다. 또, 배선 길이를 측정한 부분의 인덕턴스도 측정했다. ○은 양호, △는 실시예 1의 값에 대해서 2배 이상 나쁜 것으로 했다.
[표 4]

 회로
기판		 스택
비아 배치		 배선 길이
(μm)		 빌드업층 봉지 수지
조성물		 범프
불량율		 회로 기판내 불량율 인덕턴스
비교예 1 A 코어층의
양쪽		 640 ABF-GX13 a 30% 62% _
비교예 2 A 코어층의
양쪽		 640 ABF-GX13 b 0% 62% _
비교예 3 B 없음 1840 재료 1 a 0% 0% △
비교예 4 D 코어층의
한쪽		 1240 재료 1 c 100% 0% △
비교예 5 D 코어층의
한쪽		 1240 재료 1 d O% 50% -
비교예 6 D 코어층의
한쪽		 1240 재료 1 e 0% 0% △
비교예 7 D 코어층의
한쪽		 1240 재료 1 f 30% 0% △
비교예 8 E 코어층의
한쪽		 1240 FER-EX-62 a 30% 30% △
실시예 1 C 코어층의
양쪽		 640 재료 1 a 13% 0% ○
실시예 2 C 코어층의
양쪽		 640 재료 1 b 0% 0% ○
실시예 3 D 코어층의
한쪽		 1240 재료 1 a 0% 0% ○
-: 회로 기판내 불량 있어 측정하지 못함
이상의 실험 결과에 의해, 빌드업층 및 봉지 수지 조성물의 특성을 최적화함 으로써, 각 구성 부재 사이의 응력 저감 구조를 실현할 수 있어 스택 비아를 가지는 다층 회로 기판을 적용했을 경우에, 범프 크랙 및 회로 기판내 접속불량이 없는 신뢰성이 높은 플립 칩 반도체 패키지를 얻을 수 있는 것이 분명해졌다. 또, 코어층의 스루홀상에 스택 비아를 배치시키는 빌드업층을 증가시킴으로써 접속 배선 길이를 짧게 하는 것이 가능해져 인덕턴스 저감에 효과가 있었다.
특히 비교예 3은, 빌드업층에 스택 비아를 갖지 않기 때문에 배선 길이가 길고, 그 결과 인덕턴스가 커지고 있는 것을 확인했다.

Claims (11)

  1. 코어층 및 빌드업층을 갖춘 회로 기판과,
    상기 회로 기판에 금속 범프를 통하여 접속되어 있는 반도체 소자와,
    상기 반도체 소자 및 상기 회로 기판의 사이에 봉입되어 있는 봉지 수지 조성물을 갖춘 플립 칩 반도체 패키지용 접속 구조로서,
    상기 봉지 수지 조성물의 경화물의 유리 전이 온도가 60℃ 이상 150℃ 이하이고, 실온으로부터 유리 전이 온도까지의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이며, 상기 봉지 수지 조성물이 적어도 1종의 에폭시 수지를 포함하는 수지 조성물이고,
    상기 빌드업층의 경화물의 유리 전이 온도가 170℃ 이상이고, 유리 전이 온도 이하의 면방향의 선팽창 계수가 40ppm/℃ 이하이며, 상기 빌드업층은 열경화성 수지를 포함하는 수지 조성물이고,
    상기 코어층의 적어도 한쪽의 빌드업층에 스택 비아를 가지는 것을 특징으로 하는 플립 칩 반도체 패키지용 접속 구조.
  2. 청구항 1에 있어서,
    상기 빌드업층의 수지부가, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중 적어도 1종 또는 복수 종을 포함한 수지 조성물로 이루어지는 플립 칩 반도체 패키지용 접속 구조.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 코어층의 양쪽에 스택 비아를 가지는 빌드업층을 갖춘 플립 칩 반도체 패키지용 접속 구조.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 코어층에 스루홀을 가지는 플립 칩 반도체 패키지용 접속 구조.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 코어층에 스루홀을 가지고, 빌드업층의 스택 비아를 통하여 스루홀과 반도체 소자가 접속하고 있는 플립 칩 반도체 패키지용 접속 구조.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 코어층에 스루홀을 가지고, 상기 코어층의 스루홀상에, 상기 빌드업층의 스택 비아가 형성되며, 그 스택 비아를 통하여 금속 범프에 의해 반도체 소자와 회로 기판이 접속하고 있는 플립 칩 반도체 패키지용 접속 구조.
  7. 청구항 1 또는 청구항 2에 있어서,
    상기 봉지 수지 조성물이 경화제, 실란 커플링제 및 무기 충전재를 추가로 함유한 봉지 수지 조성물인 플립 칩 반도체 패키지용 접속 구조.
  8. 청구항 1 또는 청구항 2에 있어서,
    상기 봉지 수지 조성물의 점도를 50 Paㆍsec 이하(25℃)로 하는 플립 칩 반도체 패키지용 접속 구조.
  9. 청구항 1 또는 청구항 2 기재의 플립 칩 반도체 패키지용 접속 구조에 이용되는 것을 특징으로 하는 빌드업층 재료.
  10. 청구항 1 또는 청구항 2 기재의 플립 칩 반도체 패키지용 접속 구조에 이용되는 것을 특징으로 하는 봉지 수지 조성물.
  11. 청구항 1 또는 청구항 2 기재의 플립 칩 반도체 패키지용 접속 구조에 이용되는 것을 특징으로 하는 회로 기판.
KR1020097002046A 2007-03-30 2008-03-28 플립 칩 반도체 패키지용 접속 구조, 빌드업층 재료, 봉지 수지 조성물 및 회로 기판 KR101439565B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007092937 2007-03-30
JPJP-P-2007-092937 2007-03-30
PCT/JP2008/056069 WO2008123414A1 (ja) 2007-03-30 2008-03-28 フリップチップ半導体パッケージ用の接続構造、ビルドアップ層材料、封止樹脂組成物および回路基板

Publications (2)

Publication Number Publication Date
KR20100014220A KR20100014220A (ko) 2010-02-10
KR101439565B1 true KR101439565B1 (ko) 2014-09-11

Family

ID=39830899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097002046A KR101439565B1 (ko) 2007-03-30 2008-03-28 플립 칩 반도체 패키지용 접속 구조, 빌드업층 재료, 봉지 수지 조성물 및 회로 기판

Country Status (7)

Country Link
US (1) US7893542B2 (ko)
JP (1) JP5660272B2 (ko)
KR (1) KR101439565B1 (ko)
CN (1) CN101542719B (ko)
MY (1) MY151804A (ko)
TW (1) TWI416673B (ko)
WO (1) WO2008123414A1 (ko)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050150A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置及び半導体モジュール
JP5147755B2 (ja) * 2009-02-20 2013-02-20 新光電気工業株式会社 半導体装置及びその製造方法
JP5397007B2 (ja) * 2009-05-14 2014-01-22 富士通株式会社 プリント配線板および電子部品パッケージ
JP4973761B2 (ja) * 2009-05-25 2012-07-11 株式会社デンソー 半導体装置
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9225379B2 (en) 2009-12-18 2015-12-29 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
US8217272B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
JP5581933B2 (ja) * 2010-09-22 2014-09-03 ソニー株式会社 パッケージ基板及びこれを用いたモジュール並びに電気・電子機器
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US20120095132A1 (en) * 2010-10-19 2012-04-19 Chung-Hao Chang Halogen- and phosphorus-free thermosetting resin composition
US8586411B2 (en) 2010-11-16 2013-11-19 International Business Machines Corporation Manufacturing a filling of a gap in semiconductor devices
TWI436464B (zh) * 2011-01-13 2014-05-01 Advanced Semiconductor Eng 半導體封裝、基板及基板製造方法
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US20130048355A1 (en) * 2011-08-30 2013-02-28 Ibiden Co., Ltd. Printed wiring board
US11127664B2 (en) * 2011-10-31 2021-09-21 Unimicron Technology Corp. Circuit board and manufacturing method thereof
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
JP2013211518A (ja) * 2012-02-28 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
US9236277B2 (en) * 2012-08-10 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with a thermally conductive underfill and methods of forming same
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US9615453B2 (en) 2012-09-26 2017-04-04 Ping-Jung Yang Method for fabricating glass substrate package
WO2014092137A1 (ja) * 2012-12-11 2014-06-19 三井金属鉱業株式会社 多層プリント配線板及びその製造方法
JP5966903B2 (ja) * 2012-12-13 2016-08-10 Dic株式会社 シアン酸エステル樹脂、硬化性樹脂組成物、その硬化物、プリプレグ、回路基板、半導体封止材料、及びビルドアップフィルム
KR20140089178A (ko) * 2013-01-04 2014-07-14 삼성전기주식회사 정전 방전 보호 소자 및 그 제조 방법
JP6013960B2 (ja) * 2013-03-28 2016-10-25 京セラ株式会社 配線基板
CN104112673B (zh) * 2013-04-19 2017-06-23 碁鼎科技秦皇岛有限公司 芯片封装基板及其制作方法
US9474148B2 (en) 2013-09-26 2016-10-18 Trumpet Holdings, Inc. Stacked circuit board assembly with compliant middle member
JP2015070187A (ja) * 2013-09-30 2015-04-13 凸版印刷株式会社 半導体装置及び半導体装置の製造方法
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
KR102122540B1 (ko) * 2013-12-31 2020-06-26 엘지디스플레이 주식회사 씨오지 방식의 반도체칩 탑재용 기판 및 그 제조방법
JP2014220534A (ja) * 2014-08-26 2014-11-20 株式会社東芝 半導体装置の製造方法
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
JP6750228B2 (ja) * 2015-01-13 2020-09-02 デクセリアルズ株式会社 バンプ形成用フィルム、半導体装置及びその製造方法、並びに接続構造体
KR102414836B1 (ko) * 2015-09-17 2022-06-30 삼성전기주식회사 인쇄회로기판의 제조 방법
JP2017098338A (ja) * 2015-11-19 2017-06-01 株式会社デンソー 電子装置
CN105357864A (zh) * 2015-11-30 2016-02-24 珠海方正科技多层电路板有限公司 多层线路板及其制作方法
JP6735505B2 (ja) * 2016-09-06 2020-08-05 パナソニックＩｐマネジメント株式会社 プリント配線板、プリント回路板、プリプレグ
JP6891427B2 (ja) * 2016-09-09 2021-06-18 住友ベークライト株式会社 樹脂シート
TWI737851B (zh) * 2016-11-09 2021-09-01 日商昭和電工材料股份有限公司 印刷線路板及半導體封裝體
US10685922B2 (en) 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
US10714448B2 (en) 2017-05-09 2020-07-14 Unimicron Technology Corp. Chip module with porous bonding layer and stacked structure with porous bonding layer
US10950535B2 (en) 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10178755B2 (en) 2017-05-09 2019-01-08 Unimicron Technology Corp. Circuit board stacked structure and method for forming the same
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
JP2019071393A (ja) * 2017-10-11 2019-05-09 イビデン株式会社 プリント配線板
DE112020002534T5 (de) * 2019-05-23 2022-02-24 Rogers Corporation Verlustarme, zusammengesetzte Schicht und eine Zusammensetzung zur Herstellung desselben
WO2021081867A1 (zh) * 2019-10-31 2021-05-06 鹏鼎控股(深圳)股份有限公司 薄型电路板及其制造方法
CN111757593B (zh) * 2020-06-29 2023-12-22 深圳市百柔新材料技术有限公司 玻璃芯板电路板及其制备方法
GB202018676D0 (en) * 2020-11-27 2021-01-13 Graphcore Ltd Controlling warpage of a substrate for mounting a semiconductor die
CN114786367A (zh) * 2021-01-22 2022-07-22 宏恒胜电子科技（淮安）有限公司 高密度互连电路板及其制备方法
US11638359B2 (en) 2021-05-05 2023-04-25 Toyota Motor Engineering & Manufacturing North America, Inc. Low profile power module package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233571A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びアンダーフィル材並びに熱硬化性フィルム材
JP2001035960A (ja) 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
JP2006024842A (ja) 2004-07-09 2006-01-26 Toppan Printing Co Ltd 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000204131A (ja) * 1999-01-08 2000-07-25 Sumikin Chemical Co Ltd フェノ―ル系重合体組成物
JP3558576B2 (ja) * 1999-02-22 2004-08-25 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP2002076201A (ja) * 2000-08-31 2002-03-15 Keihin Corp 半導体装置の実装構造および実装方法
JP2002076202A (ja) * 2000-08-31 2002-03-15 Keihin Corp 半導体装置の実装構造および実装方法
JP2002327035A (ja) * 2001-02-28 2002-11-15 Sumikin Chemical Co Ltd フェノール系重合体、その製造方法及びそれを用いたエポキシ樹脂用硬化剤、半導体封止用エポキシ樹脂組成物ならびに半導体装置
JP2003082061A (ja) * 2001-09-10 2003-03-19 Asahi Denka Kogyo Kk 硬化性組成物
JP2003174257A (ja) * 2001-12-07 2003-06-20 Hitachi Chem Co Ltd 配線板及びその製造方法、半導体搭載用基板及びその製造方法、半導体パッケージ及びその製造方法
JP2003258034A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 多層配線基体の製造方法および多層配線基体
JP2004071656A (ja) * 2002-08-01 2004-03-04 Sumitomo Bakelite Co Ltd 多層配線板および半導体装置
JP2004134679A (ja) * 2002-10-11 2004-04-30 Dainippon Printing Co Ltd コア基板とその製造方法、および多層配線基板
JP2005268259A (ja) * 2004-03-16 2005-09-29 Kyocera Corp 多層配線基板
JP2006073593A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 配線基板とそれを用いた半導体装置
JP2006290949A (ja) * 2005-04-07 2006-10-26 Shin Etsu Chem Co Ltd 液状エポキシ樹脂組成物及び半導体装置
JP2006316250A (ja) * 2005-04-12 2006-11-24 Shin Etsu Chem Co Ltd 液状エポキシ樹脂組成物及び半導体装置
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
JP4372749B2 (ja) * 2005-12-22 2009-11-25 株式会社ルネサステクノロジ 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233571A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びアンダーフィル材並びに熱硬化性フィルム材
JP2001035960A (ja) 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
JP2006024842A (ja) 2004-07-09 2006-01-26 Toppan Printing Co Ltd 半導体装置

Also Published As

Publication number Publication date
CN101542719A (zh) 2009-09-23
CN101542719B (zh) 2011-05-11
JPWO2008123414A1 (ja) 2010-07-15
KR20100014220A (ko) 2010-02-10
US7893542B2 (en) 2011-02-22
US20090273073A1 (en) 2009-11-05
JP5660272B2 (ja) 2015-01-28
TWI416673B (zh) 2013-11-21
TW200849506A (en) 2008-12-16
WO2008123414A1 (ja) 2008-10-16
MY151804A (en) 2014-07-14

Similar Documents

Publication Publication Date Title
KR101439565B1 (ko) 플립 칩 반도체 패키지용 접속 구조, 빌드업층 재료, 봉지 수지 조성물 및 회로 기판
JP5608977B2 (ja) 半導体パッケージ、コア層材料、ビルドアップ層材料および封止樹脂組成物
TWI477220B (zh) 多層電路基板，絕緣片，及使用多層電路基板之半導體封裝
JP4802246B2 (ja) 半導体装置
KR20090045319A (ko) 반도체 패키지와 그 제조 방법 및 봉지 수지
JP4888147B2 (ja) 樹脂組成物、フィルム付きまたは金属箔付き絶縁樹脂シート、多層プリント配線板、多層プリント配線板の製造方法および半導体装置
KR101502653B1 (ko) 적층판, 회로판 및 반도체 장치
KR101409048B1 (ko) 회로 기판의 제조 방법, 반도체 제조 장치, 회로 기판 및 반도체 장치
WO2012157665A1 (ja) 半導体モジュール部品及び液状封止用樹脂組成物
JP5256681B2 (ja) 半導体装置、半導体装置用プリント配線板及び銅張積層板
JP2009070891A (ja) 半導体装置
JP2010080609A (ja) 半導体装置
KR20080104069A (ko) 절연 수지층, 캐리어부착 절연 수지층 및 다층 프린트 배선판
JP2012151214A (ja) 半導体モジュール部品及び液状封止用樹脂組成物
JP2009094216A (ja) 半導体装置の製造方法および半導体装置用プリント配線板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170822

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee