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JP2006073593A - 配線基板とそれを用いた半導体装置 - Google Patents

配線基板とそれを用いた半導体装置 Download PDF

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正幸 三浦
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寛 池辺
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Abstract

【課題】スタックドビアに起因する配線破断を抑制することによって、配線基板およびそれを用いた半導体装置の不良発生率の低減並びに信頼性の向上を図る。
【解決手段】配線基板１は、スルーホール部２を有する内層配線板３を具備する。内層配線板３の少なくとも一方の主面上にはビルドアップ層４が積層形成されており、このビルドアップ層４はビアを直線的に複数段積み上げたスタックドビア１０を例えば電源系ビアとして有している。スタックドビア１０はそれを構成する他のビア１０Ａ、１０Ｂよりビア径が大きい大径ビア１０Ｃを有する。あるいは、同一層内の他のビアよりビア径が大きい大径ビアでスタックドビアが構成されている。
【選択図】図２

Description

本発明は、半導体素子のパッケージ基板等に適用される配線基板とそれを用いた半導体装置に関する。
半導体素子のパッケージ基板には高密度の配線を備えることが求められることから、内層配線板（コア基板）の両面もしくは片面に絶縁層と配線層とを交合に積層したビルドアップ構造を有する多層配線基板（ビルドアップ基板）が多用されるようになってきている。ビルドアップ層間の接続にはビアが使用されるが、半導体素子の小型化、高集積化等に対応するために、信号系のビア径はより微細化される傾向にある。
すなわち、半導体素子周辺部の信号配線領域におけるバンプ（信号バンプ）の形成ピッチが微細化されることで、信号バンプ間（パッケージ基板側ではビアランド間）に配線を通す必要が生じる。このため、信号配線を微細化すると同時に、ビア径を微細化することが求められている。特に、信号バンプの配列数の増加に伴って、信号バンプ間（パッケージ基板側ではビアランド間）に通す信号数が多くなってきていることから、信号系のビア径はより微細化（小径化）される傾向にある。
一方、電源系のビアにはインダクタンスの低減が求められることから、スタックドビア（Stacked Via）構造を適用することが検討されている（例えば特許文献１参照）。スタックドビアはビアを直線的に複数段積み上げたものであり、配線距離を短縮することが可能であることから、インダクタンスを有効に低減することができる。これに対して、通常の信号系と同様に、ビア位置をずらして配置した場合には、ずらした距離分余計に配線が必要となることから、インダクタンスの増加が避けられない。このように、電源系ビアにはスタックドビアが有効であり、その適用が進められている。
ところで、ビルドアップ基板におけるビア径は、各層で同一とすることが一般的である。これはビルドアップ層の形成工程において、絶縁層にレーザ加工等でビアホールを形成する際の加工条件を統一するためである。このように、ビルドアップ基板のビア径は各層で同一とされており、具体的なビア径は上述した信号系のビア径に左右されることになる。従って、スタックドビア構造を適用した電源系ビアにおいても、そのビア径は信号系ビアの微細化に伴って小径化されることになる。
特開2003-264253号公報
上述したように、半導体素子のパッケージ基板等として使用されるビルドアップ基板において、電源系ビアにはスタックドビアが有効であるものの、信号系ビアの微細化に伴ってスタックドビアを構成するビアも小径化される傾向にある。スタックドビアは通常のビア（位置をずらして配置したビア）に比べて応力が集中しやすいことから、パッケージ基板上に半導体素子を搭載する際に生じる熱応力や半導体素子の動作温度に基づく熱応力等によって、小径化されたスタックドビアが破断しやすくなる。特に、電源系ビアにスタックドビアを適用した場合、ビア径の小径化に伴って破断等が生じやすくなる。
本発明はこのような課題に対処するためになされたもので、スタックドビアに起因する配線破断を抑制することによって、不良発生率の低減並びに信頼性の向上を図った配線基板とそれを用いた半導体装置を提供することを目的としている。
本発明の一態様に係る配線基板は、スルーホール部を有する内層配線板と、前記内層配線板の少なくとも一方の主面上に積層形成され、かつ前記スルーホール部と電気的に接続されたビアを有する複数のビルドアップ層とを具備し、前記複数のビルドアップ層は前記ビアを直線的に複数段積み上げたスタックドビアを有し、かつ前記スタックドビアはそれを構成する他のビアよりビア径が大きい大径ビアを有することを特徴としている。
本発明の他の態様に係る配線基板は、スルーホール部を有する内層配線板と、前記内層配線板の少なくとも一方の主面上に積層形成され、かつ前記スルーホール部と電気的に接続されたビアを有する複数のビルドアップ層とを具備し、前記複数のビルドアップ層は前記ビアを直線的に複数段積み上げたスタックドビアを有し、かつ前記スタックドビアは同一層内の他のビアよりビア径が大きい大径ビアで構成されていることを特徴としている。
また、本発明の一態様に係る半導体装置は、上記した本発明の態様に係る配線基板と、前記配線基板のビルドアップ層上に搭載され、かつ前記ビアと電気的に接続された半導体素子とを具備することを特徴としている。
本発明の一態様による配線基板は、スタックドビアの一部を他のビアよりビア径が大きい大径ビアとしている。このような大径ビアで応力集中を緩和することによって、スタックドビアに起因する配線破断を抑制することが可能となる。また、本発明の他の態様による配線基板は、スタックドビアを同一層内の他のビアよりビア径が大きい大径ビアで構成している。このような大径ビアで応力集中を緩和することによって、スタックドビアに起因する配線破断を抑制することが可能となる。これらによって、配線基板とそれを用いた半導体装置の不良発生率の低減並びに信頼性の向上を図ることができる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は本発明の第１の実施形態による配線基板の構成を示す断面図であり、図２はその要部を拡大して示す断面図である。これらの図に示す配線基板１は、スルーホール内に導体層を形成したスルーホール部（スルーホール導通部）２を有する内層配線板３を具備している。内層配線板３には、例えばガラスエポキシ樹脂基板、ビスマレイミド−トリアジン（ＢＴ）樹脂基板、ポリイミド樹脂基板、フッ素系樹脂基板等の樹脂基板が用いられる。このような樹脂基板にスルーホールを形成した後、スルーホールの内面を含む樹脂基板の表面に銅メッキ等を施して、所望パターンの導体層（配線層）を形成することによって、スルーホール部２を有する内層配線板３が作製される。なお、内層配線板３自体が多層配線構造を有するものであってもよい。
上述した内層配線板３はコア基板として機能するものであり、その両主面上にはビルドアップ層４が積層形成されている。図１および図２は内層配線板３の各主面上にそれぞれビルドアップ層４を3層積層した構造を示している。すなわち、内層配線板３の一方の主面（素子搭載面側）上には、図２に示すように、1層目のビルドアップ層４Ａ、2層目のビルドアップ層４Ｂ、および3層目のビルドアップ層４Ｃが積層形成されている。内層配線板３の他方の主面側も同様である。なお、ビルドアップ層４の積層数はこれに限られるものではなく、信号配線数や配線パターン等に応じて適宜に設定可能である。また、ビルドアップ層４は内層配線板３の一方の主面上のみに形成してもよい。
複数のビルドアップ層４はそれぞれ絶縁層５と配線層（導体層）６とを有している。これら絶縁層５と配線層６とを順に積層すると共に、各層の配線層６間をビア７で電気的に接続することによって、複数のビルドアップ層４による多層配線構造が形成されている。ビルドアップ層４の形成工程には、例えばセミアディティブ法やフルアディティブ法等のアディティブ法を適用することができる。セミアディティブ法によれば、内層配線板３の各面に絶縁層５を形成した後、例えばレーザ加工で絶縁層５にビアホールを形成する。ビアホール内を含む絶縁層５の表面に、例えば無電解銅メッキと電解銅メッキとを順に施して、ビア７および配線層６を形成する。このような絶縁層５と配線層６（ビア７を含む）の形成工程が積層数に応じて複数回繰り返し実施される。
上述したビルドアップ層４を有する配線基板（ビルドアップ基板）１の素子搭載面１ａ側には、配線層６、ビア７およびスルーホール部２により形成された内部配線に接続された電極パッド（Ｃ４パッド）８が形成されている。一方、配線基板（ビルドアップ基板）１の素子搭載面１ａとは反対側の面、すなわち実装面１ｂ側には、内部配線に接続された外部接続端子９が形成されている。電極パッド８と外部接続端子９とは、配線層６、ビア７、スルーホール部２等による内部配線を介して電気的に接続されている。外部接続端子９には半田バンプやＡｕバンプ等の金属バンプが適用される。
配線基板１の素子搭載面１ａ側は、素子中央部に相当する電源領域Ｘと素子周辺部に相当する信号配線領域Ｙとを有している。ビルドアップ層４の電源領域Ｘには、電源系ビアとしてスタックドビア１０が形成されている。スタックドビア１０はビアを直線的に複数段積み上げたものであり、具体的には図２に示すように、各ビルドアップ層４Ａ、４Ｂ、４Ｃに設けられたビア１０Ａ、１０Ｂ、１０Ｃを直線的に積み上げた構造を有している。このようなスタックドビア１０は配線距離を短縮できることから、インダクタンスの低減が求められる電源系配線のビアとして有効である。一方、信号配線領域Ｙは信号配線の取り回しを行うように、位置をずらして配置したビア７を有している。
電源系ビアを構成するスタックドビア１０は、前述したように通常のビアに比べて応力が集中しやすく、素子搭載時や実動作時に生じる熱応力等で破断が生じやすい。特に、素子搭載面１ａ側の電極パッド８の直下に存在するビア、すなわち最上層に位置する3層目のビルドアップ層４Ｃに設けられたビア１０Ａに、配線基板１と搭載素子（半導体素子）との熱膨張係数の差等に基づいて最大応力が付加されやすい。
そこで、この実施形態の配線基板１においては、図２に示したように、最上層のビルドアップ層４Ｃに設けられたビア１０Ｃのビア径Ｄ1を、他の2層のビルドアップ層４Ａ、４Ｂに設けられたビア１０Ａ、１０Ｂのビア径Ｄ2より大きくしている。すなわち、ビア１０Ｃは他のビア１０Ａ、１０Ｂよりビア径が大きい大径ビアとされている。なお、ビアの形状は下側の径が上側の径より小さいテーパ状（断面台形状）となることが一般的である。ここで規定するビア径は上側の径を基準とするものである（以下同じ）。
最大応力が付加されるビア１０Ｃのビア径Ｄ1を他のビア１０Ａ、１０Ｂのビア径Ｄ2より大きくする（Ｄ1＞Ｄ2）ことによって、ビア１０Ｃにおける応力集中をビア径（ビア面積）に基づいて緩和することができる。従って、素子搭載時や実動作時の熱応力等に起因するスタックドビア１０の破断を抑制することが可能となる。具体的な大径ビア（ビア１０Ｃ）のビア径は、応力集中の度合や信号ビアのビア径等に応じて適宜に設定されるものである。例えば、信号系ビアのビア／ビアランドの径が60／100μmであり、これを基準にして他のビア１０Ａ、１０Ｂのビア径／ビアランド径を同一径とした場合、大径ビア（ビア１０Ｃ）のビア径／ビアランド径は70／110μmとすることが好ましい。
上述したように、電源系ビアをスタックドビア１０で構成する際に、最大応力が付加される最上層のビルドアップ層４Ｃのビア１０Ｃを大径ビア、例えば他のビア１０Ａ、１０Ｂよりビア径が10μm程度大きい大径ビアとすることによって、応力集中によるスタックドビア１０の破断を抑制することができる。これによって、配線基板１の不良発生率の低減並びに信頼性の向上を図ることが可能となる。すなわち、半導体素子を搭載した際の信頼性等を大幅に高めた配線基板１を提供することができる。このような配線基板１は半導体素子のパッケージ基板に好適である。
ここで、大径ビアとするビアは必ずしも最上層に位置するビルドアップ層４Ｃのビア１０Ｃに限られるものではない。例えば、ビルドアップ層４や内層配線板３の構造等によっては、最下層に位置する1層目のビルドアップ層４Ａに設けられたビア１０Ａに最大応力が付加される場合がある。すなわち、内層配線板３の表面に設けられたＣｕ配線とビルドアップ層４を構成する絶縁樹脂層５との熱膨張係数の差、さらにはビルドアップ層４の層数等が影響して、最下層のビルドアップ層４Ａに設けられたビア１０Ａに最大応力が付加される場合がある。このような場合には、最下層のビルドアップ層４Ａのビア１０Ａを大径ビアとすることが好ましい。
このように、最大応力が付加されるビルドアップ層のビアを大径ビアとすることが好ましい。なお、大径ビアは最上層または最下層に位置するビルドアップ層４Ｃ、４Ａのビア１０Ｃ、１０Ａに限られるものではなく、最大応力が付加されるビアがこれら以外のビルドアップ層に設けられたビアの場合には、対象となる他のビアを大径ビアとしてもよい。電源系ビアとなるスタックドビア１０において、最大応力が付加されるビアのみを大径ビアとした場合、他のビアは信号系ビアと同一条件で加工できるため、大径ビアの加工に要するコストの上昇（ビア径の変更による加工コストの上昇）を抑制することができる。
次に、本発明の第２の実施形態による配線基板について、図３を参照して説明する。図３は本発明の第２の実施形態による配線基板の要部構成を示す断面図である。なお、第２の実施形態による配線基板２０の全体構成は第１の実施形態と同様であり、基本的には図１に示した配線基板１と同様な全体構成を有している。また、図１および図２と同一部分には同一符号を付し、その説明を一部省略する。
第２の実施形態による配線基板２０は、第１の実施形態と同様に、内層配線板３の一方の主面（素子搭載面側）上に順に積層形成された3層のビルドアップ層４、すなわち1層目のビルドアップ層４Ａ、2層目のビルドアップ層４Ｂ、および3層目のビルドアップ層４Ｃを有している。なお、内層配線板３の実装面側は図示を省略したが、素子搭載面側と同様に3層のビルドアップ層が積層形成されている。配線基板２０の素子搭載面２０ａ側において、電源領域Ｘは電源系配線を構成するビア（電源系ビア）としてスタックドビア２１を有している。スタックドビア２１は各ビルドアップ層４Ａ、４Ｂ、４Ｃに設けたビア２１Ａ、２１Ｂ、２１Ｃを直線的に積み上げたものである。
信号配線領域Ｙには信号配線の取り回しを行うように、位置をずらして配置した信号系ビア（信号配線を構成するビア）２２が設けられている。信号配線領域Ｙは素子内周部側に位置する信号バンプを外周部（素子の外側）に引き出すために、電極パッド８間に信号配線を通す必要がある。信号バンプを配置するバンプの列数が多ければ、その分電極パッド８間を通す信号配線数も増加するため、信号配線の微細化と同時に信号系ビア２２（ビアランドを含む）を小径化することが求められる。
これに対して、素子中央部に相当する電源領域Ｘは、上記したような信号配線領域Ｙとは異なり、配線を引き出す必要がないため、信号配線領域Ｙに比べてビア径／ビアランド径を大きくすることができる。そこで、応力集中が起こりやすいスタックドビア２１は、同一層内の他のビアよりビア径が大きい大径ビアを積み上げた構造を有している。すなわち、電源系ビアとなるスタックドビア２１を構成する各ビア２１Ａ、２１Ｂ、２１Ｃは、いずれも同一のビルドアップ層４内の信号系ビア２２（ビア径：Ｄ2）より大きいビア径Ｄ1を有している。このような大径ビアでスタックドビア２１は構成されている。
応力集中が起こるスタックドビア２１を構成する各ビア２１Ａ、２１Ｂ、２１Ｃのビア径Ｄ1を、同一層内の他のビア、すなわち信号系ビア２２のビア径Ｄ2より大きくする（Ｄ1＞Ｄ2）ことによって、スタックドビア２１への応力集中をビア径（ビア面積）に基づいて緩和することができる。従って、素子搭載時や実動作時の熱応力等に起因するスタックドビア２１の破断を抑制することが可能となる。スタックドビア２１を構成する大径ビア（ビア２１Ａ、２１Ｂ、２１Ｃ）の具体的なビア径は、応力集中の度合や信号系ビア２２のビア径等に応じて適宜に設定されるものである。例えば、信号系ビア２２のビア／ビアランドの径を60／100μmとした場合、大径ビア（ビア２１Ａ、２１Ｂ、２１Ｃ）のビア径／ビアランド径は70／110μmとすることが好ましい。
上述したように、電源系ビアにスタックドビア２１を適用する際に、応力集中を緩和することが可能な大径ビア、すなわち他の信号系ビア２２よりビア径が10μm程度大きいビア２１Ａ、２１Ｂ、２１Ｃでスタックドビア２１を形成することによって、応力集中によるスタックドビア２１の破断を抑制することができる。また、スタックドビア２１全体を大径ビアで構成することによって、応力に対する耐性をより高めることかできる。これによって、配線基板２０の不良発生率の低減並びに信頼性の向上を図ることが可能となる。すなわち、半導体素子を搭載した際の信頼性等を大幅に高めた配線基板２０を提供することができる。このような配線基板２０は半導体素子のパッケージ基板に好適である。
次に、本発明の一実施形態による半導体装置について、図４を参照して説明する。図４は本発明の一実施形態による半導体装置の構成を示す断面図である。同図に示す半導体装置３０は、前述した第１の実施形態による配線基板１または第２の実施形態による配線基板２０をパッケージ基板３１として具備している。このようなパッケージ基板３１の素子搭載面３１ａ上には半導体素子３２がフリップチップ接続されており、これらによって半導体装置（半導体パッケージ）３０が構成されている。
パッケージ基板３１と半導体素子３２とは、パッケージ基板３１（１，２０）の電極パッド８と半導体素子３２の図示を省略した電極端子との間に配置された金属バンプ３３で電気的および機械的に接続されている。半導体素子３２の電源端子は、パッケージ基板３１（１，２０）のスタックドビア３４（１０，２１）を有する電源系配線を介してチップコンデンサ３５に接続されており、さらにチップコンデンサ３５を介して電源装置に接続される。また、パッケージ基板３１と半導体素子３２との間のギャップ部分には、アンダフィル剤として樹脂３６が注入、固化されている。
上述した実施形態の半導体装置３０は、パッケージ基板３１の電源系配線にスタックドビア３４（１０，２１）を適用しているため、電源系配線のインダクタンスを有効に低減することができる。その上で、電源系配線を構成するスタックドビア３４の素子搭載時や実動作時の熱応力等に起因する破断を抑制しているため、半導体装置３０の不良発生率の低減並びに信頼性の向上を図ることが可能となる。すなわち、電源系配線の低インダクタンス化に基づくスイッチングノイズの低減等を図った上で、熱応力等に対する信頼性を大幅に向上させた半導体装置３０を提供することができる。
なお、本発明は上記した実施形態に限定されるものではなく、スタックドビアを有する各種の配線基板、およびそれに半導体素子を搭載した各種の半導体装置に適用することができる。そのような配線基板および半導体装置についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による配線基板の構成を示す断面図である。 図１に示す配線基板の要部構成を拡大して示す断面図である。 本発明の第２の実施形態による配線基板の要部構成を示す断面図である。 本発明の一実施形態による半導体装置の構成を示す断面図である。
符号の説明
１，２０，３１…配線基板、２…スルーホール部、３…内層配線板、４…ビルドアップ層、７…ビア、１０，２１…スタックドビア、３０…半導体装置、３２…半導体素子。

Claims (5)

  1. スルーホール部を有する内層配線板と、
    前記内層配線板の少なくとも一方の主面上に積層形成され、かつ前記スルーホール部と電気的に接続されたビアを有する複数のビルドアップ層とを具備し、
    前記複数のビルドアップ層は前記ビアを直線的に複数段積み上げたスタックドビアを有し、かつ前記スタックドビアはそれを構成する他のビアよりビア径が大きい大径ビアを有することを特徴とする配線基板。
  2. 請求項１記載の配線基板において、
    前記スタックドビアは電源系配線を構成し、かつ前記大径ビアは前記複数のビルドアップ層の素子搭載面側の最上層または最下層に配置されていることを特徴とする配線基板。
  3. スルーホール部を有する内層配線板と、
    前記内層配線板の少なくとも一方の主面上に積層形成され、かつ前記スルーホール部と電気的に接続されたビアを有する複数のビルドアップ層とを具備し、
    前記複数のビルドアップ層は前記ビアを直線的に複数段積み上げたスタックドビアを有し、かつ前記スタックドビアは同一層内の他のビアよりビア径が大きい大径ビアで構成されていることを特徴とする配線基板。
  4. 請求項３記載の配線基板において、
    前記スタックドビアは電源系配線を構成し、かつ前記大径ビアは信号系配線を構成する前記他のビアよりビア径が大きいことを特徴とする配線基板。
  5. 請求項１ないし請求項４のいずれか１項記載の配線基板と、
    前記配線基板のビルドアップ層上にフリップチップ搭載され、かつ前記ビアと電気的に接続された半導体素子と
    を具備することを特徴とする半導体装置。
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