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KR101345940B1 - 땜납, 납땜 방법 및 반도체 장치 - Google Patents

땜납, 납땜 방법 및 반도체 장치

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Publication number
KR101345940B1
KR101345940B1 KR1020120000146A KR20120000146A KR101345940B1 KR 101345940 B1 KR101345940 B1 KR 101345940B1 KR 1020120000146 A KR1020120000146 A KR 1020120000146A KR 20120000146 A KR20120000146 A KR 20120000146A KR 101345940 B1 KR101345940 B1 KR 101345940B1
Authority
KR
South Korea
Prior art keywords
solder
content
alloy
melting point
package substrate
Prior art date
Application number
KR1020120000146A
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English (en)
Other versions
KR20120088558A (ko
Inventor
도시야 아까마쯔
노부히로 이마이즈미
세이끼 사꾸야마
게이스께 우에니시
데쯔히로 나까니시
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20120088558A publication Critical patent/KR20120088558A/ko
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Abstract

본 발명의 과제는 연성이 높고, 장기간에 걸쳐 충분한 접합 강도를 유지할 수 있는 Pb 프리 땜납, 그 땜납을 이용한 반도체 장치 및 납땜 방법을 제공하는 것이다. Sn(주석), Bi(비스무트) 및 Zn(아연)을 포함하고, Zn의 함유량이 0.01wt％ 내지 0.1wt％인 땜납을 사용한다. 예를 들면 Bi 함유량이 45wt％ 내지 65wt％, Zn 함유량이 0.01wt％ 내지 0.1wt％, 잔량부가 Sn으로 이루어지는 땜납, 또는 Bi 함유량이 45wt％ 내지 65wt％, Sb(안티몬) 함유량이 0.3wt％ 내지 0.8wt％, Zn 함유량이0.01wt％ 내지 0.1wt％, 잔량부가 Sn으로 이루어지는 땜납을 사용하여, 전자 부품과 기판을 접합한다

Description

땜납, 납땜 방법 및 반도체 장치 {SOLDER, SOLDERING METHOD, AND SEMICONDUCTOR DEVICE}
본 발명은 땜납, 납땜 방법 및 반도체 장치에 관한 것이다.
종래, 전자 부품을 회로 기판에 실장할 때에는, 예를 들면 Pb(납) 함유량이 37wt％인 Sn(주석)-Pb 공정 땜납이 널리 사용되고 있었다. 그러나, 최근, 환경 보전의 관점에서 Pb을 포함하는 땜납의 사용이 규제되어, Pb을 포함하지 않는 소위 Pb 프리 땜납을 사용하도록 되었다.
일반적인 Pb 프리 땜납으로서, Ag(은) 함유량이 3wt％, Cu(구리) 함유량이 0.5wt％, 잔량부가 Sn으로 이루어지는 Sn-Ag-Cu 합금이 알려져 있다. 이하, 합금의 조성을 나타내는 경우에는, 원소 기호의 앞에 함유량(wt％)을 기재한다. 예를 들면, 상기한 Sn-Ag-Cu 합금의 경우에는, Sn-3wt％Ag-0.5wt％Cu라는 식으로 기재한다.
그 외, Pb 프리 땜납으로서, Sn-3.5wt％Ag 합금이나, Sn-0.7wt％Cu 합금이 알려져 있다.
특개소 62-252693호 공보 일본 특개 2001-334386호 공보 일본 특개 2010-167472호 공보
연성이 높고, 장기간에 걸쳐 충분한 접합 강도를 유지할 수 있는 Pb 프리 땜납, 그 땜납을 이용한 반도체 장치 및 납땜 방법을 제공하는 것을 목적으로 한다.
개시된 기술의 일 관점에 따르면, Sn(주석), Bi(비스무트) 및 Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％인 땜납이 제공된다.
개시된 기술의 다른 일 관점에 따르면, 전자 부품을 기판 상에 납땜하는 납땜 방법에 있어서, 상기 전자 부품과 상기 기판 상의 도전 패턴과의 사이에 융점 이상으로 가열한 땜납을 부착시키는 공정과, 상기 땜납을 상기 융점보다도 낮고, 실온보다도 높은 온도까지 냉각하여 일정 시간 유지하는 공정과, 상기 땜납을 실온까지 냉각하는 공정을 갖고, 상기 땜납이, Sn(주석), Bi(비스무트), Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％인 납땜 방법이 제공된다.
개시된 기술의 또 다른 일 관점에 따르면, 반도체 칩과, 양면에 각각 도체 패턴이 형성된 패키지 기판과, 상기 패키지 기판의 한쪽의 면과 상기 반도체 칩과의 사이에 개재하여 상기 반도체 칩을 상기 패키지 기판에 접합하는 제1 땜납과, 상기 패키지 기판의 다른 쪽의 면의 상기 도체 패턴에 접합된 제2 땜납을 갖고, 상기 제1 땜납은 상기 제2 땜납보다도 융점이 높고, 상기 제2 땜납은 Sn(주석), Bi(비스무트), Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％인 반도체 장치가 제공된다.
도 1은 Sn-Bi 합금의 상태도.
도 2는 Sn-Bi 합금 중의 Bi 함유량과 피로 수명과의 관계를 나타낸 도면.
도 3은 피로 수명의 측정 방법의 개요를 설명하는 도면.
도 4는 Sn-Bi-Sb 합금의 Sb 함유량과 파단 신장과의 관계를 조사한 결과를 나타낸 도면.
도 5의 (a)는 Sn-58wt％Bi-0.5wt％Sb 합금의 조직을 촬영한 주사형 전자 현미경 사진을 2치화 처리한 도면, 도 5의 (b)는 Sn-58wt％Bi-0.5wt％Sb-0.1wt％Zn 합금의 조직을 촬영한 주사형 전자 현미경 사진을 2치화 처리한 도면.
도 6은 Sn-58wt％Bi 합금의 성분을 나타내는 도면.
도 7은 리플로우 시의 온도 프로파일의 일례를 나타낸 도면.
도 8은 범프 풀 시험의 개요를 설명하는 도면.
도 9는 범프 풀 시험의 결과를 나타낸 도면.
도 10은 125℃의 온도 하에서 1000시간 유지한 후에 있어서의 Sn-58wt％Bi-0.5wt％Sb-Zn 합금 중의 Zn 함유량과 인장 강도(파단 응력)와의 관계를 나타낸 도면.
도 11은 습윤 확대율의 산출 방법을 설명하는 도면.
도 12는 Sn-Bi-Sb 합금 중의 Zn 함유량과 습윤 확대율과의 관계를 나타낸 도면.
도 13은 FC-BGA 패키지형 반도체 장치의 일례를 도시하는 단면도.
이하, 실시 형태에 대해 설명하기 전에, 실시 형태의 이해를 쉽게 하기 위한 예비적 사항에 대해 설명한다.
FC-BGA(Flip Chip Ball Grid Allay) 패키지형 반도체 장치에서는, 패키지 기판(인터포저)의 상측에 반도체 칩(다이)이 1차 실장용 땜납(땜납 범프)에 의해 실장되어 있다. 또한, 패키지 기판의 하측에는, 회로 기판에 접속하기 위한 2차 실장용 땜납(땜납 볼)이 설치되어 있다. 이 FC-BGA 패키지형 반도체 장치에서는, 회로 기판 상에 실장할 때에 1차 실장용 땜납이 용융하지 않는 것이 필요하다. 그것을 위해서는, 2차 실장용 땜납의 융점이 1차 실장용 땜납의 융점보다도 충분히 낮은 것이 중요하게 된다.
상술한 Pb 프리 땜납은, 모두 Sn-Pb 땜납(공정 땜납)보다도 융점이 높고, 현상에서는 2차 실장용 땜납으로서 바람직한 저융점의 Pb 프리 땜납이 발견되지 않는다. 예를 들면, Sn-37wt％Pb 땜납의 융점이 183℃인 것에 대해, 상술한 Sn-3wt％Ag-0.5wt％Cu 합금의 융점은 217℃, Sn-3.5wt％Ag 합금의 융점은 221℃, Sn-0.7wt％Cu 합금의 융점은 227℃이다.
그런데, 융점이 낮은 합금으로서, Sn-Bi(비스무트) 합금이 알려져 있다. 예를 들면, Sn-58wt％Bi 합금의 융점은 139℃이다. 따라서, 예를 들면 1차 실장용 땜납으로서 Sn-3wt％Ag-0.5wt％Cu 합금을 사용하고, 2차 실장용 땜납으로서 Sn-58wt％Bi 합금을 사용하는 것을 생각할 수 있다.
그러나, Sn-58wt％Bi 합금은 단단하여 깨지기 쉬워, 접합 후에 충격이나 큰 스트레스가 가해지면 균열이 발생하므로, 전자 부품용 땜납으로서의 신뢰성이 충분하지 않다.
한편, Sn-Bi 합금에 Sb을 0.5wt％ 내지 1.5wt％, Ag을 0.5wt％ 내지 3wt％의 비율로 첨가한 Pb 프리 땜납이나, Sn-Bi 합금에 Sb을 0.3wt％ 내지 0.8wt％의 비율로 첨가한 Pb 프리 땜납이 제안되어 있다.
본원 발명자들은, 상술한 Ag 또는 Sb을 첨가한 Sn-Bi 합금(Pb 프리 땜납)을 Cu(구리) 전극 상에 납땜하고, 고온 환경 하에 유지하여 접합 강도의 열화를 조사하는 환경 시험(가속 시험)을 실시하였다. 그 결과, 상술한 Pb 프리 땜납에서는, 전극과 땜납과의 계면에서 Cu와 Sn이 반응하여 금속간 화합물(Cu-Sn 반응층)이 성장함과 함께 깨지기 쉬운 Bi 리치층이 형성되어, 그에 따라 접합 강도가 저하되는 것이 판명되었다.
또한, Sn-Bi 합금에 Sb을 0.1wt％ 내지 3wt％, Zn(아연)을 2wt％ 내지 4wt％의 비율로 첨가한 땜납도 제안되어 있지만, 이 땜납은 세라믹용이며, Cu 등의 전극 재료에 대한 습윤성이 충분하지 않다.
(실시 형태)
본원 발명자들은, FC-BGA 패키지형 반도체 장치에 적용할 수 있는 Pb 프리 땜납, 즉 융점이 낮고, 연성이 높고, 장기간에 걸쳐 충분한 접합 강도를 유지할 수 있는 Pb 프리 땜납을 제공하기 위해, 다양한 실험 연구를 행하였다. 그 결과, Sn-Bi 합금에 Zn을 0.01wt％ 내지 0.1wt％의 비율로 첨가한 땜납(Sn-Bi-Zn 합금)은, 융점이 낮고, 응고 후에 Sn과 Bi와의 공정 조직을 형성하고, 고온 환경 하에서 환경 시험을 실시해도 강도의 저하가 적은 것이 판명되었다.
Sn-Bi-Zn 합금 중의 Bi 함유량이 45wt％ 미만인 경우에는, Sn의 초정(初晶) 석출이 증가하여 합금(땜납)의 융점이 높아진다. 한편, Sn-Bi-Zn 합금 중의 Bi 함유량이 65wt％를 초과하면, 융점이 높아짐과 함께, Bi의 초정 석출이 증가하여 합금이 깨지기 쉬워진다. 이 때문에, Sn-Bi-Zn 합금 중의 Bi 함유량은 45wt％ 이상, 65wt％ 이하로 하는 것이 바람직하다.
도 1은 Sn-Bi 합금의 상태도이다. 이 도 1로부터, Sn-Bi 합금의 경우, Bi 함유량이 45wt％ 내지 65wt％의 범위에서 융점이 165℃ 이하로 되는 것을 알 수 있다. 본 실시 형태에 따른 Pb 프리 땜납(Sn-Bi-Zn 합금)은, Sn-Bi 합금에 Zn을 첨가한 것이지만, Zn 함유량이 0.1wt％ 이하로 적으므로, 그 융점은 Sn-Bi 합금의 융점으로부터 거의 변화하지 않는다.
도 2는 횡축에 Bi 함유량을 취하고, 종축에 피로 수명을 취하여, Sn-Bi 합금 중의 Bi 함유량과 피로 수명과의 관계를 나타낸 도면이다. 여기서는, 도 3과 같이 폭이 10㎜, 길이가 50㎜, 두께가 0.7㎜인 시험편(1)에, 비틀림 방향의 변형(0.5％)을 6.28rad/sec의 속도로 반복하여 인가하고, 시험편(1)이 파손될 때까지의 횟수(반복 횟수)를 측정하여 피로 수명으로 하고 있다.
도 2로부터 알 수 있는 바와 같이, Bi 함유량이 51wt％ 내지 60wt％인 경우에는, 반복 횟수가 10×103회 이상이며, 피로 수명이 충분히 긴 것을 알 수 있다. 따라서 융점뿐만 아니라 피로 수명도 고려하는 경우에는, Sn-Bi-Zn 합금 중의 Bi 함유량은 51wt％ 이상, 60wt％ 이하로 하는 것이 바람직하다.
Zn은 Cu 전극에 대한 접합 강도를 개선하는 효과를 갖는다. 즉, Zn은 전극 재료인 Cu와 반응하여 전극과 땜납과의 계면에 Cu-Zn 화합물을 형성한다. 이 Cu-Zn 화합물에 의해, 전극과 땜납과의 접합 강도가 향상된다.
그러나, Sn-Bi-Zn 합금 중의 Zn 함유량이 0.01wt％ 미만인 경우에는, Cu-Zn 화합물의 생성량이 적어, 접합 강도를 향상시키는 효과가 충분하지 않다. 한편, Sn-Bi-Zn 합금 중의 Zn 함유량이 0.1wt％를 초과하는 경우에는, 땜납의 습윤성이 저하된다. 땜납의 습윤성이 저하되면, 활성력이 높은 플럭스가 필요해진다. 활성력이 높은 플럭스는 일반적으로 부식성이 높고, 플럭스 세정 후에 약간이라도 잔사가 남으면 장기간에 걸친 신뢰성이 저하된다. 이 때문에, 본 실시 형태에 따른 Pb 프리 땜납(Sn-Bi-Zn 합금)의 Zn 함유량은, 0.01wt％ 이상, 0.1wt％ 이하로 한다.
상술한 바와 같이, Sn-Bi 합금에 Zn을 첨가함으로써, 전극과 땜납과의 계면의 접합 강도가 향상된다. 이에 의해, 접합부의 파단을 억제할 수 있지만, 땜납 자체의 강도가 낮으면, 응력이 가해졌을 때에 땜납 부분에서 파단되어 버린다. 이 때문에, 땜납 자체의 강도를 향상시키는 것이 바람직하다.
도 4는 횡축에 Sb 함유량을 취하고, 종축에 파단 신장을 취하여, Sn-Bi-Sb 합금의 Sb 함유량과 파단 신장과의 관계를 조사한 결과를 나타낸 도면이다. 이 도 4로부터, Sn-Bi-Sb 합금 중의 Sb 함유량이 0.5wt％ 이하인 경우에는 Sb 함유량이 많아질수록 파단 신장은 커지지만, Sb 함유량이 0.5wt％를 초과하면 Sb 함유량이 많아질수록 파단 신장은 작아지는 것을 알 수 있다. 또한, 이 도 4로부터, Sb 함유량을 0.3wt％ 내지 0.8wt％로 하면, Sn-58wt％Bi 합금(도 4 중 Sb 함유량이 0일 때)보다도 파단 신장을 확실하게 크게 할 수 있는 것을 알 수 있다.
따라서, 본 실시 형태에 따른 Pb 프리 땜납에 있어서도, Sb을 0.3wt％ 내지 0.8wt％의 범위에서 첨가하는 것이 바람직하다. 이에 의해, 연성이 향상되고, 전극과 땜납과의 접합부의 파단뿐만 아니라, 땜납 부분에서의 파단도 억제할 수 있다.
도 5의 (a)는 Sn-58wt％Bi-0.5wt％Sb 합금의 조직을 촬영한 주사형 전자 현미경 사진을 2치화 처리한 도면이다. 또한, 도 5의 (b)는 Sn-58wt％Bi-0.5wt％Sb-0.1wt％Zn 합금의 조직을 촬영한 주사형 전자 현미경 사진을 2치화 처리한 도면이다.
도 5의 (a), (b)에 있어서, 색이 짙은 부분은 Sn, 색이 옅은 부분은 Bi이다. Sb은 Bi에 전율 고용하는 몇 안되는 원소 중 하나이다. 또한, Sn-Bi 합금 중에 첨가된 Sb은, Sn과 결합하여 금속간 화합물을 형성한다. 또한, Sn-Bi 합금의 경우, Bi는 공정으로서 정출하는 것과, Sn으로부터 석출하는 것이 있다. Sn-Bi 합금 중에 Sb을 첨가하면, 공정 조직이 미세화되어 연성(신장)이 향상된다.
도 5의 (a), (b)로부터, Sn-Bi-Sb 합금에 Zn을 첨가해도, 공정 조직의 조대화나 Zn의 정출은 거의 없고, 미세한 조직으로 되어 있는 것을 알 수 있다.
이하, 본 실시 형태에 따른 Pb 프리 땜납의 특성을 조사한 결과에 대해 설명한다.
(상온 범프 풀 시험)
우선, 시료 1로서, Sn-58wt％Bi 합금을 준비하였다. 도 6에 이 Sn-58wt％Bi 합금의 성분을 나타낸다. 또한, 도 6 중의 Sn 및 Bi 이외의 원소는 불순물(불가피적 불순물)이다.
다음으로, 시료 1과 동일 조성의 Sn-Bi 합금에 Sb을 0.5wt％의 비율로 첨가하여 Sn-Bi-Sb 합금으로 하고, 시료 2라고 하였다. 또한, 시료 2와 동일 조성의 Sn-Bi-Sb 합금에 Zn을 0.01wt％, 0.5wt％, 1.0wt％ 및 1.5wt％의 비율로 첨가하고, 각각 시료 3 내지 시료 6이라고 하였다.
한편, 사이즈가 110㎜×110㎜, 두께가 1.0㎜인 프린트 기판(글래스 에폭시 기판)을 복수매 준비하였다. 그들 프린트 기판의 표면에는 직경이 0.64㎜인 Cu 전극(랜드)이 격자 형상으로 배열되어 형성되어 있다. 또한, 프린트 기판의 면 상에는 솔더―레지스트막이 형성되어 있고, 그 솔더―레지스트막의 Cu 전극에 대응하는 부분에는 직경이 0.54㎜의 개구부가 형성되어 있다.
다음으로, 각 시료 1 내지 시료 6의 합금으로부터 각각 구 형상의 땜납 볼과 땜납 페이스트를 작성하였다. 그리고, 인쇄법에 의해 각 프린트 기판의 Cu 전극(랜드) 상에 땜납 페이스트를 도포한 후, 땜납 페이스트 상에 땜납 볼을 탑재하였다. 또한, 프린트 기판마다 땜납 페이스트 및 땜납 볼의 종류를 바꾸고, 동일 프린트 기판 상의 땜납 페이스트 및 땜납 볼은, 동일한 시료(합금)로 작성한 것이다.
다음으로, 질소 분위기 중에서 리플로우하여 땜납 볼과 Cu 전극을 접합하였다. 리플로우 시에는, 도 7에 온도 프로파일로 나타낸 바와 같이 180℃의 온도로 가열한 후, 융점 이하의 온도까지 냉각하여 일정 시간 유지하고, 그 후 실온까지 냉각하였다.
이와 같이 하여 Cu 전극 상에 땜납 볼이 접합된 프린트 기판을 시험체로 하였다. 그리고, 이들 시험체를 전기로에 넣어 125℃의 온도로 유지하고, 소정의 시간 경과 후에 전기로로부터 꺼내어 상온 범프 풀 시험을 실시하였다. 상온 범프 풀 시험에는, DAGE사제 시험 장치 SRRIS-4000P를 이용하였다.
도 8은 범프 풀 시험의 개요를 설명하는 도면이다. 도 8 중의 참조 부호 15는 시험 장치의 지그이며, 부호 10은 프린트 기판, 부호 11은 Cu 전극, 부호 12는 솔더―레지스트막, 부호 13은 땜납 볼이다. 이 도 8과 같이, 시험 장치의 지그(15)에 의해 땜납 볼(13)을 파지하고 300㎛/s의 속도로 박리하여, 파단 시의 응력(인장 강도)을 측정하였다.
도 9는 횡축에 시간을 취하고, 종축에 인장 강도를 취하여, 범프 풀 시험의 결과를 나타낸 도면이다. 또한, 도 10은 횡축에 Zn 함유량을 취하고, 종축에 인장 강도를 취하여, 125℃의 온도 하에서 1000시간 유지한 후에 있어서의 Sn-58wt％Bi-0.5wt％Sb-Zn 합금 중의 Zn 함유량과 인장 강도(파단 응력)와의 관계를 나타낸 도면이다.
도 9로부터 알 수 있는 바와 같이, Zn을 첨가하고 있지 않은 시료 1(Sn-58wt％Bi) 및 시료 2(Sn-58wt％Bi-0.5wt％Sb)는, 모두 125℃의 온도 하에서 1000시간 유지한 후의 인장 강도가, 초기의 1／3 이하로 저하되었다. 한편, Zn을 0.01wt％ 이상 함유하는 시료 3 내지 시료 6은, 모두 125℃의 온도 하에서 1000시간 유지한 후에도, 인장 강도의 저하는 적다.
Zn의 함유에 의해 강도가 향상되는 원인은, 이하와 같이 생각할 수 있다. 즉, Zn을 포함하지 않는 Sn-Bi 합금의 경우에는, Cu 전극과 땜납(Sn-Bi 합금)과의 계면에서 Sn이 Cu와 결합하고, 그 결과 Sn이 결핍되어 취약한 Bi 리치층이 형성된다. 이에 대해, Sn-Bi-Zn 합금의 경우에는, Zn이 Cu와 우선적으로 결합하므로, Sn의 결핍이 발생하지 않아, 취약한 Bi 리치층의 형성이 억제된다. 이에 의해, 장기간에 걸쳐 충분한 강도를 유지할 수 있다.
이상의 시험 결과로부터, Sn-Bi-Zn 합금 중에는 Zn을 0.01wt％ 이상 함유시키는 것이 유효한 것을 알 수 있다.
(습윤성 시험)
우선, 상온 범프 풀 시험 시와 마찬가지로, 시료 1로서 Sn-58wt％Bi 합금을 준비하였다. 또한, 시료 1과 동일 조성의 Sn-Bi 합금에 Sb을 0.5wt％의 비율로 첨가하여 Sn-Bi-Sb 합금으로 하고, 시료 2라고 하였다. 또한, 시료 2와 동일 조성의 Sn-Bi-Sb 합금에 Zn을 0.01wt％, 0.1wt％, 0.2wt％, 0.5wt％ 및 1.0wt％의 비율로 첨가하고, 각각 시료 3 내지 시료 7이라고 하였다.
다음으로, 순도가 99.9％인 Cu판 상에 로진계 플럭스(RMA 타입)를 도포하였다. 그리고, 이 Cu판 상에 시료 1 내지 시료 7의 각 합금에 의해 형성한 직경이 0.76㎜인 땜납 볼을 재치하였다. 그 후, 질소 분위기 중에서 리플로우를 실시하였다. 리플로우 시에는, 도 7에 온도 프로파일로 나타낸 바와 같이 180℃의 온도로 가열한 후, 융점 이하의 온도까지 냉각하여 일정 시간 유지하고, 그 후 실온까지 냉각하였다.
다음으로, 리플로우 후의 땜납의 높이를 광학 현미경을 이용한 높이 측정기에 의해 측정하고, 습윤 확대율을 산출하였다.
도 11은 습윤 확대율의 산출 방법을 설명하는 도면이다. 도 11 중의 부호 21은 Cu판, 부호 22는 리플로우 전의 땜납 볼, 부호 23은 리플로우 후의 땜납이다. 이 도 11과 같이, 리플로우 전의 땜납 볼(22)의 직경을 D, 리플로우 후의 땜납(23)의 높이를 H라고 하였을 때, 습윤 확대율은 하기 수학식 1에 의해 계산한다.
Figure 112012000179217-pat00001
도 12는 횡축에 Sn-Bi-Sb 합금 중의 Zn 함유량을 취하고, 종축에 습윤 확대율을 취하여, 양자의 관계를 나타낸 도면이다. 이 도 12로부터 알 수 있는 바와 같이, Zn 함유량이 많아질수록 습윤 확대율은 저하되고, Zn 함유량이 0.1wt％일 때는 습윤 확대율이 약 50％로 된다. 또한, Zn 함유량이 0.2wt％ 이상으로 되면, 습윤 확대율은 약 40％ 이하로 된다.
습윤 확대율이 40％ 이하가 되면, 납땜 시에 활성력이 높은 플럭스가 필요해진다. 그리고, 납땜 후의 세정이 충분하지 않으면, 땜납이 부식되어 장기간에 걸친 신뢰성이 현저하게 저하된다. 이 때문에, 본 실시 형태에서는, Sn-Bi-Zn 합금 중의 Zn 함유량을 0.1wt％ 이하로 한다.
(FC-BGA 패키지형 반도체 장치)
도 13은 FC-BGA 패키지형 반도체 장치의 일례를 도시하는 단면도이다. 이 도 13에 도시한 바와 같이, FC-BGA 패키지형 반도체 장치(30)에서는, 반도체 칩(32)이 1차 실장용 땜납(땜납 범프)(33)에 의해 패키지 기판(31) 상에 실장되어 있다. 또한, 반도체 칩(32)은 밀봉 수지(35)로 덮여 밀봉되어 있다.
패키지 기판(31)의 상면측 및 하면측에는 각각 금속박으로 이루어지는 패드(도체 패턴 : 도시 생략)가 형성되어 있다. 패키지 기판(31)의 상면측의 패드와 하면측의 패드는, 패키지 기판(31) 내에 형성된 배선(패턴 배선 및 비아 : 도시 생략)을 개재하여 전기적으로 접속되어 있다.
패키지 기판(31)의 하면측의 패드에는, 회로 기판(40)에 실장하기 위한 2차 실장용 땜납(땜납 볼)(34)이 접합되어 있다. 이 2차 실장용 땜납(34)을 개재하여, 반도체 칩(32)에 설치된 전자 회로와, 회로 기판(40)에 설치된 배선이 전기적으로 접속된다.
1차 실장용 땜납(33)으로서, 예를 들면 융점이 221℃인 Sn-3.5wt％Ag 합금, 융점이 227℃인 Sn-0.7wt％Cu 합금, 또는 융점이 217℃인 Sn-3wt％Ag-0.5wt％Cu 합금을 사용할 수 있다. 한편, 2차 실장용 땜납(34)으로서, 본 실시 형태에 따른 Sn-Bi-Zn 합금 또는 Sn-Bi-Sb-Zn 합금을 사용할 수 있다. 이와 같이, 1차 실장용 땜납(33) 및 2차 실장용 땜납(34)의 양방에 Pb 프리 땜납을 사용함으로써, Pb에 의한 환경 오염을 방지할 수 있다.
FC-BGA 패키지형 반도체 장치(30)를 회로 기판(40)에 실장(납땜)하는 경우, 예를 들면 도 7에 나타내는 온도 프로파일로 되도록 가열ㆍ냉각을 행한다.
본 실시 형태에 따른 Sn-Bi-Zn 합금(땜납) 및 Sn-Bi-Sb-Zn 합금(땜납)의 융점은, 135℃ 내지 150℃ 정도이다. 따라서, 납땜 시에는 이 온도보다도 높은 온도로 가열할 필요가 있다. 단, 온도가 너무 높으면 전자 부품 등에 나쁜 영향을 미치므로, 예를 들면 160℃ 내지 180℃로 가열하면 된다. 이 경우, 도 7 중에 실선으로 나타낸 바와 같이 실온으로부터 Sn-Bi-Zn 합금이 용융하는 온도까지 직선적으로 가열해도 되고, 용융 온도보다도 낮은 온도까지 가열하여 소정 시간 유지한 후, 용융 온도까지 가열해도 된다.
또한, 납땜 후에는 자연 냉각에 의해 온도를 내려도 되지만, 냉각 속도가 지나치게 빠르면 양호한 공정 조직을 얻을 수 없다. 한편, 냉각 속도가 너무 느리면 공정에 시간이 걸려 제품 코스트의 상승의 원인이 된다. 이 때문에, 냉각 속도는, 예를 들면 0.05℃/sec 내지 5℃/sec로 하는 것이 바람직하다.
도 7의 온도 프로파일에서는, 냉각 공정에서 땜납의 융점보다도 낮고 또한 실온보다도 높은 온도에서 일정 시간(예를 들면 0.5분간 이상) 유지하는 유지 공정을 포함하고 있다. 이 유지 공정은 필수적이지는 않지만, 공정 조직의 조대화를 한층 더 억제하기 위해서는, 유지 공정을 포함하는 것이 바람직하다. 이 유지 공정의 온도는 예를 들면 50℃ 내지 100℃로 하면 된다.
이와 같이 하여 회로 기판(40) 상에 실장된 FC-BGA 패키지형 반도체 장치(30)는, 충격이나 스트레스가 가해져도 접합 부분에 균열 등의 문제점이 발생하지 않아, 접합부의 신뢰성이 높다.
또한, 상기한 예에서는 실시 형태에 따른 Pb 프리 땜납을 FC-BGA 패키지형 반도체 장치의 2차 실장용 땜납으로서 사용하는 경우에 대해 설명하였다. 그러나, 실시 형태에 따른 Pb 프리 땜납을, 2차 실장용 땜납으로서가 아닌, 통상적인 전자 부품과 회로 기판과의 접합에 사용해도 되는 것은 물론이다. 또한, 상술한 바와 같이, 적어도 45wt％ 내지 65wt％의 Bi와, 0.01wt％ 내지 0.1wt％의 Zn과, 0.3wt％ 내지 0.8wt％의 Sb과, Sn을 함유하는 땜납 재료는, 피로 특성 및 접합 강도를 향상시키는 것이 가능하다. 마찬가지로, 45wt％ 내지 65wt％의 Bi와, 0.01wt％ 내지 0.1wt％의 Zn과, 0.3wt％ 내지 0.8wt％의 Sb과, Sn을 포함하는 땜납 접합부는, ―55℃ 내지 125℃의 온도 사이클 시험에 있어서 1000 사이클 이상의 높은 신뢰성을 갖는다.
실시 형태에 따른 Pb 프리 땜납은, 융점이 낮으므로, 납땜 공정에서 소비하는 에너지를 삭감할 수 있어, 반도체 장치의 제조 코스트를 저감할 수 있다. 또한, 납땜하는 전자 부품에 대한 열부하가 낮으므로, 납땜 시의 열에 의한 전자 부품의 열화가 방지된다. 이들 이유에 의해, 본 실시 형태에 따른 Pb 프리 땜납은, 미세화ㆍ고집적화된 전자 부품의 실장에 바람직하다.
또한, 이와 같은 반도체 장치는 전자 기기, 예를 들면 퍼스널 컴퓨터, 휴대 전화를 비롯한 소비자 기기나, 서버나 라우터 및 네트워크 제품 등에 적용된다. 이에 의해, 전자 기기의 신뢰성이 향상된다.
1 : 시험편
10 : 프린트 기판
11 : Cu 전극
12 : 솔더―레지스트막
13 : 땜납 볼
15 : 시험 장치의 지그
21 : Cu판
22 : 리플로우 전의 땜납 볼
23 : 리플로우 후의 땜납
30 : 반도체 장치
31 : 패키지 기판
32 : 반도체 칩
33 : 1차 실장용 땜납(땜납 범프)
34 : 2차 실장용 땜납(땜납 볼)
35 : 밀봉 수지
40 : 회로 기판

Claims (8)

  1. Sn(주석), Bi(비스무트) 및 Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％이고, 상기 Bi의 함유량이 45wt％ 내지 65wt％인 것을 특징으로 하는 땜납.
  2. 삭제
  3. Sn(주석), Bi(비스무트) 및 Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％이고, 0.3wt％ 내지 0.8wt％의 Sb(안티몬)을 더 함유하는 것을 특징으로 하는 땜납.
  4. 전자 부품을 기판 상에 납땜하는 납땜 방법으로서,
    상기 전자 부품과 상기 기판 상의 도전 패턴과의 사이에 융점 이상으로 가열한 땜납을 부착시키는 공정과,
    상기 땜납을 상기 융점보다도 낮고 또한 실온보다도 높은 온도까지 냉각하여 일정 시간 유지하는 공정과,
    상기 땜납을 실온까지 냉각하는 공정을 갖고,
    상기 땜납이, Sn(주석), Bi(비스무트), Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％이고, 상기 Bi의 함유량이 45wt％ 내지 65wt％인 것을 특징으로 하는 납땜 방법.
  5. 전자 부품을 기판 상에 납땜하는 납땜 방법으로서,
    상기 전자 부품과 상기 기판 상의 도전 패턴과의 사이에 융점 이상으로 가열한 땜납을 부착시키는 공정과,
    상기 땜납을 상기 융점보다도 낮고 또한 실온보다도 높은 온도까지 냉각하여 일정 시간 유지하는 공정과,
    상기 땜납을 실온까지 냉각하는 공정을 갖고,
    상기 땜납이, Sn(주석), Bi(비스무트), Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％이고,
    상기 땜납이, 0.3wt％ 내지 0.8wt％의 Sb(안티몬)을 더 함유하는 것을 특징으로 하는 납땜 방법.
  6. 전자 부품과 기판과의 접합부를 형성하고 있는 땜납이,
    적어도 45wt％ 내지 65wt％의 Bi(비스무트)와, 0.01wt％ 내지 0.1wt％의 Zn(아연)과, 0.3wt％ 내지 0.8wt％의 Sb(안티몬)과, Sn(주석)을 함유하여 이루어지는 것을 특징으로 하는 전자 기기.
  7. 반도체 칩과,
    양면에 각각 도체 패턴이 형성된 패키지 기판과,
    상기 패키지 기판의 한쪽의 면과 상기 반도체 칩과의 사이에 개재하여 상기 반도체 칩을 상기 패키지 기판에 접합하는 제1 땜납과,
    상기 패키지 기판의 다른 쪽의 면의 상기 도체 패턴에 접합된 제2 땜납을 갖고,
    상기 제1 땜납은 상기 제2 땜납보다도 융점이 높고, 상기 제2 땜납은 Sn(주석), Bi(비스무트), Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％이고, 상기 Bi의 함유량이 45wt％ 내지 65wt％인 것을 특징으로 하는 반도체 장치.
  8. 반도체 칩과,
    양면에 각각 도체 패턴이 형성된 패키지 기판과,
    상기 패키지 기판의 한쪽의 면과 상기 반도체 칩과의 사이에 개재하여 상기 반도체 칩을 상기 패키지 기판에 접합하는 제1 땜납과,
    상기 패키지 기판의 다른 쪽의 면의 상기 도체 패턴에 접합된 제2 땜납을 갖고,
    상기 제1 땜납은 상기 제2 땜납보다도 융점이 높고, 상기 제2 땜납은 Sn(주석), Bi(비스무트), Zn(아연)을 포함하고, 상기 Zn의 함유량이 0.01wt％ 내지 0.1wt％이고,
    상기 제2 땜납은, 0.3wt％ 내지 0.8wt％의 Sb(안티몬)을 더 함유하는 것을 특징으로 하는 반도체 장치.
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