KR101159680B1

KR101159680B1 - Internal voltage generating circuit of semiconductor device

Info

Publication number: KR101159680B1
Application number: KR1020100087862A
Authority: KR
Inventors: 이창렬
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-09-08
Filing date: 2010-09-08
Publication date: 2012-06-26
Also published as: KR20120025770A

Abstract

본 발명의 실시예는 반도체 장치의 내부 전압 생성 회로에 관한 것으로, 전원전압의 레벨에 대응하여 안정적인 내부 전압을 생성하는 회로에 관한 기술이다. 이러한 본 발명의 실시예는 기판 바이어스 전압의 레벨을 검출하여 검출신호를 출력하는 전압 검출기와, 검출신호에 따라 전원전압의 레벨에 대응하는 주기를 갖는 발진신호를 출력하는 발진부, 및 발진신호에 따라 펌핑동작을 수행하여 기판 바이어스 전압을 출력하는 펌핑부를 포함하고, 발진부는 복수의 단위 셀을 포함하고, 복수의 단위 셀 각각은 제 1전원에 따라 검출신호를 구동하는 구동부와, 제 1전원과 다른 전압 레벨을 갖는 제 2전원에 따라 발진신호의 로딩 커패시턴스를 제어하는 부하 조정부를 포함한다. Embodiments of the present invention relate to an internal voltage generation circuit of a semiconductor device, and a technique for generating a stable internal voltage corresponding to a level of a power supply voltage. According to an exemplary embodiment of the present invention, a voltage detector for detecting a level of a substrate bias voltage and outputting a detection signal, an oscillator for outputting an oscillation signal having a period corresponding to the level of the power supply voltage according to the detection signal, and an oscillation signal A pumping unit configured to perform a pumping operation to output a substrate bias voltage, the oscillation unit including a plurality of unit cells, each of the plurality of unit cells driving a detection signal according to a first power source, and a different from the first power source; And a load adjuster for controlling the loading capacitance of the oscillation signal according to the second power source having the voltage level.

Description

Internal voltage generating circuit of semiconductor device

본 발명의 실시예는 반도체 장치의 내부 전압 생성 회로에 관한 것으로, 반도체 장치의 내부 회로에 공급되는 내부 전압 생성 회로에 관한 것이다. Embodiments of the present invention relate to an internal voltage generation circuit of a semiconductor device, and to an internal voltage generation circuit supplied to an internal circuit of the semiconductor device.

일반적으로 반도체 메모리 장치는 외부 공급전원(VDD) 및 그라운드 전원(VSS) 등의 전원을 칩의 외부로부터 공급받아 고전압(VPP) 및 기판 바이어스 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. In general, a semiconductor memory device receives power such as an external supply power supply (VDD) and a ground power supply (VSS) from the outside of a chip and generates and uses internal voltages such as a high voltage (VPP) and a substrate bias voltage (VBB) by itself. .

또한, 네가티브 워드라인 스킴(negative wordline scheme)이란 워드라인(WL)의 비활성화 전압으로 접지전압(VSS, ground) 대신에 접지전압(VSS)보다 낮은 전압인 음전압(VBBW)을 사용하는 방식을 말한다. In addition, the negative wordline scheme refers to a method of using a negative voltage VBBW which is lower than the ground voltage VSS instead of the ground voltage VSS as the inactive voltage of the word line WL. .

네가티브 워드라인 스킴을 사용하는 경우 트랜지스터(T)의 문턱전압을 높이지 않으면서도 트랜지스터(T)의 Vgs(게이트-소스 간 전압) 관계를 이용하여 누설전류를 단속하기 때문에, 데이터를 저장하는데 걸리는 시간이 늘어나는 문제를 막을 수 있다는 장점이 있다.When the negative word line scheme is used, the time taken to store data is controlled by using the Vgs (gate-source-to-source) relationship of the transistor T to control the leakage current without increasing the threshold voltage of the transistor T. This has the advantage of preventing this growing problem.

이때, 반도체 메모리 장치는 내부 전압의 목표 레벨을 설정하여 현재 내부 전압의 목표 레벨 초과 여부를 감지하고 미달 되었을시 내부 전압을 펌핑하여 내부 전압이 일정한 목표 레벨을 유지하도록 제어한다. At this time, the semiconductor memory device sets a target level of the internal voltage to detect whether the current internal voltage exceeds the target level, and controls the internal voltage to maintain a constant target level by pumping the internal voltage when the target voltage is not reached.

이를 위해, 반도체 메모리 장치는 내부 전압 생성 회로를 구비하며, 내부 전압 생성 회로는 전압 감지부, 발진부 및 전압 펌핑부를 구비한다.To this end, the semiconductor memory device includes an internal voltage generation circuit, and the internal voltage generation circuit includes a voltage sensing unit, an oscillation unit, and a voltage pumping unit.

이와 같이 열거된 반도체 메모리 장치의 내부 전압 중 기판 바이어스 전압(VBB)은 주로 NMOS 트랜지스터의 벌크 전압으로 활용되어 누설 전류를 감소시키는 기능을 수행한다. Among the internal voltages of the semiconductor memory devices listed above, the substrate bias voltage VBB is mainly used as the bulk voltage of the NMOS transistor to reduce the leakage current.

또한, 기판 바이어스 전압(VBB)은 PMOS 트랜지스터의 게이트 단에 인가되어 PMOS 트랜지스터가 가지고 있는 문턱 전압(Threshold Voltage)을 극복하기 위해 사용되기도 한다. In addition, the substrate bias voltage VBB may be applied to the gate terminal of the PMOS transistor to be used to overcome the threshold voltage of the PMOS transistor.

이와 같은 기술은 반도체 메모리 장치의 서브 워드라인 드라이버와 같은 회로에서 활용되고 있다. 기판 바이어스 전압(VBB)의 레벨이 안정적일수록 반도체 메모리 장치의 전체적인 안정성이 담보될 수 있다.Such a technique is utilized in circuits such as sub word line drivers of semiconductor memory devices. As the level of the substrate bias voltage VBB is stable, the overall stability of the semiconductor memory device may be secured.

그런데, 전원전압(VDD)의 레벨이 상승하게 되면 전원전압(VDD)으로 구동되는 전압 펌핑부의 능력이 증가된다. 이에 따라, 전압 펌핑부가 과도하게 펌핑 동작을 수행하게 되어 기판 바이어스 전압(VBB)의 레벨이 변하게 되는 문제점이 있다. 즉, 1회 펌펑 동작시 공급되는 전하(Charge)가 증가하게 되어, 전원전압(VDD)이 증가할수록 기판 바이어스 전압(VBB)의 레벨이 더욱 낮아지게 된다. However, when the level of the power supply voltage VDD is increased, the capability of the voltage pumping unit driven by the power supply voltage VDD is increased. Accordingly, there is a problem that the voltage pumping unit performs an excessive pumping operation so that the level of the substrate bias voltage VBB changes. That is, the charge supplied in one pumping operation increases, and as the power supply voltage VDD increases, the level of the substrate bias voltage VBB becomes lower.

도 1은 전원전압(VDD)의 레벨에 따른 기판 바이어스 전압(VBB)의 변화를 나타낸 동작 파형도이다. 1 is an operating waveform diagram illustrating a change in the substrate bias voltage VBB according to the level of the power supply voltage VDD.

도 1의 동작 파형도를 참조하면, 전원전압(VDD)의 레벨이 높은 경우 기판 바이어스 전압(VBB)의 스윙(Swing) 폭이 증가하여 기판 바이어스 전압(VBB)의 전압 레벨이 더 낮아지게 됨을 알 수 있다. Referring to the operation waveform diagram of FIG. 1, when the level of the power supply voltage VDD is high, the swing width of the substrate bias voltage VBB increases, so that the voltage level of the substrate bias voltage VBB becomes lower. Can be.

기판 바이어스 전압(VBB)의 레벨이 낮아지는 것을 억제하기 위해서는 전압 감지부의 감도를 높여서 기판 바이어스 전압(VBB)의 레벨 검출신호를 발진부에 즉각적으로 전달하여 발진부의 출력을 중지시켜야 한다. In order to suppress the level of the substrate bias voltage VBB from being lowered, the sensitivity of the voltage sensing unit should be increased to immediately transmit the level detection signal of the substrate bias voltage VBB to the oscillator to stop the output of the oscillator.

하지만, 전압 감지부의 성능을 높이게 되면 대기 전류(Standby current)가 증가하게 되고, 면적이 증가하게 되는 또 다른 문제점이 발생하게 된다. However, if the performance of the voltage sensing unit is increased, the standby current is increased and another problem occurs that the area is increased.

또한, 전원전압(VDD)의 레벨이 높아져 기판 바이어스 전압(VBB)의 레벨이 낮아지는 것을 방지하기 위해 발진부의 주기를 증가시키는 방법이 있다. 전압 감지부의 반응 속도가 느리더라도 발진부에서 초과적인 펄스가 생성되기 이전에 발진부를 디스에이블 시킴으로써 과도한 펌핑이 발생되는 것을 방지하는 방법이다. In addition, there is a method of increasing the period of the oscillation part in order to prevent the level of the substrate bias voltage VBB from decreasing because the level of the power supply voltage VDD is increased. Even if the response speed of the voltage sensing unit is slow, it is a method of preventing excessive pumping by disabling the oscillator before generating an excessive pulse in the oscillator.

하지만, 전원전압(VDD)이 낮아지면 발진부의 주기가 길어지게 되고 1회의 펌핑 동작시 공급되는 전하가 적어지므로 정상적으로 필요한 펌핑 전류를 공급하는데 문제가 발생할 수 있다. However, when the power supply voltage VDD is lowered, the cycle of the oscillation unit becomes longer and the charge supplied during one pumping operation decreases, which may cause a problem in supplying the necessary pumping current.

한편, 메모리 소자 및 IC 칩 등에는 외부의 클록뿐만 아니라 내부 클록을 이용해야 하는 회로들이 존재한다. 특히, 플래시 메모리 등의 비휘발성 메모리에서는 마이크로 컨트롤러나 펌프 회로 등에 외부 클록의 입력 없이 내부 클록을 이용하는데, 이 클록을 발생시키는 회로가 오실레이터 회로이다.On the other hand, there are circuits that need to use an internal clock as well as an external clock in memory devices and IC chips. In particular, in a nonvolatile memory such as a flash memory, an internal clock is used without input of an external clock to a microcontroller, a pump circuit, or the like. An oscillator circuit is a circuit that generates this clock.

오실레이터로 쓰이는 회로의 기본은 링 오실레이터로써 홀수개의 인버터를 직렬로 연결하여 최종 단의 출력이 최초 인버터의 입력으로 피드백되는 구조로 이루어져 있다. The basis of the circuit used as an oscillator is a ring oscillator that connects an odd number of inverters in series so that the output of the final stage is fed back to the input of the first inverter.

즉, 오실레이터 회로는 트랜지스터의 조합에 따라 주기적으로 하이 또는 로우 레벨의 출력신호를 발생하게 된다. 그리고, CMOS (complementary metal-oxide-semiconductor : 상보형 금속 산화막 반도체)로 구성된 인버터 구조의 구동부를 소수 개만큼 연결하여 오실레이터 회로를 구성하게 된다. That is, the oscillator circuit periodically generates an output signal of high or low level depending on the combination of transistors. In addition, an oscillator circuit is formed by connecting a few driving units of an inverter structure composed of a complementary metal-oxide-semiconductor (CMOS).

하지만, 링 오실레이터는 그 구조가 간단한 대신 공정, 전원전압 및 온도변동(PVT 변동) 등에 대해 영향을 받아 그 주기가 크게 변하는 단점이 있다. 이를 개선하기 위해 정전류원을 인버터에 연결하거나 저항, 커패시터 및 슈미트 트리거나 비교기를 포함시켜 RC 지연 효과가 주기를 결정하게 하는 회로가 사용되고 있다. However, the ring oscillator has a disadvantage in that the structure of the ring oscillator is greatly affected by the process, power supply voltage, and temperature fluctuations (PVT fluctuations). To improve this, circuits are used that connect a constant current source to the inverter, include resistors, capacitors and Schmitt triggers, or comparators to allow the RC delay effect to determine the period.

이 또한, 외부 변화에 대한 주기 변화 및 공정에 의한 면적 저항값이 변할 경우 오실레이터의 주기가 변화되는 문제가 발생한다.In addition, there is a problem that the cycle of the oscillator changes when the cycle resistance to external changes and the area resistance value due to the process change.

본 발명의 실시예는 다음과 같은 특징을 갖는다. Embodiments of the present invention have the following features.

첫째, 전원전압의 변화에 따라 클록 주기의 증가와 감소를 보상함으로써 전원전압에 의한 클록 주기의 변동 특성을 보상하고 제품이 안정되게 동작하도록 하는데 그 특징이 있다. First, by compensating for the increase and decrease of the clock cycle in accordance with the change in the power supply voltage, it is characterized by compensating for the variation of the clock cycle due to the power supply voltage and to make the product operate stably.

둘째, 전원전압의 레벨이 증가할수록 오실레이터(Oscillator)의 로딩 커패시턴스(Loading capacitance)를 증가시켜 펌핑 주기가 길어지도록 함으로써 기판 바이어스 전압(VBB)의 평균값을 유지할 수 있도록 하는데 특징이 있다. Second, as the level of the power supply voltage increases, the loading capacitance of the oscillator is increased to increase the pumping period, thereby maintaining the average value of the substrate bias voltage VBB.

본 발명의 실시예에 따른 반도체 장치의 내부 전압 생성 회로는, 기판 바이어스 전압의 레벨을 검출하여 검출신호를 출력하는 전압 검출기; 검출신호에 따라 전원전압의 레벨에 대응하는 주기를 갖는 발진신호를 출력하는 발진부; 및 발진신호에 따라 펌핑동작을 수행하여 기판 바이어스 전압을 출력하는 펌핑부를 포함하고, 발진부는 복수의 단위 셀을 포함하고, 복수의 단위 셀 각각은 코아전압 레벨을 갖는 제 1전원에 따라 검출신호를 구동하는 구동부와, 제 1전원과 다른 전원전압의 레벨을 갖는 제 2전원에 따라 발진신호의 로딩 커패시턴스를 제어하는 부하 조정부를 포함하고, 부하 조정부는 구동부의 출력단과 드레인, 소스 단자가 연결되고 게이트 단자를 통해 전원전압이 인가되는 NMOS 트랜지스터를 포함하는 것을 특징으로 한다. An internal voltage generation circuit of a semiconductor device according to an embodiment of the present invention includes a voltage detector for detecting a level of a substrate bias voltage and outputting a detection signal; An oscillator for outputting an oscillation signal having a period corresponding to the level of the power supply voltage according to the detection signal; And a pumping unit configured to output a substrate bias voltage by performing a pumping operation according to the oscillation signal, wherein the oscillating unit includes a plurality of unit cells, each of the plurality of unit cells generating a detection signal according to a first power source having a core voltage level. And a load adjuster for controlling a loading capacitance of the oscillation signal according to a second power source having a level of power voltage different from that of the first power source, wherein the load adjuster is connected to an output terminal, a drain, and a source terminal of the driver. And an NMOS transistor to which a power supply voltage is applied through the terminal.

본 발명의 실시예는 다음과 같은 효과를 갖는다. An embodiment of the present invention has the following effects.

첫째, 반도체 메모리 장치의 전원전압이 증가할 경우 오실레이터에서 클록 주기의 증가를 보상함으로써 전원전압의 변동에 상관없이 클록 주기를 보상하고 안정적인 내부 전압을 생성할 수 있도록 한다. First, when the power supply voltage of the semiconductor memory device increases, the oscillator compensates for the increase in the clock period so that the clock period can be compensated for and the stable internal voltage can be generated regardless of the change in the power supply voltage.

둘째, 음전압(VBBW), 펌핑전압(VPP) 등 펌핑 방식으로 구동되는 모든 종류의 내부 전원에 적용되어 와이드(Wide) 전원전압(VDD)을 사용하는 제품의 전원 품질을 향상시킬 수 있도록 한다. Second, it can be applied to all kinds of internal power source driven by pumping method such as negative voltage (VBBW) and pumping voltage (VPP) to improve the power quality of products using wide power supply voltage (VDD).

셋째, 내부 전원에 의존하는 각종 비동기 파라미터(Asynchronous parameter)(예를 들면, tRCD, tRP, tAA) 및 IDD(전류 패일)의 특성을 개선할 수 있도록 하는 효과를 제공한다. Third, it provides an effect of improving the characteristics of various asynchronous parameters (for example, tRCD, tRP, tAA) and IDD (current fail) depending on the internal power source.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. .

도 1은 전원전압(VDD)에 따른 기판 바이어스 전압(VBB)의 변화를 나타낸 동작 파형도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 내부 전압 생성 회로에 관한 회로도.
도 3은 도 2의 발진부에 관한 상세 회로도.
도 4는 코아전압(VCORE)에 따른 로딩 커패시턴스의 변화를 나타낸 도면.
도 5는 전원전압(VDD)에 따른 평균 로딩 커패시턴스의 변화를 나타낸 도면.
도 6은 전원전압(VDD)에 따른 링 오실레이터의 지연값을 나타낸 도면.
도 7은 전원전압(VDD)에 따른 기판 바이어스 전압(VBB)의 변화를 나타낸 도면. 1 is an operation waveform diagram showing a change in the substrate bias voltage VBB according to the power supply voltage VDD.
2 is a circuit diagram of an internal voltage generation circuit of a semiconductor device according to an embodiment of the present invention.
3 is a detailed circuit diagram of an oscillator of FIG. 2.
4 is a view illustrating a change in loading capacitance according to core voltage VCORE.
5 is a view illustrating a change in average loading capacitance according to a power supply voltage VDD.
6 is a diagram illustrating a delay value of a ring oscillator according to a power supply voltage VDD.
7 is a view illustrating a change in the substrate bias voltage VBB according to the power supply voltage VDD.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 장치의 내부 전압 생성 회로에 관한 구성도이다. 2 is a configuration diagram illustrating an internal voltage generation circuit of a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예는 전압 검출기(100)와, 발진부(200)와, 펌핑부(300) 및 출력 로드부(400)를 포함한다. An embodiment of the present invention includes a voltage detector 100, an oscillator 200, a pumping unit 300 and an output rod unit 400.

여기서, 전압 검출기(100)는 기준전압(VREF)에 따라 기판 바이어스 전압(VBB)의 레벨을 검출하여 검출신호 DET를 출력한다. 전압 검출기(100)는 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이에서 동작하게 된다. Here, the voltage detector 100 detects the level of the substrate bias voltage VBB according to the reference voltage VREF and outputs the detection signal DET. The voltage detector 100 operates between a power supply voltage VDD level and a ground voltage VSS level.

발진부(Oscillator)(200)는 전압 검출기(100)의 검출신호 DET에 응답하여 예정된 주기를 갖고 토글링 하는 발진신호 OSC를 출력한다. 발진부(200)는 전원전압(VDD), 코아전압(VCORE) 및 접지전압(VSS)에 의해 구동하게 된다. The oscillator 200 outputs an oscillation signal OSC that toggles with a predetermined period in response to the detection signal DET of the voltage detector 100. The oscillator 200 is driven by the power supply voltage VDD, the core voltage VCORE, and the ground voltage VSS.

그리고, 펌핑부(300)는 발진신호 OSC에 응답하여 전하 펌핑 동작을 수행함으로 기판 바이어스 전압(VBB)의 레벨을 상승시킨다. 펌핑부(300)는 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이에서 동작하게 된다.In addition, the pumping unit 300 increases the level of the substrate bias voltage VBB by performing a charge pumping operation in response to the oscillation signal OSC. The pumping unit 300 operates between a power supply voltage VDD level and a ground voltage VSS level.

출력 로드부(400)는 커패시터 C와 저항 R을 포함하여, RC 지연 효과에 의해 기판 바이어스 전압(VBB)의 출력 로드를 제어한다. 여기서, 커패시터 C와, 저항 R은 기판 바이어스 전압(VBB) 출력단과 접지전압단 사이에 병렬 연결된다. The output load unit 400 includes the capacitor C and the resistor R to control the output load of the substrate bias voltage VBB by the RC delay effect. Here, the capacitor C and the resistor R are connected in parallel between the substrate bias voltage VBB output terminal and the ground voltage terminal.

전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 내부 전압 생성 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the internal voltage generation circuit of the semiconductor device according to the embodiment of the present invention based on the above configuration as follows.

먼저, 전압 검출기(100)는 전원전압 VDD이 인가되면 기판 바이어스 전압(VBB)의 레벨과 기준전압(VREF)의 레벨을 비교하여 그 비교결과에 따라 검출신호 DET의 레벨을 결정한다.First, when the power supply voltage VDD is applied, the voltage detector 100 compares the level of the substrate bias voltage VBB with the level of the reference voltage VREF and determines the level of the detection signal DET according to the comparison result.

예를 들면, 피드백 입력되는 기판 바이어스 전압(VBB)의 레벨이 전압 검출기(100)로 입력되는 기준전압(VREF)의 레벨보다 높은 레벨이 될 때, 검출신호 DET의 레벨을 로직 '하이'(High)로 천이하여 출력한다.For example, when the level of the substrate bias voltage VBB inputted to the feedback becomes higher than the level of the reference voltage VREF input to the voltage detector 100, the level of the detection signal DET is set to logic 'high'. And print out.

마찬가지로, 기판 바이어스 전압(VBB)의 레벨이 전압 검출기(100)로 입력되는 기준전압(VREF)의 레벨보다 낮은 레벨이 될 때, 검출신호 DET의 레벨을 로직 '로우'(Low)로 천이하여 출력한다.Similarly, when the level of the substrate bias voltage VBB becomes lower than the level of the reference voltage VREF input to the voltage detector 100, the level of the detection signal DET is shifted to a logic 'low' and output. do.

이때, 기준전압(VREF)은, 반도체 소자의 밴드 갭(Band Gap) 회로 등에서 생성되는 전압으로써, 반도체 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE) 변동과 상관없이 항상 안정적인 전압레벨을 유지하는 전압이다.In this case, the reference voltage VREF is a voltage generated in a band gap circuit of the semiconductor device, and is a voltage that maintains a stable voltage level at all times regardless of variations in PVT (PROCESS, VOLTAGE, TEMPERATURE) of the semiconductor device.

그리고, 발진부(200)는 전압 검출기(100)의 검출신호 DET의 레벨에 응답하여 예정된 주기를 갖고 토글링하는 발진신호 OSC를 출력한다. The oscillator 200 outputs an oscillation signal OSC that toggles with a predetermined period in response to the level of the detection signal DET of the voltage detector 100.

또한, 펌핑부(300)는 발진신호 OSC의 토글링에 응답하여 전하 펌핑 동작을 수행함으로써 기판 바이어스 전압(VBB)을 생성한다.In addition, the pumping unit 300 generates a substrate bias voltage VBB by performing a charge pumping operation in response to toggling of the oscillation signal OSC.

예를 들면, 전압 검출기(100)의 검출신호 DET 레벨이 로직 '로우'(Low)인 경우 발진부(200)에서 출력되는 발진신호 OSC는 예정된 주기로 발진하지 않고, 로직 '로우'(Low) 또는 로직 '하이'(High)로 고정된다.For example, when the detection signal DET level of the voltage detector 100 is logic 'low', the oscillation signal OSC output from the oscillator 200 does not oscillate at a predetermined period, but the logic 'low' or logic. Fixed to 'High'.

따라서, 펌핑부(300)는 전하 펌핑 동작을 수행하지 않으며, 이로 인해 기판 바이어스 전압(VBB)의 레벨은 하강한다.Therefore, the pumping unit 300 does not perform the charge pumping operation, and as a result, the level of the substrate bias voltage VBB decreases.

반면에, 전압 검출기(100)의 검출신호 DET의 레벨이 로직 '하이'(High)인 경우 발진부(200)에서 출력되는 발진신호 OSC는 예정된 주기로 발진한다.On the other hand, when the level of the detection signal DET of the voltage detector 100 is logic 'high', the oscillation signal OSC output from the oscillator 200 oscillates at a predetermined period.

따라서, 펌핑부(300)는 전하 펌핑 동작을 수행하며, 이로 인해 기판 바이어스 전압(VBB)의 레벨이 상승한다.Therefore, the pumping unit 300 performs a charge pumping operation, thereby raising the level of the substrate bias voltage VBB.

도 3은 도 2의 발진부(200)에 관한 단위 셀의 상세 회로도이다. 3 is a detailed circuit diagram of a unit cell relating to the oscillator 200 of FIG. 2.

발진부(200)는 링 오실레이터로 구성될 수 있으며, 홀수개의 인버터 IV1를 직렬로 연결하여 최종 단의 출력이 최초 인버터의 입력으로 피드백되는 구조로 이루어져 있다. The oscillator 200 may be configured as a ring oscillator. The oscillator 200 may be configured by connecting an odd number of inverters IV1 in series so that the output of the final stage is fed back to the input of the first inverter.

즉, 발진부(200)는 트랜지스터의 조합에 따라 주기적으로 하이 또는 로우 레벨의 출력신호를 발생하게 된다. 그리고, CMOS (complementary metal-oxide-semiconductor : 상보형 금속 산화막 반도체)로 구성된 인버터 구조의 구동부(210)를 소수 개만큼 연결하여 오실레이터 회로를 구성하게 된다. That is, the oscillator 200 generates an output signal of a high or low level periodically according to a combination of transistors. In addition, an oscillator circuit is configured by connecting a plurality of driving units 210 of an inverter structure including a complementary metal-oxide-semiconductor (CMOS).

본 발명의 실시예에서는 인버터 IV1 구조의 구동부(210)와, 커패시터 구조의 부하 조정부(220)가 하나의 단위 셀을 이룬다. 발진부(200)는 다수의 단위 셀이 직렬 연결된 구조를 갖지만, 본 발명의 실시예에서는 하나의 단위 셀을 기준으로 설명하고자 한다. In the exemplary embodiment of the present invention, the driving unit 210 of the inverter IV1 structure and the load adjusting unit 220 of the capacitor structure form one unit cell. Although the oscillator 200 has a structure in which a plurality of unit cells are connected in series, the oscillator 200 will be described based on one unit cell.

인버터 IV1는 코아전압(VCORE)에 따라 전압 검출기(100)로부터 인가되는 검출신호 DET를 반전 구동하여 출력한다. 여기서, 코아전압(VCORE)은 전원전압(VDD)이 증가 되더라도 일정한 목표 값으로 유지되도록 조정된 전압 소스(Regulated voltage source)에 해당한다. The inverter IV1 inverts and outputs the detection signal DET applied from the voltage detector 100 according to the core voltage VCORE. Here, the core voltage VCORE corresponds to a regulated voltage source that is maintained at a constant target value even when the power supply voltage VDD is increased.

부하 조정부(220)는 인버터 IV1의 출력단과 발진신호 OSC의 출력단 사이에 연결되어 게이트 단자를 통해 전원전압(VDD)가 인가되고 벌크 단자를 통해 접지전압(VSS)가 인가된다. The load adjuster 220 is connected between the output terminal of the inverter IV1 and the output terminal of the oscillation signal OSC to apply the power supply voltage VDD through the gate terminal and the ground voltage VSS through the bulk terminal.

여기서, 부하 조정부(220)는 NMOS 트랜지스터 구조로 이루어진 로딩 커패시터로 작용하게 되며, NMOS 트랜지스터의 게이트 단자로 전원전압(VDD)이 인가된다. 그리고, NMOS 트랜지스터의 소스 및 드레인 단자는 인버터 IV1의 출력노드에 공통 연결된다. Here, the load adjusting unit 220 serves as a loading capacitor having an NMOS transistor structure, and a power supply voltage VDD is applied to the gate terminal of the NMOS transistor. The source and drain terminals of the NMOS transistor are commonly connected to the output node of the inverter IV1.

본 발명의 실시예에 따른 발진부(200)는 외부 전원전압(VDD)이 가변 됨에 따라 안정적인 기판 바이어스 전압(VBB)을 유지하기 위해, 발진신호 OSC의 주기를 전원전압(VDD) 레벨에 대응하도록 가변시킨다. The oscillator 200 according to the embodiment of the present invention changes the period of the oscillation signal OSC to correspond to the power supply voltage VDD level in order to maintain a stable substrate bias voltage VBB as the external power supply voltage VDD is changed. Let's do it.

즉, 전원전압(VDD)의 레벨이 상승 되는 경우 부하 조정부(220)가 동작하게 되어 로딩 커패시턴스(Loading capacitance)가 커지게 되므로 발진신호 OSC의 주기가 길어지게 된다. That is, when the level of the power supply voltage VDD is increased, the load adjusting unit 220 is operated to increase the loading capacitance, so that the period of the oscillation signal OSC becomes long.

인버터 IV1의 출력 전압 값이 증가하게 되면, NMOS 트랜지스터의 게이트-소스/드레인 전압 또는 게이트-채널의 전압 차가 줄어들게 된다. 그러면, NMOS 트랜지스터는 반전(Inversion) 상태에서 공핍(Depletion) 상태로 바뀌게 되어 커패시턴스가 감소된다. When the output voltage value of the inverter IV1 increases, the gate-source / drain voltage or gate-channel voltage difference of the NMOS transistor decreases. As a result, the NMOS transistor is changed from an inversion state to a depletion state, thereby reducing capacitance.

일반적인 NMOS 트랜지스터 구조의 커패시터는 그 특성상 반전 상태를 완전히 유지하기 위해서는 대략 1V의 게이트-채널 전압차가 필요하다. 즉, NMOS 트랜지스터의 게이트에 인가되는 전원이 인버터 IV1의 전원과 동일한 코아전압(VCORE)인 경우 로딩 커패시터는 인버터 IV1의 출력 노드의 전압 값에 따라 가변된다. The capacitor of a typical NMOS transistor structure requires a gate-channel voltage difference of approximately 1V to completely maintain the inversion state. That is, when the power applied to the gate of the NMOS transistor is the same core voltage (VCORE) as the power supply of the inverter IV1, the loading capacitor is changed according to the voltage value of the output node of the inverter IV1.

이렇게 로딩 커패시터가 반전 상태를 완전히 유지하기 위해서는 인버터 IV1의 출력전압이 코아전압(VCORE)-1V 이하인 경우일 뿐이고, 인버터 IV1의 출력 전압이 증가함에 따라 커패시턴스는 급격하게 줄어들게 된다. In order to keep the loading capacitor completely inverted, the output voltage of the inverter IV1 is only a core voltage VCORE-1V or less, and the capacitance decreases rapidly as the output voltage of the inverter IV1 increases.

하지만, NMOS 트랜지스터의 게이트 단자에 전원전압(VDD)이 인가되는 경우, 전원전압(VDD) 레벨이 높아짐에 따라 출력 로딩 커패시터가 반전 커패시터로 보이는 구간이 점차적으로 늘어나게 된다. However, when the power supply voltage VDD is applied to the gate terminal of the NMOS transistor, as the power supply voltage VDD level increases, the interval in which the output loading capacitor is viewed as an inverting capacitor gradually increases.

이에 따라, 전원전압(VDD) 가 코아전압(VCORE) 보다 1V 이상 높아지게 되는 모든 구간에서 로딩 커패시턴스가 최대값이 되다. 즉, 인버터 IV1의 출력 전압이 코아전압(VCORE) 까지 상승하더라도 여전히 출력 로딩 커패시터는 반전 커패시터로 보이게 되어 평균적인 로딩 커패시턴스 값이 최대값이 된다. Accordingly, the loading capacitance becomes the maximum value in all sections in which the power supply voltage VDD becomes 1 V or more higher than the core voltage VCORE. That is, even if the output voltage of the inverter IV1 rises to the core voltage VCORE, the output loading capacitor still appears as an inverting capacitor, so that the average loading capacitance value becomes the maximum value.

반면에, 전원전압(VDD)의 레벨이 하강 되는 경우 부하 조정부(220)가 동작하지 않게 되어 로딩 커패시턴스(Loading capacitance)가 작아지게 되므로 발진신호 OSC의 주기가 짧아지게 된다. On the other hand, when the level of the power supply voltage VDD is lowered, the load adjusting unit 220 does not operate, and thus the loading capacitance is reduced, resulting in a short period of the oscillation signal OSC.

도 4는 코아전압(VCORE)에 따른 로딩 커패시턴스의 변화를 나타낸 그래프이다. 4 is a graph showing a change in loading capacitance according to core voltage VCORE.

도 4의 그래프를 참조하면, 인버터 IV1의 출력노드 전압이 0V 부터 코아전압(VCORE) 레벨 사이에서 스윙하는 경우 로딩 커패시터의 커패시턴스가 변화됨을 알 수 있다. Referring to the graph of FIG. 4, it can be seen that the capacitance of the loading capacitor changes when the output node voltage of the inverter IV1 swings between 0 V and the core voltage VCORE level.

로딩 커패시터에 인가되는 전원전압(VDD)의 레벨이 증가할수록 로딩 커패시터의 반전(Inversion) 영역에 머무르는 기간이 길어져 평균적인 로딩 커패시턴스가 증가하게 됨을 알 수 있다. It can be seen that as the level of the power supply voltage VDD applied to the loading capacitor increases, the period of staying in the inversion region of the loading capacitor increases, thereby increasing the average loading capacitance.

도 5는 전원전압(VDD)에 따른 평균 로딩 커패시턴스의 변화를 나타낸다. 5 shows a change in average loading capacitance according to the power supply voltage VDD.

도 5의 그래프를 참조하면, 전원전압(VDD)의 레벨이 증가할수록 인버터 IV1의 출력노드에서 평균 로딩 커패시턴스가 점차적으로 증가하게 된다. 그리고, 인버터 IV1의 출력단에서 로딩 커패시턴스가 증가할수록 발진부(200)에서의 주기가 느려지게 된다. Referring to the graph of FIG. 5, as the level of the power supply voltage VDD increases, the average loading capacitance at the output node of the inverter IV1 gradually increases. As the loading capacitance increases at the output terminal of the inverter IV1, the cycle in the oscillator 200 is slowed.

도 6은 전원전압(VDD)에 따른 발진부(200)의 링 오실레이터에서의 지연 시간의 변화를 나타낸다. 6 illustrates a change in delay time of the oscillator 200 in the ring oscillator according to the power supply voltage VDD.

예를 들어, 발진부(200)의 링 오실레이터에서 도 3에서와 같은 단위 셀이 5개가 연결되어 있다고 가정한다. 도 6의 시뮬레이션(Simulation) 결과에서 "nomode"로 표시된 데이터는 기존 방식의 단위 셀에서 링 오실레이터의 지연 값을 나타낸 것으로, 전원전압(VDD)의 레벨이 증가하는 경우에도 링 오실레이터의 주기가 변화되지 않고 일정한 값으로 고정되는 것을 알 수 있다. For example, it is assumed that five unit cells as shown in FIG. 3 are connected in the ring oscillator of the oscillator 200. In the simulation result of FIG. 6, data marked as “nomode” represents a delay value of the ring oscillator in the unit cell of the conventional method, and the period of the ring oscillator does not change even when the level of the power supply voltage VDD is increased. It can be seen that it is fixed at a constant value.

반면에, 도 6의 시뮬레이션 결과에서 "mod"로 표시된 데이터는 본 발명의 실시예에 따른 단위 셀에서 링 오실레이터의 지연 값을 나타낸 것이다. 본 발명의 실시예에서는 인버터 IV1의 전원은 코아전압(VCORE)을 사용하고, 부하 조정부(220)에서 로딩 커패시터의 전원은 전원전압(VDD)을 사용하여 모듈레이션을 수행함으로써, 전원전압(VDD)의 증가에 따라 링 오실레이터의 주기가 길어지게 되는 것을 알 수 있다. On the other hand, the data marked "mod" in the simulation result of Figure 6 shows the delay value of the ring oscillator in the unit cell according to an embodiment of the present invention. In the exemplary embodiment of the present invention, the power of the inverter IV1 uses the core voltage VCORE, and the power of the loading capacitor in the load adjusting unit 220 performs modulation using the power supply voltage VDD, thereby reducing the power supply voltage VDD. It can be seen that the period of the ring oscillator becomes longer as it increases.

도 7은 전원전압(VDD)에 따른 기판 바이어스 전압(VBB)의 변화를 나타낸 그래프이다. 7 is a graph illustrating a change in the substrate bias voltage VBB according to the power supply voltage VDD.

도 7의 그래프를 참조하면, 기존의 내부 전압 생성 회로는 전원전압(VDD)에 비례하여 기판 바이어스 전압(VBB)의 절대값이 증가하는 양상을 보이게 된다. Referring to the graph of FIG. 7, the conventional internal voltage generation circuit shows an increase in absolute value of the substrate bias voltage VBB in proportion to the power supply voltage VDD.

반면에, 본 발명의 실시예에서는 전원전압(VDD)의 증가에 따라 기판 바이어스 전압(VBB)의 증가 양상이 점차적으로 줄어들게 되는 것을 알 수 있다. 이에 따라, 본 발명의 실시예는 내부 전압 생성 회로의 링 오실레이터가 전원전압(VDD)의 변화가 둔감하게 됨을 알 수 있다. On the other hand, in the embodiment of the present invention, it can be seen that the increase of the substrate bias voltage VBB gradually decreases as the power supply voltage VDD increases. Accordingly, in the embodiment of the present invention, it can be seen that the ring oscillator of the internal voltage generation circuit is insensitive to the change in the power supply voltage VDD.

Claims

A voltage detector for detecting a level of the substrate bias voltage and outputting a detection signal;
An oscillator for outputting an oscillation signal having a period corresponding to a level of a power supply voltage according to the detection signal; And
A pumping unit configured to output the substrate bias voltage by performing a pumping operation according to the oscillation signal,
The oscillator includes a plurality of unit cells, each of the plurality of unit cells
A driver for driving the detection signal in accordance with a first power source having a core voltage level;
A load adjuster configured to control a loading capacitance of the oscillation signal according to a second power source having a level of a power source voltage different from that of the first power source,
The load adjustment unit
And an NMOS transistor connected to an output terminal, a drain, and a source terminal of the driving unit, and to which the power supply voltage is applied through a gate terminal.

Claim 2 has been abandoned due to the setting registration fee.

The internal voltage generation circuit of claim 1, wherein the oscillator comprises a ring oscillator in which the plurality of unit cells are connected in series in a predetermined number.

delete

Claim 5 was abandoned upon payment of a set-up fee.

The method of claim 1, wherein the driving unit
And an inverter for inverting the detection signal in accordance with the first power source.

delete

Claim 7 was abandoned upon payment of a set-up fee.

The internal voltage generation circuit of a semiconductor device according to claim 1, wherein the NMOS transistor is applied with a ground voltage through a bulk terminal.

Claim 8 was abandoned when the registration fee was paid.

The internal voltage generation circuit of a semiconductor device according to claim 1, wherein the oscillation unit has a longer period of the oscillation signal as the level of the power supply voltage increases.

Claim 9 has been abandoned due to the setting registration fee.

The internal voltage generation circuit of a semiconductor device according to claim 1, further comprising an output rod section for adjusting an output load of the substrate bias voltage.