KR19980069093A

KR19980069093A - Oscillator Circuit of Semiconductor Device

Info

Publication number: KR19980069093A
Application number: KR1019970006000A
Authority: KR
Inventors: 신재경; 최용준; 라영호; 손문
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-02-26
Filing date: 1997-02-26
Publication date: 1998-10-26

Abstract

본 발명에 따른 발진 회로는 공급 전압을 입력받아 소정 비율로 상기 공급 전압을 분배하여 그 결과에 따른 소정의 분배 전압을 발생하는 전압 분배 회로와; 소정의 신호를 입력받아, 외부 클럭 신호에 동기된 발진 신호를 출력하는 OR 게이트와; 상기 입력 단자와 상기 OR 게이트의 일 입력 단자 사이에 직렬 접속된 복수 개의 인버터들과; 상기 인버터들의 출력 노드에 접속되는 액티브 로드들과; 상기 액티브 로드들은 상기 분배 전압과 소정의 바이어스 전압 사이의 레벨차에 따라 저항 성분이 가변되며; 대응되는 인버터 및 액티브 로드를 통해 공급되는 전하들을 챠지하거나 상기 챠지된 전하들을 상기 대응되는 인버터 및 액티브 로드를 통해 방전시키며, 상기 액티브 로드들과 접지 전압 사이에 접속되는 커패시터들과; 상기 공급 전압과 외부로부터 인가되는 기준 전압을 입력받아 상기 바이어스 전압을 발생하는 바이어스 회로로 이루어져 있다.An oscillation circuit according to the present invention comprises: a voltage divider circuit which receives a supply voltage and distributes the supply voltage at a predetermined ratio and generates a predetermined divided voltage according to the result; An OR gate receiving a predetermined signal and outputting an oscillation signal synchronized with an external clock signal; A plurality of inverters connected in series between the input terminal and one input terminal of the OR gate; Active loads connected to output nodes of the inverters; The active loads vary in resistance component in accordance with a level difference between the division voltage and a predetermined bias voltage; Capacitors charged with charges supplied through a corresponding inverter and an active load or discharging the charged charges through the corresponding inverter and an active load and connected between the active loads and a ground voltage; It is composed of a bias circuit for generating the bias voltage by receiving the supply voltage and a reference voltage applied from the outside.

Description

Oscillator Circuit of Semiconductor Device

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 발진 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an oscillation circuit of a semiconductor device.

도 1은 종래 기술에 따른 반도체 장치의 발진 회로를 보여주는 회로도가 도시되어 있다.1 is a circuit diagram showing an oscillation circuit of a semiconductor device according to the prior art.

도 1에서, 반도체 장치의 발진 회로는 직렬 접속된 인버터들(I1), (I2), (I3) 및 (I4)과 상기 인버터들의 출력 노드와 접지 전압 사이에 접속된 커패시터들(C1), (C2), (C3) 및 (C4)과 상기 커패시터(C4)의 일 단자에 접속되는 일 입력 단자와 외부 클럭 신호(CLK)가 인가되는 타 입력 단자 및 발진 신호의 출력을 위한 출력 노드를 갖는 OR 게이트(G1)로 이루어져 있다. 상기 OR 게이트(G1)의 출력 노드는 상기 인버터(I1)의 입력 단자에 접속되어 있다.In Fig. 1, the oscillation circuit of the semiconductor device includes the inverters I1, I2, I3 and I4 connected in series and the capacitors C1, connected between the output node of the inverters and the ground voltage. OR having an input node C2), C3 and C4 and one input terminal connected to one terminal of the capacitor C4, the other input terminal to which the external clock signal CLK is applied, and an output node for outputting the oscillation signal. It consists of the gate G1. An output node of the OR gate G1 is connected to an input terminal of the inverter I1.

상기 각 커패시터들(C1), (C2), (C3) 및 (C4)의 커패시턴스 성분이 고정되어 있기 때문에 전원 전압에 대해서 일정한 발진 주기를 갖고 있다. 즉, 인버터(I1)의 입력이 상기 커패시터들(C1), (C2), (C3) 및 (C4)의 커패시턴스 합인 C₀만큼 지연되어 출력으로 나타나며, 이 출력은 다시 입력으로 입력되어 출력으로 C0만큼의 지연을 갖고 하이 투 로우(high to low) 다시 로우 투 하이(low to high) 등 일정한 주기를 갖고 반복적으로 나타난다.Since the capacitance components of the capacitors C1, C2, C3, and C4 are fixed, they have a constant oscillation period with respect to the power supply voltage. That is, the input of the inverter I1 is delayed by C _0, which is the sum of the capacitances of the capacitors C1, C2, C3, and C4, and appears as an output. It is delayed as many times as high to low and then repeatedly shown at a constant period such as low to high.

그러나, 상술한 바와같은 종래 반도체 장치의 발진 회로에 의하면, 발진 주파수의 주기가 전원 전압에 따라 변화되지 않고 일정하여 낮은 전원 전압에서 높은 전원 전압까지 디바이스 동작시 어느 한쪽 전원 전압 조건에서 동작이 안되거나 전원 전압에 민감한 디바이스 동작 특성을 갖는 문제점이 생겼다.However, according to the oscillation circuit of the conventional semiconductor device as described above, the period of the oscillation frequency does not change according to the power supply voltage and is constant so that when the device is operated from a low power supply voltage to a high power supply voltage, Problems arise with device operating characteristics that are sensitive to supply voltage.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 전원 전압의 레벨이 가변되면 이에 연동하여 발진 주파수의 주기도 함께 가변되는 반도체 장치의 발진 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and to provide an oscillation circuit of a semiconductor device in which a period of an oscillation frequency is also changed in conjunction with a change in the level of a power supply voltage.

도 1은 종래 반도체 장치의 발진 회로를 보여주는 회로도;1 is a circuit diagram showing an oscillation circuit of a conventional semiconductor device;

도 2는 본 발명의 반도체 장치의 발진 회로를 보여주는 회로도,2 is a circuit diagram showing an oscillation circuit of a semiconductor device of the present invention;

*도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

10:전압 분배부20:바이어스 회로10: voltage divider 20: bias circuit

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 클럭 신호에 동기된 소정 발진 주파수를 갖는 발진 신호를 발생하는 반도체 장치의 발진 회로에 있어서, 상기 발진 신호가 인가되는 입력 단자와; 공급 전압을 입력받아 소정 비율로 상기 공급 전압을 분배하여 그 결과에 따른 소정의 분배 전압을 발생하는 전압 분배 수단과; 소정의 신호를 입력받아, 외부 클럭 신호에 동기된 발진 신호를 출력하는 OR 게이트와; 상기 입력 단자와 상기 OR 게이트의 일 입력 단자 사이에 직렬 접속된 복수 개의 인버터들과; 상기 인버터들의 출력 노드에 접속되는 액티브 로드 수단들과; 상기 액티브 로드 수단들은 상기 분배 전압과 소정의 바이어스 전압 사이의 레벨차에 따라 저항 성분이 가변되며; 대응되는 인버터 및 액티브 로드 수단을 통해 공급되는 전하들을 챠지하거나 상기 챠지된 전하들을 상기 대응되는 인버터 및 액티브 로드 수단을 통해 방전시키며, 상기 액티브 로드 수단들과 접지 전압 사이에 접속되는 커패시터들과; 상기 공급 전압과 외부로부터 인가되는 기준 전압을 입력받아 상기 바이어스 전압을 발생하는 바이어스 수단과; 상기 바이어스 수단은 상기 공급 전압이 가변되더라도 상기 기준 전압의 레벨로 제한되는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, an oscillation circuit of a semiconductor device for generating an oscillation signal having a predetermined oscillation frequency synchronized with an external clock signal, the input terminal to which the oscillation signal is applied; ; Voltage distribution means for receiving a supply voltage and dividing the supply voltage at a predetermined ratio to generate a predetermined divided voltage according to the result; An OR gate receiving a predetermined signal and outputting an oscillation signal synchronized with an external clock signal; A plurality of inverters connected in series between the input terminal and one input terminal of the OR gate; Active load means connected to output nodes of the inverters; The active load means vary in resistance component in accordance with a level difference between the division voltage and a predetermined bias voltage; Capacitors charged with charges supplied through corresponding inverters and active load means or discharged charged charges through the corresponding inverters and active load means, and connected between the active load means and ground voltage; Bias means for receiving the supply voltage and a reference voltage applied from the outside to generate the bias voltage; The biasing means is limited to the level of the reference voltage even if the supply voltage is varied.

이 실시예에 있어서, 상기 전압 분배 수단은, 상기 공급 전압과 상기 접지 전압 사이에 직렬 연결된 저항들로 구성되는 것을 특징으로 한다.In this embodiment, the voltage distribution means is characterized by consisting of resistors connected in series between the supply voltage and the ground voltage.

이 실시예에 있어서, 상기 액티브 로드 수단들은, 상기 전압 분배 수단의 출력 노드에 게이팅되며, 상기 인버터들의 출력 노드와 상기 커패시터들의 일 단자 사이에 접속되는 채널 및, 상기 바이어스 전압이 인가되는 벌크를 갖는 PMOS 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the active load means has a channel gated to an output node of the voltage distribution means, connected between an output node of the inverters and one terminal of the capacitors, and a bulk to which the bias voltage is applied. It is characterized by consisting of PMOS transistors.

이와같은 회로에 의해서, 낮은 전원 전압과 높은 전원 전압에서 디바이스 동작이 용이하게 할 수 있으며 전원 전압에 따른 일정한 동작 특성을 얻을 수 있다.By such a circuit, the device can be easily operated at a low power supply voltage and a high power supply voltage, and constant operation characteristics according to the power supply voltage can be obtained.

이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 2.

도 2에 있어서, 도 1에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조번호를 병기한다.In FIG. 2, the same reference numerals are given together for the components having the same functions as the components shown in FIG.

도 2에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 발진 회로을 보여주는 회로도가 도시되어 있다.2 is a circuit diagram showing an oscillation circuit of a semiconductor device according to a preferred embodiment of the present invention.

도 2에서, 직렬 접속된 인버터들(I1), (I2), (I3) 및 (I4)과 상기 인버터(I4)의 출력 노드에 접속되는 일 입력 단자와 외부 클럭 신호(CLK)가 인가되는 타 입력 단자 및 발진 신호의 출력을 위한 출력 노드를 갖는 OR 게이트(G1)로 이루어져 있다. 상기 OR 게이트(G1)의 출력 노드는 상기 인버터(I1)의 입력 단자에 접속되어 있다.In FIG. 2, another input terminal connected to the output terminals of the inverters I1, I2, I3, and I4 connected to the output node of the inverter I4 and the external clock signal CLK are applied. OR gate G1 having an input terminal and an output node for the output of the oscillation signal. An output node of the OR gate G1 is connected to an input terminal of the inverter I1.

전압 분배부(10)는 전원 전압을 입력받아 소정 비율로 상기 공급 전압을 분배하여 그 결과에 따른 소정의 분배 전압을 발생하며, 전원 전압과 접지 전압 사이에 직렬 연결된 저항들(R1) 및 (R2)로 이루어져 있다. 따라서, 상기 전압 분배부(10)는 전원 전압의 레벨이 가변됨에 따라 상기 분배 전압 역시 가변된다. 바이어스 회로(20)는 상기 전원 전압과 외부로부터 인가되는 기준 전압을 입력받아 소정 레벨의 바이어스 전압을 발생하며, 상기 바이어스 회로(20)는 상기 전원 전압이 가변되더라도 상기 기준 전압의 레벨로 제한되도록 하기 위한 것이다.The voltage divider 10 receives a power supply voltage and distributes the supply voltage at a predetermined ratio to generate a predetermined divided voltage, and the resistors R1 and R2 connected in series between the power supply voltage and the ground voltage. ) Accordingly, the voltage divider 10 also varies as the level of the power supply voltage changes. The bias circuit 20 receives the power supply voltage and a reference voltage applied from the outside to generate a bias voltage of a predetermined level, and the bias circuit 20 is limited to the level of the reference voltage even if the power supply voltage is variable. It is for.

액티브 로드 수단들(12)은 상기 인버터들(I1), (I2), (I3) 및 (I4)의 출력 노드에 접속되며, 상기 액티브 로드 수단들(12)은 상기 분배 전압과 소정의 바이어스 전압 사이의 레벨차에 따라 저항 성분이 가변된다. 커패시터들(C1), (C2), (C3) 및 (C4)는 대응되는 인버터 및 액티브 로드 수단을 통해 공급되는 전하들을 챠지하거나 상기 챠지된 전하들을 상기 대응되는 인버터 및 액티브 로드 수단을 통해 방전시키며, 상기 액티브 로드 수단들(12)과 접지 전압 사이에 접속되어 있다.Active load means 12 are connected to the output nodes of the inverters I1, I2, I3 and I4, and the active load means 12 are connected to the distribution voltage and the predetermined bias voltage. The resistance component is varied according to the level difference therebetween. Capacitors C1, C2, C3 and C4 charge the charges supplied through the corresponding inverter and active load means or discharge the charged charges through the corresponding inverter and active load means. It is connected between the active load means 12 and the ground voltage.

본 발명의 동작은 참조 도면 도 2에 의거하여 이하 설명될 것이다. 도 2에서, 바이어스 회로(20)는 일 입력 신호로서 1.5 - 1.6볼트의 프로그램 기준 저납이 인가되고 전원 전압을 4.5 - 5.5볼트로 변경시키더라도 상기 기준 전압의 레벨로 클램프된 일정한 전압을 발생한다. 그리고, 전압 분배부(10)에 의해서 발생되는 분배 전압에 게이팅되는 PMOS 트랜지스터들(MP1), (MP2), (MP3) 및 (MP4)의 게이트 전압 레벨은 전원 전압이 증가되면 이와 연동하여 전원 전압 증가분(α)에 대해 아래의 수학식 1로 표현된 값만큼 증가하게 된다.The operation of the present invention will be described below with reference to FIG. 2. In Fig. 2, the bias circuit 20 generates a constant voltage clamped to the level of the reference voltage even though a program reference low lead of 1.5-1.6 volts is applied as one input signal and the power supply voltage is changed to 4.5-5.5 volts. The gate voltage levels of the PMOS transistors MP1, MP2, MP3, and MP4 gated to the divided voltage generated by the voltage divider 10 may be linked to the power voltage when the power voltage increases. The increment α is increased by the value expressed by Equation 1 below.

[수학식1][Equation 1]

따라서, 상기 PMOS 트랜지스터들(MP1), (MP2), (MP3) 및 (MP4)의 드레인과 벌크(bulk, 또는 기판(substrate))의 전위 차이가 적으면 그것의 저항 성분이 감소하여 발진 주파수의 주기가 짧아진다. 반면에, 드레인과 벌크 사이의 전위 차이가 크면 클수록 그것의 저항 성분이 증가하여 발진 주파수의 주기가 길어지게 된다. 즉, 전원 전압이 증가하면 증가할수록 발진 주파수의 주기 역시 길어지게 된다.Therefore, when the potential difference between the drain and the bulk of the PMOS transistors MP1, MP2, MP3, and MP4 is small, the resistance component thereof decreases, thereby reducing the oscillation frequency. The cycle becomes shorter. On the other hand, the larger the potential difference between the drain and the bulk, the more its resistance component increases and the longer the period of oscillation frequency is. That is, as the power supply voltage increases, the period of the oscillation frequency also becomes longer.

상기한 바와같이, 전압 전압의 레벨이 가변됨에 따라 액티브 로드들의 저항 성분을 가변시킴으로써 발진 주파수의 주기를 변화시킬 수 있다. 이로써, 낮은 전원 전압과 높은 전원 전압에서 디바이스 동작이 용이하게 할 수 있으며 전원 전압에 따른 일정한 동작 특성을 얻을 수 있다.As described above, the period of the oscillation frequency can be changed by varying the resistance component of the active loads as the level of the voltage varies. As a result, the device can be easily operated at a low power supply voltage and a high power supply voltage, and constant operation characteristics according to the power supply voltage can be obtained.

Claims

An oscillation circuit of a semiconductor device for generating an oscillation signal having a predetermined oscillation frequency synchronized with an external clock signal,

An input terminal to which the oscillation signal is applied;

Voltage distribution means for receiving a supply voltage and dividing the supply voltage at a predetermined ratio to generate a predetermined divided voltage according to the result;

An OR gate receiving a predetermined signal and outputting an oscillation signal synchronized with an external clock signal;

A plurality of inverters connected in series between the input terminal and one input terminal of the OR gate;

Active load means connected to output nodes of the inverters;

The active load means vary in resistance component in accordance with a level difference between the division voltage and a predetermined bias voltage;

Capacitors charged with charges supplied through corresponding inverters and active load means or discharged charged charges through the corresponding inverters and active load means, and connected between the active load means and ground voltage;

Bias means for receiving the supply voltage and a reference voltage applied from the outside to generate the bias voltage;

And the biasing means is limited to the level of the reference voltage even if the supply voltage is varied.

The method of claim 1,

And the voltage divider means comprises resistors connected in series between the supply voltage and the ground voltage.

The method of claim 1,

The active load means,

And a PMOS transistor having a channel connected to an output node of the voltage distribution means and connected between an output node of the inverters and one terminal of the capacitors, and a bulk to which the bias voltage is applied. Oscillation circuit.