JP2001251170A - Oscillation circuit - Google Patents
Oscillation circuitInfo
- Publication number
- JP2001251170A JP2001251170A JP2001028478A JP2001028478A JP2001251170A JP 2001251170 A JP2001251170 A JP 2001251170A JP 2001028478 A JP2001028478 A JP 2001028478A JP 2001028478 A JP2001028478 A JP 2001028478A JP 2001251170 A JP2001251170 A JP 2001251170A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type mos
- circuit
- constant voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、MOS型集積回路に
係わり、広い電源電圧範囲において小さな発振周波数の
差で動作するリング発振回路に関する。また本発明は、
電気的書換え可能な不揮発性半導体メモリ集積回路(E
EPROM IC)に係り、特に低い電圧から広い電源
電圧範囲で低消費電力で動作する単一電源動作可能なE
EPROM ICに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS integrated circuit, and more particularly to a ring oscillation circuit which operates with a small difference in oscillation frequency over a wide power supply voltage range. The present invention also provides
Electrically rewritable nonvolatile semiconductor memory integrated circuit (E
In particular, EPROM ICs that can operate with a single power supply that operate with low power consumption in a wide range from a low voltage to a wide power supply voltage.
It relates to an EPROM IC.
【0002】さらに本発明は、太陽電池などの電池から
エネルギーを与えられて情報を記憶するEEPROM
ICからなる電子記憶装置に係り、特に、小型で長寿命
の電子記憶装置に関する。Further, the present invention relates to an EEPROM for storing information by receiving energy from a battery such as a solar battery.
The present invention relates to an electronic storage device including an IC, and particularly to a small and long-life electronic storage device.
【0003】[0003]
【従来の技術】従来、半導体集積回路において、最も簡
単な発振回路として奇数個のインバータ素子等を単純に
リング状に接続したリング発振回路が利用されていた。
また、リング発振器により昇圧回路を駆動することによ
り、電源電圧の数倍の電圧を発生し、プログラム消去を
行える単一電源EEPROM ICがある。たとえば、
特開平5−325578に記載されている。2. Description of the Related Art Conventionally, in a semiconductor integrated circuit, a ring oscillation circuit in which an odd number of inverter elements and the like are simply connected in a ring shape has been used as the simplest oscillation circuit.
In addition, there is a single power supply EEPROM IC that generates a voltage several times higher than the power supply voltage by driving a booster circuit with a ring oscillator and can perform program erasure. For example,
It is described in JP-A-5-325578.
【0004】[0004]
【発明が解決しようとする課題】しかし、従来のリング
発振回路は、電源電圧の変動に対して発振周波数が大き
く変動するため、広い電源電圧で動作させる場合、低電
圧領域で十分な発振周波数を確保しようとすると高電圧
領域の発振周波数が必要以上に高くなるため消費電流が
大きくなってしまう課題があった。However, since the oscillation frequency of the conventional ring oscillation circuit greatly fluctuates with respect to the fluctuation of the power supply voltage, when operating with a wide power supply voltage, a sufficient oscillation frequency in a low voltage region is obtained. If it is attempted to secure the oscillation frequency, the oscillation frequency in the high voltage region becomes unnecessarily high, so that there is a problem that current consumption increases.
【0005】また、単一電源動作のEEPROMでは、
その内部で電源電圧より高い電圧をリング発振器の駆動
により昇圧回路を用いて発生している。しかし、昇圧回
路を1V程度の低い電源電圧から動作するように設計す
ると、電源電圧の高い動作において消費電力が大きく増
加してしまう。[0005] In an EEPROM operated by a single power supply,
Inside, a voltage higher than the power supply voltage is generated using a booster circuit by driving a ring oscillator. However, when the booster circuit is designed to operate from a power supply voltage as low as about 1 V, power consumption increases significantly when the power supply voltage is high.
【0006】従って、太陽電池等によってプログラムす
るEEPROM ICの電子装置においては、大型の太
陽電池が必要であった。また、乾電池を用いた電子装置
では電池の寿命が短い問題があった。この発明の目的は
発振回路の電源電圧を制御したり電流を制限して安定な
発振周波数を得ることである。[0006] Therefore, in an electronic device of the EEPROM IC programmed by a solar cell or the like, a large-sized solar cell is required. In addition, in an electronic device using a dry battery, there is a problem that the life of the battery is short. An object of the present invention is to obtain a stable oscillation frequency by controlling a power supply voltage of an oscillation circuit or limiting a current.
【0007】また本発明は低い電圧から広い電源電圧の
動作において、電源電圧の増加とともに消費電力が大き
く増加しないEEPROM ICを提供することを目的
としている。さらに本発明は、小型の太陽電池を用いて
プログラムできる電子記憶装置を提供することを目的と
している。Another object of the present invention is to provide an EEPROM IC in which the power consumption does not increase significantly with an increase in the power supply voltage in the operation from a low voltage to a wide power supply voltage. It is a further object of the present invention to provide an electronic storage device that can be programmed using a small solar cell.
【0008】[0008]
【課題を解決するための手段】上記課題を解決するため
に、この発明は、定電圧発生回路を設けることにより、
リング発振回路自体を一定電圧で動作させるか、または
定電圧発生回路と定電圧発生回路で発生された一定電圧
で制御される定電流素子を設けるリング発振回路を構成
した。In order to solve the above problems, the present invention provides a constant voltage generating circuit,
Either the ring oscillation circuit itself is operated at a constant voltage, or a ring oscillation circuit is provided which includes a constant voltage generation circuit and a constant current element controlled by the constant voltage generated by the constant voltage generation circuit.
【0009】また不揮発性メモリ装置においてメモリ手
段を備えたメモリセルアレイとリング発振回路と、前記
リング発振回路の駆動により電源電圧を昇圧して前記メ
モリ手段の書き込み、消去に必要な電源電圧より高い高
電圧パルスを発生する昇圧回路とを有し、前記リング発
振回路が奇数の複数のインバート回路を環状に接続さ
れ、前記各インバート回路に定電流回路が接続され、前
記定電流回路の定電流値と前記インバート回路のゲート
容量とから前記高電圧パルスの立ち上り特性を制御する
ようにした。 さらに不揮発性メモリ装置においてメモ
リ手段を備えたメモリセルアレイと、奇数のインバート
回路を環状に接続して成るリング発振回路と、前記リン
グ発振回路の駆動により電源電圧を昇圧して前記メモリ
手段の書き込み、消去に必要な電源電圧より高いプログ
ラム用高電圧パルスを発生する昇圧回路とから成るとと
もに、前記リング発振回路が定電圧発生回路により一定
電圧駆動されていることを特徴とする。In a nonvolatile memory device, a memory cell array having memory means, a ring oscillation circuit, and a power supply voltage boosted by driving the ring oscillation circuit to increase a power supply voltage higher than a power supply voltage necessary for writing and erasing of the memory means. A booster circuit that generates a voltage pulse, wherein the ring oscillation circuit is connected to a plurality of odd-numbered inverting circuits in a ring, a constant current circuit is connected to each of the inverting circuits, and a constant current value of the constant current circuit. The rising characteristic of the high voltage pulse is controlled based on the gate capacitance of the inverting circuit. Further, in a non-volatile memory device, a memory cell array having memory means, a ring oscillation circuit having an odd number of inverting circuits connected in a ring, and a power supply voltage boosted by driving the ring oscillation circuit to write the memory means; A booster circuit for generating a high-voltage pulse for programming higher than a power supply voltage required for erasing, and wherein the ring oscillation circuit is driven at a constant voltage by a constant voltage generation circuit.
【0010】[0010]
【作用】上記のように構成されたリング発振回路を使用
することで、低電圧領域での十分な発振周波数を確保す
ると共に、高電圧領域でも発振周波数を大きく変えずに
消費電流を小さくする事が可能となる。By using the ring oscillation circuit configured as described above, it is possible to secure a sufficient oscillation frequency in a low voltage region and to reduce current consumption without largely changing the oscillation frequency in a high voltage region. Becomes possible.
【0011】複数個のEEPROM ICから成るメモ
リカードにおいて、プログラム時の消費電流を従来の半
分以下にできることにより、太陽電池動作のメモリカー
ドを実現できる。In a memory card composed of a plurality of EEPROM ICs, the current consumption at the time of programming can be reduced to half or less of that of the conventional one, so that a memory card operated by a solar cell can be realized.
【0012】[0012]
【実施例】以下に、この発明の実施例を図に基づいて説
明する。 図1は、本発明のリング発振回路の第一の実
施例を示すブロック図である。リング発振回路1の電源
は定電圧発生回路2に接続され、リング発振回路1の出
力はレベル変換回路3に接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the ring oscillation circuit of the present invention. The power supply of the ring oscillation circuit 1 is connected to the constant voltage generation circuit 2, and the output of the ring oscillation circuit 1 is connected to the level conversion circuit 3.
【0013】また図2は、本発明のリング発振回路の第
一の実施例の回路図である。同図において、N型MOS
デプレッショントランジスタ11および12とN型MO
Sエンハンスメントトランジスタ13によって構成され
る定電圧発生回路2で発生された一定電圧下で5つのイ
ンバータ10により構成されるリング発振回路1が発振
する。FIG. 2 is a circuit diagram of a first embodiment of the ring oscillation circuit of the present invention. In FIG.
Depletion transistors 11 and 12 and N-type MO
The ring oscillation circuit 1 constituted by the five inverters 10 oscillates under a constant voltage generated by the constant voltage generation circuit 2 constituted by the S enhancement transistor 13.
【0014】リング発振回路1の出力信号は、やはり一
定電圧下で動作する波形整形用インバータ14および1
5で波形整形された後、P型MOSエンハンスメントト
ランジスタ16および17とN型MOSエンハンスメン
トトランジスタ18および19で構成されるレベル変換
回路3に入り、最終的に電源電圧と同じ振幅を持つ信号
となる。The output signal of ring oscillation circuit 1 is supplied to waveform shaping inverters 14 and 1 which also operate at a constant voltage.
After waveform shaping at 5, the signal enters the level conversion circuit 3 composed of P-type MOS enhancement transistors 16 and 17 and N-type MOS enhancement transistors 18 and 19, and finally becomes a signal having the same amplitude as the power supply voltage.
【0015】図2におけるリング発振回路は常に一定電
圧下で動作するため、発振周波数は電源電圧によらず一
定となる。図3は、本発明のリング発振回路の第二の実
施例を示すブロック図である。インバータ5の間に定電
流素子4が接続され、定電流素子4は定電圧発生回路2
に接続れている。Since the ring oscillation circuit in FIG. 2 always operates at a constant voltage, the oscillation frequency is constant regardless of the power supply voltage. FIG. 3 is a block diagram showing a second embodiment of the ring oscillation circuit of the present invention. The constant current element 4 is connected between the inverters 5 and the constant current element 4 is connected to the constant voltage generation circuit 2.
Connected to.
【0016】図4は、本発明のリング発振回路の第二の
実施例の具体的な回路図である。同図において、P型M
OSエンハンスメントトランジスタ21とN型MOSデ
プレッショントランジスタ22により構成される第一の
定電圧発生回路2aで第一の一定電圧が発生され、また
N型MOSデプレッショントランジスタ23とN型MO
Sエンハンスメントトランジスタ24により構成される
第二の定電圧発生回路2bで第二の一定電圧が発生され
る。FIG. 4 is a specific circuit diagram of a second embodiment of the ring oscillation circuit of the present invention. In FIG.
A first constant voltage is generated by a first constant voltage generating circuit 2a composed of an OS enhancement transistor 21 and an N-type MOS depletion transistor 22, and an N-type MOS depletion transistor 23 and an N-type MOS
A second constant voltage is generated by a second constant voltage generation circuit 2b constituted by the S enhancement transistor 24.
【0017】リング発振回路を構成する各インバータ2
5の間にはそれぞれトランスミッションゲート26が挿
入されており、前記トランスミッションゲートのP型M
OSトランジスタのゲート電極には第一の一定電圧が印
加され、N型MOSトランジスタのゲート電極には第二
の一定電圧が印加されている。 したがって、トランス
ミッションゲート26は、一種の定電流素子として働く
事となる。Each inverter 2 constituting the ring oscillation circuit
5, a transmission gate 26 is inserted, and the P-type M of the transmission gate is inserted.
A first constant voltage is applied to the gate electrode of the OS transistor, and a second constant voltage is applied to the gate electrode of the N-type MOS transistor. Therefore, the transmission gate 26 functions as a kind of constant current element.
【0018】図4において、リング発振回路を構成して
いるインバータ素子25のゲート電極容量に充放電され
る電荷Qは以下の式で表される。 Q=Cg・E (式1) Q=Itg・dt (式2) =Itg・t (式2′) Q : インバータのゲート電極に蓄積される電荷量 Cg : インバータのゲート電極容量 E : 電源電圧 Itg: トランスミッションゲートに流れる電流 t : 充放電時間 式2は、Itgが充放電時間tの関数である場合を表
し、本発明における図4の発振回路において定電圧発生
回路2が安定に動作をするのに十分な電源電圧領域を考
えた場合、Itgは時間によらず一定と考えられるの
で、式2は式2′で表される。In FIG. 4, the charge Q charged and discharged to the gate electrode capacitance of the inverter element 25 constituting the ring oscillation circuit is expressed by the following equation. Q = Cg · E (Equation 1) Q = Itg · dt (Equation 2) = Itg · t (Equation 2 ′) Q: Electric charge accumulated in the gate electrode of the inverter Cg: Gate electrode capacitance of the inverter E: Power supply voltage Itg: Current flowing through the transmission gate t: Charge / discharge time Equation 2 represents the case where Itg is a function of the charge / discharge time t, and the constant voltage generation circuit 2 operates stably in the oscillation circuit of FIG. 4 according to the present invention. In consideration of a power supply voltage region sufficient for (1), Itg is considered to be constant irrespective of time, and therefore, Expression 2 is expressed by Expression 2 '.
【0019】したがって、式1および式2′より充放電
時間tは以下の式3で表される。 t=(Cg/Itg)・E (式3) 式3においてCgおよびItgは定数と考えられるた
め、充放電時間tは、電源電圧Eに比例する事となり、
発振周波数は式4で表されるように通常の簡単なリング
発振回路と逆に電源電圧Eに反比例する事となる。Therefore, the charging / discharging time t is expressed by the following equation 3 from the equations 1 and 2 '. t = (Cg / Itg) · E (Equation 3) In Equation 3, Cg and Itg are considered to be constants, so that the charging / discharging time t is proportional to the power supply voltage E.
The oscillating frequency is inversely proportional to the power supply voltage E, as expressed by the equation (4), contrary to the ordinary simple ring oscillating circuit.
【0020】 f=1/2t =(1/2)・(Itg/Cg)・(1/E) (式4) 図5は、本発明のリング発振回路の第三の実施例を示す
ブロック図である。インバータ5にそれぞれ定電流素子
4が接続され、それぞれの定電流素子4は定電圧回路2
に接続されている。F = 1 / 2t = (1/2) · (Itg / Cg) · (1 / E) (Equation 4) FIG. 5 is a block diagram showing a third embodiment of the ring oscillation circuit of the present invention. It is. Each of the constant current elements 4 is connected to the inverter 5, and each of the constant current elements 4 is connected to the constant voltage circuit 2.
It is connected to the.
【0021】図6は、本発明のリング発振回路の第三の
実施例の具体的な回路図である。同図において、P型M
OSエンハンスメントトランジスタ31とN型MOSデ
プレッショントランジスタ32により構成される第一の
定電圧発生回路2aで第一の一定電圧が発生され、また
N型MOSデプレッショントランジスタ33とN型MO
Sエンハンスメントトランジスタ34により構成される
第二の定電圧発生回路2bで第二の一定電圧が発生され
るのは、図4の実施例と同様である。FIG. 6 is a specific circuit diagram of a third embodiment of the ring oscillation circuit of the present invention. In FIG.
A first constant voltage is generated by a first constant voltage generation circuit 2a composed of an OS enhancement transistor 31 and an N-type MOS depletion transistor 32, and an N-type MOS depletion transistor 33 and an N-type MO
The second constant voltage is generated by the second constant voltage generating circuit 2b constituted by the S enhancement transistor 34 in the same manner as in the embodiment of FIG.
【0022】図6の実施例においてリング発振回路を構
成するインバータは、P型MOSエンハンスメントトラ
ンジスタ35および36とN型MOSエンハンスメント
トランジスタ37および38がすべて直列に接続されて
いる。P型MOSエンハンスメントトランジスタ35の
ゲート電極には第一の一定電圧が印加され、P型MOS
エンハンスメントトランジスタ36のゲート電極は前段
のインバータの出力が接続されている。In the inverter constituting the ring oscillation circuit in the embodiment shown in FIG. 6, P-type MOS enhancement transistors 35 and 36 and N-type MOS enhancement transistors 37 and 38 are all connected in series. A first constant voltage is applied to the gate electrode of the P-type MOS enhancement transistor 35, and the P-type MOS
The gate electrode of the enhancement transistor 36 is connected to the output of the preceding inverter.
【0023】また、N型MOSエンハンスメントトラン
ジスタ38のゲート電極には第二の一定電圧が印加さ
れ、N型MOSエンハンスメントトランジスタ37のゲ
ート電極には前段のインバータの出力が接続されてい
る。第一の一定電圧が印加されているP型MOSエンハ
ンスメントトランジスタ35と第二の一定電圧が印加さ
れているN型MOSエンハンスメントトランジスタ38
は、図4の実施例におけるトランスミッションゲートと
同様に一種の定電流素子として働く。Further, a second constant voltage is applied to the gate electrode of the N-type MOS enhancement transistor 38, and the output of the preceding inverter is connected to the gate electrode of the N-type MOS enhancement transistor 37. A P-type MOS enhancement transistor 35 to which a first constant voltage is applied and an N-type MOS enhancement transistor 38 to which a second constant voltage is applied
Works as a kind of constant current element like the transmission gate in the embodiment of FIG.
【0024】したがって、図6の実施例に示すリング発
振回路も図4の実施例の回路と同様に発振周波数は、電
源電圧に反比例する事となる。図7は、本発明の発振回
路を用いたEEPROM ICの構成を示すブロック図
である。メモリ手段としてメモリセルアレイ71に対し
てデータ書き込み、読み出しを行うためのビット線制御
回路72が設けられている。Accordingly, the oscillation frequency of the ring oscillation circuit shown in the embodiment of FIG. 6 is inversely proportional to the power supply voltage, similarly to the circuit of the embodiment of FIG. FIG. 7 is a block diagram showing a configuration of an EEPROM IC using the oscillation circuit of the present invention. As a memory means, a bit line control circuit 72 for writing and reading data to and from the memory cell array 71 is provided.
【0025】このビット線制御回路72はデータ入出力
バッファ76につながり、アドレスバッファ74からの
アドレス信号を受けるカラムデコーダ73の出力を入力
として受ける構成となっている。また、メモリセルアレ
イ71に対して、制御ゲート及び選択ゲートを制御する
ためにロウデコーダ75が設けられている。上述メモリ
セルアレイ71の各機能を司る回路等によりメモリIC
が構成されている。The bit line control circuit 72 is connected to a data input / output buffer 76, and receives an output of a column decoder 73 which receives an address signal from an address buffer 74 as an input. Further, a row decoder 75 is provided for the memory cell array 71 to control a control gate and a selection gate. A memory IC is provided by a circuit or the like that controls each function of the memory cell array 71.
Is configured.
【0026】昇圧回路78は、発振回路としてのリング
オシレータ79からの駆動信号を受けて電源電圧から昇
圧された電圧を、メモリセルアレイ71の書き込み/消
去(両方の動作を含めてプログラムと言う)時にビット
線制御回路72、ロウデコーダ75に供給する。The booster circuit 78 receives a drive signal from a ring oscillator 79 as an oscillation circuit and applies a voltage boosted from a power supply voltage to the memory cell array 71 when writing / erasing (called a program including both operations). It is supplied to the bit line control circuit 72 and the row decoder 75.
【0027】図8は、EEPROMメモリセルの断面図
である。P型シリコン基板81に浮遊ゲートトランジス
タ82と選択ゲートトランジスタ83が電気的に直列に
接続している。浮遊ゲートトランジスタ82は、N型の
ソース領域84とドレイン領域85との間のチャネル領
域の上にゲート絶縁膜86を介して浮遊ゲート電極87
と制御ゲート絶縁膜88と制御ゲート電極89が設けら
れている。ドレイン領域85と浮遊ゲート電極87と
は、約70〜100Åの膜厚のトンネル絶縁膜801を
介して重ねて形成されている。FIG. 8 is a sectional view of the EEPROM memory cell. A floating gate transistor 82 and a select gate transistor 83 are electrically connected in series to a P-type silicon substrate 81. The floating gate transistor 82 has a floating gate electrode 87 on a channel region between an N-type source region 84 and a drain region 85 via a gate insulating film 86.
And a control gate insulating film 88 and a control gate electrode 89. The drain region 85 and the floating gate electrode 87 are formed so as to overlap with each other via a tunnel insulating film 801 having a thickness of about 70 to 100 °.
【0028】制御ゲート電極89とドレイン領域85と
の間に高電圧を印加することにより、トンネル絶縁膜に
トンネル電流が流れて浮遊ゲート電極87への電子の量
を変えてプログラムすることができる。浮遊ゲート電極
87の電子の量によって浮遊ゲートトランジスタのチャ
ネルコンダクタンスが変化することにより不揮発性のデ
ータがプログラムされる。By applying a high voltage between the control gate electrode 89 and the drain region 85, a tunnel current flows through the tunnel insulating film and the amount of electrons to the floating gate electrode 87 can be changed for programming. The non-volatile data is programmed by changing the channel conductance of the floating gate transistor according to the amount of electrons of the floating gate electrode 87.
【0029】一般にトンネル絶縁膜801に急に高電界
が印加されると絶縁破壊が起きやすくなる。そこで制御
ゲート電極またはドレイン領域へのプログラム時の高電
圧は数10μsec〜数100μsecの立ち上りのパ
ルスを印加する。本発明の発振回路においては、リング
オシレータを構成する各インバート回路に流れる電流を
制御する構成となっているために、その電流値を小さく
することにより、立ち上り時間制御用の特別な充電用コ
ンデンサが必要でなくなる。即ち、図4、図6の実施例
の回路のように、インバート回路を構成するトランジス
タのゲート電極そのものの容量だけを充電用コンデンサ
として機能することができる。従って、プログラムパル
スのランピングを制御するための特別なコンデンサまた
は回路が不要になり、ICを小型化できる。Generally, when a high electric field is suddenly applied to the tunnel insulating film 801, dielectric breakdown easily occurs. Therefore, as a high voltage at the time of programming to the control gate electrode or the drain region, a rising pulse of several tens μsec to several hundred μsec is applied. In the oscillation circuit of the present invention, since the current flowing through each of the inverting circuits constituting the ring oscillator is controlled, by reducing the current value, a special charging capacitor for controlling the rise time can be provided. No longer needed. That is, as in the circuits of the embodiments of FIGS. 4 and 6, only the capacitance of the gate electrode itself of the transistor constituting the inverting circuit can function as a charging capacitor. Therefore, a special capacitor or circuit for controlling the ramping of the program pulse becomes unnecessary, and the size of the IC can be reduced.
【0030】以上述べたように本発明の発振回路をEE
PROM ICに適用することにより約0.7 V〜6Vと
広範囲の電源電圧で単一電源で動作するEEPROM
ICを簡単な回路で実現できる。また、動作時の電力も
従来の半分以下にすることができる。As described above, the oscillation circuit of the present invention is
An EEPROM that operates with a single power supply with a wide range of power supply voltage of about 0.7 V to 6 V by applying to a PROM IC
An IC can be realized with a simple circuit. Further, the power during operation can be reduced to less than half of the conventional power.
【0031】EEPROM ICの場合、消費電力は高
電圧を内部で用いるプログラム時が最も多い。従って、
本発明のEEPROM ICはそのプログラム時の消費
電流をプログラム特性を低下させずに約半分以下にでき
る。以上述べたようなEEPROM ICは電池動作の
メモリ装置に適している。非常に小型の要求される電池
動作の電子装置に適している。例えば、移動通信機にお
いて、そのエネルギー源を太陽電池を利用している場合
には本発明のEEPROM ICが適している。In the case of an EEPROM IC, the power consumption is most often at the time of programming using a high voltage internally. Therefore,
The EEPROM IC of the present invention can reduce the current consumption during programming to about half or less without deteriorating the programming characteristics. The above-described EEPROM IC is suitable for a battery-operated memory device. Suitable for very small required battery operated electronic devices. For example, when a mobile communication device uses a solar cell as its energy source, the EEPROM IC of the present invention is suitable.
【0032】[0032]
【発明の効果】以上説明したように、本発明においてリ
ング発振回路に定電圧発生回路を設けるか、または定電
圧発生回路と前記定電圧発生回路で発生された一定電圧
で制御される定電流素子を設けることにより、電源電圧
が低電圧領域でも十分な発振周波数を確保すると共に高
電圧領域での発振周波数の上昇を抑え、消費電流を低減
する効果がある。As described above, in the present invention, a ring oscillator is provided with a constant voltage generating circuit or a constant voltage generating circuit and a constant current element controlled by a constant voltage generated by the constant voltage generating circuit. Is effective in securing a sufficient oscillation frequency even when the power supply voltage is in a low voltage region, suppressing an increase in the oscillation frequency in a high voltage region, and reducing current consumption.
【0033】また本発明は、約0.7 V〜6Vの広範囲の
電源電圧で従来の半分以下の消費電力で動作するEEP
ROM ICを実現できる。さらに、非常に小型の寿命
の長い電池動作によるEEPROM ICからなる電子
装置を実現できる。The present invention also provides an EEP operating at less than half the power consumption of a conventional device at a wide range of power supply voltage of about 0.7 V to 6 V.
A ROM IC can be realized. Further, it is possible to realize a very small electronic device including an EEPROM IC operated by a battery having a long life.
【図1】本発明におけるリング発振回路の第一の実施例
を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a ring oscillation circuit according to the present invention.
【図2】本発明におけるリング発振回路の第一の実施例
を示す回路図である。FIG. 2 is a circuit diagram showing a first embodiment of a ring oscillation circuit according to the present invention.
【図3】本発明におけるリング発振回路の第二の実施例
を示すブロック図である。FIG. 3 is a block diagram showing a second embodiment of the ring oscillation circuit according to the present invention.
【図4】本発明におけるリング発振回路の第二の実施例
を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the ring oscillation circuit according to the present invention.
【図5】本発明におけるリング発振回路の第三の実施例
を示すブロック図である。FIG. 5 is a block diagram showing a third embodiment of the ring oscillation circuit according to the present invention.
【図6】本発明におけるリング発振回路の第三の実施例
を示す回路図である。FIG. 6 is a circuit diagram showing a third embodiment of the ring oscillation circuit according to the present invention.
【図7】本発明における発振回路を用いたEEPROM
ICのブロック図である。FIG. 7 shows an EEPROM using an oscillation circuit according to the present invention.
It is a block diagram of IC.
【図8】本発明におけるEEPROMメモリセルの断面
図である。FIG. 8 is a sectional view of an EEPROM memory cell according to the present invention.
1、79 リング発振回路 2 定電圧発生回路 4 定電流素子 5、10、14、15、20、25、27、39 イン
バータ回路 11、12、22、23、32、33 N型MOSデプ
レッショントランジスタ 13、18、19、24、34、37、38 N型MO
Sエンハンストメントランジスタ 16、17、21、31、35、36 P型MOSエン
ハンスメントトランジスタ 26 トランスミッションゲート 71 メモリセルアレイ 78 昇圧回路1, 79 ring oscillation circuit 2 constant voltage generation circuit 4 constant current element 5, 10, 14, 15, 20, 25, 27, 39 inverter circuit 11, 12, 22, 23, 32, 33 N-type MOS depletion transistor 13, 18, 19, 24, 34, 37, 38 N-type MO
S enhancement transistor 16, 17, 21, 31, 35, 36 P-type MOS enhancement transistor 26 transmission gate 71 memory cell array 78 booster circuit
Claims (1)
ランジスタとN型MOSトランジスタからなるインバー
タ回路を奇数段縦続接続してなるリング発振回路と、そ
れぞれの前記インバータ回路の前記P型MOSトランジ
スタのソースと一方の電源電圧との間に接続されたP型
MOSトランジスタからなる複数の第1の定電流素子
と、それぞれの前記インバータ回路の前記N型MOSト
ランジスタのソースと他方の電源電圧との間に接続され
たP型MOSトランジスタからなる複数の第2の定電流
素子と、ゲートとドレインが共通に接続されたP型MO
Sエンハンスメントトランジスタと、ゲートとソースが
共通に接続されたN型MOSデプレッショントランジス
タが電源電圧間に直列に接続された第1の定電圧発生回
路とからなり、ゲートとドレインが共通に接続されたN
型MOSエンハンスメントトランジスタと、ゲートとソ
ースが共通に接続されたN型MOSデプレッショントラ
ンジスタが電源電圧間に直列に接続された第2の定電圧
発生回路と、 前記第1の定電圧発生回路の前記P型MOSエンハンス
メントトランジスタと前記N型MOSデプレッショント
ランジスタの接続点は、前記第1の定電流素子を構成す
る前記P型MOSトランジスタのゲートに接続され、前
記第2の定電圧発生回路の前記N型MOSエンハンスメ
ントトランジスタと前記N型MOSデプレッショントラ
ンジスタの接続点は、前記第2の定電流素子を構成する
前記N型MOSトランジスタのゲートの接続されている
ことを特徴とする 発振回路。1. A P-type MOS transistor connected in series between power supplies.
Invar consisting of transistor and N-type MOS transistor
Ring oscillator circuit with an odd number of stages connected in cascade,
The P-type MOS transistors of the respective inverter circuits;
P type connected between the source of the star and one power supply voltage
A plurality of first constant current elements composed of MOS transistors
And the N-type MOS transistors of the respective inverter circuits.
Connected between the source of the transistor and the other supply voltage
A plurality of second constant currents each comprising a P-type MOS transistor
Device, P-type MO with gate and drain connected in common
S enhancement transistor, gate and source
N-type MOS depletion transistors connected in common
The first constant voltage generation circuit in which the
, The gate and the drain of which are connected in common.
MOS enhancement transistor, gate and SO
N-type MOS depletion transformer with common source
A second constant voltage in which a transistor is connected in series between the power supply voltages
Generating circuit, and the P-type MOS enhancement of the first constant voltage generating circuit
And the N-type MOS depletion transistor
The connection point of the transistor constitutes the first constant current element.
Connected to the gate of the P-type MOS transistor
The N-type MOS enhancement method of the second constant voltage generation circuit.
Transistor and the N-type MOS depletion transistor
The connection point of the transistor constitutes the second constant current element.
The gate of the N-type MOS transistor is connected
An oscillation circuit characterized by the above .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001028478A JP3553508B2 (en) | 1994-04-25 | 2001-02-05 | Transmission circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8694294 | 1994-04-25 | ||
JP6-86942 | 1994-04-25 | ||
JP2001028478A JP3553508B2 (en) | 1994-04-25 | 2001-02-05 | Transmission circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5117395A Division JP3703516B2 (en) | 1994-04-25 | 1995-03-10 | Oscillator circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001251170A true JP2001251170A (en) | 2001-09-14 |
JP3553508B2 JP3553508B2 (en) | 2004-08-11 |
Family
ID=26428018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001028478A Expired - Lifetime JP3553508B2 (en) | 1994-04-25 | 2001-02-05 | Transmission circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3553508B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008135835A (en) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Pll circuit |
KR101159680B1 (en) | 2010-09-08 | 2012-06-26 | 에스케이하이닉스 주식회사 | Internal voltage generating circuit of semiconductor device |
-
2001
- 2001-02-05 JP JP2001028478A patent/JP3553508B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008135835A (en) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Pll circuit |
US8278983B2 (en) | 2006-11-27 | 2012-10-02 | Fujitsu Semiconductor Limited | PLL circuit |
US8638140B2 (en) | 2006-11-27 | 2014-01-28 | Spansion Llc | PLL circuit |
KR101159680B1 (en) | 2010-09-08 | 2012-06-26 | 에스케이하이닉스 주식회사 | Internal voltage generating circuit of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP3553508B2 (en) | 2004-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3703516B2 (en) | Oscillator circuit | |
JP3877426B2 (en) | CHARGE PUMPING CIRCUIT AND NONVOLATILE MEMORY DEVICE HAVING THE CHARGE PUMPING CIRCUIT | |
US5754476A (en) | Negative charge pump circuit for electrically erasable semiconductor memory devices | |
US7956397B2 (en) | Semiconductor device, charge pumping circuit, and semiconductor memory circuit | |
US5841703A (en) | Method and apparatus for removal of VT drop in the output diode of charge pumps | |
US6456541B2 (en) | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases | |
JPH07226093A (en) | Semiconductor integrated circuit device | |
KR100287545B1 (en) | Nonvolatile Semiconductor Memory Devices | |
EP0374936A2 (en) | Nonvolatile semiconductor memory system | |
US5394027A (en) | High voltage charge pump and related circuitry | |
JP3647434B2 (en) | Charge pump circuit | |
JPH0419639B2 (en) | ||
EP0250479B1 (en) | Current metering apparatus | |
JP3745081B2 (en) | Local charge pump circuit for nonvolatile semiconductor memory device | |
JP2002261239A (en) | Step-up circuit of nonvolatile semiconductor storage device | |
US6738292B2 (en) | Nonvolatile semiconductor storage device | |
KR19990072866A (en) | Nonvolatile semiconductor memory device | |
US6191642B1 (en) | Charge pump circuit | |
JP3553508B2 (en) | Transmission circuit | |
US4823317A (en) | EEPROM programming switch | |
JP2001222894A (en) | Non-volatile semiconductor storage device | |
EP0109004B1 (en) | Low power clock generator | |
EP0838823A2 (en) | Semiconductor memory device | |
KR100607658B1 (en) | Charge pump circuit of nonvolatile memory device | |
KR100470991B1 (en) | Boost circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040428 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |