KR101083675B1

KR101083675B1 - 데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치

Info

Publication number: KR101083675B1
Application number: KR1020090131780A
Authority: KR
Inventors: 박햇빛; 윤태식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2011-11-16
Also published as: CN102110479B; CN102110479A; KR20110075347A; US8689065B2; US20110161753A1

Abstract

제 1 및 제 2 칩이 적층되는 반도체 메모리 장치는 상기 제 1 칩에 배치되고, 테스트 모드에서 제 1 칩 압축 데이터 판별신호에 응답하여 제 1 칩 테스트 신호를 생성하도록 구성된 제 1 데이터 판별부, 상기 제 2 칩에 배치되고, 상기 테스트 모드에서 제 2 칩 압축 데이터 판별신호에 응답하여 제 2 칩 테스트 신호를 생성하도록 구성된 제 2 데이터 판별부 및 상기 테스트 모드에서 상기 제 1 및 제 2 칩 테스트 신호에 응답하여 최종 테스트 신호를 생성하도록 구성된 최종 데이터 판별부를 포함한다.

압축 테스트, 적층, TSV

Description

데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS INCLUDING DATA COMPRESSION TEST CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치는 무수히 많은 메모리 셀(Memory Cell)을 구비하여 대용량의 데이터를 저장할 수 있다. 반도체 메모리 장치의 신뢰성을 향상시키기 위해, 일반적으로 상기 메모리 셀에 불량이 발생하였는지 여부를 테스트하고, 불량이 발생한 메모리 셀을 별도로 구비된 메모리 셀로 대체하는 리페어(Repair)가 수행된다. 그러나, 앞서 설명한 바와 같이 반도체 장치에는 무수히 많은 메모리 셀이 존재하기 때문에, 메모리 셀 하나하나에 불량이 발생하였는지 여부를 테스트 하는 것은 현실적으로 불가능하다. 따라서, 단시간 내에 반도체 메모리 장치의 메모리 셀의 정상동작 여부를 판별할 수 있는 테스트 방법이 필요하다.

도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치는 데이터 입출력 라인을 통해 메모리 뱅크(BANK0~BNAK7)로부터 출력되는 데이터를 압축하고, 압축된 데이터를 한번에 판별함으로써 메모리 셀의 불량여부를 테스트한다. 이를 반도체 메모리 장치의 데이터 압축 테스트라고 한다. 좀 더 상세하게 설명하면, 제 1 메모리 뱅크(BANK0)에 1, 3 및 5번 데이터로 하이 레벨의 데이터를 저장한 경우, 상기 테스트 회로는 상기 1, 3 및 5번 데이터를 하나로 압축한다. 이때, 상기 3개의 데이터가 모두 하이 레벨이면, 예를 들어 하이 레벨의 판별신호가 출력되어 정상적으로 데이터가 출력되었음을 알 수 있고, 상기 3개의 데이터 중 어느 하나가 다른 레벨을 가지면, 로우 레벨의 판별신호가 출력되어 정상적으로 데이터가 출력되지 않았음을 알 수 있다.

도 1은 제 1 메모리 뱅크(BANK0)의 데이터를 압축하여 테스트가 수행되는 것을 보여준다. 도 1에서, 하부 메모리 영역(LDQ)의 제 1 메모리 뱅크(BANK0)에 저장된 16 비트의 데이터는 테스트 회로(10)의 상기 데이터 압축부(11)에 의해 압축되어 글로벌 라인(GIO_0<0>~GIO_3<0>)에 로딩되고, 상기 테스트 회로의 판별부는 상기 글로벌 라인(GIO_0<0>~GIO_3<0>)에 로딩된 데이터가 각각 모두 동일한 레벨인지 여부를 판별한다. 마찬가지로, 상부 영역(UDQ)의 제 1 메모리 뱅크(BANK0)에 저장된 16 비트의 데이터는 테스트 회로(20)의 데이터 압축부(21)에 의해 압축되어 글로벌 라인(GIO_4<0>~GIO_7<0>)에 로딩되고, 상기 테스트 회로(20)의 판별부(22)는 상기 글로벌 라인(GIO_4<0>~GIO_7<0>)에 로딩된 데이터가 각각 모두 동일한 레벨인지 여부를 판별한다.

따라서, 하부 메모리 영역(LDQ)의 제 1 메모리 뱅크(BANK0)의 데이터를 압축하여 테스트 하기 위한 글로벌 라인의 수는 4개가 되고, 상부 메모리 영역(UDQ)의 제 1 메모리 뱅크(BANK0)의 데이터를 압축하여 테스트 하기 위한 글로벌 라인의 수 역시 4개가 된다. 결국, 하나의 메모리 뱅크당 필요한 글로벌 라인의 수는 총 8개가 되며, 8개의 메모리 뱅크가 구비된 반도체 메모리 장치를 테스트 하기 위해서는 총 64개의 글로벌 라인이 필요하다.

한편, 반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.

또한, 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.

3D 반도체 장치에서, 종래와 동일한 방식으로 데이터를 압축하고 테스트하기 위해 필요한 글로벌 라인의 수는 기하급수적으로 증가하게 된다. 예를 들어, 8개의 칩이 적층되어 단일 반도체 장치를 구성하는 경우, 종래기술과 동일한 방식을 사용하면 64*8, 즉 총 512개의 글로벌 라인을 필요로 하게 된다. 특히, 반도체 메모리 장치가 패키징 된 이후에 테스트를 수행하기 위해서는 상기 글로벌 라인의 수만큼의 TSV가 필요하다. 따라서, 칩 사이즈가 증대되고, 레이아웃 면적이 증가하여 결과적으로 비용증가의 문제를 발생한다.

본 발명은 복수개의 칩의 메모리 뱅크로부터 출력된 데이터를 한번에 압축 테스트 할 수 있는 데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 칩이 적층되는 반도체 메모리 장치로서, 상기 제 1 칩에 배치되고, 테스트 모드에서 제 1 칩 압축 데이터 판별신호에 응답하여 제 1 칩 테스트 신호를 생성하도록 구성된 제 1 칩 테스트 신호 생성부; 상기 제 2 칩에 배치되고, 상기 테스트 모드에서 제 2 칩 압축 데이터 판별신호에 응답하여 제 2 칩 테스트 신호를 생성하도록 구성된 제 2 칩 테스트 신호 생성부; 및 상기 테스트 모드에서 상기 제 1 및 제 2 칩 테스트 신호에 응답하여 최종 테스트 신호를 생성하도록 구성된 최종 데이터 판별부; 를 포함한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 칩이 적층되는 반도체 메모리 장치로서, 상기 제 1 칩에 배치되고, 상기 제 1 칩의 메모리 뱅크로부터 출력되고 압축된 데이터로부터 제 1 칩 테스트 신호를 생성하도록 구성된 제 1 압축 테스트 회로; 상기 제 2 칩에 배치되고, 상기 제 2 칩의 메모리 뱅크로부터 출력되고 압축된 데이터로부터 제 2 칩 테스트 신호를 생성하도록 구성된 제 2 압축 테스트 회로; 및 상기 제 1 및 제 2 칩 테스트 신호에 응답하여 최종 테 스트 신호를 생성하도록 구성된 최종 데이터 판별부; 를 포함한다.

또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 칩 및 제 2 칩이 적층되는 반도체 메모리 장치로서, 상기 제 1 칩에 구비되고, 상기 제 1 칩의 제 1 메모리 뱅크에 저장된 데이터를 압축 테스트한 결과를 제 1 TSV로 전송하도록 구성된 제 1 압축 테스트 회로; 상기 제 1 칩에 구비되고, 상기 제 1 칩의 제 2 메모리 뱅크의 데이터를 압축 테스트한 결과를 제 2 TSV로 전송하도록 구성된 제 2 압축 테스트 회로; 상기 제 2 칩에 구비되고, 상기 제 2 칩의 제 1 메모리 뱅크에 저장된 테이터를 압축 테스트한 결과를 상기 제 1 TSV로 전송하도록 구성된 제 3 압축 테스트 회로; 및 상기 제 2 칩에 구비되고, 상기 제 2 칩의 제 2 메모리 뱅크에 저장된 데이터를 압축 테스트한 결과를 상기 제 2 TSV로 전송하도록 구성된 제 4 압축 테스트 회로; 를 포함한다.

본 발명에 의하면, 적층된 복수개의 칩의 데이터 압축 테스트를 수행하는데, 단일 칩의 데이터 압축 테스트에 사용되는 글로벌 라인의 수와 동일한 수의 TSV만을 필요로 한다. 따라서, 적층되는 칩의 레이아웃 마진을 확보할 수 있으며, 칩 면적을 축소시킬 수 있다. 따라서, 반도체 메모리 장치의 제조 비용을 감소시킬 수 있다.

도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 제 1 내지 제 8 칩(C1~C8)은 적층되어 단일 반도체 메모리 장 치(1)를 구성하지만, 적층되는 칩의 개수를 위와 같이 한정하는 것은 아니다. 상기 제 1 내지 제 8 칩(C1~C8)은 각각 압축 테스트 회로(110~180)를 구비한다.

상기 제 1 압축 테스트 회로(110)는 테스트 모드에서 상기 제 1 칩(C1)의 메모리 뱅크에 저장된 데이터(GIO_c1)를 압축 테스트 하기 위해 구비되고, 제 2 내지 제 8 압축 테스트 회로(120~180)는 상기 테스트 모드에서 각각 제 2 내지 제 8 칩의 메모리 뱅크에 저장된 데이터(GIO_c2~GIO_c8)를 압축 테스트 하기 위해 구비된다. 상기 데이터 압축 테스트는 동일한 논리 레벨의 데이터가 저장된 복수개의 메모리 셀의 데이터를 압축하여, 복수개의 데이터의 논리 레벨이 모두 같은지 여부를 확인하는 테스트를 의미하는 것임은 앞서 살펴본 바와 같다.

상기 제 1 압축 테스트 회로(110)는 상기 제 1 칩(C1)을 구성하는 메모리 뱅크로부터 출력된 데이터(GIO_c1)를 압축하고, 상기 압축된 데이터의 논리 레벨이 모두 동일한지를 판별한다. 상기 제 1 압축 테스트 회로(110)는 상기 판별결과에 따라 제 1 칩 테스트 신호(TOUT_c1)를 생성하고, 상기 제 1 칩 테스트 신호(TOUT_c1)를 TSV로 전송한다. 상기 제 1 압축 테스트 회로(110)는, 예를 들어, 상기 압축된 데이터의 논리 레벨이 모두 동일하다면 상기 제 1 칩 테스트 신호(TOUT_c1)를 디스에이블시키고, 상기 압축된 데이터 중 논리 레벨이 다른 데이터가 존재한다면, 상기 제 1 칩 테스트 신호(TOUT_c1)를 인에이블시킨다.

상기 제 2 압축 테스트 회로(120)는 상기 제 2 칩(C2)을 구성하는 메모리 뱅크로부터 출력된 데이터(GIO_c2)를 압축하고, 상기 압축된 데이터의 논리 레벨이 모두 동일한지를 판별한다. 상기 제 2 압축 테스트 회로(120)는 상기 판별결과에 따라 제 2 칩 테스트 신호(TOUT_c2)를 생성하고, 상기 제 2 칩 테스트 신호(TOUT_c2)를 상기 TSV로 전송한다. 상기 제 2 압축 테스트 회로(120)는, 예를 들어, 상기 압축된 데이터의 논리 레벨이 모두 동일하다면 상기 제 2 칩 테스트 신호(TOUT_c2)를 디스에이블시키고, 상기 압축된 데이터 중 논리 레벨이 다른 데이터가 존재한다면, 상기 제 2 칩 테스트 신호(TOUT_c2)를 인에이블시킨다.

상기 제 3 내지 제 8 압축 테스트 회로(130~180)도 각각 메모리 뱅크로부터 출력된 데이터(GIO_c3~GIO_c8)를 압축하고, 압축된 데이터의 논리 레벨을 판별하여 제 3 내지 제 8 칩 테스트 신호(TOUT_c3~TOUT_c8)를 생성한다. 상기 제 3 칩 내지 제 8 칩 테스트 신호(TOUT_c3~TOUT_c8)는 또한 상기 TSV로 전송된다. 상기 제 3 내지 제 8 압축 테스트 회로(130~180)도, 예를 들어, 상기 압축된 데이터의 논리 레벨이 모두 동일하다면 상기 제 3 내지 제 8 칩 테스트 신호(TOUT_c3~TOUT_c8)를 디스에이블시키고, 상기 압축된 데이터 중 논리 레벨이 다른 데이터가 존재한다면, 상기 제 3 내지 제 8 칩 테스트 신호(TOUT_c3~TOUT_c8)를 인에이블시킨다.

상기 제 1 내지 제 8 압축 테스트 회로(110~180)는 각각의 칩의 동일한 메모리 뱅크로부터 출력된 데이터를 압축하여 테스트 하는 것이 바람직하다. 즉, 상기 제 1 압축 테스트 회로(110)가 상기 제 1 칩(C1)의 제 1 메모리 뱅크로부터 출력된 데이터를 입력 받는다면, 상기 제 2 칩 내지 제 8 압축 테스트 회로(120~180)도 상기 제 2 내지 제 8 칩(C2~C8)의 제 1 메모리 뱅크로부터 출력된 데이터를 입력 받는다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 다수의 칩이 적층되더라도, 상기 다수의 칩의 동일한 메모리 뱅크에 저장된 데이터에 대해 한번에 압축 테스트를 수행할 수 있다. 즉, 상기 제 1 내지 제 8 칩(C1~C8)이 8개의 메모리 뱅크를 포함하는 경우, 도 2의 실시예와 같은 구성이 8개가 구비될 수 있다.

도 2에서, 상기 제 1 압축 테스트 회로(110)는 제 1 데이터 판별부(111) 및 제 1 칩 테스트 신호 생성부(112)로 구성된다. 상기 제 1 데이터 판별부(111)는 상기 제 1 칩(C1)의 메모리 뱅크로부터 출력된 데이터(GIO_c1)를 압축하고, 상기 압축한 데이터의 논리 레벨을 판별한 결과를 제 1 칩 압축 데이터 판별신호(DET_c1)로 생성한다. 따라서, 상기 제 1 데이터 판별부(111)는 상기 압축된 데이터의 논리 레벨이 모두 동일한 경우 상기 제 1 칩 압축 데이터 판별신호(DET_c1)를 인에이블 시키고, 상기 압축된 데이터 중 논리 레벨이 다른 데이터가 하나라도 존재한다면 상기 제 1 칩 압축 데이터 판별신호(DET_c1)를 디스에이블시킨다.

상기 제 1 칩 테스트 신호 생성부(112)는 테스트 모드에서 상기 제 1 칩 압축 데이터 판별신호(DET_c1)에 응답하여 상기 제 1 칩 테스트 신호(TOUT_c1)를 생성한다. 상기 반도체 메모리 장치(1)는 테스트 모드 신호(TM)에 응답하여 상기 테스트 모드로 진입할 수 있다. 상기 제 1 칩 테스트 신호 생성부(112)는 상기 제 1 칩 압축 데이터 판별신호(DET_c1)가 인에이블되면 상기 제 1 칩 테스트 신호(TOUT_c1)를 디스에이블시키고, 상기 제 1 칩 압축 데이터 판별신호(DET_c1)가 디스에이블되면 상기 제 1 칩 테스트 신호(TOUT_c1)를 인에이블시킨다. 따라서, 상기 제 1 칩 테스트 신호 생성부(112)는 상기 제 1 칩(C1)의 메모리 뱅크로부터 출력되고 압축된 데이터가 모두 동일한 논리 레벨을 갖는 경우 디스에이블된 상기 제 1 칩 테스트 신호(TOUT_c1)를 상기 TSV로 전송하고, 하나라도 다른 레벨을 갖는 데 이터가 존재하면 인에이블된 상기 제 1 칩 테스트 신호(TOUT_c1)를 상기 TSV로 전송한다.

상기 제 2 압축 테스트 회로(120)는 제 2 데이터 판별부(121) 및 제 2 칩 테스트 신호 생성부(122)로 구성된다. 상기 제 2 데이터 판별부(121)는 상기 제 2 칩(C2)의 메모리 뱅크로부터 출력된 데이터(GIO_c2)를 압축하고, 상기 압축한 데이터의 논리 레벨을 판별한 결과를 제 2 칩 압축 데이터 판별신호(DET_c2)로 생성한다. 따라서, 상기 제 2 데이터 판별부(121)는 상기 압축된 데이터의 논리 레벨이 모두 동일한 경우 상기 제 2 칩 압축 데이터 판별신호(DET_c2)를 인에이블 시키고, 상기 압축된 데이터 중 논리 레벨이 다른 데이터가 하나라도 존재한다면 상기 제 2 칩 압축 데이터 판별신호(DET_c2)를 디스에이블시킨다.

상기 제 2 칩 테스트 신호 생성부(122)는 상기 테스트 모드에서 상기 제 2 칩 압축 데이터 판별신호(DET_c2)에 응답하여 상기 제 2 칩 테스트 신호(TOUT_c2)를 생성한다. 상기 제 2 칩 테스트 신호 생성부(122)는 상기 제 2 칩 압축 데이터 판별신호(DET_c2)가 인에이블되면 상기 제 2 칩 테스트 신호(TOUT_c2)를 디스에이블시키고, 상기 제 2 칩 압축 데이터 판별신호(DET_c2)가 디스에이블되면 상기 제 2 칩 테스트 신호(TOUT_c2)를 인에이블시킨다. 따라서, 상기 제 2 칩 테스트 신호 생성부(122)는 상기 제 2 칩(C2)의 메모리 뱅크로부터 출력되고 압축된 데이터가 모두 동일한 논리 레벨을 갖는 경우 디스에이블된 상기 제 2 칩 테스트 신호(TOUT_c2)를 상기 TSV로 전송하고, 하나라도 다른 레벨을 갖는 데이터가 존재하면 인에이블된 상기 제 2 칩 테스트 신호(TOUT_c2)를 상기 TSV로 전송한다.

한편, 상기 제 1 및 제 2 데이터 판별부(111, 121)는 도 1의 종래의 테스트 회로(10, 20)와 동일한 구성을 가질 수 있다. 상기 제 3 내지 제 8 압축 테스트 회로(130~180)도 상기 제 1 및 제 2 압축 테스트 회로(110, 120)와 동일하게 구성되므로, 반복되는 설명은 하지 않기로 한다.

상기 최종 데이터 판별부(200)는 테스트 모드에서 상기 TSV를 통해 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8)를 수신하고, 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8)에 응답하여 최종 테스트 신호(TOUT)를 생성한다. 상기 최종 데이터 판별부(200)는 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8)가 모두 디스에이블된 경우 인에이블된 최종 테스트 신호(TOUT)를 생성하고, 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8) 중 어느 하나라도 인에이블된 경우 디스에이블되는 최종 테스트 신호(TOUT)를 생성한다. 즉, 상기 최종 데이터 판별부(200)는 상기 제 1 내지 제 8 칩(C1~C8)의 메모리 뱅크로부터 출력되고 압축된 데이터의 논리 레벨이 모두 동일한 경우 상기 최종 테스트 신호(TOUT)를 인에이블시키고, 상기 데이터 중 하나라도 논리 레벨이 다른 데이터가 존재하는 경우에 상기 최종 칩 테스트 신호(TOUT)를 디스에이블 시킨다.

도 3은 도 2의 제 1 칩 테스트 신호 생성부의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 제 1 칩 테스트 신호 생성부(112)는 제 1 인버터(IV1), 래치부(LAT), 제 1 낸드 게이트(ND1)0 및 제 1 피모스 트랜지스터(P1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 제 1 칩 압축 데이터 판별신호(DET_c1)를 반전시킨다. 상기 래치부(LAT)는 상기 제 1 인버터(IV1)의 출력을 래치시킨다. 상기 제 1 낸드 게이트(ND1)는 상기 테스트 모드 신호(TM) 및 상기 제 1 인버터(IV1)의 출력을 입력 받는다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 상기 제 1 낸드 게이트(ND1)의 출력을 인가 받고, 소스 단으로 외부전압(VDD)을 인가 받으며, 드레인 단(TOUT_c1)으로 상기 제 1 칩 테스트 신호(TOUT_c1)를 생성한다. 따라서, 상기 제 1 칩 테스트 신호 생성부(112)는 테스트 모드에서 상기 테스트 모드 신호(TM) 및 상기 제 1 칩 압축 데이터 판별신호(DET_c1)에 응답하여 상기 제 1 칩 테스트 신호(TOUT_c1)를 하이로 인에이블 시키거나, 로우로 디스에이블 시킬 수 있다. 보다 상세하게는, 상기 제 1 칩(C1)의 메모리 뱅크에 저장된 데이터(GIO_c1)로부터 출력되고 압축된 데이터의 논리 레벨이 모두 동일한 경우 상기 제 1 칩 압축 데이터 판별신호(DET_c1)는 하이로 인에이블된다. 따라서 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)에 의해 로우 디스에이블된 신호를 수신하므로, 하이 레벨의 신호를 출력한다. 따라서, 상기 제 1 피모스 트랜지스터(P1)는 턴오프되고, 상기 제 1 칩 테스트 신호(TOUT_c1)는 디스에이블된다. 반대로, 압축된 데이터 중 논리 레벨이 다른 데이터가 하나라도 존재하는 경우에 상기 제 1 칩 압축 데이터 판별신호(DET_c1)는 로우로 디스에이블된다. 따라서, 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)에 의해 하이로 인에이블된 신호 및 하이로 인에이블된 테스트 모드 신호(TM)를 수신하므로 로우 레벨의 신호를 출력한다. 따라서, 상기 제 1 피모스 트랜지스터(P1)는 턴온되고, 외부전압(VDD) 레벨로 인에이블된 신호가 상기 제 1 칩 테스트 신호(TOUT_c1)로 제공될 수 있다.

상기 제 2 내지 제 8 칩 테스트 신호 생성부(122~182)도 상기 제 1 칩 테스 트 신호 생성부(112)와 동일한 구성을 가지므로, 중복되는 설명은 하지 않기로 한다.

도 4는 도 2의 최종 데이터 판별부의 구성을 보여주는 도면이다. 도 4에서, 상기 최종 데이터 판별부(200)는 제 1 엔모스 트랜지스터(N1) 및 제 2 인버터(IV2)를 포함한다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 테스트 모드 신호(TM)를 수신하고, 드레인 단이 접지전압 단(VSS)과 연결되며, 소스 단이 제 1 노드(A)와 연결된다. 상기 제 1 노드(A)는 상기 TSV와 연결되어 상기 제 1 내지 제 8 압축 테스트 회로(110~180)로부터 출력된 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8)를 수신한다. 상기 제 2 인버터(IV2)는 상기 제 1 노드(A)의 전압 레벨이 반전된 레벨을 갖는 상기 최종 테스트 신호(TOUT)를 출력한다.

상기 제 1 내지 제 8 칩(C1~C8)의 메모리 뱅크로부터 출력되고 압축된 데이터의 논리 레벨이 모두 동일한 경우 상기 제 1 내지 제 8 압축 테스트 회로(110~180)로부터 디스에이블된 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8)가 출력되므로, 상기 제 1 엔모스 트랜지스터(N1)에 의해 상기 제 1 노드(A)는 접지전압(VSS) 레벨이 된다. 상기 제 2 인버터(IV2)는 상기 접지전압(VSS) 레벨을 반전시켜 하이로 인에이블된 최종 테스트 신호(TOUT)를 생성한다. 반대로, 상기 제 1 내지 제 8 칩(C1~C8)의 메모리 뱅크로부터 출력되고 압축된 데이터 중 논리 레벨이 다른 데이터가 하나라도 존재하는 경우, 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1~TOUT_c8) 중 어느 하나가 인에이블된다. 이하에서는, 상기 제 1 칩(C1)의 메모리 뱅크에서 출력되고 압축된 데이터 중 논리 레벨이 다른 데이터가 존재하 는 경우를 예로 설명한다. 위와 같은 경우에, 상기 제 1 압축 테스트 회로(110)의 상기 제 1 칩 테스트 신호 생성부(112)는 외부전압(VDD) 레벨로 인에이블된 상기 제 1 칩 테스트 신호(TOUT_c1)를 생성하고, 상기 제 2 내지 제 8 압축 테스트 회로(120~180)는 디스에이블된 제 2 내지 제 8 칩 테스트 신호(TOUT_c2~TOUT_c8)를 생성한다. 이 때, 상기 제 1 칩 테스트 신호 생성부(112)를 구성하는 상기 제 1 피모스 트랜지스터(P1)의 구동력은 상기 최종 데이터 판별부(200)를 구성하는 제 1 엔모스 트랜지스터(N1)의 구동력보다 큰 것이 바람직하다. 즉, 하나의 칩 테스트 신호만이 인에이블되더라도, 상기 최종 테스트 신호(TOUT)의 출력이 변해야 하기 때문이다. 따라서, 상기 제 1 칩 테스트 신호(TOUT_c1)가 외부전압(VDD) 레벨로 인가되면, 상기 제 1 엔모스 트랜지스터(N1)가 접지전압(VSS)을 제공하더라도 상기 제 1 노드(A)의 전압 레벨은 하이 레벨로 바뀔 수 있으며, 결국 로우로 디스에이블된 상기 최종 테스트 신호(TOUT)가 생성될 수 있다. 상기 제 1 칩 테스트 신호 생성부(112)와 동일한 구성을 갖는 제 2 내지 제 8 칩 테스트 신호 생성부(122~182)도 마찬가지이다.

본 발명은 상기 복수개의 칩이 적층된 반도체 메모리 장치에서, 복수개의 칩의 각각의 메모리 뱅크와 관련된 데이터의 압축 테스트 결과를 동일한 TSV로 전송하여 최종 테스트 결과를 생성한다. 따라서, 복수개의 칩의 압축 테스트를 위해서 단일 칩에서 사용되는 글로벌 라인의 수만큼의 TSV만을 구비하면 되므로, 반도체 장치의 레이아웃 마진을 확보하고, 칩 사이즈를 감소시킬 수 있다. 특히, 본 발명은 반도체 메모리 장치가 패키징 된 이후에 그 효용가치가 더욱 높아진다.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)의 구성을 개략적으로 보여준다. 도 5에서, 상기 제 1 칩(C1)은 제 1 및 제 2 압축 테스트 회로(110A, 110B)를 구비하고, 상기 제 1 및 제 2 압축 테스트 회로(110A, 110B)는 상기 제 1 칩(C1)의 제 1 및 제 2 메모리 뱅크로부터 출력된 데이터(GIO_c1<0>, GIO_c1<1>)를 압축 테스트하여 제 1 칩 테스트 신호(TOUT)c1<0>, TOUT_c1<1>)를 생성한다. 상기 제 2 칩(C2)은 제 3 및 제 4 압축 테스트 회로(120A, 120B)를 구비하고, 상기 제 3 및 제 4 압축 테스트 회로(120A, 120B)는 상기 제 2 칩(C1)의 제 1 및 제 2 메모리 뱅크로부터 출력된 데이터(GIO_c2<0>, GIO_c2<1>)를 압축 테스트 하여 제 2 칩 테스트 신호(TOUT_c2<0>, TOUT_c2<1>)를 생성한다. 제 3 내지 제 8 칩(C3~C8)에 구비되는 제 5 내지 제 16 압축 테스트 회로(130A~180A, 130B~180B)도 위와 마찬가지이다.

이 때, 상기 제 1 압축 테스트 회로(110A)가 생성하는 제 1 칩 테스트 신호(TOUT_c1<0>), 상기 제 3 압축 테스트 회로(120A)가 생성하는 제 2 칩 테스트 신호(TOUT_c2<0>) 및 상기 제 15 압축 테스트 회로(180A)가 생성하는 제 8 칩 테스트 신호(TOUT_c8<0>)는 제 1 TSV(TSV1)로 전송된다. 또한, 상기 제 2 압축 테스트 회로(110B)가 생성하는 제 1 칩 테스트 신호(TOUT_c1<1>), 상기 제 4 압축 테스트 회로(120B)가 생성하는 제 2 칩 테스트 신호(TOUT_c2<1>) 및 상기 제 16 압축 테스트 회로(180B)가 생성하는 제 8 칩 테스트 신호(TOUT_c8<1>)는 제 2 TSV(TSV2)로 전송된다.

상기 제 1 최종 데이터 판별부(200A)는 상기 제 1 TSV(TSV1)으로부터 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1<0>~TOUT_c8<0>)를 입력 받아 제 1 최종 테스트 신호(TOUT<0>)를 출력함으로써, 상기 제 1 내지 제 8 칩(C1~C8)의 제 1 메모리 뱅크로부터 출력된 데이터(GIO_c1<0>~GIO_c8<0>)의 압축 테스트 결과를 생성할 수 있다. 상기 제 2 최종 데이터 판별부(200B)는 상기 제 2 TSV(TSV2)로부터 상기 제 1 내지 제 8 칩 테스트 신호(TOUT_c1<1>~TOUT_c8<1>)를 입력 받아 제 2 최종 테스트 신호(TOUT<1>)를 출력함으로써, 상기 제 1 내지 제 8 칩(C1~C8)의 제 2 메모리 뱅크로부터 출력된 데이터(GIO_c1<1>~GIO_c8<1>)의 압축 테스트 결과를 생성할 수 있다.

위와 같이, 다수의 칩이 적층되더라도, 적층된 칩의 동일한 메모리 뱅크에 대한 데이터 압축 테스트가 한번에 수행될 수 있으므로, 단일 칩의 데이터 압축 테스트에 필요되었던 글로벌 라인의 수만큼의 TSV만으로 반도체 메모리 장치의 데이터 압축 테스트가 수행될 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도,

도 3은 도 2의 제 1 칩 테스트 신호 생성부의 구성을 보여주는 도면,

도 4는 최종 데이터 판별부의 구성을 보여주는 도면이다.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다.

<도면의 주요부분에 대한 부호의 설명>

110~180: 제 1 내지 제 8 압축 테스트 회로

111~181: 제 1 내지 제 8 데이터 판별부

112~182: 제 1 내지 제 8 칩 테스트 신호 생성부

Claims

제 1 및 제 2 칩이 적층되는 반도체 메모리 장치로서,

상기 제 1 칩에 배치되고, 테스트 모드에서 제 1 칩 압축 데이터 판별신호에 응답하여 제 1 칩 테스트 신호를 생성하도록 구성된 제 1 칩 테스트 신호 생성부;

상기 제 2 칩에 배치되고, 상기 테스트 모드에서 제 2 칩 압축 데이터 판별신호에 응답하여 제 2 칩 테스트 신호를 생성하도록 구성된 제 2 칩 테스트 신호 생성부; 및

상기 테스트 모드에서 상기 제 1 및 제 2 칩 테스트 신호에 응답하여 최종 테스트 신호를 생성하도록 구성된 최종 데이터 판별부를 포함하고,

상기 제 1 칩 압축 데이터 판별신호는 상기 제 1 칩으로부터 출력되고 압축된 복수개의 데이터의 레벨이 모두 동일한 경우에 인에이블되고, 상기 복수개의 데이터 중 어느 하나라도 다른 레벨인 경우에 디스에이블되며,

상기 제 1 칩 테스트 신호 생성부는 상기 제 1 칩 압축 데이터 판별신호가 디스에이블된 경우 상기 제 1 칩 테스트 신호를 인에이블시키는 반도체 메모리 장치.
제 1 항에 있어서,

상기 최종 데이터 판별부는, 상기 제 1 및 제 2 칩 중 어느 하나에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 칩 테스트 신호는, 동일한 TSV를 통해 상기 최종 데이터 판별부로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
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제 1 항에 있어서,

상기 제 2 칩 압축 데이터 판별신호는, 상기 제 2 칩으로부터 출력되고 압축된 복수개의 데이터의 레벨이 모두 동일한 경우에 인에이블되고, 상기 복수개의 데이터 중 어느 하나라도 다른 레벨인 경우에 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 2 칩 테스트 신호 생성부는, 상기 제 2 칩 압축 데이터 판별신호가 디스에이블된 경우 상기 제 2 칩 테스트 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 최종 데이터 판별부는, 상기 제 1 및 제 2 칩 테스트 신호 중 어느 하나라도 인에이블된 경우 상기 최종 테스트 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
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제 1 칩 및 제 2 칩이 적층되는 반도체 메모리 장치로서,

상기 제 1 칩에 구비되고, 상기 제 1 칩의 제 1 메모리 뱅크에 저장된 데이터를 압축 테스트한 결과를 제 1 TSV로 전송하도록 구성된 제 1 압축 테스트 회로;

상기 제 1 칩에 구비되고, 상기 제 1 칩의 제 2 메모리 뱅크의 데이터를 압축 테스트한 결과를 제 2 TSV로 전송하도록 구성된 제 2 압축 테스트 회로;

상기 제 2 칩에 구비되고, 상기 제 2 칩의 제 1 메모리 뱅크에 저장된 테이터를 압축 테스트한 결과를 상기 제 1 TSV로 전송하도록 구성된 제 3 압축 테스트 회로; 및

상기 제 2 칩에 구비되고, 상기 제 2 칩의 제 2 메모리 뱅크에 저장된 데이터를 압축 테스트한 결과를 상기 제 2 TSV로 전송하도록 구성된 제 4 압축 테스트 회로;

를 포함하는 반도체 메모리 장치.
제 18 항에 있어서,

상기 제 1 및 제 3 압축 테스트 회로의 테스트 결과에 따라 제 1 최종 테스트 신호를 생성하도록 구성된 제 1 최종 데이터 판별부; 및

상기 제 2 및 제 4 압축 테스트 회로의 테스트 결과에 따라 제 2 최종 테스트 신호를 생성하도록 구성된 제 2 최종 데이터 판별부;

를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 19 항에 있어서,

상기 제 1 및 제 2 최종 데이터 판별부는, 상기 제 1 및 제 2 칩 중 어느 하나에 배치되는 것을 특징으로 하는 반도체 메모리 장치.