KR101208960B1 - 반도체 장치 및 이의 테스트 방법 - Google Patents
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Abstract
반도체 장치는 제 1 및 제 2 데이터 채널을 공유하는 제 1 및 제 2 칩을 포함한다. 상기 제 1 칩은 제 1 테스트 모드에서 제 1 칩의 테스트 데이터를 압축하여 상기 제 1 데이터 채널로 출력하고, 상기 제 2 칩은 상기 제 1 테스트 모드에서 제 2 칩의 테스트 데이터를 압축하여 상기 제 2 데이터 채널로 출력한다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 테스트에 관한 것이다.
반도체 장치는 제품으로 출하되기 전에 다양한 테스트를 거쳐 검증된다. 상기 테스트 시간을 감소시키고 테스트 효율을 증가시키기 위해 일반적으로 압축 테스트가 수행된다. 상기 압축 테스트는 예를 들어, 동일한 레벨로 저장된 복수개의 데이터를 압축하고, 압축된 데이터의 레벨을 감지함으로써 테스트가 수행되는 것으로 압축에 따라 테스트 시간이 상당히 감소될 수 있다.
최근에는, 반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
단일 칩으로 패키징된 반도체 장치의 경우 다양한 압축 테스트 회로 및 방법이 제안되었으나, 복수개의 칩을 포함하여 패키징되는 3D 반도체 장치의 경우에는 압축 테스트 회로 및 방법에 대한 기술이 상당히 드물었다.
본 발명은 반도체 장치를 구성하는 복수개의 칩의 개별적인 테스트를 가능하게 하고 패키징된 이후에도 상기 복수개의 칩을 테스트할 수 있는 반도체 장치 및 이의 테스트 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 장치는 제 1 및 제 2 데이터 채널을 공유하는 제 1 및 제 2 칩을 포함하고, 상기 제 1 칩은 제 1 테스트 모드에서 제 1 칩의 테스트 데이터를 압축하여 상기 제 1 데이터 채널로 출력하고, 상기 제 2 칩은 상기 제 1 테스트 모드에서 제 2 칩의 테스트 데이터를 압축하여 상기 제 2 데이터 채널로 출력한다.
본 발명의 다른 실시예에 따른 반도체 장치는 제 1 데이터 채널과 연결되는 제 1 데이터 출력부; 제 2 데이터 채널과 연결되는 제 2 데이터 출력부; 및 제 1 및 제 2 테스트 데이터 및 칩 선택신호에 응답하여 압축 데이터를 생성하고, 상기 제 1 데이터 출력부 및 제 2 데이터 출력부 중 하나로 상기 압축 데이터를 출력하는 압축 테스트 데이터 생성부를 포함하고, 상기 제 1 데이터 출력부는 제어신호에 응답하여 상기 제 1 테스트 데이터 및 상기 압축 데이터 중 하나를 상기 제 1 데이터 채널로 출력하고, 상기 제 2 데이터 출력부는 상기 제어신호에 응답하여 상기 제 2 테스트 데이터 및 상기 압축 데이터 중 하나를 상기 제 2 데이터 채널로 출력한다.
또한, 본 발명의 실시예에 따른 반도체 장치의 테스트 방법은 복수개의 데이터를 압축하여 제 1 및 제 2 테스트 데이터를 생성하는 단계; 상기 제 1 및 제 2 테스트 데이터를 재차 압축하여 압축 데이터를 생성하는 단계; 및 제어신호에 응답하여 상기 제 1 테스트 데이터 및 상기 압축 데이터 중 하나를 제 1 데이터 채널로 출력하는 단계를 포함한다.
본 발명에 의하면, 상기 반도체 장치를 구성하는 칩들이 개별적으로 테스트가 수행될 수 있도록 하고, 상기 칩들이 패키징되어 데이터 채널을 공유하더라도 동시에 정상적으로 상기 칩들의 테스트를 수행할 수 있다. 따라서, 테스트 시간을 감소시키고, 반도체 장치의 제조비용을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치를 구성하는 칩들 중 제 1 칩의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 칩 선택신호 생성부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 압축 테스트 데이터 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 2의 제 1 데이터 선택부의 실시예의 구성을 보여주는 도면,
도 6은 도 2의 드라이버 선택부의 실시예의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 구성하는 칩들 중 제 1 칩의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 칩 선택신호 생성부의 실시예의 구성을 보여주는 도면,
도 4는 도 2의 압축 테스트 데이터 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 2의 제 1 데이터 선택부의 실시예의 구성을 보여주는 도면,
도 6은 도 2의 드라이버 선택부의 실시예의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 개략적으로 보여주는 도면이다. 도 1은 4개의 칩이 적층되어 단일 반도체 장치로 패키징되는 3D 반도체 장치를 도시한다. 상기 반도체 장치(1)는 4개의 칩을 포함하는 것으로 도시되었으나, 적층되는 칩의 개수를 특별히 제한하려는 의도는 아니다. 상기 반도체 장치를 구성하는 제 1 내지 제 4 칩(Chip1~Chip4)은 스루 실리콘 비아(Through Silicon Via, TSV)를 통해 서로 전기적으로 연결된다. 상기 TSV는 적층된 상기 제 1 내지 제 4 칩(Chip1~Chip4)을 관통하여 형성된다. 상기 TSV 내부는 전도물질로 채워져 있기 때문에 상기 제 1 내지 제 4 칩(Chip1~Chip4)을 전기적으로 연결할 수 있다.
도 1에서, 상기 제 1 TSV(TSV1)는 칩 어드레스 신호(SS<0>)를 상기 제 1 내지 제 4 칩(Chip1~Chip4)으로 전송한다. 상기 제 2 TSV(TSV2)는 칩 어드레스 신호(SS<1>)를 상기 제 1 내지 제 4 칩(Chip1~Chip4)으로 전송한다. 상기 제 3 TSV(TSV3)는 제어신호(TSVEN)를 상기 제 1 내지 제 4 칩(Chip1~Chip4)으로 전송한다. 상기 제어신호(TSVEN)는 모드 레지스터 셋(Mode Register Set, MRS)으로부터 생성되는 MRS 신호 및 테스트 모드 신호를 포함할 수 있다. 상기 제어신호(TSVEN)는 제 1 테스트 모드와 제 2 테스트 모드를 구분하는 신호로서 더 상세한 설명은 후술하기로 한다. 상기 제 4 내지 제 7 TSV(TSV4~TSV7)는 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 데이터 채널(DQ<0:3>)이다. 도 1에서, 상기 데이터 채널(DQ<0:3>)이 4개인 것을 예시하였지만, 데이터 채널의 수를 제한하는 것은 아니고 더 많은 데이터 채널 및 이에 해당하는 TSV를 포함할 수 있다. 상기 제 1 내지 제 4 칩(Chip1~Chip4)은 상기 제 1 내지 제 4 칩(Chip1~Chip4)을 관통하여 연결하는 제 4 내지 제 7 TSV(TSV4~TSV7)를 통해 상기 데이터 채널(DQ<0:3>)을 공유한다. 즉, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 데이터 통신은 공유되는 상기 제 4 내지 제 7 TSV(TSV4~TSV7)를 통해 이루어진다. 이하의 상세한 설명에서는, 상기 제 4 TSV(TSV4)는 제 1 데이터 채널(DQ<0>), 제 5 TSV(TSV5)는 제 2 데이터 채널(DQ<1>), 제 6 TSV(TSV6)는 제 3 데이터 채널(DQ<2>), 제 7 TSV(TSV7)는 제 4 데이터 채널(DQ<3>)과 실질적으로 동일하고, 양 용어가 혼용되어 사용될 수 있다.
도 2는 도 1의 반도체 장치(1)를 구성하는 칩 중 제 1 칩(Chip1)의 구성을 개략적으로 보여주는 도면이다. 도 1의 반도체 장치(1)를 구성하는 제 1 내지 제 4 칩(Chip1~Chip4)은 모두 실질적으로 동일한 구조를 갖는다. 상기 반도체 장치(1)를 구성하는 칩의 구조를 동일하게 하는 것은 반도체 장치의 제조비용을 개선하기 위한 것이다. 따라서, 각각의 칩에는 부가적으로 추가되는 구성이 존재할 수 있으며, 이는 각각의 칩이 동일한 구조를 갖도록 하기 위한 것일 뿐이며, 본 발명의 사상 및 범위를 제한하려는 것이 아님을 알아야 한다. 도 2에서, 상기 제 1 칩(Chip1)은 압축 테스트 데이터 생성부(100), 제 1 내지 제 4 데이터 출력부(200~500)를 포함한다. 상기 압축 테스트 데이터 생성부(100)는 제 1 내지 제 4 테스트 데이터(TGIO<0:3>) 및 칩 선택신호(SID<0:3>)에 응답하여 제 1 칩의 압축 데이터(CTGIO<0>)를 생성한다. 상기 압축 테스트 데이터 생성부(100)는 제 1 내지 제 4 테스트 입출력 라인을 통해 전송된 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>) 및 칩 선택신호(SID<0:3>)를 수신한다. 상기 압축 테스트 데이터 생성부(100)는 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 압축하고, 상기 칩 선택신호(SID<0:3>)에 응답하여 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 상기 제 1 데이터 출력부(200)로 출력한다.
상기 압축 테스트 데이터 생성부(100)는 상기 칩 선택신호(SID<0:3>)에 응답하여 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 생성하기 때문에, 도 2에 함께 도시된 상기 제 2 칩의 압축 데이터(CTGIO<1>), 제 3 칩의 압축 데이터(CTGIO<2>) 및 제 4 칩의 압축 데이터(CTGIO<3>)는 생성하지 않는다. 도시되지는 않았지만, 상기 제 2 칩(Chip2)을 구성하는 압축 테스트 데이터 생성부는 칩 선택신호(SID<0:3>)에 응답하여 상기 제 1 칩의 압축 테스트 데이터 대신에 상기 제 2 칩의 압축 데이터(CTGIO<1>)를 생성하여 제 2 칩(Chip2)을 구성하는 제 2 데이터 출력부로 출력하도록 구성된다. 마찬가지로, 상기 제 3 칩(Chip3)을 구성하는 압축 테스트 데이터 생성부는 칩 선택신호(SID<0:3>)에 응답하여 상기 제 3 칩의 압축 데이터(CTGIO<2>)를 생성하고, 상기 제 3 칩의 압축 데이터(CTGIO<2>)를 상기 제 3 칩(Chip3)을 구성하는 제 3 데이터 출력부로 출력한다. 또한, 상기 제 4 칩(Chip4)을 구성하는 압축 테스트 데이터 생성부는 칩 선택신호(SID<0:3>)에 응답하여 상기 제 4 칩의 압축 데이터(CTGIO<3>)를 상기 제 4 데이터 출력부로 출력한다. 앞서 설명한 바와 같이, 실제적인 반도체 제조 과정에서 상기 제 1 내지 제 4 칩(Chip1~Chip4)은 모두 동일한 구조를 갖도록 생산되기 때문에, 상기 제 1 칩(Chip1)을 구성하는 제 2 내지 제 4 데이터 출력부(300~500)도 각각 상기 압축 테스트 데이터 생성부로부터 각각 제 2 내지 제 4 칩의 압축 데이터(CTGIO<1:3>)를 수신할 수 있도록 구성되었다. 그러나, 상기 제 1 칩(Chip1)을 구성하는 상기 압축 테스트 데이터 생성부(100)는 상기 칩 선택신호(SID<0:3>)에 응답하기 때문에, 상기 제 1 칩의 압축 데이터(CTGIO<0>)만을 생성되고, 상기 제 1 칩의 압축 데이터(CTGIO<0>)만이 상기 제 1 데이터 출력부(200)로 출력된다.
상기 제 1 데이터 출력부(200)는 상기 제 1 테스트 입출력 라인을 통해 전송된 상기 제 1 테스트 데이터(TGIO<0>) 및 상기 압축 테스트 데이터 생성부(100)로부터 생성된 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 수신하고, 상기 제어신호(TSVEN)에 응답하여 상기 제 1 테스트 데이터(TGIO<0>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>) 중 하나를 제 1 데이터 채널(DQ<0>)로 출력한다. 상기 제 2 데이터 출력부(300)는 상기 제 2 테스트 입출력 라인을 통해 전송된 상기 제 2 테스트 데이터(TGIO<1>)를 수신하여 상기 제 2 데이터 채널(DQ<1>)로 출력한다(제 1 칩(Chip1)에서는 상기 제 2 데이터 출력부(300)가 제 2 칩의 압축 데이터(CTGIO<1>)를 수신하지 않을 것이고, 제 2 칩(Chip2)에서 상기 제 2 데이터 출력부가 제 2 칩의 압축 데이터(CTGIO<1>)를 수신할 것이다). 상기 제 3 데이터 출력부(400)는 상기 제 3 테스트 입출력 라인을 통해 전송된 상기 제 3 테스트 데이터(TGIO<2>)를 수신하여 상기 제 3 데이터 채널(DQ<2>)로 출력한다(제 1 칩(Chip1)에서는 상기 제 3 데이터 출력부(400)가 제 3 칩의 압축 데이터(CTGIO<2>)를 수신하지 않을 것이고, 제 3 칩(Chip3)에서 상기 제 3 데이터 출력부가 제 3 칩의 압축 데이터(CTGIO<2>)를 수신할 것이다). 상기 제 4 데이터 출력부(500)는 상기 제 4 테스트 입출력 라인을 통해 전송된 상기 제 4 테스트 데이터(TGIO<3>)를 수신하여 상기 제 4 데이터 채널(DQ<3>)로 출력한다(제 1 칩(Chip1)에서는 상기 제 4 데이터 출력부(500)가 제 4 칩의 압축 데이터(CTGIO<3>)를 수신하지 않을 것이고, 제 4 칩(Chip4)에서 상기 제 4 데이터 출력부가 제 4 칩의 압축 데이터(CTGIO<3>)를 수신할 것이다).
앞서 언급한 바와 같이, 상기 제어신호(TSVEN)는 제 1 및 제 2 테스트 모드를 지정하는 신호이다. 일반적으로 반도체 장치는 칩들이 웨이퍼 상에 있을 때 테스트가 수행될 수 있고, 반도체 장치로 패키징된 이후에 테스트가 수행될 수 있다. 본 발명의 실시예에서, 상기 제 1 테스트 모드는 상기 반도체 장치의 칩들이 적층되고 TSV로 연결되도록 패키징된 이후의 테스트를 수행하는 모드를 의미하고, 상기 제 2 테스트 모드는 상기 반도체 장치의 칩들이 웨이퍼 상에서 개별적으로 존재할 때의 테스트를 수행하는 모드를 의미한다. 상기 제 2 테스트 모드에서, 각각의 칩들은 독립적으로 및/또는 개별적으로 테스트가 수행되기 때문에, 각각의 칩에서 생성된 테스트 데이터가 각각의 데이터 채널로 출력되어도 정상적으로 테스트가 수행될 수 있다. 그러나, 상기 제 1 테스트 모드에서, 상기 각각의 적층된 칩들은 TSV를 통해 데이터 채널을 공유하기 때문에 각각의 칩에서 생성된 테스트 데이터가 각각 데이터 채널을 통해 출력되는 경우 정상적인 테스트가 수행될 수 없다. 즉, 적층된 칩으로부터 생성된 테스트 데이터가 공유 데이터 채널을 통해 같이 출력되므로, 출력되는 데이터의 레벨이 섞여 정확한 테스트 결과를 얻을 수 없다. 따라서, 본 발명의 실시예에 따른 반도체 장치(1)를 구성하게 되는 각각의 칩들은 상기 제어신호(TSVEN)에 따라 제 2 테스트 모드에서는 테스트 데이터(TGIO<0:3>)를 그대로 각각의 데이터 채널(DQ<0:3>)을 통해 출력하도록 구성되고, 상기 제어신호(TSVEN)에 따라 제 1 테스트 모드에서는 각각의 칩들의 테스트 데이터(TGIO<0:3>)를 한 번 더 압축하고, 압축된 데이터(CTGIO<0:3>)를 각각 할당된 데이터 채널(DQ<0:3>)로 출력하도록 구성된다. 즉, 상기 제 1 테스트 모드에서 상기 제 1 칩의 압축 데이터(CTGIO<0>)는 상기 제 1 데이터 채널(DQ<0>)을 통해 출력되고, 상기 제 2 칩의 압축 데이터(CTGIO<1>)는 상기 제 2 데이터 채널(DQ<1>)을 통해 출력된다. 마찬가지로, 상기 제 3 및 제 4 칩의 압축 데이터(CTGIO<2:3>)는 각각 상기 제 3 및 제 4 데이터 채널(DQ<2:3>)을 통해 출력된다.
도 2에서 상기 제 1 데이터 출력부(200)는 제 1 데이터 선택부(210) 및 제 1 출력 드라이버부(220)를 포함한다. 상기 제 1 데이터 선택부(210)는 상기 제 1 테스트 데이터(TGIO<0>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 수신하고, 상기 제어신호(TSVEN)에 응답하여 상기 제 1 테스트 데이터(TGIO<0>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>) 중 하나를 출력한다. 상기 제 1 데이터 선택부(210)의 출력을 제 1 선택 데이터(STGIO<0>)라고 언급한다. 상기 제 1 출력 드라이버부(220)는 상기 제 1 선택 데이터(STGIO<0>)를 수신하고, 상기 제 1 선택 데이터(STGIO<0>)를 버퍼링하여 상기 제 1 데이터 채널(DQ<0>)로 출력한다.
상기 제 2 데이터 출력부(300)는 제 2 데이터 선택부(310) 및 제 2 출력 드라이버부(320)를 포함한다. 상기 제 2 데이터 선택부(310)는 상기 제어신호(TSVEN)에 응답하여 상기 제 2 테스트 데이터(TGIO<1>)의 출력여부를 결정한다. 즉, 상기 제 2 데이터 선택부(310)는 상기 제 2 칩의 압축 데이터(CTGIO<1>)를 수신하지 않으므로 상기 제어신호(TSVEN)에 응답하여 상기 제 2 테스트 데이터(TGIO<1>)를 출력하거나, 상기 제 2 테스트 데이터(TGIO<1>) 및 상기 제 2 칩 압축 데이터(CTGIO<1>) 모두를 출력하지 않는다. 상기 제 2 데이터 선택부(310)의 출력을 제 2 선택 데이터(STGIO<1>)라고 언급한다. 상기 제 2 출력 드라이버부(320)는 상기 제 2 선택 데이터(STGIO<1>)를 수신하고, 상기 제 2 선택 데이터(STGIO<1>)를 버퍼링하여 상기 제 2 데이터 채널(DQ<1>)로 출력한다.
상기 제 3 데이터 출력부(400)는 제 3 데이터 선택부(410) 및 제 3 출력 드라이버부(420)를 포함한다. 상기 제 3 데이터 선택부(410)는 상기 제어신호(TSVEN)에 응답하여 상기 제 3 테스트 데이터(TGIO<2>)의 출력여부를 결정한다. 즉, 상기 제 3 데이터 선택부(410)는 상기 제 3 칩의 압축 데이터(CTGIO<2>)를 수신하지 않으므로 상기 제어신호(TSVEN)에 응답하여 상기 제 3 테스트 데이터(TGIO<2>)를 출력하거나, 상기 제 3 테스트 데이터(TGIO<2>) 및 상기 제 3 칩 압축 데이터(CTGIO<2>) 모두를 출력하지 않는다. 상기 제 3 데이터 선택부(410)의 출력을 제 3 선택 데이터(STGIO<2>)라고 언급한다. 상기 제 3 출력 드라이버부(420)는 상기 제 3 선택 데이터(STGIO<2>)를 수신하고, 상기 제 3 선택 데이터(STGIO<2>)를 버퍼링하여 상기 제 1 데이터 채널(DQ<2>)로 출력한다.
상기 제 4 데이터 출력부(500)는 제 4 데이터 선택부(510) 및 제 4 출력 드라이버부(520)를 포함한다. 상기 제 4 데이터 선택부(510)는 상기 제어신호(TSVEN)에 응답하여 상기 제 4 테스트 데이터(TGIO<3>)의 출력여부를 결정한다. 즉, 상기 제 4 데이터 선택부(510)는 상기 제 4 칩의 압축 데이터(CTGIO<3>)를 수신하지 않으므로 상기 제어신호(TSVEN)에 응답하여 상기 제 4 테스트 데이터(TGIO<3>)를 출력하거나, 상기 제 4 테스트 데이터(TGIO<3>) 및 상기 제 4 칩 압축 데이터(CTGIO<3>) 모두를 출력하지 않는다. 상기 제 4 데이터 선택부(510)의 출력을 제 4 선택 데이터(STGIO<3>)라고 언급한다. 상기 제 4 출력 드라이버부(520)는 상기 제 4 선택 데이터(STGIO<3>)를 수신하고, 상기 제 4 선택 데이터(STGIO<3>)를 버퍼링하여 상기 제 4 데이터 채널(DQ<3>)로 출력한다.
도 2에서, 상기 반도체 장치(1)는 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 생성하는 데이터 압축부(600)를 더 포함한다. 상기 데이터 압축부(600)는 상기 제 1 칩(Chip1)의 복수개의 데이터(GIO<0:n>)를 압축하여 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 생성하고, 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 상기 제 1 내지 제 4 테스트 입출력 라인을 통해 상기 압축 테스트 데이터 생성부(100)로 출력한다. 따라서, 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)는 상기 제 1 칩(Chip1)의 복수개의 데이터(GIO<0:n>)가 1차로 압축된 데이터이며, 상기 제 1 칩의 압축 데이터(CTGIO<0>)는 1차로 압축된 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)가 재차 압축된 데이터이다.
도 2에서, 상기 반도체 장치(1)는 칩 어드레스 신호(SS<0:1>)를 수신하여 상기 칩 선택신호(SID<0:3>) 및 변환 칩 어드레스 신호(SS1<0:1>)를 생성하는 칩 선택신호 생성부(700)를 더 포함한다. 상기 칩 선택신호 생성부(700)는 상기 칩 어드레스 신호(SS<0:1>)로부터 생성된 변환 어드레스 신호(SS1<0:1>)를 상기 제 1 및 제 2 TSV(TSV1, TSV2)를 통해 상기 제 2 칩(Chip2)으로 전송하고, 상기 칩 어드레스 신호(SS<0:1>)로부터 상기 칩 선택신호(SID<0:1>)를 생성한다. 상기 반도체 장치(1)는 제 1 내지 제 4 칩(Chip1~Chip4)으로 구성되었으므로, 상기 칩 선택신호(SID<0:3>)는 상기 제 1 내지 제 4 칩(Chip1~Chip4)을 각각 선택할 수 있도록 4비트의 신호로 구성된다. 상기 칩 선택신호 생성부(700)는 상기 4비트의 칩 선택신호(SID<0:3>)를 생성하기 위해서 2비트로 구성된 칩 어드레스 신호(SS<0:1>)를 수신한다. 따라서, 상기 칩 선택신호 생성부(700)는 상기 칩 어드레스 신호(SS<0:1>)를 디코딩하여 상기 칩 선택신호(SID<0:3>)를 생성한다. 상기 칩 선택신호의 제 1 비트(SID<0>)는 상기 제 1 칩(Chip1)을 선택하는 신호이며, 상기 제 2 내지 제 4 비트(SID<1:3>)는 각각 상기 제 2 내지 제 4 칩(Chip2~Chip4)을 선택하는 신호이다.
도 2에서, 상기 반도체 장치(1)는 드라이버 선택부(800)를 더 포함한다. 상기 드라이버 선택부(800)는 상기 제어신호(TSVEN) 및 상기 칩 선택신호(SID<0:3>)를 수신하여 드라이버 인에이블 신호(ENDQ<0:3>)를 생성한다. 상기 드라이버 선택부(800)는 상기 제어신호(TSVEN) 및 상기 칩 선택신호(SID<0:3>)에 따라 상기 제 1 내지 제 4 출력 드라이버부(220, 320, 420, 520)의 활성화 여부를 제어하는 상기 드라이버 인에이블 신호(ENDQ<0:3>)를 생성한다. 상기 드라이버 인에이블 신호(ENDQ<0:3>)는 4개의 비트를 갖고, 각각의 비트는 제 1 내지 제 4 출력 드라이버부(220, 320, 420, 520)의 활성화 여부를 제어한다.
도 3은 도 2의 칩 선택신호 생성부(700)의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 칩 선택신호 생성부(700)는 변환 어드레스 생성부(710) 및 디코딩부(720)를 포함한다. 상기 변환 어드레스 생성부(710)는 상기 칩 어드레스 신호(SS<0:1>)를 수신하여 변환 어드레스 신호(SS1<0:1>)를 생성한다. 상기 변환 어드레스 생성부(710)는 배타적 오어 게이트(711) 및 인버터(712)로 구성된다. 상기 배타적 오어 게이트(710)는 상기 칩 어드레스 신호의 2개의 비트(SS<0:1>)를 수신하여 상기 변환 어드레스 신호의 제 1 비트(SS1<0>)를 생성한다. 상기 제 1 인버터(712)는 상기 칩 어드레스 신호의 제 2 비트(SS<1>)를 반전하여 상기 변환 어드레스 신호의 제 2 비트(SS1<1>)를 생성한다. 상기 변환 어드레스 신호(SS1<0:1>)는 상기 제 1 및 제 2 TSV(TSV1, TSV2)를 통해 전송되어 상기 제 2 칩(Chip2)의 변환 어드레스 신호 생성부로 입력된다. 상기 제 2 칩(Chip2)의 변환 어드레스 생성부 또한 상기 제 1 칩(Chip1)의 변환 어드레스 생성부(710)와 동일한 구조를 갖고, 또 다른 변환 어드레스 신호를 생성한다. 제 3 및 제 4 칩(Chip3, Chip4)에 포함되는 변환 어드레스 생성부도 마찬가지이다. 위와 같은 구성에 따라서, 도 3에 도시된 테이블과 같이, 상기 제 1 칩(Chip1)은 2개의 비트 모두 로우 레벨을 갖는 칩 어드레스 신호(SS<0:1>)를 수신한다. 상기 제 2 칩(Chip2)은 제 1 비트가 로우 레벨, 제 2 비트가 하이 레벨인 칩 어드레스 신호, 즉, 상기 변환 어드레스 생성부(710)에서 생성된 변환 어드레스 신호(SS1<0:1>)를 수신할 것이고, 제 3 칩(Chip3)은 제 1 비트가 하이 레벨, 제 2 비트가 로우 레벨인 칩 어드레스 신호를 수신할 것이며, 제 4 칩(Chip4)은 제 1 비트가 하이 레벨, 제 2 비트가 하이 레벨인 칩 어드레스 신호를 수신할 것이다. 따라서, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 칩 선택신호 생성부는 서로 다른 레벨의 비트를 갖는 상기 칩 어드레스 신호를 수신하므로, 상기 제 1 내지 제 4 칩(Chip1~Chip4) 중 하나를 선택하는 상기 칩 선택신호(SID<0:3>)를 생성할 수 있다.
상기 디코딩부(720)는 상기 칩 어드레스 신호(SS<0:1>)를 수신하여 상기 칩 선택신호(SID<0:3>)를 생성한다. 상기 디코딩부(720)는 두 개의 비트가 모두 로우 레벨인 상기 칩 어드레스 신호(SS<0:1>)를 수신하므로, 상기 칩 선택신호의 제 1 비트(SID<0>)를 하이 레벨로 인에이블 시키고, 제 2 내지 제 4 비트(SID<1:3>)를 로우 레벨로 디스에이블 시킬 수 있다. 따라서, 상기 칩 선택신호(SID<0:3>)는 상기 제 1 칩(Chip1)을 선택하여 동작시키는 신호가 된다. 마찬가지로, 제 2 내지 제 4 칩(Chip2~Chip4)에 포함되는 디코딩부들은 각각 상기 칩 선택신호의 제 2 내지 제 4 비트(SID<1:3>)를 인에이블 시키므로, 각각 제 2 내지 제 4 칩(Chip2~Chip4)을 선택하여 동작시킬 수 있다.
도 4는 도 2의 압축 테스트 데이터 생성부(100)의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 압축 테스트 데이터 생성부(100)는 압축부(110) 및 압축 데이터 전송부(120)를 포함한다. 상기 압축부(110)는 상기 제 1 내지 제 4 테스트 입출력 라인을 통해 전송된 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 압축한다. 상기 압축부(110)는 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 압축하여 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 생성한다. 앞서 설명한 바와 같이, 상기 제 2 내지 제 4 칩(Chip2~Chip4)도 동일한 압축부를 구비할 것이다. 상기 제 2 칩(Chip2)의 압축부는 상기 제 2 칩(Chip2)에 배치된 제 1 내지 제 4 테스트 입출력 라인을 통해 전송된 테스트 데이터를 압축하므로 제 2 칩의 압축 데이터(CTGIO<1>)를 생성하고, 상기 제 3 칩(Chip3)의 압축부는 상기 제 3 칩(Chip3)에 배치된 제 1 내지 제 4 테스트 입출력 라인을 통해 전송된 테스트 데이터를 압축하므로 제 3 칩의 압축 데이터(CTGIO<2>)를 생성하며, 상기 제 4 칩(Chip4)의 압축부는 상기 제 4 칩(Chip4)에 배치된 제 1 내지 제 4 테스트 입출력 라인을 통해 전송된 테스트 데이터를 압축하므로 제 4 칩의 압축 데이터(CTGIO<3>)를 생성할 것이다.
도 2에서, 상기 압축부(110)는 낸드 게이트(111) 및 인버터(112)를 포함한다. 상기 낸드 게이트(111)는 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 수신한다. 상기 인버터(112)는 상기 낸드 게이트(111)의 출력을 반전하여 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 생성한다. 따라서, 상기 테스트 데이터가 모두 하이 레벨일 때 상기 압축부(110)는 하이 레벨의 압축 데이터를 출력할 수 있다.
상기 압축 데이터 전송부(120)는 상기 칩 선택신호(SID<0:3>)에 응답하여 상기 압축부(110)로부터 생성된 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 상기 제 1 데이터 출력부(200)로 출력한다. 상기 압축 데이터 전송부(120)는 상기 칩 선택신호의 제 1 비트(SID<0>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 수신하는 낸드 게이트(121), 상기 칩 선택신호의 제 2 비트(SID<1>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 수신하는 낸드 게이트(122), 상기 칩 선택신호의 제 3 비트(SID<2>) 및 상기 제 1 칩의 압축 데이터(CTGIO<2>)를 수신하는 낸드 게이트(123) 및 상기 칩 선택신호의 제 4 비트(SID<3>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 수신하는 낸드 게이트(124)를 포함한다. 또한, 상기 압축 데이터 전송부(120)는 상기 낸드 게이트(121~124)의 출력을 각각 반전하여 출력하는 인버터(125~128)를 포함한다. 상기 제 1 칩(Chip1)에서, 상기 칩 선택신호 생성부(700)는 상기 칩 선택신호의 제 1 비트(SID<0>)를 인에이블 시키고 나머지 제 2 내지 제 4 비트(SID<1:3>)는 디스에이블 시키므로, 상기 낸드 게이트(121) 및 인버터(125)만이 하이 레벨의 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 출력할 수 있다. 따라서, 상기 압축 테스트 데이터 생성부(100)는 상기 칩 선택신호(SID<0:3>)에 응답하여 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 상기 제 1 데이터 출력부(200)로 출력할 수 있다.
상기 제 2 내지 제 4 칩(Chip2~Chip4)을 구성하는 압축 데이터 전송부는 각각의 칩 선택신호(SID<0:3>)에 응답하여 제 2 칩의 압축 데이터(CTGIO<1>)를 상기 제 2 칩(Chip2)의 제 2 데이터 출력부로 출력하고, 제 3 칩의 압축 데이터(CTGIO<2>)를 제 3 칩(Chip3)의 제 3 데이터 출력부로 출력하며, 제 4 칩의 압축 데이터(CTGIO<3>)를 제 4 칩(Chip4)의 제 4 데이터 출력부로 출력할 것이다.
도 5는 도 2의 제 1 데이터 선택부(210)의 실시예의 구성을 보여주는 도면이다. 도 5에서, 상기 제 1 데이터 선택부(210)는 제 1 인버터(211), 제 1 및 제 2 삼상태 인버터(212, 213) 및 래치부(214)를 포함한다. 상기 제 1 인버터(211)는 상기 제어신호(TSVEN)를 반전하여 출력한다. 상기 제 1 삼상태 인버터(212)는 상기 제어신호(TSVEN) 및 상기 제 1 인버터(211)의 출력의 제어를 받으며, 상기 제어신호(TSVEN)가 로우 레벨일 때 상기 제 1 테스트 데이터(TGIO<0>)를 반전하여 공통노드(n1)로 출력한다. 상기 제 2 삼상태 인버터(213)는 상기 제어신호(TSVEN) 및 상기 제 1 인버터(211)의 출력의 제어를 받으며, 상기 제어신호(TSVEN)가 하이 레벨일 때 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 반전하여 상기 공통노드(n1)로 출력한다. 상기 래치부(214)는 상기 공통노드(n1)로 출력된 상기 제 1 및 제 2 삼상태 인버터(212, 213)의 출력을 반전하여 저장하고, 반전된 데이터를 상기 제 1 선택 데이터(STGIO<0>)로 출력한다. 따라서, 상기 제 1 데이터 선택부(210)는 상기 제어신호(TSVEN)가 로우 레벨일 때, 즉, 제 2 테스트 모드에서 상기 제 1 테스트 데이터(TGIO<0>)를 출력하고, 상기 제어신호(TSVEN)가 하이 레벨일 때, 즉, 제 1 테스트 모드에서 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)가 한번 더 압축된 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 상기 제 1 선택 데이터(STGIO<0>)로 출력하도록 구성된다. 상기 제 2 내지 제 4 데이터 선택부(310, 410, 510) 또한 상기 제 1 데이터 선택부(210)와 동일한 구성을 갖는다. 다만, 상기 제 1 칩(Chip1)을 구성하는 제 2 내지 제 4 데이터 선택부(310, 410, 510)는 제 2 테스트 모드에서 상기 제 2 내지 제 4 테스트 데이터(TGIO<1:3>)를 각각 상기 제 2 내지 제 4 선택 데이터(STGIO<1:3>)로서 출력하지만, 제 1 테스트 모드에서 상기 제 2 칩 내지 제 4 칩의 압축 데이터(CTGIO<1:3>)를 수신하지 않으므로, 아무런 데이터를 출력하지 않게 된다.
도시되지는 않았지만, 상기 제 2 칩(Chip2)의 제 1 내지 제 4 데이터 선택부는 제 2 테스트 모드에서 각각 제 1 내지 제 4 테스트 데이터를 제 1 내지 제 4 선택 데이터로 출력하고, 제 1 테스트 모드에서 상기 제 2 데이터 선택부가 상기 제 2 칩의 압축 데이터(CTGIO<1>)를 상기 제 2 선택 데이터로 출력하고 상기 제 1, 제 3 및 제 4 데이터 선택부는 아무런 데이터를 출력하지 않을 것이다.
도시되지는 않았지만, 상기 제 3 칩(Chip3)의 제 1 내지 제 4 데이터 선택부는 제 2 테스트 모드에서 각각 제 1 내지 제 4 테스트 데이터를 제 1 내지 제 4 선택 데이터로 출력하고, 제 1 테스트 모드에서 상기 제 3 데이터 선택부가 상기 제 3 칩의 압축 데이터(CTGIO<2>)를 상기 제 3 선택 데이터로 출력하고 상기 제 1, 제 2 및 제 4 데이터 선택부는 아무런 데이터를 출력하지 않을 것이다.
또한, 도시되지는 않았지만, 상기 제 4 칩(Chip4)의 제 1 내지 제 4 데이터 선택부는 제 2 테스트 모드에서 각각 제 1 내지 제 4 테스트 데이터를 제 1 내지 제 4 선택 데이터로 출력하고, 제 1 테스트 모드에서 상기 제 4 데이터 선택부가 상기 제 4 칩의 압축 데이터(CTGIO<3>)를 상기 제 4 선택 데이터로 출력하고 상기 제 1, 제 2 및 제 3 데이터 선택부는 아무런 데이터를 출력하지 않을 것이다.
도 6은 도 2의 드라이버 선택부(800)의 실시예의 구성을 보여주는 도면이다. 도 6에서, 상기 드라이버 선택부(800)는 제 1 내지 제 8 낸드 게이트(811, 812, 821, 822, 831, 832, 841, 842)를 포함한다. 상기 제 1 낸드 게이트(811)는 상기 칩 선택신호의 제 1 비트(SID<0>) 및 상기 제어신호(TSVEN)를 수신한다. 상기 제 2 낸드 게이트(812)는 상기 제 1 낸드 게이트(811)의 출력 및 상기 제어신호(TSVEN)를 수신하여 상기 드라이버 인에이블 신호의 제 1 비트(ENDQ<0>)를 생성한다. 상기 제 3 낸드 게이트(821)는 상기 칩 선택신호의 제 2 비트(SID<1>) 및 상기 제어신호(TSVEN)를 수신한다. 상기 제 4 낸드 게이트(822)는 상기 제 3 낸드 게이트(821)의 출력 및 상기 제어신호(TSVEN)를 수신하여 상기 드라이버 인에이블 신호의 제 2 비트(DQEN<1>)를 생성한다. 상기 제 5 낸드 게이트(831)는 상기 칩 선택신호의 제 3 비트(SID<2>) 및 상기 제어신호(TSVEN)를 수신한다. 상기 제 6 낸드 게이트(832)는 상기 제 5 낸드 게이트(831)의 출력 및 상기 제어신호(TSVEN)를 수신하여 상기 드라이버 인에이블 신호의 제 3 비트(ENDQ<2>)를 생성한다. 상기 제 7 낸드 게이트(841)는 상기 칩 선택신호의 제 4 비트(SID<3>) 및 상기 제어신호(TSVEN)를 수신한다. 상기 제 8 낸드 게이트(842)는 상기 제 7 낸드 게이트(841)의 출력 및 상기 제어신호(TSVEN)를 수신하여 상기 드라이버 인에이블 신호의 제 4 비트(ENDQ<3>)를 생성한다. 따라서, 제 1 테스트 모드에서, 즉 상기 제어신호(TSVEN)가 하이 레벨로 인에이블 되었을 때, 제 1 칩(Chip1)의 칩 선택신호 생성부(700)에서 생성된 상기 칩 선택신호(SID<0:3>)는 제 1 비트(SID<0>)만이 하이 레벨로 인에이블 되므로, 상기 드라이버 인에이블 신호의 제 1 비트(ENDQ<0>)는 하이 레벨로 인에이블되고, 제 2 내지 제 4 비트(ENDQ<1:3>)는 로우 레벨로 디스에이블 된다. 따라서, 상기 제 1 테스트 모드에서, 상기 드라이버 인에이블 신호의 제 1 비트(ENDQ<0>)를 수신하는 상기 제 1 출력 드라이버부(220)만이 활성화되어 동작할 수 있다. 반대로, 제 2 테스트 모드에서 상기 제어신호(TSVEN)는 로우 레벨로 디스에이블 되므로 상기 드라이버 인에이블 신호의 모든 비트(ENDQ<0:3>)는 하이 레벨로 인에이블 되고, 따라서, 상기 제 1 내지 제 4 출력 드라이버부(320, 420, 520)는 모두 활성화될 수 있다.
도 1 내지 도 6을 참조하여 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 살펴보면 다음과 같다. 먼저 칩 어드레스 신호(SS<0:1>)가 제 1 및 제 2 TSV(TSV1, TSV2)를 통해 제 1 칩(Chip1)으로 전송되면, 상기 칩 선택신호 생성부(700)는 상기 변환 어드레스 신호(SS1<0:1>)를 생성하여 제 2 칩(Chip2)으로 전송하고, 상기 칩 선택신호의 제 1 비트(SID<0>)를 하이 레벨로 인에이블 시킨다. 상기 제 2 칩(Chip2)의 칩 선택신호 생성부는 상기 제 1 칩(Chip1)으로부터 전송된 상기 변환 어드레스 신호(SS1<0:1>)를 수신하여 또 다른 변환 어드레스 신호를 생성하여 상기 제 3 칩(Chip3)으로 전송하고, 상기 칩 선택신호의 제 2 비트(SID<1>)를 하이 레벨로 인에이블 시킨다. 제 3 및 제 4 칩(Chip3, Chip4)의 칩 선택신호 생성부는 각각 상기 칩 선택신호의 제 3 및 제 4 비트(SID<2:3>)를 하이 레벨로 인에이블 시킨다.
상기 제 1 내지 제 4 칩(Chip1~Chip4)의 상기 제 1 내지 제 4 테스트 입출력 라인은 각각 제 1 내지 제 4 테스트 데이터를 전송한다. 상기 제 1 칩(Chip1)의 압축 테스트 데이터 생성부(100)는 상기 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)를 다시 압축하여 제 1 칩의 압축 데이터(CTGIO<0>)를 생성하고, 상기 하이 레벨로 인에이블 된 상기 칩 선택신호의 제 1 비트(SID<0>)에 응답하여 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 상기 제 1 데이터 선택부(210)로 출력한다.
이 때, 상기 제어신호(TSVEN)가 하이 레벨이면 상기 반도체 장치(1)는 제 1 테스트 모드로 동작하고, 상기 드라이버 선택부(800)는 상기 드라이버 인에이블 신호의 제 1 비트(ENDQ<0>)를 하이 레벨로 인에이블 시킨다. 상기 제 1 데이터 선택부(210)는 상기 제어신호(TSVEN)에 응답하여 상기 제 1 테스트 데이터(TGIO<0>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>) 중 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 출력하고, 상기 드라이버 인에이블 신호(ENDQ<0>)에 응답하여 상기 제 1 내지 제 4 출력 드라이버부(220, 320, 420, 520) 중 제 1 출력 드라이버부(220)만이 활성화된다. 따라서, 상기 제 1 출력 드라이버부(220)는 상기 제 1 데이터 선택부(210)로부터 출력된 상기 제 1 칩의 압축 데이터(CTGIO<0>)를 상기 제 1 데이터 채널(DQ<0>)로 출력한다.
상기 제 2 내지 제 4 칩(Chip2~Chip4)은 상기 제 1 칩(Chip1)과 유사한 동작을 통해 각각의 압축 테스트 데이터 생성부로부터 생성된 제 2 내지 제 4 칩의 압축 데이터(CTGIO<1:3>)를 각각 제 2 내지 제 4 데이터 채널(DQ<1:3>)로 출력한다. 따라서, 상기 제 1 내지 제 4 데이터 채널(DQ<0:3>)을 통해 상기 제 1 내지 제 4 칩의 압축 데이터(CTGIO<0:3>)가 각각 출력되므로, 상기 제 1 내지 제 4 칩(Chip1~Chip4)의 테스트 동작이 동시에 정상적으로 수행될 수 있다.
상기 제어신호(TSVEN)가 로우 레벨이면 상기 반도체 장치(1)는 제 2 테스트 모드로 동작하고, 상기 드라이버 선택부(800)는 상기 드라이버 인에이블 신호의 모든 비트(ENDQ<0:3>)를 하이 레벨로 인에이블 시킨다. 상기 제 1 데이터 선택부(210)는 상기 제어신호(TSVEN)에 응답하여 상기 제 1 테스트 데이터(TGIO<0>) 및 상기 제 1 칩의 압축 데이터(CTGIO<0>) 중 상기 제 1 테스트 데이터(TGIO<0>)를 출력하고, 상기 제 1 출력 드라이버부(220)는 상기 제 1 테스트 데이터(TGIO<0>)를 상기 제 1 데이터 채널(DQ<0>)로 출력한다. 상기 제 2 내지 제 4 출력 드라이버부(320, 420, 520)는 상기 제 2 내지 제 4 데이터 선택부(310, 410, 510)로부터 출력된 상기 제 2 내지 제 4 테스트 데이터(TGIO<1:3>)를 각각 상기 제 2 내지 제 4 데이터 채널(DQ<1:3>)로 출력한다. 따라서, 상기 제 1 내지 제 4 데이터 채널(DQ<0:3>)을 통해 상기 제 1 칩(Chip1)의 제 1 내지 제 4 테스트 데이터(TGIO<0:3>)가 출력될 수 있고 상기 제 1 칩(Chip1)의 테스트 동작이 수행될 수 있다. 제 2 칩 내지 제 4 칩(Chip2~Chip4)도 마찬가지이다.
따라서, 상기 반도체 장치(1)는 제 2 테스트 모드에서 상기 각각의 칩의 압축 데이터가 데이터 채널을 통해 출력되도록 함으로써 상기 각각의 칩의 테스트를 가능하게 한다. 또한, 상기 반도체 장치(1)는 제 1 테스트 모드에서 상기 각각의 칩의 압축 데이터를 한번 더 압축하고 각각의 칩의 압축 데이터를 각각의 데이터 채널을 통해 동시에 출력하여 테스트가 수행될 수 있다. 따라서, 본 발명에 따르면 복수개의 칩이 적층되어 단일 반도체 장치로 패키징되더라도 적층된 칩의 압축 테스트가 정상적으로 수행될 수 있음을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 압축 테스트 데이터 생성부 110: 압축부
120: 압축 데이터 전송부 200: 제 1 데이터 출력부
210: 제 1 데이터 선택부 220: 제 1 출력 드라이버부
300: 제 2 데이터 출력부 310: 제 2 데이터 선택부
320: 제 2 출력 드라이버부 400: 제 3 데이터 출력부
410: 제 3 데이터 선택부 420: 제 3 출력 드라이버부
500: 제 4 데이터 출력부 510: 제 4 데이터 선택부
520: 제 4 출력 드라이버부 600: 데이터 압축부
700: 칩 선택신호 생성부 710: 변환 어드레스 생성부
720: 디코딩부 800: 드라이버 선택부
120: 압축 데이터 전송부 200: 제 1 데이터 출력부
210: 제 1 데이터 선택부 220: 제 1 출력 드라이버부
300: 제 2 데이터 출력부 310: 제 2 데이터 선택부
320: 제 2 출력 드라이버부 400: 제 3 데이터 출력부
410: 제 3 데이터 선택부 420: 제 3 출력 드라이버부
500: 제 4 데이터 출력부 510: 제 4 데이터 선택부
520: 제 4 출력 드라이버부 600: 데이터 압축부
700: 칩 선택신호 생성부 710: 변환 어드레스 생성부
720: 디코딩부 800: 드라이버 선택부
Claims (31)
- 제 1 및 제 2 데이터 채널을 공유하는 제 1 및 제 2 칩을 포함하는 반도체 장치로서,
상기 제 1 칩은 제 1 테스트 모드에서 제 1 칩의 테스트 데이터를 압축하여 상기 제 1 데이터 채널로 출력하고, 상기 제 2 칩은 상기 제 1 테스트 모드에서 제 2 칩의 테스트 데이터를 압축하여 상기 제 2 데이터 채널로 출력하는 반도체 장치. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 1 및 제 2 출력 채널은 각각 스루 실리콘 비아(TSV)인 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 칩의 테스트 데이터는 각각 상기 제 1 및 제 2 칩의 복수개의 데이터가 압축된 데이터인 반도체 장치. - 제 1 항에 있어서,
상기 제 1 칩은, 상기 제 1 데이터 채널과 연결되는 제 1 데이터 출력부;
상기 제 2 데이터 채널과 연결되는 제 2 데이터 출력부; 및
상기 제 1 칩의 테스트 데이터 및 칩 선택신호에 응답하여 제 1 칩의 압축 데이터를 생성하고, 상기 제 1 데이터 출력부로 상기 제 1 칩의 압축 데이터를 출력하는 제 1 칩의 압축 테스트 데이터 생성부를 포함하고,
상기 제 1 데이터 출력부는 제어신호에 응답하여 상기 제 1 칩의 테스트 데이터 및 상기 제 1 칩의 압축 데이터 중 하나를 상기 제 1 데이터 채널로 출력하고, 상기 제 2 데이터 출력부는 상기 제어신호에 응답하여 상기 제 1 칩의 테스트 데이터를 상기 제 2 데이터 채널로 출력하는 반도체 장치. - 제 6 항에 있어서,
제 1 칩의 복수개의 데이터를 압축하여 상기 제 1 칩의 테스트 데이터를 생성하는 데이터 압축부를 더 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 제 1 데이터 출력부는 상기 제어신호에 응답하여 상기 제 1 칩의 테스트 데이터 및 상기 제 1 칩의 압축 데이터 중 하나를 출력하는 제 1 데이터 선택부; 및
상기 제 1 데이터 선택부의 출력을 수신하여 상기 제 1 데이터 채널로 출력하는 제 1 출력 드라이버부를 포함하는 반도체 장치. - 제 8 항에 있어서,
상기 제 2 데이터 출력부는, 상기 제 1 테스트 데이터를 수신하고, 상기 제어신호에 응답하여 상기 제 2 테스트 데이터를 출력하는 제 2 데이터 선택부; 및
상기 제 2 데이터 선택부의 출력을 수신하여 상기 제 2 데이터 채널로 출력하는 제 2 출력 드라이버부를 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 제어신호 및 상기 칩 선택신호에 응답하여 상기 제 1 및 제 2 출력 드라이버부의 활성화 여부를 제어하는 드라이버 제어신호를 생성하는 드라이버 선택부를 더 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 제 1 칩의 압축 테스트 데이터 생성부는, 상기 제 1 칩의 테스트 데이터를 압축하여 상기 제 1 칩의 압축 데이터를 생성하는 압축부; 및
상기 칩 선택신호에 응답하여 상기 제 1 칩의 압축 데이터를 상기 제 1 데이터 출력부로 출력하는 압축 데이터 전송부를 포함하는 반도체 장치. - 제 6 항에 있어서,
상기 제 2 칩은, 상기 제 1 데이터 채널과 연결되는 제 3 데이터 출력부;
상기 제 2 데이터 채널과 연결되는 제 4 데이터 출력부; 및
상기 제 2 칩의 테스트 데이터 및 상기 칩 선택신호에 응답하여 제 2 칩의 압축 데이터를 생성하고, 상기 제 4 데이터 출력부로 상기 제 2 칩의 압축 데이터를 출력하는 제 2 칩의 압축 테스트 데이터 생성부를 포함하고,
상기 제 3 데이터 출력부는 상기 제어신호에 응답하여 상기 제 2 칩의 테스트 데이터를 상기 제 1 데이터 채널로 출력하는 상기 제 4 데이터 출력부는 제어신호에 응답하여 상기 제 2 칩의 테스트 데이터 및 상기 제 2 칩의 압축 데이터 중 하나를 상기 제 2 데이터 채널로 출력하는 반도체 장치. - 제 12 항에 있어서,
제 2 칩의 복수개의 데이터를 압축하여 상기 제 2 칩의 테스트 데이터를 생성하는 데이터 압축부를 더 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 제 3 데이터 출력부는 상기 제어신호에 응답하여 상기 제 2 칩의 테스트 데이터를 출력하는 제 3 데이터 선택부; 및
상기 제 3 데이터 선택부의 출력을 수신하여 상기 제 1 데이터 채널로 출력하는 제 3 출력 드라이버부를 포함하는 반도체 장치. - 제 14 항에 있어서,
상기 제 4 데이터 출력부는, 상기 제어신호에 응답하여 상기 제 2 칩의 테스트 데이터 및 상기 제 2 칩의 압축 데이터 중 하나를 출력하는 제 4 데이터 선택부; 및
상기 제 4 데이터 선택부의 출력을 수신하여 상기 제 2 데이터 채널로 출력하는 제 4 출력 드라이버부를 포함하는 반도체 장치. - 제 15 항에 있어서,
상기 제어신호 및 상기 칩 선택신호에 응답하여 상기 제 3 및 제 4 출력 드라이버부의 활성화 여부를 제어하는 드라이버 제어신호를 생성하는 드라이버 선택부를 더 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 제 2 칩의 압축 테스트 데이터 생성부는, 상기 제 2 칩의 테스트 데이터를 압축하여 상기 제 2 칩의 압축 데이터를 생성하는 압축부; 및
상기 칩 선택신호에 응답하여 상기 제 2 칩의 압축 데이터를 상기 제 4 데이터 출력부로 출력하는 압축 데이터 전송부를 포함하는 반도체 장치. - 제 1 데이터 채널과 연결되는 제 1 데이터 출력부;
제 2 데이터 채널과 연결되는 제 2 데이터 출력부; 및
제 1 및 제 2 테스트 데이터 및 칩 선택신호에 응답하여 압축 데이터를 생성하고, 상기 제 1 데이터 출력부 및 제 2 데이터 출력부 중 하나로 상기 압축 데이터를 출력하는 압축 테스트 데이터 생성부를 포함하고,
상기 제 1 데이터 출력부는 제어신호에 응답하여 상기 제 1 테스트 데이터 및 상기 압축 데이터 중 하나를 상기 제 1 데이터 채널로 출력하고, 상기 제 2 데이터 출력부는 상기 제어신호에 응답하여 상기 제 2 테스트 데이터 및 상기 압축 데이터 중 하나를 상기 제 2 데이터 채널로 출력하는 반도체 장치. - 제 18 항에 있어서,
복수개의 데이터를 압축하여 상기 제 1 및 제 2 테스트 데이터를 생성하는 데이터 압축부를 더 포함하는 반도체 장치. - 제 18 항에 있어서,
상기 제 1 데이터 출력부는, 상기 제어신호에 응답하여 상기 제 1 테스트 데이터 및 상기 압축 데이터 중 하나를 출력하는 제 1 데이터 선택부; 및
상기 제 1 데이터 선택부의 출력을 수신하여 상기 제 1 데이터 채널로 출력하는 제 1 출력 드라이버부를 포함하는 반도체 장치. - 제 20 항에 있어서,
상기 제 2 데이터 출력부는, 상기 제어신호에 응답하여 상기 제 2 테스트 데이터 및 상기 압축 데이터 중 하나를 출력하는 제 2 데이터 선택부; 및
상기 제 2 데이터 선택부의 출력을 수신하여 상기 제 2 데이터 채널로 출력하는 제 2 출력 드라이버부를 포함하는 반도체 장치. - 제 21 항에 있어서,
상기 제어신호 및 상기 칩 선택신호에 응답하여 상기 제 1 및 제 2 출력 드라이버부의 활성화 여부를 제어하는 드라이버 제어신호를 생성하는 드라이버 선택부를 더 포함하는 반도체 장치. - 제 18 항에 있어서,
상기 압축 테스트 데이터 생성부는, 상기 제 1 및 제 2 테스트 데이터를 압축하여 압축 데이터를 생성하는 압축부; 및
상기 칩 선택신호에 응답하여 상기 압축 데이터를 상기 제 1 데이터 출력부 및 제 2 데이터 출력부 중 하나로 출력하는 압축 데이터 전송부를 포함하는 반도체 장치. - 제 18 항에 있어서,
칩 어드레스 신호를 수신하여 상기 칩 선택신호를 생성하는 칩 선택신호 생성부를 더 포함하는 반도체 장치. - 복수개의 데이터를 압축하여 제 1 및 제 2 테스트 데이터를 생성하는 단계;
상기 제 1 및 제 2 테스트 데이터를 재차 압축하여 압축 데이터를 생성하는 단계; 및
제어신호에 응답하여 상기 제 1 테스트 데이터 및 상기 압축 데이터 중 하나를 제 1 데이터 채널로 출력하는 단계를 포함하는 반도체 장치의 테스트 방법. - 제 25 항에 있어서,
칩 어드레스 신호를 수신하여 칩 선택신호를 생성하는 단계를 더 포함하고, 상기 압축 데이터를 생성하는 단계는 상기 칩 선택신호에 응답하여 수행되는 반도체 장치의 테스트 방법. - 삭제
- 삭제
- 삭제
- 제 26 항에 있어서,
상기 칩 선택신호에 응답하여 제 2 데이터 채널로의 상기 제 2 테스트 데이터의 출력을 차단하는 반도체 장치의 테스트 방법. - 제 25 항에 있어서,
상기 제어신호에 응답하여 제 2 데이터 채널로의 상기 제 2 테스트 데이터의 출력을 차단하는 반도체 장치의 테스트 방법.
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