[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100921830B1 - 반도체 메모리 장치의 퓨즈 모니터링 회로 - Google Patents

반도체 메모리 장치의 퓨즈 모니터링 회로 Download PDF

Info

Publication number
KR100921830B1
KR100921830B1 KR1020070139011A KR20070139011A KR100921830B1 KR 100921830 B1 KR100921830 B1 KR 100921830B1 KR 1020070139011 A KR1020070139011 A KR 1020070139011A KR 20070139011 A KR20070139011 A KR 20070139011A KR 100921830 B1 KR100921830 B1 KR 100921830B1
Authority
KR
South Korea
Prior art keywords
signal
fuse
output
monitoring
node
Prior art date
Application number
KR1020070139011A
Other languages
English (en)
Other versions
KR20090070862A (ko
Inventor
임재혁
김재일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070139011A priority Critical patent/KR100921830B1/ko
Priority to US12/344,379 priority patent/US7924646B2/en
Publication of KR20090070862A publication Critical patent/KR20090070862A/ko
Application granted granted Critical
Publication of KR100921830B1 publication Critical patent/KR100921830B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 설계기술에 관한 것으로서, 특히 반도체 메모리 장치를 구성하는 내부회로 중에서 리던던시 회로의 퓨즈를 모니터링 하는 기술에 관한 것이다. 본 발명은 반도체 메모리 장치의 외부에서 프로그래밍된 퓨즈의 연결상태를 모니터링 할 수 있는 퓨즈 모니터링 회로를 제공하는 것을 그 목적으로 한다. 본 발명에서는 퓨즈의 연결상태를 나타내는 퓨즈상태신호를 이용하여 개별적인 퓨즈의 연결상태를 모니터링 할 수 있는 회로를 구비하며, 상기 회로에서 모니터링한 결과를 메모리 장치 외부에서 확인할 수 있도록 출력패드로 출력한다.
퓨즈, 안티퓨즈, 반도체 메모리, 리던던시회로, 결함구제회로, 퓨즈 모니터링

Description

반도체 메모리 장치의 퓨즈 모니터링 회로{FUSE MONITORING CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 특히 반도체 메모리 장치를 구성하는 내부회로 중에서 리던던시 회로의 퓨즈를 모니터링 하는 기술에 관한 것이다.
반도체 메모리 장치의 고집적화 기술이 발전함에 따라 하나의 반도체 메모리 장치에 들어가는 메모리 셀(CELL)과 신호선의 수가 급격하게 증가하고 있으며, 한정된 공간 내에 집적하기 때문에 내부회로의 선폭이 좁아지고 메모리 셀의 크기도 점점 작아지고 있다.
상기와 같은 이유로 반도체 메모리 장치의 메모리 셀(CELL)의 불량 가능성이 높아지게 되는데 셀의 결함이 있음에도 불구하고 기대하는 용량을 가진 메모리가 높은 수율을 가지고 출하될 수 있는 것은 반도체 메모리 장치 내부에 불량 메모리 셀을 구제하는 리던던시(Redundancy) 회로가 있기 때문이다. 리던던시 회로는 리던 던시 메모리 셀과 불량 메모리 셀에 해당하는 리페어 어드레스(Repair address)를 프로그래밍 하기 위한 퓨즈 등을 구비하고 있다.
웨이퍼 공정(Wafer process)이 종료되면 각종 테스트를 수행하게 되는데 불량으로 판독된 메모리 셀 중에서 수리가 가능한 경우는 리던던시 메모리 셀로 치환하는 방식 등을 통해 불량을 구제하게 된다. 즉, 불량 메모리 셀에 해당하는 어드레스를 리던던시 메모리 셀의 어드레스로 바꾸어 주기 위한 프로그래밍을 내부회로에서 행하며 이에 따라 불량 메모리 셀에 해당하는 어드레스가 입력되면 리던던시 메모리 셀로 대체되어 정상적인 동작을 수행하게 된다. 불량 메모리 셀에 해당하는 어드레스 정보를 프로그래밍 하기 위해서, 퓨즈 프로그래밍(Fuse Programming)방식을 이용하는데 일반적으로 레이저 빔(Laser beam)을 이용하여 퓨즈의 연결상태를 끊어버리는 레이저 블로잉타입(Laser Blowing-type)을 이용한다. - 일반적으로 물리적 퓨즈 타입(Physical fuse Type) 이라함 - 그러나, 레이저를 이용한 물리적인 퓨즈 프로그래밍 방식은 반도체 메모리 장치가 패키지(Package)로 제작되기 전단계인 웨이퍼(Wafer) 상태에서만 실시가 가능하다. 따라서 패키지 상태에서 불량 메모리 셀을 대체하기 위해서 기존의 레이져를 이용한 물리적인 방식이 아닌 전기적인 (Electrical)방식을 사용한다. 패키지 상태에서 프로그래밍이 가능한 퓨즈를 전기적 방식의 퓨즈(Electrical Fuse)라고 통칭하는데, 이는 전기적으로 퓨즈의 연결상태를 변화시켜서 프로그래밍을 할 수 있다는 것을 의미한다. 이러한 전기적 방식의 퓨즈는 오픈상태(open)를 쇼트상태(short)로 변화시키는 안티타입 퓨즈(Anti-type fuse)와 쇼트상태를 오픈상태로 변화시키는 블로잉타입 퓨즈(Blowing-type fuse)의 형태로 다시 분류할 수 있다. 상기의 전기적인 방식의 퓨즈는 패키징 후에 프로그래밍을 목적으로 하므로 패키지 상태에서의 효용성이 매우 높다.
하지만, 전기적인 방식의 퓨즈는 패키지 상태에서 진행되므로, 웨이퍼 상태에서 진행되는 물리적인 방식의 퓨즈와는 달리 육안으로 프로그래밍된 퓨즈의 연결상태를 확인할 수가 없다. 종래의 기술에서는 전기적인 방식으로 프로그래밍된 퓨즈의 연결상태를 확인하기 위해서 패키지를 제거하고 퓨즈의 연결상태를 확인해야 했다. 그러나, 테스트를 위해 완성된 패키지를 다시 제거하는 것은 완성품의 가치를 훼손시키고 테스트의 효율성을 낮게 하는 단점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치의 외부에서 프로그래밍된 퓨즈의 연결상태를 모니터링 할 수 있는 퓨즈 모니터링 회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 리페어 어드레스가 프로그램된 다수의 퓨즈를 구비하며, 퓨즈 초기화 신호에 응답하여 각 퓨즈의 연결상태에 대응하는 다수의 퓨즈상태신호를 출력하기 위한 리페어 퓨즈부; 모니터링 활성화 신호에 응답하여 인가된 어드레스에 의해 선택된 각 퓨즈상태신호 에 대응하는 퓨즈상태 확인신호를 출력하기 위한 퓨즈 모니터링 수단; 및 출력 제어신호에 응답하여 상기 퓨즈상태 확인신호를 출력패드로 출력하기 위한 출력수단을 구비하는 반도체 소자의 퓨즈 모니터링 회로가 제공된다.
본 발명에서는 퓨즈의 연결상태를 나타내는 퓨즈상태신호를 이용하여 개별적인 퓨즈의 연결상태를 모니터링 할 수 있는 회로를 구비하며, 상기 회로에서 모니터링한 결과를 메모리 장치 외부에서 확인할 수 있도록 출력패드로 출력한다.
본 발명은 반도체 메모리 장치의 패키지를 제거하지 않고 외부에서 리던던시 장치의 퓨즈상태를 모니터링 할 수 있기 때문에 상품의 가치를 훼손시키지 않고 용이하게 테스트를 수행할 수 있으며 패키지를 제거하는 추가 단계가 생략되므로 테스트 비용이 절감되는 장점이 있다. 또한, 장치 외부에서 개별적인 퓨즈의 연결 상태를 모니터링 할 수 있으므로 좀 더 명확한 테스트를 통해 정확한 분석을 수행할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 구성도이다. 도 1을 참조하면, 리페어 어드레스가 프로그램된 다수의 퓨즈를 구비하며, 퓨즈 초기화 신호(PWPUPb, TM_RUP)에 응답하여 각 퓨즈의 연결상태에 대응하는 다수의 퓨즈상태신호(RUP<M:N>)를 출력하기 위한 퓨즈셋(10), 모니터링 활성화 신호(TM_MONITOR)에 응답하여 인가된 어드레스(ADD<M:N>)에 의해 선택된 각 퓨즈상태신호에 대응하는 퓨즈상태 확인신호를 출력하기 위한 퓨즈 모니터링부(20), 출력 제어신호(OUTOFF)에 응답하여 상기 퓨즈상태 확인신호를 데이터 출력패드(DQ)로 출력하기 위한 출력구동부(30)을 구비한다.
퓨즈셋(10)은 다수의 퓨즈를 포함하고 있으며, 불량 메모리 셀을 지정하는 리페어 어드레스가 프로그래밍 되어 있다. 퓨즈 초기화 신호(TM_RUP, PWRUPb)에 응답해서 리페어 어드레스를 프로그래밍 하기 위해 사용된 퓨즈들의 럽쳐(Rupture)여부를 나타내는 퓨즈상태신호(RUP<M:N>)를 출력하게 된다.
일반적으로 종래의 리던던시 회로는 퓨즈상태신호(RUP<M:N>)와 인가되는 어드레스(ADD<M:N>)의 각 비트(bit)를 비교부(11)에서 비교하고 비교부의 출력신호를 합산부(12)에서 합산하여 리던던시 어드레스의 사용여부를 알려주게 된다. 즉, 어드레스(ADD<M:N>)가 입력되었을 때 입력된 어드레스((ADD<M:N>)와 퓨즈셋(10)에 프로그래밍 되어 있는 리페어 어드레스가 일치하는지를 비교부(11)에서 비교하고 비교한 결과에 따라 합산부(12)에서 메모리 어드레스를 대체하라는 신호를 발생한다.
본 발명의 실시예에서는 종래의 리던던시 회로(10, 11, 12)에 퓨즈 모니터링부(20)와 출력구동부(30)를 추가하여 입력 어드레스(ADD<M:N)에서 지정하는 퓨즈상 태신호(RUP<k>)에 대응하는 퓨즈 모니터링 신호(MONITOR_OUT)를 출력하고 이를 데이터 출력패드(DQ)를 통해서 외부로 출력할 수 있도록 하였다. 즉, 개별적인 퓨즈의 럽쳐(Rupture) 여부를 반도체 메모리 장치 외부에서 모니터링 할 수 있도록 구성하였다. 본 발명을 자세히 설명하기 위해서 전기적인 방식의 안티타입 퓨즈(이하, '안티퓨즈'라 한다.)가 사용되었다고 가정하고 설명한다. 안티퓨즈는 퓨즈가 럽쳐(Rupture) 되었을 경우는 '1', 럽쳐 되지 않았을 경우는 '0'의 디지털 값을 출력한다.
도 2는 도 1의 퓨즈 모니터링부(20)의 실시예에 따른 회로도이다. 도 2를 참조하면, 모니터링 활성화 신호(TM_MONITOR)에 응답하여 어드레스(ADD<M:N>)를 입력 받으며, 각 어드레스 비트신호에(ADD<i>) 응답하여 각 퓨즈상태신호(RUP<i>)에 대응하는 다수의 퓨즈상태 확인신호(MT_OUT<M:N>)를 생성하기 위한 다수의 퓨즈상태 확인신호 생성부(210)를 구비한다. 또한, 다수의 퓨즈상태 확인신호(MT_OUT<M:N>)를 합산하여 퓨즈 모니터링 신호(MONITOR_OUT)를 생성하기 위한 퓨즈 모니터링 신호생성부(220)를 더 구비한다.
도 2a는 도 1의 퓨즈 모니터링부(20)의 다른 실시예에 따른 회로도이다. 도 2a를 참조하면, 다수의 퓨즈상태 확인신호 생성부(210a) 중에서 선택된 하나이상을 묶어 다수의 퓨즈상태 확인신호(MT_OUT<1:K>)를 생성한다. 도 2a의 실시예에서는 도 2에서의 퓨즈상태 확인신호 생성부(211,212,…)를 두 개씩 묶어서 퓨즈상태 확인신호를 생성하는데, 퓨즈상태 확인신호 생성부를 묶는 개수는 필요에 따라 선택하여 회로를 구성할 수 있다. 또한, 다수의 퓨즈상태 확인신호(MT_OUT<1:K>)를 합 산하여 퓨즈 모니터링 신호(MONITOR_OUT)를 생성하기 위한 퓨즈 모니터링 신호생성부(220a)를 더 구비한다.
여기에서, 퓨즈 모니터링 신호생성부(220,220a)는 상기 다수의 퓨즈상태 확인신호를 입력으로 하는 논리곱 수단을 구비하는데, 실시예에서는 난드게이트와 인버터로 구성된다.
상기와 같이 구성되는 퓨즈 모니터링부(20)의 동작은 다음과 같이 이루어진다.
첫째, 모니터링 활성화 신호(TM_MONITOR)신호가 '0' 일 때는 입력 어드레스(ADD<M:N>)에 관계없이 모든 노드(NM, NM+1, … , NN)의 값이 '1' 이 된다. 이 때, 입력되는 퓨즈상태신호(RUP<M:N>)에도 상관없이 각각의 퓨즈상태 확인신호 생성부(211, 212, …)에서 출력되는 퓨즈상태 확인신호(MT_OUT<M:N>)는 모두 '1' 이 된다. 퓨즈 모니터링 신호생성부(220)에서는 입력되는 모든 신호가 '1' 일 때만 '1' 을 출력하므로 상기 동작에서는 퓨즈 모니터링 신호(MONITOR_OUT)가 '1' 이 된다. 즉, 모니터링 동작을 하지 않을 때의 디폴트(Default)값을 출력한다.
둘째, 모니터링 활성화 신호(TM_MONITOR)신호가 '1' 이고, 입력 어드레스(ADD<M:N>)가 모두 '0' 일 때, 모든 노드(NM, NM+1, … , NN)의 값이 '1' 이 된다. 이 때, 입력되는 퓨즈상태신호(RUP<M:N>)에 상관없이 각각의 퓨즈상태 확인신호 생성부(211, 212, …)에서 출력되는 퓨즈상태 확인신호(<MT_OUT<M:N>)는 모두 '1' 이 되므로, 퓨즈 모니터링 신호생성부(220)에서 생성되는 퓨즈 모니터링 신 호(MONITOR_OUT)는 '1' 이 된다. 즉, 모니터링 동작을 시작할 때의 초기값을 출력한다.
셋째, 모니터링 활성화 신호(TM_MONITOR)신호가 '1' 이고, 입력 어드레스(ADD<M:N>)중에서 어느 하나의 어드레스 비트신호가 '1'이 입력될 때, 어드레스 비트신호가 '1' 로 입력되는 해당 노드의 값만 '0' 이 되며 나머지 노드의 값들은 모두 '1'이 된다. 노드의 값이 '0' 인 퓨즈상태 확인신호 생성부는 입력되는 퓨즈상태신호(RUP<i>)에 따라 출력신호인 퓨즈상태 확인신호(MT_OUT)를 결정하는데 해당하는 퓨즈상태신호가 '1' 일 경우는 퓨즈상태 확인신호가 '1' 이 되며 퓨즈상태신호(RUP<i>)가 '0' 일 경우는 퓨즈상태 확인신호가 '0' 이 된다. 즉, 노드의 값이 '0' 인 부분으로 입력되는 퓨즈상태신호의 값이 그대로 퓨즈상태 확인신호로 전달된다. 이 때 노드의 값들은 '1'이 되는 나머지 퓨즈상태 확인신호 생성부에서 출력되는 퓨즈상태 확인신호는 퓨즈상태신호(RUP<i>)에 상관없이 모두 '1' 이 된다.
이때, 퓨즈 모니터링 신호생성부(220)에서 생성되는 퓨즈 모니터링 신호(MONITOR_OUT)는 어드레스(ADD<M:N>)가 선택하는 퓨즈상태신호(RUP<i>), 즉 선택된 퓨즈의 럽쳐(rupture)여부를 나타내게 된다. 즉, 퓨즈 모니터링부(20)의 동작방법은 모니터링 활성화 신호(TM_MONITOR)를 '1'로 인가한 뒤 어드레스(ADD<M:N>)를 한 비트(bit)씩 차례로 '1' 로 인가하여준다. 이와 같이 인가할 경우 해당 어드레스 비트의 안티퓨즈가 럽쳐(rupture)되었으면 퓨즈 모니터링 신호(MONITOR_OUT)는 '1', 럽쳐(rupture)되지 않았으면 퓨즈 모니터링 신호(MONITOR_OUT)는 '0' 을 출력하게 된다.
도 2a의 퓨즈상태 확인신호 생성부(211a)는 도 2에서의 퓨즈상태 확인신호 생성부(211, 212)를 두 개씩 묶어서 퓨즈상태 확인신호를 생성하는 예이다. 회로의 동작은 상기와 동일하므로 중복되는 설명은 생략한다.
다음으로, 출력구동부에서는 생성된 퓨즈 모니터링 신호(MONITOR_OUT)를 출력패드로 출력시키는 역할을 하게 된다.
도 3a는 종래기술의 출력구동부의 회로도이다. 종래의 출력구동부(30a)는 출력제어신호(OUTOFF)에 의해 제어되는데, 출력제어신호(OUTOFF)가 '0' 일 때 클럭신호(RCLK,FCLK)에 따라 출력 데이터 신호(RDO, FDO)를 데이터 출력패드(DQ)를 통해 출력하는 노멀 리드(NOMAL READ) 동작을 하며 출력제어신호(OUTOFF)가 '1' 일 때는 데이터 출력패드(DQ)가 하이 임피던스(Hi-Z) 상태를 유지하게 된다. 즉, 데이터 출력패드는 오프(OFF)상태가 된다.
도 3은 본 발명의 실시예에 따른 출력구동부의 회로도이다. 본 발명의 출력구동부(30)에서는 퓨즈 모니터링 신호(MONITOR_OUT)를 출력패드(PAD)로 출력시키는 역할을 하게 된다. 본 발명의 출력구동부의 실시예에서는 데이터 출력패드(DQ)를 통해 퓨즈 모니터링 신호(MONITOR_OUT)를 출력한다.
도 3을 참조하면, 출력구동부는, 클럭신호(RCLK,FCLK)에 응답하여 출력 데이터 신호(RDO, FDO)를 출력하기 위한 데이터 출력부(310, 320), 출력 제어신호(OUTOFF) 및 모니터링 활성화 신호(TM_MONITOR)에 응답하여 퓨즈 모니터링 신호(MONITOR_OUT)를 출력하기 위한 출력 제어부(330, 340), 데이터 출력부의 출력신호 또는 출력 제어부의 출력신호에 대응하는 풀업 구동신호(PUP) 및 풀다운 구동신 호(PDN)를 생성하기 위한 전치 구동부(370), 풀업 구동신호 및 풀다운 구동신호에 응답하여 데이터 출력패드(DQ)를 구동하기 위한 메인 구동부(380)를 구비한다.
여기에서, 데이터 출력부(310, 320)는, 상승 클럭신호(RCLK, RCLKb)에 응답하여 제1 출력노드(N1)에 출력 데이터 신호(RDO)를 출력하는 제1 트랜스미션 게이트(TG1), 하강 클럭신호(FCLK, FCLKb)에 응답하여 제1 출력노드(N1)에 출력 데이터 신호(FDO)를 출력하는 제2 트랜스미션 게이트(TG2), 상승 클럭신호(RCLK, RCLKb)에 응답하여 제2 출력노드(N2)에 출력 데이터 신호(RDO)를 출력하는 제3 트랜스미션 게이트(TG3), 하강 클럭신호(FCLK, FCLKb)에 응답하여 제2 출력노드(N2)에 출력 데이터 신호(FDO)를 출력하는 제4 트랜스미션 게이트(TG4)를 구비한다.
또한, 출력 제어부(330, 340)는, 공급전원(VDD)에 소오스가 접속되고 제1 노드(N3)에 드레인이 접속되며 퓨즈 모니터링 신호(MONITOR_OUT)를 게이트 입력으로 하는 제1 PMOS 트랜지스터(MP1), 제1 노드(N3)에 소오스가 접속되고 제1 출력노드(N1)에 드레인이 접속되며 출력제어신호(OUTOFFb)를 게이트 입력으로 하는 제2 PMOS 트랜지스터(MP2), 접지전원(VSS)에 소오스가 접속되고 제1 출력노드(N1)에 드레인이 접속되며 퓨즈 모니터링 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터(MN1), 공급전원(VDD)에 소오스가 접속되고 제2 출력노드(N2)에 드레인이 접속되며 퓨즈 모니터링 신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터(MP3), 제2 노드(N4)에 소오스가 접속되고 제2 출력노드(N2)에 드레인이 접속되며 출력 제어신호(OUTOFF)를 게이트 입력으로 하는 제2 NMOS 트랜지스터(MN2), 접지 전원(VSS)에 소오스가 접속되고 제2 노드(N4)에 드레인이 접속되며 퓨즈 모니터링 신호를 게이 트 입력으로 하는 제3 NMOS 트랜지스터(MN3)를 구비한다.
또한, 전치구동부(370)는, 제1 출력노드(N1)의 신호를 래치하기 위한 제1 래칭부(350), 제2 출력노드의 신호(N2)를 래치하기 위한 제2 래칭부(360), 제1 래칭부의 신호를 반전시켜 풀업 구동신호(PUP)를 생성하기 위한 제1 전치구동기(PRE1), 제2 래칭부의 신호를 반전시켜 풀다운 구동신호(PDN)를 생성하기 위한 제2 전치구동기(PRE2)를 구비한다.
도 3의 본 발명의 출력구동부는 종래의 출력구동부의 기능을 유지하면서 퓨즈 모니터링 신호(MONITOR_OUT)를 데이터 출력패드(DQ)로 출력할 수 있게 회로를 구성하였다.
상기와 같이 구성되는 출력구동부의 동작은 다음과 같이 이루어진다.
첫째, 출력제어신호(OUTOFF)와 모니터링 활성화 신호(TM_MONITOR)가 동시에 '0' 일 때는 퓨즈 모니터링 동작이 활성화 되지 않은 상태이며, 종래 출력구동부의 노멀 리드(NOMAL READ)동작과 동일한 동작을 수행하게 된다. 즉, 노드(N1, N2)의 값은 출력 데이터 신호(RDO, FDO)에 의해 결정되며 전치구동부(370)을 거쳐 메인구동부(380)에서 데이터 출력패드(DQ)로 출력된다.
둘째, 출력제어신호(OUTOFF)가 '1', 모니터링 활성화 신호(TM_MONITOR)가 '0' 일 때는 제1 출력노드(N1)는 '1', 제1 출력노드(N2)는 '0'이 된다. 이때, 데이터 출력패드(DQ)는 하이 임피던스(Hi-Z)상태가 되어 오프(OFF)상태가 된다.
셋째, 출력제어신호(OUTOFF)가 '1', 모니터링 활성화 신호(TM_MONITOR)가 '1' 일 때는 퓨즈 모니터링 신호(MONITOR_OUT)는 출력노드(N1,N2)의 값을 결정하고 데이터 출력패드(DQ)를 통해 출력된다. 즉, 퓨즈 모니터링 신호(MONITOR_OUT)가 '0' 이면 데이터 출력패드(DQ)도 '0', 퓨즈 모니터링 신호((MONITOR_OUT)가 '0' 이면 데이터 출력패드(DQ)도 '1' 이 된다.
도 4는 본 발명의 실시예에 대한 타이밍 다이어그램(timing diagram)이다. 본 예에서는 어드레스(ADD)가 4비트인 경우이며, 어드레스 ADD<M>, ADD<M+3>에 해당하는 퓨즈가 럽쳐되고, 어드레스 ADD<M+1>, ADD<M+2>에 해당하는 퓨즈는 럽쳐되지 않았을 경우의 타이밍 다이어그램이다. 도 4에서와 같이 모니터링 활성화 신호(TM_MONITOR)를 '1' 이 되고, 어드레스(ADD)를 모두 '0'으로 입력하면, 데이터 출력패드(DQOUT)는 초기값으로 '1' 이 출력된다. 이후에 어드레스(ADD)를 순차적으로 1비트씩 '1' 로 입력하면, 해당 어드레스에 대응하는 퓨즈정보(RUP)가 럽쳐되었을 때는 데이터 출력패드(DQOUT)값은 '1' 을 유지하지만, 럽쳐되지 않았을 경우는 데이터 출력패드(DQ)값이 '0' 으로 출력이 된다. 이로써, 반도체 메모리 장치의 데이터 출력패드를 통해서 외부에서 각각의 퓨즈상태를 모니터링 할 수 있다.
이상, 본 발명의 실시예에 따라 퓨즈 모니터링 회로에 대한 구체적인 설명을 하였다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 도 2와 도 2a에서는 퓨즈 모니터링 신호생성부에서 합산하여 생성되 는 퓨즈 모니터링 신호를 출력구동부로 전달하였으나, 필요에 따라서 다수의 퓨즈상태 확인신호 생성부에서 출력되는 퓨즈상태 확인신호를 바로 출력구동부로 전달해서 다수의 출력패드를 이용하여 출력할 수도 있을 것이다. 출력패드(PAD)는 데이터 출력패드(DQ)을 통해 출력할 수도 있으며, 테스트를 위해 다른 출력패드을 여러개 할당하여 출력할 수도 있다.
또한, 이상의 실시예에서는 전기적 방식 및 레이저 방식의 퓨즈 등 퓨즈타입(fuse type)에 관계없이 본 발명을 적용하여 출력패드를 통해 외부에서 퓨즈상태를 모니터링 할 수 있을 것이다. 이러한 로직의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 구성도이다.
도 2는 도 1의 퓨즈 모니터링부의 실시예에 따른 회로도이다.
도 2a는 도 1의 퓨즈 모니터링부의 다른 실시예에 따른 회로도이다.
도 3은 본 발명의 실시예에 따른 출력구동부의 회로도이다.
도 3a는 종래기술의 출력구동부의 회로도이다.
도 4는 본 발명의 실시예에 대한 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
310, 320: 데이터 출력부 330a, 340a: 출력 제어부
370: 전치 구동부 380: 메인 구동부

Claims (10)

  1. 삭제
  2. 리페어 어드레스가 프로그램된 다수의 퓨즈를 구비하며, 퓨즈 초기화 신호에 응답하여 각 퓨즈의 연결상태에 대응하는 다수의 퓨즈상태신호를 출력하기 위한 리페어 퓨즈부;
    모니터링 활성화 신호에 응답하여 인가된 어드레스에 의해 선택된 각 퓨즈상태신호에 대응하는 퓨즈상태 확인신호를 출력하기 위한 퓨즈 모니터링 수단; 및
    출력 제어신호에 응답하여 상기 퓨즈상태 확인신호를 출력패드로 출력하기 위한 출력수단을 구비하며,
    상기 퓨즈 모니터링 수단은, 상기 모니터링 활성화 신호에 응답하여 상기 어드레스를 입력 받으며, 각 어드레스 비트신호에 응답하여 각 퓨즈상태신호에 대응하는 다수의 퓨즈상태 확인신호를 생성하기 위한 다수의 퓨즈상태 확인신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  3. 제2항에 있어서,
    상기 다수의 퓨즈상태 확인신호 생성부는 각각,
    공급전원에 소오스가 접속되고 제1 노드에 드레인이 접속되며 퓨즈상태신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
    상기 제1 노드에 소오스가 접속되고 출력노드에 드레인이 접속되며 어드레스 비트신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;
    상기 출력노드에 드레인이 접속되고 제2 노드에 소오스가 접속되며 상기 어드레스 비트신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    상기 제2 노드에 드레인이 접속되고 접지전원에 소오스가 접속되며 상기 퓨즈상태신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및
    상기 출력노드에 드레인이 접속되고 상기 접지전원에 소오스가 접속되며 상기 어드레스 비트신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하며,
    상기 출력노드의 신호를 반전시켜 퓨즈상태 확인신호를 출력하기 위한 인버터를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  4. 제2항에 있어서,
    상기 다수의 퓨즈상태 확인신호 생성부 중에서 선택된 하나이상을 묶어 다수의 퓨즈상태 확인신호를 생성하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  5. 제2항 또는 4항에 있어서,
    상기 다수의 퓨즈상태 확인신호를 합산하여 퓨즈 모니터링 신호를 생성하기 위한 퓨즈 모니터링 신호생성부를 더 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  6. 제5항에 있어서,
    상기 퓨즈 모니터링 신호생성부는 상기 다수의 퓨즈상태 확인신호를 입력으로 하는 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  7. 제6항 있어서,
    상기 출력수단은,
    클럭신호에 응답하여 출력 데이터 신호를 출력하기 위한 데이터 출력부;
    상기 출력 제어신호 및 상기 모니터링 활성화 신호에 응답하여 상기 퓨즈 모니터링 신호를 출력하기 위한 출력 제어부;
    상기 데이터 출력부의 출력신호 또는 출력 제어부의 출력신호에 대응하는 풀업 구동신호 및 풀다운 구동신호를 생성하기 위한 전치 구동부; 및
    상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 데이터 출력패드를 구동하기 위한 메인 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  8. 제7항에 있어서,
    상기 데이터 출력부는,
    상승 클럭신호에 응답하여 제1 출력노드에 제1 출력 데이터 신호를 출력하는 제1 트랜스미션 게이트;
    하강 클럭신호에 응답하여 상기 제1 출력노드에 제2 출력 데이터 신호를 출력하는 제2 트랜스미션 게이트;
    상기 상승 클럭신호에 응답하여 제2 출력노드에 상기 제1 출력 데이터 신호를 출력하는 제3 트랜스미션 게이트;및
    상기 하강 클럭신호에 응답하여 상기 제2 출력노드에 상기 제2 출력 데이터 신호를 출력하는 제4 트랜스미션 게이트를 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  9. 제8항에 있어서,
    상기 출력 제어부는,
    공급전원에 소오스가 접속되고 제1 노드에 드레인이 접속되며 상기 퓨즈 모니터링 신호를 게이트 입력으로 하는 제1 PMOS 트랜지스터;
    상기 제1 노드에 소오스가 접속되고 상기 제1 출력노드에 드레인이 접속되며 상기 출력제어신호를 게이트 입력으로 하는 제2 PMOS 트랜지스터;
    접지전원에 소오스가 접속되고 상기 제1 출력노드에 드레인이 접속되며 상기 퓨즈 모니터링 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    공급전원에 소오스가 접속되고 상기 제2 출력노드에 드레인이 접속되며 상기 퓨즈 모니터링 신호를 게이트 입력으로 하는 제3 PMOS 트랜지스터;
    제2 노드에 소오스가 접속되고 상기 제2 출력노드에 드레인이 접속되며 상기 출력 제어신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및
    접지 전원에 소오스가 접속되고 상기 제2 노드에 드레인이 접속되며 상기 퓨즈 모니터링 신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
  10. 제9항에 있어서,
    상기 전치구동부는,
    상기 제1 출력노드의 신호를 래치하기 위한 제1 래칭부;
    상기 제2 출력노드의 신호를 래치하기 위한 제2 래칭부;
    상기 제1 래칭부의 신호를 반전시켜 상기 풀업 구동신호를 생성하기 위한 제 1 전치구동기; 및
    상기 제2 래칭부의 신호를 반전시켜 상기 풀다운 구동신호를 생성하기 위한 제2 전치구동기를 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈 모니터링 회로.
KR1020070139011A 2007-12-27 2007-12-27 반도체 메모리 장치의 퓨즈 모니터링 회로 KR100921830B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070139011A KR100921830B1 (ko) 2007-12-27 2007-12-27 반도체 메모리 장치의 퓨즈 모니터링 회로
US12/344,379 US7924646B2 (en) 2007-12-27 2008-12-26 Fuse monitoring circuit for semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070139011A KR100921830B1 (ko) 2007-12-27 2007-12-27 반도체 메모리 장치의 퓨즈 모니터링 회로

Publications (2)

Publication Number Publication Date
KR20090070862A KR20090070862A (ko) 2009-07-01
KR100921830B1 true KR100921830B1 (ko) 2009-10-16

Family

ID=40798240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070139011A KR100921830B1 (ko) 2007-12-27 2007-12-27 반도체 메모리 장치의 퓨즈 모니터링 회로

Country Status (2)

Country Link
US (1) US7924646B2 (ko)
KR (1) KR100921830B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100921831B1 (ko) 2007-12-27 2009-10-16 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈 모니터링 회로
JP2011018854A (ja) * 2009-07-10 2011-01-27 Sanyo Electric Co Ltd 半導体装置
KR102017724B1 (ko) 2012-05-31 2019-09-03 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
US9165679B2 (en) 2012-09-18 2015-10-20 Samsung Electronics Co., Ltd. Post package repairing method, method of preventing multiple activation of spare word lines, and semiconductor memory device including fuse programming circuit
KR20160069230A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR102479496B1 (ko) * 2016-09-19 2022-12-20 에스케이하이닉스 주식회사 반도체 장치
KR20180067846A (ko) * 2016-12-13 2018-06-21 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910001533B1 (ko) * 1986-06-11 1991-03-15 후지쓰 가부시끼가이샤 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치
US5422851A (en) 1993-03-10 1995-06-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of verifying use of redundant circuit
KR20020040116A (ko) * 2000-11-23 2002-05-30 윤종용 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5935253A (en) 1991-10-17 1999-08-10 Intel Corporation Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency
JPH1196795A (ja) 1997-09-25 1999-04-09 Sony Corp 半導体記憶装置
KR100321168B1 (ko) * 1998-06-30 2002-05-13 박종섭 앤티퓨즈를갖는리던던시회로의리페어회로
KR100331551B1 (ko) 1999-09-08 2002-04-06 윤종용 비스트 회로를 갖는 메모리 로직 복합 반도체장치
JP2002208294A (ja) * 2001-01-12 2002-07-26 Toshiba Corp リダンダンシーシステムを有する半導体記憶装置
JP2002268910A (ja) 2001-03-09 2002-09-20 Hitachi Ltd セルフテスト機能を有する半導体装置
US6757857B2 (en) 2001-04-10 2004-06-29 International Business Machines Corporation Alternating current built in self test (AC BIST) with variable data receiver voltage reference for performing high-speed AC memory subsystem self-test
US6724214B2 (en) 2002-09-13 2004-04-20 Chartered Semiconductor Manufacturing Ltd. Test structures for on-chip real-time reliability testing
US6807114B2 (en) * 2003-01-17 2004-10-19 Micron Technology, Inc. Method and system for selecting redundant rows and columns of memory cells
US20050080581A1 (en) 2003-09-22 2005-04-14 David Zimmerman Built-in self test for memory interconnect testing
KR100618830B1 (ko) * 2004-06-07 2006-08-31 삼성전자주식회사 디코더를 이용한 리던던시 리페어 회로 및 리던던시리페어 방법
KR100921831B1 (ko) * 2007-12-27 2009-10-16 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈 모니터링 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910001533B1 (ko) * 1986-06-11 1991-03-15 후지쓰 가부시끼가이샤 휴즈회로와 그내의 휴즈상태 검출회로를 갖는 반도체장치
US5422851A (en) 1993-03-10 1995-06-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of verifying use of redundant circuit
KR20020040116A (ko) * 2000-11-23 2002-05-30 윤종용 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법

Also Published As

Publication number Publication date
US7924646B2 (en) 2011-04-12
KR20090070862A (ko) 2009-07-01
US20090168581A1 (en) 2009-07-02

Similar Documents

Publication Publication Date Title
US8315116B2 (en) Repair circuit and repair method of semiconductor memory apparatus
US5748543A (en) Self repairing integrated circuit memory devices and methods
KR100921830B1 (ko) 반도체 메모리 장치의 퓨즈 모니터링 회로
KR0144711B1 (ko) 반도체 메모리장치의 테스트 제어회로 및 방법
KR100949264B1 (ko) 반도체 소자의 모니터링 회로
KR100722771B1 (ko) 반도체 메모리 장치의 리페어 회로 및 방법
US8193851B2 (en) Fuse circuit of semiconductor device and method for monitoring fuse state thereof
KR100921831B1 (ko) 반도체 메모리 장치의 퓨즈 모니터링 회로
US8767490B2 (en) Electrical fuse rupture circuit
JP2007172720A (ja) 半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法
KR20120052564A (ko) 반도체 메모리 장치의 리페어 회로
US20060077733A1 (en) Memory structure with repairing function and repairing method thereof
KR101156030B1 (ko) 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로
KR100375998B1 (ko) 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
KR101096204B1 (ko) 반도체 장치
KR100942971B1 (ko) 반도체 메모리 장치의 리페어 어드레스 모니터링 회로
KR20080029696A (ko) 리던던시 회로를 구비한 반도체 메모리 장치
KR20020064014A (ko) 번-인 테스트 기능을 구비한 반도체 메모리 장치
KR20120082727A (ko) 안티퓨즈를 이용한 프로그래밍회로
KR100498596B1 (ko) 리페어 회로의 피크 전류를 감소시킬 수 있는 반도체메모리 장치
KR101096205B1 (ko) 반도체 장치
KR20050003035A (ko) 반도체 메모리 장치
KR100780654B1 (ko) 안티퓨즈 리페어회로 및 방법
KR0141667B1 (ko) 비트라인의 결함구제가 효율적으로 이루어지는 반도체 메모리 장치 및 그 결함구제 제어방법
KR20120063393A (ko) 안티 퓨즈 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee