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KR101143443B1 - 반도체 장치 및 그 리페어 방법 - Google Patents

반도체 장치 및 그 리페어 방법 Download PDF

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KR101143443B1
KR101143443B1 KR1020100027897A KR20100027897A KR101143443B1 KR 101143443 B1 KR101143443 B1 KR 101143443B1 KR 1020100027897 A KR1020100027897 A KR 1020100027897A KR 20100027897 A KR20100027897 A KR 20100027897A KR 101143443 B1 KR101143443 B1 KR 101143443B1
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South Korea
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signal
semiconductor chip
test pulse
pulse signal
latch
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KR1020100027897A
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윤태식
석원웅
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에스케이하이닉스 주식회사
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Abstract

적층된 복수의 반도체 칩에 신호를 공통적으로 전달하는 반도체 칩 관통라인을 구비하는 반도체 장치는 파워업 동작시 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 제1 테스트 펄스신호 송신부와, 제1 테스트 펄스신호가 송신된 이후에 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 제2 테스트 펄스신호 송신부와, 반도체 칩 관통라인의 일단에 접속되어 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 제1 신호 수신부와, 반도체 칩 관통라인의 타단에 접속되어 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 제2 신호 수신부를 구비한다.

Description

반도체 장치 및 그 리페어 방법{SEMICONDUCTOR APPARATUS AND ITS REPAIRING METHOD}
본 발명은 반도체 장치에 관한 것으로서, 반도체 칩 관통라인을 리페어 하는 기술에 관한 것이다.
반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 복수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 반도체 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.
일반적으로 적층된 복수의 반도체 칩은 마스터 칩(Master Chip) 및 하나 이상의 슬레이브 칩(Slave Chip)으로 구분할 수 있다. 마스터 칩(Master Chip)은, 외부와 신호를 교환하는 동작 및 슬레이브 칩(Slave Chip)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(Slave Chip)은 마스터 칩(Master Chip)의 제어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(Master Chip)은 신호의 입출력 및 제어신호에 관련된 주변회로(Peripheral)를 구비하고, 슬레이브 칩(Slave Chip)은 데이터 저장을 위한 메모리 뱅크를 구비한다. 참고적으로 마스터 칩(Master Chip) 및 슬레이브 칩(Slave Chip)은 필요에 따라 할당된 회로의 구성이 변경될 수 있다.
한편, 반도체 장치의 테스트 과정에서 반도체 칩 관통라인의 불량을 검출하여, 리던던시 반도체 칩 관통라인으로 교체하는 리페어 작업을 수행하게 된다. 일반적으로 테스트 장비를 통해서 모든 반도체 칩 관통라인의 불량여부를 스크린 한 이후에, 불량으로 판정된 반도체 칩 관통라인은 리던던시 반도체 칩 관통라인으로 리페어하게 된다. 이러한 리페어 작업은 리페어 퓨즈를 통해서 수행하게 된다. 이와 같은 일반적인 방식은 리페어 퓨즈를 구비하는 면적이 많이 소요되며, 진행성으로 발생하는 반도체 칩 관통라인의 불량에 대해서는 리페어 할 수 없는 문제점이 존재한다.
본 발명은 파워업 동작 마다 반도체 칩 관통라인의 불량여부를 스크린 할 수 있는 반도체 장치 및 그 리페어 방법을 제공한다.
또한, 본 발명은 반도체 칩 관통라인의 진행성 불량을 스크린 하여 리페어 할 수 있는 반도체 장치 및 그 리페어 방법을 제공한다.
또한, 본 발명은 파워업 동작 마다 반도체 칩 관통라인을 리페어 할 수 있는 반도체 장치 및 그 리페어 방법을 제공한다.
본 발명의 일 실시예에 따르면, 적층된 복수의 반도체 칩에 신호를 공통적으로 전달하는 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서, 파워업 동작시 상기 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 제1 테스트 펄스신호 송신부; 상기 제1 테스트 펄스신호가 송신된 이후에 상기 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 제2 테스트 펄스신호 송신부; 상기 반도체 칩 관통라인의 일단에 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 제1 신호 수신부; 및 상기 반도체 칩 관통라인의 타단에 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 제2 신호 수신부를 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 적층된 복수의 반도체 칩; 상기 복수의 반도체 칩에 신호를 공통적으로 전달하는 복수의 반도체 칩 관통라인; 파워업 동작시 상기 복수의 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 제1 테스트 펄스신호 송신부; 상기 파워업 동작시 상기 복수의 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 제2 테스트 펄스신호 송신부; 상기 복수의 반도체 칩 관통라인의 일단에 각각 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 복수의 제1 신호 수신부; 상기 복수의 반도체 칩 관통라인의 타단에 각각 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 복수의 제2 신호 수신부; 및 상기 복수의 제1 신호 수신부 및 상기 복수의 제2 신호 수신부에 수신된 신호를 토대로 상기 복수의 반도체 칩 관통라인을 리페어 하는 리페어부를 구비하는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 적층된 복수의 반도체 칩에 신호를 공통적으로 전달하는 반도체 장치의 리페어 방법에 있어서, 파워업 신호에 응답하여 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 단계; 상기 반도체 관통라인의 일단 및 타단에 접속된 제1 및 제2 신호 수신부를 통해서 상기 제1 테스트 펄스신호를 수신하는 단계; 상기 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 단계; 상기 반도체 관통라인의 일단 및 타단에 접속된 상기 제1 및 제2 신호 수신부를 통해서 상기 제2 테스트 펄스신호를 수신하는 단계; 및 상기 제1 및 제2 신호 수신부에 수신된 상기 제1 및 제2 테스트 펄스신호를 토대로 상기 반도체 칩 관통라인을 리페어 하는 단계를 포함하는 반도체 장치의 리페어 방법이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 개념도이다.
도 2는 도 1의 반도체 장치의 좀 더 구체적인 실시예를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
도 1은 본 발명의 실시예에 따른 반도체 장치의 개념도이다.
본 실시예에 따른 반도체 장치(1)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 반도체 장치(1)는 적층된 복수의 반도체 칩(CHIP1,CHIP2)과, 복수의 반도체 칩 관통라인(1_1~1_N, 2_1~2_3)과, 제1 테스트 펄스신호 송신부(10)와, 제2 테스트 펄스신호 송신부(40)와,복수의 제1 신호 수신부(20_1~20_N)와, 복수의 제2 신호 수신부(50_1~50_N)와, 리페어부(30,60)를 구비한다.
상기와 같이 구성되는 반도체 장치(1)의 세부구성과 주요동작을 살펴보면 다음과 같다.
본 실시예에서 적층된 복수의 반도체 칩(CHIP1,CHIP2)은 제1 반도체 칩(CHIP1)과 제2 반도체 칩(CHIP2)으로 구성된다. 참고적으로 실시예에 따라 2개 이상의 반도체 칩이 적층될 수도 있을 것이다.
복수의 반도체 칩 관통라인(1_1~1_N, 2_1~2_3)은 복수의 반도체 칩(CHIP1,CHIP2)에 신호를 공통적으로 전달한다. 복수의 반도체 칩 관통라인(1_1~1_N, 2_1~2_3)은 복수의 노멀 반도체 칩 관통라인(1_1~1_N)과, 복수의 리던던시 반도체 칩 관통라인(2_1~2_3)으로 구성된다.
제1 테스트 펄스신호 송신부(10)는 파워업 동작시 복수의 반도체 칩 관통라인(1_1~1_N)의 일단으로 제1 테스트 펄스신호(OUT_TSV1)를 송신한다. 또한, 제2 테스트 펄스신호 송신부(40)는 파워업 동작시 복수의 반도체 칩 관통라인(1_1~1_N)의 타단으로 제2 테스트 펄스신호(OUT_TSV2)를 송신한다. 여기에서 제2 테스트 펄스신호(OUT_TSV2)는 제1 테스트 펄스신호(OUT_TSV1)가 복수의 반도체 칩 관통라인(1_1~1_N)의 일단으로 송신된 이후에 복수의 반도체 칩 관통라인(1_1~1_N)의 타단으로 송신된다. 참고적으로 본 실시예에서 복수의 리던던시 반도체 칩 관통라인(2_1~2_3)의 불량여부는 스크린 하지 않고, 복수의 노멀 반도체 칩 관통라인(1_1~1_N)의 불량여부만을 스크린 하도록 구성되었다. 실시예에 따라서 리던던시 반도체 칩 관통라인까지 스크린 하도록 구성될 수 있을 것이다.
복수의 제1 신호 수신부(20_1~20_N)는 복수의 반도체 칩 관통라인(1_1~1_N)의 일단에 각각 접속되어 제1 및 제2 테스트 펄스신호 송신부(10,40)에서 송신된 신호를 수신한다. 또한, 복수의 제2 신호 수신부(50_1~50_N)는 복수의 반도체 칩 관통라인(1_1~1_N)의 타단에 각각 접속되어 제1 및 제2 테스트 펄스신호 송신부(10,40)에서 송신된 신호를 수신한다.
리페어부(30,60)는 복수의 제1 신호 수신부(20_1~20_N) 및 복수의 제2 신호 수신부(50_1~50_N)에 수신된 신호를 토대로 복수의 반도체 칩 관통라인(1_1~1_N, 2_1~2_3)을 리페어 한다.
즉, 상술한 반도체 장치(1)는 적층된 복수의 반도체 칩(CHIP1,CHIP2)에 신호를 공통적으로 전달하는 반도체 칩 관통라인을 하기와 같은 방법을 통해서 리페어 하게 된다. 여기에서 본 발명의 기술적 원리를 명확하게 설명하기 위해 제1 반도체 칩 관통라인(1_1)의 불량여부를 스크린하여 리페어 하는 과정을 설명한다.
우선, 전원이 초기화 되었음을 나타내는 파워업 신호가 활성화 되면, 제1 테스트 펄스신호 송신부(10)는 제1 반도체 칩 관통라인(1_1)의 일단으로 제1 테스트 펄스신호(OUT_TSV1)를 송신한다.
다음으로, 제1 반도체 칩 관통라인(1_1)의 일단 및 타단에 접속된 제1 및 제2 신호 수신부(20_1,50_1)는 제1 반도체 칩 관통라인(1_1)을 통해서 전달되는 제1 테스트 펄스신호(OUT_TSV1)를 수신한다. 이때, 제1 테스트 펄스신호(OUT_TSV1)가 수신되지 않으면 제1 반도체 칩 관통라인(1_1)이 전기적으로 오픈 상태라고 할 수 있다.
다음으로, 제2 테스트 펄스신호 송신부(40)는 제1 반도체 칩 관통라인(1_1)의 타단으로 제2 테스트 펄스신호(OUT_TSV2)를 송신한다.
다음으로, 제1 반도체 칩 관통라인(1_1)의 일단 및 타단에 접속된 제1 및 제2 신호 수신부(20_1,50_1)는 제1 반도체 칩 관통라인(1_1)을 통해서 전달되는 제2 테스트 펄스신호(OUT_TSV2)를 수신한다. 이때, 제2 테스트 펄스신호(OUT_TSV2)가 수신되지 않으면 제1 반도체 칩 관통라인(1_1)이 전기적으로 오픈 상태라고 할 수 있다.
마지막으로, 리페어부(30,60)는 제1 및 제2 신호 수신부(20_1,50_1)에 수신된 제1 및 제2 테스트 펄스신호(OUT_TSV1,OUT_TSV2)를 통해서 제1 반도체 칩 관통라인(1_1)의 불량여부를 판단하여 불량이 발생했을 경우, 제1 반도체 칩 관통라인(1_1)을 리던던시 반도체 칩 관통라인(2_1~2_3)으로 리페어 하게 된다. 즉, 리페어부(30,60)는 제1 및 제2 신호 수신부(20_1,50_1)에 제1 및 제2 테스트 펄스신호(OUT_TSV1,OUT_TSV2)가 정확하게 수신되었을 경우에만 제1 반도체 칩 관통라인(1_1)을 정상이라고 판단하게 된다.
도 2는 도 1의 반도체 장치의 좀 더 구체적인 실시예를 나타낸 도면이다.
도 2는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위해 도 1의 반도체 장치(1)의 일부만을 구체적으로 도시하였다. 즉, 제1 반도체 칩 관통라인(1_1)의 불량유무를 스크린 하는 부분의 구성만을 도시하였다. 참고적으로 구체적으로 도시되지 않은 부분은 도시된 부분과 동일한 회로로 구성되어 제1 반도체 칩 관통라인(1_1)이외의 반도체 칩 관통라인(1_2~1_N)의 불량유무를 스크린 할 수 있을 것이다.
도 2 및 도 1을 참조하여, 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 테스트 펄스신호 송신부(10)는 제1 입력신호 생성부(110)와 제1 펄스신호 출력부(120)으로 구성된다. 제1 입력신호 생성부(110)는 파워업 신호(PWRUP) 및 제1 반도체 칩 신호(MASTER)에 응답하여 제1 입력신호(IN1)를 생성한다. 구체적으로 본 실시예에서 제1 입력신호 생성부(110)는 제1 래치부(210)에 N1 노드의 신호(OUT1)와 제2 반도체 칩 신호(SLAVE)의 추가적인 제어를 통해서 제1 입력신호(IN1)를 생성하게 된다. 파워업 신호(PWRUP)는 파워업 동작시 로우레벨에서 하이레벨로 활성화 되는 신호이다. 또한, 제1 반도체 칩 신호(MASTER)는 제1 반도체 칩(CHIP1)에 하이레벨로 입력되는 신호이다. 또한, 제2 반도체 칩 신호(SLAVE)는 제2 반도체 칩(CHIP2)에 하이레벨로 입력되는 신호이다. 또한, 제1 래치부(210)에 N1 노드의 신호(OUT1)는 제1 반도체 칩 관통라인(1_1)을 통해서 전달된 신호에 의해서 신호 레벨이 결정된다. 또한, 제1 펄스신호 출력부(120)는 제1 입력신호(IN1)를 지연시켜 제1 테스트 펄스신호(OUT_TSV1)를 출력한다. 즉, 제1 펄스신호 출력부(120)는 제1 입력신호(IN1)를 제1 지연부(121)와 제2 지연부(122)를 통해서 지연시켜서 제1 테스트 펄스신호(OUT_TSV1)를 생성하는데, 본 실시예에서 제1 테스트 펄스신호(OUT_TSV1)는 하이레벨로 일정구간 펄싱하게 된다.
제1 신호 수신부(20_1)는 제1 제어신호 출력부(230)와, 제1 래치부(210)와, 제2 래치부(220)로 구성된다. 제1 제어신호 출력부(230)는 제1 테스트 펄스신호(OUT_TSV1) 및 제2 래치신호(LATCH1_0)에 응답하여 래치 인에이블 신호(C1,D1)를 출력한다. 여기에서 제1 제어신호 출력부(230)에 입력되는 제1 테스트 펄스신호(OUT_TSV1)는 제1 펄스신호 출력부(120)의 B1 노드의 신호임을 참고하자. 또한, 제1 래치부(210)는 래치 인에이블 신호(C1,D1)에 응답하여 제1 반도체 칩 관통라인(1_1)을 통해서 전달되는 신호(IN_TSV1)를 래칭한다. 또한, 제2 래치부(220)는 제1 래치부(210)에서 출력되는 신호를 래칭하여 제2 래치신호(LATCH1_0)를 출력한다. 이때, 제1 테스트 펄스신호(OUT_TSV1) 및 제2 테스트 펄스신호(OUT_TSV2)가 제1 반도체 칩 관통라인(1_1)을 통해서 정확하게 전달되었다고 가정하면, 즉, 제1 반도체 칩 관통라인(1_1)이 불량이 아니라면 제2 래치부(220)에서 출력되는 제2 래치신호(LATCH1_0)는 하이레벨로 활성화된다.
제2 테스트 펄스신호 송신부(40)는 제2 입력신호 생성부(410)와 제2 펄스신호 출력부(420)로 구성된다. 제2 입력신호 생성부(410)는 파워업 신호(PWRUP) 및 제2 반도체 칩 신호(SLAVE)에 응답하여 제2 입력신호(IN2)를 생성한다. 구체적으로 본 실시예에서 제2 입력신호 생성부(410)는 제1 래치부(510)에 N1 노드의 신호(OUT2)와 제1 반도체 칩 신호(MASTER)의 추가적인 제어를 통해서 제2 입력신호(IN2)를 생성하게 된다. 파워업 신호(PWRUP)는 파워업 동작시 로우레벨에서 하이레벨로 활성화 되는 신호이다. 또한, 제1 반도체 칩 신호(MASTER)는 제1 반도체 칩(CHIP1)에 하이레벨로 입력되는 신호이다. 또한, 제2 반도체 칩 신호(SLAVE)는 제2 반도체 칩(CHIP2)에 하이레벨로 입력되는 신호이다. 또한, 제1 래치부(510)에 N1 노드의 신호(OUT2)는 제1 반도체 칩 관통라인(1_1)을 통해서 전달된 신호에 의해서 신호 레벨이 결정된다. 또한, 제2 펄스신호 출력부(420)는 제2 입력신호(IN2)를 지연시켜 제2 테스트 펄스신호(OUT_TSV2)를 출력한다.
제2 신호 수신부(50_1)는 제2 제어신호 출력부(530)와, 제1 래치부(510)와, 제2 래치부(520)로 구성된다. 제2 제어신호 출력부(530)는 제2 테스트 펄스신호(OUT_TSV2) 및 제2 래치신호(LATCH2_0)에 응답하여 래치 인에이블 신호(C2,D2)를 출력한다. 여기에서 제2 제어신호 출력부(530)에 입력되는 제2 테스트 펄스신호(OUT_TSV2)는 제2 펄스신호 출력부(420)의 B2 노드의 신호임을 참고하자. 또한, 제1 래치부(510)는 래치 인에이블 신호(C2,D2)에 응답하여 제1 반도체 칩 관통라인(1_1)을 통해서 전달되는 신호(IN_TSV2)를 래칭한다. 또한, 제2 래치부(520)는 제1 래치부(510)에서 출력되는 신호를 래칭하여 제2 래치신호(LATCH2_0)를 출력한다. 이때, 제1 테스트 펄스신호(OUT_TSV1) 및 제2 테스트 펄스신호(OUT_TSV2)가 제1 반도체 칩 관통라인(1_1)을 통해서 정확하게 전달되었다고 가정하면, 즉, 제1 반도체 칩 관통라인(1_1)이 불량이 아니라면 제2 래치부(520)에서 출력되는 제2 래치신호(LATCH2_0)는 하이레벨로 활성화된다.
상술한 동작을 각각 수행하는 제1 테스트 펄스신호 송신부(10)와, 제1 신호 수신부(20_1)와, 제2 테스트 펄스신호 송신부(40)와, 제2 신호 수신부(50_1)의 전체적인 동작은 다음과 같이 이루어진다.
우선, 파워업 신호(PWRUP)가 하이레벨로 활성화 되면 제1 테스트 펄스신호 송신부(10)는 제1 테스트 펄스신호(OUT_TSV1)를 제1 반도체 칩 관통라인(1_1)으로 송신한다.
다음으로, 제1 신호 수신부(20_1) 및 제2 신호 수신부(50_1)는 제1 반도체 칩 관통라인(1_1)을 통해서 전송된 제1 테스트 펄스신호(OUT_TSV1)를 제1 래치부(210, 510)를 통해서 래칭하게 된다.
다음으로, 제2 테스트 펄스신호 송신부(40)는 제2 테스트 펄스신호(OUT_TSV2)를 제1 반도체 칩 관통라인(1_1)으로 송신한다.
다음으로, 제1 신호 수신부(20_1) 및 제2 신호 수신부(50_1)는 제1 반도체 칩 관통라인(1_1)을 통해서 전송된 제2 테스트 펄스신호(OUT_TSV2)를 수신하게 되는데, 제1 반도체 칩 관통라인(1_1)이 불량이 아니면, 제2 래치부(220, 520)에서 출력되는 제2 래치신호(LATCH1_0, LATCH2_0)는 모두 하이레벨이 된다. 만약, 제1 반도체 칩 관통라인(1_1)이 불량이면, 제2 래치부(220, 520)에서 출력되는 제2 래치신호(LATCH1_0, LATCH2_0)는 로우레벨이 된다.
참고적으로 본 실시예에서 제2 테스트 펄스신호 송신부(40)는 제1 반도체 칩 관통라인(1_1)을 통해서 제1 테스트 펄스신호(OUT_TSV1)가 정확하게 전달되지 않으면, 즉, 제1 반도체 칩 관통라인(1_1)이 불량이라면 제2 테스트 펄스신호(OUT_TSV2)를 제1 반도체 칩 관통라인(1_1)으로 송신하지 않도록 설계되었다. 이때, 제2 테스트 펄스신호(OUT_TSV2)가 송신되지 않는다는 것은 하이레벨로 펄싱하는 신호가 송신되지 않는다는 의미이다.
한편, 제1 테스트 펄스신호 송신부(10) 및 제2 테스트 펄스신호 송신부(40)는 각 반도체 칩 관통라인 마다 구비될 필요없이 각 N1 노드의 신호를 조합하여 입력신호로 입력받을 수도 있을 것이다.
본 실시예의 반도체 장치는 파워업 동작 마다 반도체 칩 관통라인의 불량여부를 스크린 하여 리페어 할 수 있다. 따라서 반도체 칩 관통라인의 진행성 불량까지도 스크린 하여 리페어 할 수 있다. 또한, 리페어 퓨즈가 구비될 필요가 없으므로 공간적인 측면에서 유리하다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1_1~1_N : 복수의 반도체 칩 관통라인
1_1~1_N : 복수의 노멀 반도체 칩 관통라인
2_1~2_3 : 복수의 리던던시 반도체 칩 관통라인
CHIP1 : 제1 반도체 칩 CHIP2 : 제2 반도체 칩
110 : 제1 입력신호 생성부 120 : 제1 펄스신호 출력부
210 : 제1 래치부 220 : 제2 래치부
410 : 제2 입력신호 생성부 420 : 제2 펄스신호 출력부
510 : 제1 래치부 520 : 제2 래치부

Claims (18)

  1. 적층된 복수의 반도체 칩에 신호를 공통적으로 전달하는 반도체 칩 관통라인을 구비하는 반도체 장치에 있어서,
    파워업 동작시 상기 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 제1 테스트 펄스신호 송신부;
    상기 제1 테스트 펄스신호가 송신된 이후에 상기 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 제2 테스트 펄스신호 송신부;
    상기 반도체 칩 관통라인의 일단에 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 제1 신호 수신부; 및
    상기 반도체 칩 관통라인의 타단에 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 제2 신호 수신부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 신호 수신부 및 상기 제2 신호 수신부에 수신된 신호를 토대로 상기 반도체 칩 관통라인의 불량여부를 판단함에 있어서, 불량으로 판단시에 상기 반도체 칩 관통라인을 리던던시 반도체 칩 관통라인으로 대체함으로써 리페어 동작을 수행하는 리페어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 테스트 펄스신호 송신부는,
    파워업 신호 및 제1 반도체 칩 신호에 응답하여 제1 입력신호를 생성하는 제1 입력신호 생성부; 및
    상기 제1 입력신호를 지연시켜 상기 제1 테스트 펄스신호를 출력하는 제1 펄스신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 신호 수신부는,
    상기 제1 테스트 펄스신호 및 제2 래치신호에 응답하여 래치 인에이블 신호를 출력하는 제1 제어신호 출력부;
    상기 래치 인에이블 신호에 응답하여 상기 반도체 칩 관통라인을 통해서 전달되는 신호를 래칭하는 제1 래치부; 및
    상기 제1 래치부에서 출력되는 제1 래치신호를 래칭하여 상기 제2 래치신호를 출력하는 제2 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 테스트 펄스신호 송신부는,
    파워업 신호 및 제2 반도체 칩 신호에 응답하여 제2 입력신호를 생성하는 제2 입력신호 생성부; 및
    상기 제2 입력신호를 지연시켜 상기 제2 테스트 펄스신호를 출력하는 제2 펄스신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 신호 수신부는,
    상기 제2 테스트 펄스신호 및 제2 래치신호에 응답하여 래치 인에이블 신호를 출력하는 제2 제어신호 출력부;
    상기 래치 인에이블 신호에 응답하여 상기 반도체 칩 관통라인을 통해서 전달되는 신호를 래칭하는 제1 래치부; 및
    상기 제1 래치부에서 출력되는 제1 래치신호를 래칭하여 상기 제2 래치신호를 출력하는 제2 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 테스트 펄스신호 송신부는,
    상기 제2 신호 수신부에 상기 제1 테스트 펄스신호가 예정된 레벨로 수신된 경우에 상기 반도체 칩 관통라인의 타단으로 상기 제2 테스트 펄스신호를 송신하는 하는 것을 특징으로 하는 반도체 장치.
  8. 적층된 복수의 반도체 칩;
    상기 복수의 반도체 칩에 신호를 공통적으로 전달하는 복수의 반도체 칩 관통라인;
    파워업 동작시 상기 복수의 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 제1 테스트 펄스신호 송신부;
    상기 파워업 동작시 상기 복수의 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 제2 테스트 펄스신호 송신부;
    상기 복수의 반도체 칩 관통라인의 일단에 각각 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 복수의 제1 신호 수신부;
    상기 복수의 반도체 칩 관통라인의 타단에 각각 접속되어 상기 제1 및 제2 테스트 펄스신호 송신부에서 송신된 신호를 수신하는 복수의 제2 신호 수신부; 및
    상기 복수의 제1 신호 수신부 및 상기 복수의 제2 신호 수신부에 수신된 신호를 토대로 상기 복수의 반도체 칩 관통라인을 리페어 하는 리페어부
    를 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 테스트 펄스신호는 상기 제1 테스트 펄스신호가 상기 복수의 반도체 칩 관통라인의 일단으로 송신된 이후에 상기 복수의 반도체 칩 관통라인의 타단으로 송신되는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 복수의 반도체 칩 관통라인은,
    하나 또는 복수의 노멀 반도체 칩 관통라인; 및
    하나 또는 복수의 리던던시 반도체 칩 관통라인을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제1 테스트 펄스신호 송신부는,
    파워업 신호 및 제1 반도체 칩 신호에 응답하여 제1 입력신호를 생성하는 제1 입력신호 생성부; 및
    상기 제1 입력신호를 지연시켜 상기 제1 테스트 펄스신호를 출력하는 제1 펄스신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 제1 신호 수신부는 각각,
    상기 제1 테스트 펄스신호 및 제2 래치신호에 응답하여 래치 인에이블 신호를 출력하는 제1 제어신호 출력부;
    상기 래치 인에이블 신호에 응답하여 해당 반도체 칩 관통라인을 통해서 전달되는 신호를 래칭하는 제1 래치부; 및
    상기 제1 래치부에서 출력되는 제1 래치신호를 래칭하여 상기 제2 래치신호를 출력하는 제2 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 제2 테스트 펄스신호 송신부는,
    파워업 신호 및 제2 반도체 칩 신호에 응답하여 제2 입력신호를 생성하는 제2 입력신호 생성부; 및
    상기 제2 입력신호를 지연시켜 상기 제2 테스트 펄스신호를 출력하는 제2 펄스신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 제2 신호 수신부는 각각,
    상기 제2 테스트 펄스신호 및 제2 래치신호에 응답하여 래치 인에이블 신호를 출력하는 제2 제어신호 출력부;
    상기 래치 인에이블 신호에 응답하여 해당 반도체 칩 관통라인을 통해서 전달되는 신호를 래칭하는 제1 래치부; 및
    상기 제1 래치부에서 출력되는 제1 래치신호를 래칭하여 상기 제2 래치신호를 출력하는 제2 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제8항에 있어서,
    상기 제2 테스트 펄스신호 송신부는,
    상기 복수의 제2 신호 수신부에 상기 제1 테스트 펄스신호가 예정된 레벨로 수신된 경우에 상기 복수의 반도체 칩 관통라인의 타단으로 상기 제2 테스트 펄스신호를 송신하는 하는 것을 특징으로 하는 반도체 장치.
  16. 적층된 복수의 반도체 칩에 신호를 공통적으로 전달하는 반도체 장치의 리페어 방법에 있어서,
    파워업 신호에 응답하여 반도체 칩 관통라인의 일단으로 제1 테스트 펄스신호를 송신하는 단계;
    상기 반도체 관통라인의 일단 및 타단에 접속된 제1 및 제2 신호 수신부를 통해서 상기 제1 테스트 펄스신호를 수신하는 단계;
    상기 반도체 칩 관통라인의 타단으로 제2 테스트 펄스신호를 송신하는 단계;
    상기 반도체 관통라인의 일단 및 타단에 접속된 상기 제1 및 제2 신호 수신부를 통해서 상기 제2 테스트 펄스신호를 수신하는 단계; 및
    상기 제1 및 제2 신호 수신부에 수신된 상기 제1 및 제2 테스트 펄스신호를 토대로 상기 반도체 칩 관통라인을 리페어 하는 단계
    를 포함하는 반도체 장치의 리페어 방법.
  17. 제16항에 있어서,
    상기 제2 테스트 펄스신호는,
    상기 제1 테스트 펄스신호가 상기 반도체 칩 관통라인의 일단으로 송신된 이후에 상기 반도체 칩 관통라인의 타단으로 송신되는 것을 특징으로 하는 반도체 장치의 리페어 방법.
  18. 제16항에 있어서,
    상기 제2 테스트 펄스신호는,
    상기 반도체 칩 관통라인의 일단을 통해서 전송된 상기 제1 테스트 펄스신호가 예정된 레벨로 수신되었을 경우에, 상기 반도체 칩 관통라인의 타단으로 송신되는 것을 특징으로 하는 반도체 장치의 리페어 방법.
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