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KR100970186B1 - 유기 전계 효과 트랜지스터 - Google Patents

유기 전계 효과 트랜지스터 Download PDF

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KR100970186B1
KR100970186B1 KR1020030032176A KR20030032176A KR100970186B1 KR 100970186 B1 KR100970186 B1 KR 100970186B1 KR 1020030032176 A KR1020030032176 A KR 1020030032176A KR 20030032176 A KR20030032176 A KR 20030032176A KR 100970186 B1 KR100970186 B1 KR 100970186B1
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쓰쓰이테쓰오
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

적어도, 게이트전극과, 게이트전극에 접하여 형성된 게이트 절연막과, 게이트 절연막에 접하여 형성된 유기 반도체막과, 유기 반도체막에 접하여 형성된 적어도 한 쌍의 소스-드레인전극이, 절연표면을 갖는 기판 상에 설치된 유기 전계 효과 트랜지스터에서, 게이트신호에 따라서 유기 반도체막 속에 캐리어를 주입할 수 있는 캐리어 발생전극을 매립하는 구조를 형성한다.
유기 FET, 캐리어, 발생전극, 유기 반도체막, 발생전극

Description

유기 전계 효과 트랜지스터{ORGANIC FIELD EFFECT TRANSISTOR}
도 1은 본 발명의 기본적 구성을 도시한 도면,
도 2는 본 발명의 기본적 구성을 도시한 도면,
도 3은 전하 발생층을 갖는 유기 EL 소자를 도시한 도면,
도 4는 캐리어 발생전극으로부터의 전하를 축적하는 원리를 도시한 도면,
도 5는 본 발명의 유기 전계 효과 트랜지스터를 도시한 도면,
도 6은 본 발명의 유기 전계 효과 트랜지스터를 도시한 도면,
도 7은 본 발명의 유기 전계 효과 트랜지스터를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
201 : 기판 202 : 제 1 게이트전극
203 : 제 1 게이트 절연막 204 : 제 1 전극
205 : 유기 반도체막 206 : 캐리어 발생전극
207 : 제 2 전극 208 : 제 3 게이트 절연막
209 : 제 2 게이트전극
본 발명은, 유기 반도체재료를 사용한 유기 전계 효과 트랜지스터(이하, "유기 FET"라고 적음)에 관한 것이다. 특히, 유기 반도체재료의 박막을 사용한 유기박막 트랜지스터(이하, "유기 TFT"라고 적음)에 관한 것이다.
텔레비전 수상기, 퍼스널 컴퓨터, 휴대전화 등 반도체소자를 내장한 여러 가지 반도체장치에 있어서, 문자 및/또는 화상을 표시하기 위한 디스플레이는, 인간이 정보를 인식하는 수단으로서 필요 불가결한 것이다. 특히, 최근은, 액정의 전기광학특성을 이용한 액정 디스플레이나, 유기물의 전계발광을 이용한 유기 EL 디스플레이로 대표되는 플랫 패널 디스플레이가 자주 사용되고 있다.
플랫 패널 디스플레이의 일 형태로서, 화소마다 박막트랜지스터(TFT)를 설치하여, 데이터신호를 순차 기록함으로써 화상표시를 하는 액티브 매트릭스구동방식이 알려져 있다. TFT는 액티브 매트릭스구동방식을 실현하는 데에 있어서 필수적인 소자라고 말할 수 있다.
그런데, 이와 같은 TFT로 대표되는 전계 효과 트랜지스터(FET)는, 지금까지 비정질실리콘과 결정질 실리콘 등의 무기 반도체재료를 사용하여 제조되는 것이 대부분이었다. 그러나, 이들 무기 반도체재료를 사용하여 FET를 형성하는 경우에는, 반도체층 등의 제조프로세스에서의 기판처리온도가 350℃를 넘기 때문에, 유용한 많은 기판물질(플라스틱 등)을 사용할 수 없게 된다고 하는 문제를 갖고 있다.
또한, 현행의 무기 반도체재료를 사용하여 FET를 제조하는 경우, 절연층과 반도체층은 플라즈마 CVD 장치를, 전극은 스퍼터링장치를 사용하여 형성하지만, 이들 CVD 장치와 스퍼터링장치는 비교적 고액이고, 유지보수 등에도 시간을 요한다.
이에 대해서, 유기 반도체재료로 FET를 제조하는 방법도 제안되어 있다. 유기 화합물은, 그 자체가 캐리어를 갖지 않은 재료이기 때문에, 본질적으로는 뛰어난 절연성을 갖지만, 유기 반도체재료(일반적으로는, π 공역계 유기 화합물)라고 불리는 일련의 재료를 사용함으로써 전류를 흘리는 것은 가능하다.
예를 들면, 도전성 고분자로 대표되는 것처럼, π 공역계 유기 화합물에 억셉터(전자 수용체) 또는 도너(전자 공여체)를 도핑함으로써, 그 π 공역계 유기 화합물에 불순물 유래의 캐리어를 갖게 하여, 도전성을 발현시키는 것이 가능해진다(문헌 1 참조: "CHEMISTRY COMMUNICATION", Vol. 16,pgs.578-580, Hideki SHIRAKAWA et al, 1977). 도핑양을 늘림으로써, 캐리어는, 소정 정도의 영역까지 증가하기 때문에, 암도전율도 그에 따라 상승하여, 많은 전류가 흐르게 된다.
이와 같이, 불순물(억셉터와 도너 등)을 도핑함으로써 암도전율을 향상시켜, 유기 반도체재료에 전류를 흘리는 수단은, 일부에서는 이미 전자 분야에서 응용되고 있다. 예를 들면, 폴리아닐린 및/또는 폴리아센을 사용한 충전 가능한 2차전지와, 폴리피롤을 사용한 전계 콘덴서 등이 있다.
그리고, 이러한 수단을 유기 반도체재료에 적용함으로써, 유기 FET로서 동작시킬 수 있다. 구조로서는, 활성층으로서 무기 반도체재료 대신하여 유기 반도체재료를 도입하는 점을 제외하고, 기본적으로는 종래의 무기 반도체재료를 사용한 FET 와 마찬가지다(이때, 이하에서는, 유기 반도체재료를 사용하여 형성된 활성층을 "유기 반도체막"이라고 적음). 이러한 유기 FET에 관해서는, 이미 다수의 보고가 주어지고 있다.
예를 들면, 도전성 고분자재료의 일종인 폴리(2,5-폴리티에닐렌비닐렌)(이하, "PTV"라 함)를 활성층으로서 사용한 유기 TFT의 보고가 있다. 그 보고는, 문헌2, 즉 , A.Tsugami, and H.Koezuka, "Applied Physics Letters", Vol.63,pgs. 1372-1374, H.Fuchigami et al., 1993에 기재되어 있다. 문헌 2에서 사용된 PTV는, 약한 억셉터인 공기중의 산소에 의해 약간 p 형으로 도핑된 상태로 되어 있고, 활성층으로서 적절한 도전성을 나타낸다. 이와 같이, 도전성 고분자재료는 도핑에 의해서 도전성을 용이하게 제어할 수 있기 때문에, 유기 FET에 사용하는 재료로서 주목되고 있다.
상기한 문헌2는, 유기 반도체막에 불순물을 도핑하여 캐리어를 갖게 하는 방법을 적용함으로써, 적절한 전류를 소스-드레인간에 흘리고 있는 것이라고 말할 수 있다. 이하에서는, "도핑형 유기 FET"라고 적는다.
한편, 유기 반도체막에 불순물을 도핑하는 것은 아니고, 저분자계의 유기 반도체재료의 단결정을 사용하여 유기 FET를 제조한 예도 있다. 그 예는, 문헌3:"IEEE Electron Device Letters", Vol.18,pgs.87-89, D.J.Gandranch et al, 1997에 기재되어 있다. 이 문헌3에서는, 산화실리콘막을 절연막으로서 고도핑 실리콘 웨이퍼 상에 형성한다. 그리고, 유기 반도체재료인 펜타센의 단결정을 그 위에 진공증착에 의해 적층한다. 또한, 금으로 이루어진 소스전극 및 드레인전극을 그 위에 형성한다. 그 결과, 유기 FET를 얻을 수 있다.
상기한 문헌3에서는, 불순물로 인한 캐리어는, 유기 반도체막 중에 존재하지 않지만, 이동도가 높은 단결정을 사용하고 있기 때문에, 소스 및 드레인으로부터 주입된 캐리어가 이동할 수 있어, FET로서 동작한다고 알려져 있다. 이하에서는, "캐리어 주입형 유기 FET"라고 적는다.
이러한 종류들의 유기 FET는, 낮은 기판 온도에서의 막형성이 가능하고, 그 때문에 플라스틱 등의 플렉시블한 기판을 적용할 수도 있다. 또한, 단결정 박막을 형성하는 것이 아니면, 유기 FET는 증착법 또는 스핀코팅법에 의해 용이하게 막형성할 수 있기 때문에, 제조프로세스도 간편하고, 에너지가 절약된다. 이 장점들 때문에, 무기 반도체재료를 사용한 FET 대신에 새로운 FET로서, 유기 FET가 주목을 받고 있다.
그러나, 상술한 것과 같은 종래의 유기 FET는, 불순물(억셉터 및/또는 도너) 또는 유기 반도체막 그 자체의 성질로 인한 문제도 갖고 있다.
우선, 문헌2에서 나타낸 것처럼, 유기 반도체재료에 억셉터 및/또는 도너를 도핑함으로써 캐리어를 갖게 하는 경우(즉, 도핑형 유기 FET의 경우), 억셉터 및/또는 도너 자체가 화학적으로 불안정한 것이 많고, 제조가 용이하지 않다. 예를 들면, 알칼리금속이나 알칼리토류 금속은 도너로서 유효하지만, 그 도너 자체가 물, 산소 등에 대하여 매우 활성이기 때문에, 사용이 곤란하다.
또한, 유기 반도체재료에 불순물이 도핑된 상태에서는, 유기 반도체재료와 불순물과의 사이에서 전자의 주고받기가 행해지고 있는, 즉 일종의 화학반응이 발생되어 있기 때문에, 도핑된 상태 자체도 불안정한 경우가 많다.
한편, 문헌3에 나타낸 것과 같은 캐리어 주입형 유기 FET의 경우, 유기 반도체재료에 캐리어를 갖게 할 필요가 없기 때문에, 억셉터 및/또는 도너로 인한 불안정에 관해서는 문제없다. 그러나, 주입된 캐리어가 소스-드레인간에 흐르기 위해서는, 현재 상태의 소스-드레인간의 거리를 고려하면, 이동도가 종래보다도 높은 유기 반도체막이 필요하고, 현재 상태의 단결정에 의지하지 않을 수가 없다. 유기 반도체재료의 단결정 박막은, 그 제조가 용이하지 않고, 현실적이지 않은 것이 문제이다.
또한, 단결정 박막을 형성할 수 있는 것이 전제이기 때문에, 근본적으로 고분자재료를 사용하는 것이 곤란하고, 습식도포에 의한 박막형성이 용이하지 않은 것도 문제이다. 이러한 문제 때문에, 캐리어 주입형 유기 FET에서는, 재료의 선택 폭이 좁은 것은 분명하다.
이상의 문제점으로부터, 억셉터나 도너를 첨가하지 않고, 또한, 단결정 및 미세결정을 사용하지 않고, 극히 통상적인 증착막 및/또는 도포막으로 제조된 유기 반도체막을 사용하여, FET를 동작시키는 것이 요구되고 있다.
예를 들면, 유기 반도체막을 광여기시키고, 소스와 드레인간의 캐리어로 인한 전류를 공급함으로써 캐리어가 생기게 하려고 시도해왔다. 그래서, FET를 동작시킬 수 있다. 그러한 시도는, 문헌 4: "Applied Physics Letters", Vol.79,No.12.pgs.1891-1893,K.S.Narayan et al.,2001에 기재되어 있다.
FET로서 동작 기능의 향상은, 광조사에 의해 유기 반도체막에서 캐리어가 생길 수 있는 곳이라는 것이 판명되었다. 그러나, 문헌 4에 개시된 방법에서는, 적당한 광조사의 공정이 FET 동작을 위해 더 필요하므로, FET만을 전기적으로 동작시키기 위해서는, 그 방법은 적절하지 않고 현실적인 해결책이 아니다.
따라서, 본 발명은, 불순물이 도핑된 유기 반도체막을 사용하지 않고, 유기 FET 구성을 충분히 동작시킬 수 있는 신규한 유기 FET 구성을 제안함으로써, 박막이 안정한 유기 FET를 제공하는데 목적이 있다.
또한, 본 발명은, 단결정 및/또는 미세결정으로 이루어진 유기 반도체막을 적용하지 않고, 또한 통상의 기상 증착막 및/또는 도핑막을 사용하지 않고 충분히 동작시킬 수 있는 신규한 유기 FET 구성을 제공함으로써, 박막의 상태가 안정되고, 재료의 선택폭이 넓고, 게다가 간편히 제조할 수 있는 유기 FET를 제공하는데 다른 목적이 있다.
본 발명자는, 예의 검토를 거듭한 결과, 캐리어를 주입할 수 있는 전극을 플로팅전극으로서 유기 반도체막 속에 매립함으로써, 상기 과제를 해결할 수 있는 것을 발안하였다. 여기서는, 이 플로팅 전극을 "캐리어 발생전극"이라고 적는다. 즉, 게이트전극에 전압을 인가함으로써, 유기 반도체막 속에 매립된 플로팅 전극인 캐리어 발생전극으로부터 유기 반도체막에 캐리어가 주입되도록 한 설계이다.
이 경우, 게이트에 전압을 인가하였을 때만 캐리어가 활성층에 존재하게 되기 때문에, 게이트전압에 의한 ON/OFF에 의해 소스-드레인간에 흐르는 전류를 제어할 수 있다. 이러한 구성이면, 유기 반도체막에 불순물을 도핑하여 캐리어를 갖게 할 필요는 없다. 또한, 플로팅전극인 캐리어 발생전극으로부터 캐리어주입을 이용하고 있기 때문에, 이동도가 높은 단결정을 사용할 필요도 없어, 용이하게 유기 FET를 제조할 수 있다.
따라서, 본 발명의 일 국면은, 적어도, 게이트전극과, 상기 게이트 전극에 접하여 형성된 게이트 절연막과, 상기 게이트 절연막에 접하여 형성된 유기 반도체막과, 상기 유기 반도체막에 접하여 형성된 적어도 한 쌍의 소스-드레인전극이, 절연표면을 갖는 기판 상에 설치된 유기 전계 효과 트랜지스터에 있어서, 상기 유기 반도체막 속에 캐리어 발생전극이 매립된 것을 특징으로 한다. 이 경우에, 캐리어 발생전극은 유기 반도체막 내에서 실행된다.
또한, 캐리어 발생전극은, 통상, 전자와 정공의 양쪽을 각각 역방향으로 방출하게 되기 때문에, 도 1a-도 2b에 나타낸 구성이 바람직하다.
즉, 본 발명의 유기 전계 효과 트랜지스터에서는, 도 1a에 도시된 것처럼, 기판(101) 상의 절연표면에 접하여 형성된 제 1 게이트전극(102)과, 제 1 게이트전극(102)에 접하여 형성된 제 1 게이트 절연막(103)과, 제 1 게이트 절연막(103)에 접하여 형성된 제 1 소스전극(104a) 및 제 1 드레인전극(104b)과, 제 1 소스전극(104a) 및 제 1 드레인전극(104b) 및 제 1 게이트 절연막(103)에 접하여 형성된 유기 반도체막(105)과, 유기 반도체막(105) 속에 매립된 캐리어 발생전극(106)과, 유기 반도체막(105)에 접하여 형성된 제 2 소스전극(107b) 및 제 2 드레인전극(107a)과, 유기 반도체막(105)에 접하여 형성된 제 2 게이트 절연막(108)과, 제 2 게이트 절연막(108)에 접하여 형성된 제 2 게이트전극(109)을 갖는 것을 특징으로 한다.
또한, 도 1b에 나타낸 것처럼, 유기 반도체막을, 제 1 유기 반도체막(105a)과 제 2 유기 반도체막(105b)으로 구성하고, 그 안에 캐리어 발생전극(106)을 설치하여도 된다. 따라서, 본 발명의 유기 전계 효과 트랜지스터에서는, 도 1b와 같이, 기판(101)상의 절연표면에 접하여 형성된 제 1 게이트전극(102)과, 제 1 게이트전극(102)에 접하여 형성된 제 1 게이트 절연막(103)과, 제 1 게이트 절연막(103)에 접하여 형성된 제 1 소스전극(104a) 및 제 1 드레인전극(104b)과, 제 1 소스전극(104a) 및 제 1 드레인전극(104b) 및 제 1 게이트 절연막(103)에 접하여 형성된 제 1 유기 반도체막(105a)과, 제 1 유기 반도체막(105a)에 접하여 형성된 캐리어 발생전극(106)과, 캐리어 발생전극(106)에 접하여 형성된 제 2 유기 반도체막(105b)과, 제 2 유기 반도체막(105b)에 접하여 형성된 제 2 소스전극 (107b) 및 제 2 드레인전극(107a)과, 제 2 유기 반도체막(105b)에 접하여 형성된 제 2 게이트 절연막(108)과, 제 2 게이트 절연막(108)에 접하여 형성된 제 2 게이트전극(109)을 갖는 것을 특징으로 한다.
이 경우, 제 1 유기 반도체막(105a)을 정공 수송성 재료로 구성하고, 또한, 제 2 유기 반도체막(105b)을 전자 수송성 재료로 구성하는 것이 바람직하다. 또한, 반대로, 제 1 유기 반도체막(105a)을 전자 수송성 재료로 구성하고, 또한, 제 2 유 기 반도체막(105b)을 정공 수송성 재료로 구성하여도 된다.
또한, 도 1a 및 도 1b에 나타낸 유기 전계 효과 트랜지스터에서는, 캐리어 발생전극(106)이, 전자 주입전극 및 정공 주입전극을 적어도 포함하는 것이 바람직하다.
또한, 본 발명의 유기 전계 효과 트랜지스터에서는, 제 1 소스전극(104a)과 제 2 소스전극(107b)이 접속되어도 된다. 또한, 제 1 드레인전극(104b)과 제 2 드레인전극(107a)이 접속되어도 된다.
본 발명은, 도 2a 및 도 2b에 도시된 구성에서도 동작하기 때문에, 더욱 바람직하다. 즉, 본 발명의 유기 전계 효과 트랜지스터는, 도 2a에 나타낸 것처럼, 기판(201) 상의 절연표면에 접하여 형성된 제 1 게이트전극(202)과, 제 1 게이트전극(202)에 접하여 형성된 제 1 게이트 절연막(203)과, 제 1 게이트 절연막(203)에 접하여 형성된 제 1 전극(204)과, 제 1 전극(204) 및 제 1 게이트 절연막(203)에 접하여 형성된 유기 반도체막(205)과, 유기 반도체막(205) 속에 매립된 캐리어 발생전극(206)과, 유기 반도체막(205)에 접하여 형성된 제 2 전극(207)과, 유기 반도체막(205)에 접하여 형성된 제 2 게이트 절연막(208)과, 제 2 게이트 절연막(208)에 접하여 형성된 제 2 게이트전극(209)을 갖는 것을 특징으로 한다. 이때, 제 1 전극 및 제 2 전극은, 소스 및 드레인으로서 각각 작용한다.
또한, 도 2b에 나타낸 것처럼, 유기 반도체막을, 제 1 유기 반도체막(205a)과 제 2 유기 반도체막(205b)으로 구성하고, 그 사이에 캐리어 발생전극(206)을 설치하여도 된다. 따라서, 본 발명의 유기 전계 효과 트랜지스터에서는, 기판(201)상 의 절연표면에 접하여 형성된 제 1 게이트전극(202)과, 제 1 게이트전극(202)에 접하여 형성된 제 1 게이트 절연막(203)과, 제 1 게이트 절연막(203)에 접하여 형성된 제 1 전극(204)과, 제 1 전극(204) 및 제 1 게이트 절연막(203)에 접하여 형성된 제 1 유기 반도체막(205a)과, 제 1 유기 반도체막(205a)에 접하여 형성된 캐리어 발생전극(206)과, 캐리어 발생전극(206)에 접하여 형성된 제 2 유기 반도체막(205b)과, 제 2 유기 반도체막(205b)에 접하여 형성된 제 2 전극(207)과, 제 2 유기 반도체막(205b)에 접하여 형성된 제 2 게이트 절연막(208)과, 제 2 게이트 절연막(208)에 접하여 형성된 제 2 게이트전극(209)을 갖는 것을 특징으로 한다. 이때, 제 1 전극 및 제 2 전극은, 소스 및 드레인으로서 각각 작용한다.
이 경우, 제 1 유기 반도체막(205a)을 정공 수송성 재료로 구성하고, 제 2 유기 반도체막(205b)을 전자 수송성 재료로 구성하는 것이 바람직하다. 또한, 반대로, 제 1 유기 반도체막(205a)을 전자 수송성 재료로 구성하고, 제 2 유기 반도체막(205b)을 정공 수송성 재료로 구성하여도 된다.
또한, 도 2a 및 도 2b에 나타낸 유기 전계 효과 트랜지스터에 있어서도, 캐리어 발생전극(206)이, 전자 주입전극 및 정공 주입전극을 적어도 포함하는 것이 바람직하다.
따라서, 본 발명을 구현함으로써, 불순물을 도핑한 유기 반도체막을 사용하지 않고 유기 FET를 충분히 동작시킬 수 있기 때문에, 박막이 안정된 유기 FET를 제공할 수 있다. 또한, 유기 FET가 단결정 및/또는 미세결정으로 이루어진 유기 반도체막을 적용하지 않고 통상의 기상 증착막 및/또는 코팅막을 사용하여 충분히 유 기 FET를 동작시킬 수 있기 때문에, 재료 선택폭이 넓고, 쉽게 제조할 수 있는 유기 FET를 제공할 수 있다.
[발명의 실시형태]
이하에서는, 본 발명의 실시예에 관해서 동작원리 및 구체적인 구성예를 들어 상세하게 설명한다.
그래서, 본 발명자는, 유기 전계발광소자(이하, "유기 EL 소자"라고 적음)의 분야에서 발안된 전하 발생층의 개념에 착안하였다. 이 유기 EL소자 분야에서는, 전하발생층이 공지되어 있다(문헌5: Dai 49 Kai Ouyou Butsuri Gakkai Kankei Rengo Kouenkai Kouen yokoushu(제49회 응용물리학회 관계 연합 강연회 강연 예고집), Junji KIDO et al, pgs.1308,27p-YL-3, March 2002).
전하 발생층의 개념은 도 3a 및 도 3b와 같이 설명된다. 도 3a 및 도 3b는 양극, 제 1 유기 EL층, 전하 발생층, 제 2 유기 EL층, 음극을 순차로 적층한 문헌 5의 유기 EL 소자의 모식도이다. 이때, 유기 EL 층이란, 전계 발광할 수 있는 유기재료를 포함하는 층으로, 유기 반도체재료를 포함하는 구성으로 되어 있다. 또한, 전하 발생층은 외부회로와 접속되어 있지 않고, 플로팅전극으로 되어 있다.
이러한 유기 EL 소자에 있어서, 양극과 음극 사이에 전압 V를 인가한 경우, 전하 발생층으로부터 제 1 유기 EL 층에 대해서는 전자가, 전하 발생층으로부터 제 2 유기 EL 층에 대해서는 정공이 각각 주입된다. 외부회로에서 보면, 양극으로부터 음극을 향하여 정공이, 음극으로부터 양극을 향하여 전자가 흐르고 있는(도 3a) 이유이지만, 전하 발생층으로부터 전자와 정공의 양쪽이 역방향을 향하여 흘러나오는 현상도 생기고 있기(도 3b) 때문에, 제 1 유기 EL 층 및 제 2 유기 EL 층의 양쪽으로 캐리어의 재결합이 발생하여 발광에 이른다. 이때, 전류 I가 흐르고 있다면, 제 1 유기 EL 층 및 제 2 유기 EL 층이 동시에, 전류 I에 대응한 만큼의 광자를 방출할 수 있기 때문에, 한층만의 유기 EL 소자와 비교하여, 같은 전류로 두배의 양의 빛을 방출할 수 있다고 하는 장점이 있다(단, 전압은 그 만큼, 한층만의 유기 EL 소자에 비교하여 두 배정도 필요하다).
이때, 유기 EL 소자에 흐르고 있는 전류는, 공간전하 제한전류(SCLC; Space Charge Limited Current)라고 불리는 박막특유의 전류이다. SCLC란, 공간전하를 주입하여 이동시킬 때 흐르는 전류로, 그 전류밀도는 챠일드 법칙(Child's law), 즉 하기 식(1)으로 나타낸다.
J=9/8·εεoμ·V2/d3 (1)
여기서, J는 전류밀도, ε는 비유전율, εo는 진공유전율, μ는 캐리어 이동도, V는 전압, d는 V가 인가되는 간격이다.
이때, 상기 식(1)으로 나타낸 SCLC는, SCLC이 흐를 때의 캐리어의 트랩을 일절 가정하지 않은 식이다. 캐리어 트랩에 의해서 제한되는 전류는, TCLC(Trap Charge Limited Current)라고 불리고, 전압의 멱승에 비례하지만, 이러한 종류들의 전류 모두는 벌크율속의 전류이기 때문에 이하에서는 동일하게 취급한다.
여기서, 대비를 위해, 옴 법칙에 따라 옴전류가 흐를 때의 전류밀도를 나타낸 식을, 하기 식(2)으로 나타낸다.
J=σE=σ·V/d (2)
여기서, σ는 도전율, E는 전계강도이다.
식(2)의 도전율 σ은, σ=neμ(n은 캐리어밀도, e는 전하)로 나타내기 때문에, 캐리어밀도가 흐르는 전류량의 지배인자에 포함된다. 따라서, 어느 정도의 캐리어 이동도를 갖는 유기재료에 대하여, 먼저 서술한 것과 같은 도핑에 의한 캐리어 밀도의 증대를 꾀하지 않는 한, 통상 캐리어가 거의 존재하지 않는 유기재료에는 옴전류는 흐르지 않는다.
그러나, 식(1)을 보고 알 수 있듯이, SCLC를 결정하는 인자는, 유전율, 캐리어 이동도, 전압 및 전압이 인가되는 간격이 있고, 캐리어밀도는 관계없다. 즉, 캐리어를 갖지 않은 절연체인 유기재료이더라도, 전압이 인가되는 간격 d를 충분히 얇게 하여, 캐리어 이동도 μ가 큰 재료를 선택함으로써, 캐리어를 주입하여 전류를 흘릴 수 있는 것이다.
요컨대, 도 3a 및 도 3b에서는, 각 유기 EL 층의 막두께 d1 및 d2를 최대 100nm∼200nm 또는 그 이하로 함으로써, 전극 또는 전하 발생층으로부터 주입된 캐리어는 SCLC로서 흐를 수 있는 것이다. 바꿔 말하면, 서브미크론 오더의 유기 반도체막에 적절한 전극을 부착하여, 충분한 전계(또는 전위차)를 인가함으로써 캐리어를 주입할 수 있는 것이다.
본 발명자는, 전하 발생층(본 명세서에서는, 같은 플로팅전극을 "캐리어 발생전극"이라고 부른다)을 캐리어의 발생원(또는 주입원이라고 하여도 된다)으로 함으로써, 유기 FET를 동작시키는 방법을 고안하였다.
우선, 캐리어 발생전극으로부터 발생시킨 캐리어를 축적시키기 위해서는, 예를 들면, 도 4a에 나타낸 모식도와 같은 구성으로 하여도 된다. 즉, 제 1 절연막, 제 1 유기 반도체막, 캐리어 발생전극, 제 2 유기 반도체막, 제 2 절연막을 순차로 적층한 구조를, 외부전극사이에 설치한 구성이다. 도 3a 및 도 3b는 유기 EL 소자이기 때문에, 캐리어를 재결합시키는 설계로 되어 있지만, 도 4a에서는 캐리어를 축적시키기 위해서, 외부전극과 유기 반도체막 사이에 절연막을 설치한 것이 상이점이라고 말할 수 있다.
이 구조에서, 외부전극사이에 전위차 V를 설치한 경우(도 4b), 각 유기 반도체막 d1 및 d2가 서브미크론 정도의 오더이면, 도 3과 마찬가지로 전계에 의해서 캐리어 발생전극으로부터 다량의 캐리어가 주입되지만, 도 4b에 나타낸 것처럼, 전자 및 정공은, 절연막과 유기 반도체막의 계면에 축적된다.
이 원리에 따라, 캐리어 발생전극이 매립된 유기 반도체막의 상하를 게이트 절연막으로 끼워 넣고, 전위차를 생기게 함으로써, 유기 반도체막중의 상하의 게이트 절연막 부근에 대량의 정부의 캐리어를 축적시킬 수 있다. 표현을 바꾸면, 게이트 절연막 근방의 유기 반도체막 계면 근방에, 정부의 전하축적채널을 형성할 수 있던 것에 해당한다. 따라서, 도 4a 및 도 4b의 구성을 이용하여, 유기 반도체막의 수평방향으로 소스-드레인전극을 형성하고, 소스-드레인전극 사이에 전압을 가하면, 이 전하축적채널을 통해서 상부채널을 정공전류가, 하부채널을 전자전류가 흐르게 된다. 즉, 상하의 게이트전극에 가하는 게이트전압에 의해, 소스-드레인전류를 제어할 수 있는 FET가 실현된다.
이때, 이 FET에서 중요한 것은, 불순물이 도핑되어 있지 않은 유기 반도체막을 사용하더라도, 전하축적채널을 흐르는 전류량은, 이미 상술한 SCLC의 식(1)에 따르는 것이 아니다. 즉, 전하축적채널에 축적된 정 또는 부의 전하를 중화하기 위한 강한 전계가 존재하는 한, 공간전하 제한의 조건은 없기 때문에, 수십 나노미터 정도의 얇은 채널층속에서 수 미크론 이상의 길이의 채널폭에 인가된 소스-드레인전압에 의한 비교적 낮은 전위경사하에서도, 축적된 전하는 외견상 옴 법칙(상술한 식(2))에 따라서, 전위경사와 이동도만으로 규정되는 속도로 이동할 수 있는 것이다. 그 결과, SCLC에서 규정되는 것보다 월등하게 큰 소스-드레인전류가 흐르게 되어, 큰 전류량을 고속으로 제어가능한 실용적인 FET를 실현할 수 있다.
이때, 제 1 유기 반도체막과 제 2 유기 반도체막을 같은 재료로 구성하여도 되지만, 바람직하게는, 서로 다른 극성의 재료로 구성한 쪽이 좋다. 예를 들면, 도 4b에서는, 도면하측의 외부전극이 도면상측의 외부전극보다도 높은 전위로 되어 있기 때문에, 제 1 유기 반도체막에는 전자가, 제 2 유기 반도체막에는 정공이 주입되도록 되어 있다. 따라서, 제 1 유기 반도체막을 전자 수송성 재료로, 제 2 유기 반도체막을 정공 수송성 재료로 구성하는 것이 바람직하다.
다음에, 구체적인 본 발명의 유기 FET의 구성 및 동작에 관해서 예시한다. 우선, 도 1a 및 도 1b에서 설명한 것과 같은, 소스-드레인전극을 2쌍 설치하는 경우에 관해서, 도 1b를 예로 설명한다. 그 구성예를 도 5a 및 도 5b에 나타낸다. 이때, 도 1b의 부호를 인용한다.
도 5a 및 도 5b에서는, 제 1 유기 반도체막(105a)으로서 전자 수송성 재료를 사용하고, 제 2 유기 반도체막(105b)으로서 정공 수송성 재료를 사용한다. 이 구조에서, 제 1 게이트전극(102)에 Vg1(>0)을, 제 2 게이트전극(109)에 Vg2(<0)를 인가하면, 도 5a에 나타낸 것처럼, 캐리어 발생전극(106)으로부터 제 1 유기 반도체막(105a)(전자 수송성)에 전자가, 제 2 유기 반도체막(105a)(정공 수송성)에 정공이, 각각 주입되어, 제 1 게이트 절연막(103) 표면근방 및 제 2 게이트(108) 표면 근방의 유기 반도체막중에 각각 축적됨으로써, 전자와 정공 각각의 전하축적 채널층을 형성한다.
이때, 제 1 소스전극(104a)과 제 1 드레인전극(104b) 사이에 Vsd1(>0)을, 제 2 소스전극(107b)과 제 2 드레인전극(107a) 사이에 Vsd2(<0)를 인가한다. 그렇게 하면, 제 1 게이트 절연막(103) 근방의 전자축적 채널층의 전자와, 제 2 게이트 (108) 근방의 정공축적 채널층의 정공이, 각각의 소스-드레인회로에 전류를 흘린다(도 5b).
이러한, 두개의 게이트전극과 2쌍의 소스-드레인전극쌍을 구비한 트랜지스터에서는, 두개의 독립된 소스-드레인전류를 제어하는 쌍의 트랜지스터로서 이용하는 것도 가정된다. 그 경우, 두개의 트랜지스터는 공통의 캐리어 발생전극으로 연결되어 있기 때문에, Vg1 및 Vsd1과, Vg2 및 Vsd2가, 각각 독립적인 동작을 하는 보증은 없고, 동작특성의 음미와 동작조건의 최적화가 필요하다.
이 회로상 및 동작특성상의 복잡함을 회피하기 위해서는, 게이트전압 및 소스-드레인전압의 인가방식을 연구하는 것이 요구된다. 즉, 상하 각각의 게이트전위를 설치하는 것은 아니라, 상하의 게이트전극사이에 전위를 가하고, 한편으로는, 상하의 소스-드레인전극을 직렬로 결합하여도 된다.
도 6a 및 도 6b는 그 일례로, 제 1 소스전극(104a)과 제 2 소스전극(107b)을 결선하고, 제 2 드레인전극(107a)을 접지한 것이다. 또한, 제 1 게이트전극(102)에 Vg(>0)를 인가하고, 제 2 게이트전극(109)을 접지한다. 이 게이트전압 인가에 의해, 도 6a에 나타낸 것처럼, 제 1 게이트 절연막(103)의 계면 근방에 전자의 축적이, 제 2 게이트 절연막(108)의 계면 근방에 정공의 축적이 발생한다. 이때, 제 1 드레인전극(104b)에 Vsd(>0)를 인가하여, 흐르는 전류를 소스-드레인전류로서 이용한다(도 6b).
이러한 결선으로 하면, 두개의 게이트전극과 2쌍의 소스-드레인전극을 갖기는 하지만, 실질적으로는 하나의 게이트전극과 한 쌍의 소스-드레인전극을 갖는 FET와 마찬가지의 회로로 동작시킬 수 있다.
이때, 도 5a 내지 도 6b에서는, 제 1 유기 반도체막(105a)으로서 전자 수송성 재료를 사용하여, 제 2 유기 반도체막(105b)으로서 정공 수송성 재료를 사용하고 있지만, 반대로 제 1 유기 반도체막(105a)으로서 정공 수송성 재료를 사용하고, 제 2 유기 반도체막(105b)으로서 전자 수송성 재료를 사용하여도 된다. 이 경우, 도 5a 및 도 5b에서는 Vg1<0, Vg2>0으로 하여도 된다. 또한, 도 6a 및 도 6b에서는, Vg<0으로 하여도 된다.
또한, 도 1a에 도시된 것처럼, 소정 유기 반도체막 속에 캐리어 발생전극이 매립된 구성의 경우라도, 동작원리는 마찬가지이다. 이 경우는, 유기 반도체막을 바이폴라성 재료로 함으로써, 전자도 정공도 주입하여 소스-드레인전류로서 흘릴 수 있다. 또한, 이 경우는, 캐리어 발생전극을 최적의 것으로 함으로써, 제 1 게이트전극과 제 2 게이트전극의 인가전압의 정부를 역전시켜도 동작한다.
다음에, 도 2a 및 도 2b에서 설명한 것과 같은 소스-드레인전극을 한 쌍 설치하는 경우에 관해서, 도 2b를 예로 설명한다. 그 구성예를 도 7a 및 도 7b에 나타낸다. 이때, 도 7a 및 도 7b에 나타낸 동일한 부호는, 도 2a 및 도 2b의 부호를 인용한다.
도 7a 및 도 7b는 제 1 유기 반도체막(205a)으로서 전자 수송성 재료를 사용하고, 제 2 유기 반도체막(205b)으로서 정공 수송성 재료를 사용한 것이다. 구조적으로는, 도 6a 및 도 6b에서 제 1 소스전극(104a)과 제 2 소스전극(107b)을 제거한 구조라고도 말할 수가 있다. 이 구조에서, 제 1 게이트전극(202)에 Vg(>0)를 인가하면, 도 7a에 나타낸 것처럼, 캐리어 발생전극(206)으로부터 제 1 유기 반도체막(205a)(전자 수송성)에 전자가, 제 2 유기 반도체막(205b)(정공 수송성)에 정공이, 각각 주입되고, 제 1 게이트 절연막(203) 표면 근방 및 제 2 게이트 절연막(208) 표면 근방의 유기 반도체막중에 각각 축적되는 것에 의해, 전자와 정공 각각의 전하축적 채널층을 형성한다. 이때, 도 7에서는, 제 1 게이트전극(202)의 전위를 Vg(>0), 제 2 게이트전극(209)의 전위를 접지전위로서 전위차를 형성하고 있지만, 제 2 게이트전극(209)에 부의 전위를 설치하여도 된다.
여기서, 제 1 전극(204)과 제 2 전극(207) 사이에 Vsd(>0)를 인가한다. 그에 따라, 제 1 게이트 절연막(203) 근방의 전자축적 채널층의 전자와, 제 2 게이트 절연막(208) 근방의 정공축적 채널층의 정공이, 제 1 전극(204)과 제 2 전극(207)의 사이에 전류를 흘린다(도 7b). 이 경우, 하나의 게이트신호에 대하여 직렬로 접속된 n 형 트랜지스터와 p 형 트랜지스터가 동작하게 된다.
이때, 도 7a 및 도 7b에서는 제 1 유기 반도체막(205a)으로서 전자 수송성 재료를 사용하고, 제 2 유기 반도체막(205b)으로서 정공 수송성 재료를 사용하고 있지만, 반대로 제 1 유기 반도체막(205a)으로서 정공 수송성 재료를 사용하고, 제 2 유기 반도체막(205b)으로서 전자 수송성 재료를 사용하여도 된다. 이 경우는, Vg<0으로 하여도 된다. 이때, 이 경우, 제 2 게이트전극(209)은 접지전위이어도 되고, 정의 전위를 설치하여도 된다.
또한, 도 2a에 도시된 것처럼, 소정 유기 반도체막 속에 캐리어 발생전극이 매립된 구성의 경우라도, 동작원리는 마찬가지이다. 이 경우는, 유기 반도체막을 바이폴라성 재료로 함으로써, 전자도 정공도 주입하여 제 1 전극과 제 2 전극의 사이에 전류를 흘릴 수 있다. 또한, 이 경우는, 캐리어 발생전극을 최적의 것으로 함으로써, 제 1 게이트전극과 제 2 게이트전극의 인가전압의 정부를 역전시켜도 동작한다.
그런데, 본 발명에서의 캐리어 발생전극은, 1 종류의 재료로 이루어진 전극이 아니라, 복수의 재료로 구성하여도 된다. 예를 들면, 도 5a∼도 7b에서는, 도면 하방향으로 전자를, 도면 상방향으로 정공을 주입하기 때문에, 우선 전자를 주입하기 쉬운 전극(예를 들면, 일함수가 작은 금속을 포함하는 막)을 막형성하여, 그 위에 정공을 주입하기 쉬운 전극(예를 들면, 일함수가 큰 금속을 포함하는 막)을 적층하는 등의 방법이다. 이와 같이, 복수의 재료(전자를 주입하기 쉬운 재료와 정공 을 주입하기 쉬운 재료)를 사용하는 경우는, 그 복수의 재료 각각이 옴 접촉되어 있는 것이 바람직하다.
캐리어 발생전극을 다수종의 재료로 구성하는 경우는, 전자 주입 전극 및 정의 정공주입 버퍼층 또는 정의 정공주입 전극 및 전자 주입 버퍼층을 쌍으로 할 수 있다. 여기서 사용된 상기 정의 정공주입 버퍼층과 전자 주입 버퍼층은, 반드시 전극으로서 기능할 필요는 없고 전자 주입 전극 또는 정의 정공 주입전극으로부터 캐리어를 주입하는 것을 촉진해야 한다. 예를 들면, 도 5a-도 7b에서는, 전자와 정의 정공이 각각 하향 및 상향으로 주입된다. 따라서, 전자를 쉽게 주입할 수 있는 전극(예를 들면 일함수가 작은 금속을 함유한 막)이 먼저 형성된다. 그리고, 그 위에, 정의 정공을 쉽게 주입하는 정의 정공 주입 버퍼층(예를 들면, 억셉터형 유기 반도체재료와 정의 정공 수송성 유기 반도체 재료를 함유한 조합막)이 적층된다.
또한, 캐리어 발생전극을 단일의 재료로 구성하는 경우는, 전자와 정공의 양쪽을 주입할 수 있는 재료가 아니면 안 된다. 이 경우는, 정공을 가전자대에, 전자를 전도체에 갖는 진성 반도체나, 또는 산화 및 환원 양쪽을 행할 수 있는 레독스 (redox) 폴리머 등을 생각할 수 있다.
이상에서는, 본 발명의 기본적인 동작원리 및 구성을 설명하였다. 이하에서는, 본 발명의 유기 박막트랜지스터에 사용하는 재료로서 바람직한 것을 열거한다. 단, 본 발명은 이들로 한정되지 않는다.
기판의 재질은, 실리콘웨이퍼, 유리, 인듐석 산화물, 운모, 흑연, 황화 몰리브덴 외, 구리, 아연, 알루미늄, 스테인레스, 마그네슘, 철, 니켈, 금, 은 등의 금 속, 폴리이미드, 폴리에스테르, 폴리카보네이트, 아크릴수지 등의 플라스틱필름 등을 들 수 있지만, 이들로 한정되는 것이 아니다.
게이트 절연막의 재질로서는, 폴리(비닐페놀), 폴리(p-크실리렌(p-xylylene))이나 그 유도체, 폴리이미드나 그 유도체, 폴리아크릴로니트릴 (polyacrylonitrile), 폴리(메타크릴산 메틸), 폴리스티렌, 폴리페놀 유도체, 폴리요소, 폴리에틸렌, 폴리프로필렌, 폴리염화비닐, 폴리염화비닐리덴, 폴리플루오르화 비닐, 폴리플루오르화 비닐리덴, 아세틸셀로스(cellulose acetate)와 그 유도체 등의 폴리머박막, 알루미나 등의 금속산화물박막, 실리카 등의 무기산화물박막, 실리콘질화물박막 등이 사용되고, 스핀코팅에 의해 형성하는 습식법, 파릴렌 박막을 진공증착으로 형성하는 건식법, 전해산화에 의한 박막 형성법, 전해 중합법, 실리카나 알루미나의 박막을 스패터로 형성하는 방법 등이 사용되지만, 이들로 한정되는 것은 아니다.
유기 반도체막의 재질로서는, 공역폴리머로 대표되는 폴리머 내지는 올리고머, 예를 들면, 폴리페닐렌비닐렌 유도체, 폴리풀루오렌(polyfluorene) 유도체, 폴리티오펜 유도체, 폴리페닐렌 유도체 및 이것들의 공중합체, 오리고페닐렌 (origophenylene), 오리고티오펜, 오리고페닐렌비닐렌 등의 방향족 탄화수소 오리고머 등을 들 수 있고, 이 경우에는 스핀코팅법, 딥 코팅법, 잉크젯 프린트법, 스크린 프린트법, 스프레이 코팅법 등의 습식법이 사용된다. 또한, 저분자물질, 예를 들면, 펜타센, 테트라센, 구리 프탈로시아닌, 불소치환 프탈로시아닌, 페릴렌 유도체 등의 경우에는, 주로 진공증착법이 사용되지만, 전해 중합법, 전해 석출법 등의 방법도 사용할 수 있다.
캐리어 발생전극으로서는, 금속박막, 금속산화물박막, 유기 도전체박막 내지는 그들의 조합 등을 이용할 수 있다. 캐리어 발생전극의 양측에는, 음극측 버퍼층으로서 LiF 등의 무기 유전체박막, Li 산화물 등의 금속산화물, 알칼리금속 및/또는 알칼리 토류 금속이온을 포함하는 유기물 박막층 등이 삽입되는 경우가 있고, 양극측 버퍼층으로서, TCNQ 및 F4-TCNQ 등의 억셉터형 유기 반도체재료, VOx 등의 억셉터형 무기 반도체재료 및 구리 프탈로시아닌 등을 사용하는 경우도 있다. 캐리어 발생전극으로서 사용하는 전극에는, 이러한 버퍼층을 부가한 경우를 포함한 것으로 한다.
게이트전극, 소스전극 및 드레인전극(또는, 제 1 전극 및 제 2 전극)의 재료로서는, 금, 구리, 알루미늄, 백금, 크롬, 팔라듐, 인듐, 니켈, 마그네슘, 은, 갈륨 등의 금속이나 이것들의 합금, 주석-인듐산화물, 폴리실리콘, 비결정질 실리콘, 주석산화물, 산화인듐, 산화티타늄 등의 산화물 반도체, 갈륨비소, 질화갈륨 등의 화합물 반도체 등의 1종 또는 2종 이상을 들 수 있지만, 이들로 한정되는 것은 아니다.
[실시예]
(실시예 1)
본 실시예에서는, 도 1b에서 나타낸 유기 FET를 구체적으로 예시한다. 우선, 유리기판 상에, 제 1 게이트전극의 패턴을 갖는 마스크를 통해 금을 진공증착법에 의해 두께 50nm로 막형성하고, 한 변의 길이가 500㎛인 제 1 게이트전극을 형성한 다.
이 유리기판을 화학증착장치로 옮긴다. 감압하에서 크실렌 다이머(상품명: 파릴렌(parylene), 일본 파릴렌(주)제조)를 가열 증발시켜, 680℃로 가열한 가열관을 통해서 열분해하여, 이중 라디칼 모노머를 발생시킨다. 실온으로 유지된 해당 기판 상에, 발생시킨 이중 라디칼 모노머를 도입하여, 두께 300nm의 폴리(p-크실리렌) 박막을 형성한다. 이것이 제 1 게이트 절연막으로 된다.
다음에, 제 1 소스전극과 제 1 드레인전극을 형성하기 위해서, 소스-드레인길이가 50㎛가 되도록 한 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다.
이 위에, 기판 전체면을 덮도록, 전자 수송성 재료인 트리스(8-퀴노리노라트) 알루미늄 착체(Alq3)를 진공증착에 의해, 50nm의 막두께로 형성한다. 이것이 제 1 유기 반도체막이 된다.
이 상면에, 플로팅전극인 캐리어 발생전극의 패턴의 마스크를 통해, 마그네슘과 Alq3의 조합층 10nm와 V2O5 버퍼층 10nm를 상면에 진공증착에 의해 순차로 형성한다. 이것이 버퍼층을 갖는 캐리어 발생전극으로서 기능한다.
이 상부에, 기판 전체면을 덮도록, 정공 수송성 재료인 N, N'-디페닐-N, N'-(비스-3-메틸페닐)-1,1'-디페닐-4,4'-디아민(TPD)을 50nm의 두께로 형성한다. 이것이 제 2 유기 반도체막이 된다.
또한, 제 2 소스전극과 제 2 드레인전극을 형성하기 위해서, 소스-드레인 길 이가 50㎛가 되는 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다. 이 마스크 패턴은, 제 1 소스전극과 제 1 드레인전극을 형성할 때의 마스크 패턴과 마찬가지여도 된다.
다음에, 이 유리기판을 화학증착장치로 옮긴다. 감압하에서 크실리렌다이머(상품명: 파릴렌, 일본 파릴렌(주)제조)를 가열 증발시켜, 680℃로 가열한 가열관을 통해서 열분해하여, 이중 라디칼 모노머를 발생시킨다. 실온으로 유지한 해당 기판 상에, 발생시킨 이중 라디칼 모노머를 도입하여, 두께 300nm의 폴리(p-크실리렌) 박막을 제조한다. 이것이 제 2 게이트 절연막이 된다.
마지막으로, 제 2 게이트전극의 패턴을 갖는 마스크를 통해, 금을 진공증착법에 의해 두께 50nm로 막형성하여, 한 변의 길이가 500㎛인 제 2 게이트전극을 형성한다. 이 마스크 패턴은, 제 1 게이트전극을 형성할 때의 마스크 패턴과 마찬가지여서 좋다. 제조된 유기 FET는, 측정용기로 옮겨, 용기를 진공으로 한 뒤, 소자의 특성을 측정한다.
(실시예 2)
본 실시예에서는, 도 1b에서 나타낸 유기 FET를 구체적으로 예시한다. 우선, 유리기판 상에, 제 1 게이트전극의 패턴을 갖는 마스크를 통해 금을 진공증착법에 의해 두께 50nm로 막형성하고, 한 변의 길이가 500㎛인 제 1 게이트전극을 형성한다.
이 유리기판을 화학증착장치로 옮긴다. 감압하에서 크실렌 다이머(상품명: 파릴렌, 일본 파릴렌(주)제조)를 가열 증발시켜, 680℃로 가열한 가열관을 통해서 열분해하여, 이중 라디칼 모노머를 발생시킨다. 실온으로 유지된 해당 기판 상에, 발생시킨 이중 라디칼 모노머를 도입하여, 두께 300nm의 폴리(p-크실리렌) 박막을 형성한다. 이것이 제 1 게이트 절연막으로 된다.
다음에, 제 1 소스전극과 제 1 드레인전극을 형성하기 위해서, 소스-드레인길이가 50㎛가 되도록 한 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다.
이 위에 n형 반도체재료인 구리 1, 2, 3, 4, 8, 9, 10, 11, 15, 16, 17, 18, 22, 23, 24, 25-헥사디카풀루오로프탈로시아닌(Hexadecafluorophthalocyanine) (F16-CuPC)을 진공증착에 의해 막두께 50nm가 되도록 형성하여 기판 전체를 덮도록 한다. 이것이 제 1 유기 반도체막이다.
플로팅전극인 캐리어 발생전극으로서, 막두께 10nm인 마그네슘과 F16-CuPC의 조합층과 막두께 10nm인 V2O5 버퍼층을 진공 증착에 의해 마스크 패턴을 통해 상면에 순차로 형성한다. 이것이 버퍼층을 갖는 캐리어 발생전극으로서 작용한다.
또한, 제 2 소스전극과 제 2 드레인전극을 형성하기 위해서, 소스-드레인 길이가 50㎛가 되는 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다. 이 마스크 패턴은, 제 1 소스전극과 제 1 드레인전극을 형성할 때의 마스크 패턴과 마찬가지여도 된다.
다음에, 이 유리기판을 화학증착장치로 옮긴다. 감압하에서 크실리렌다이머 (상품명: 파릴렌, 일본 파릴렌(주)제조)를 가열 증발시켜, 680℃로 가열한 가열관을 통해서 열분해하여, 이중 라디칼 모노머를 발생시킨다. 실온으로 유지한 해당 기판 상에, 발생시킨 이중 라디칼 모노머를 도입하여, 두께 300nm의 폴리(p-크실리렌) 박막을 제조한다. 이것이 제 2 게이트 절연막이 된다.
마지막으로, 제 2 게이트전극의 패턴을 갖는 마스크를 통해, 금을 진공증착법에 의해 두께 50nm로 막형성하여, 한 변의 길이가 500㎛인 제 2 게이트전극을 형성한다. 이 마스크 패턴은, 제 1 게이트전극을 형성할 때의 마스크 패턴과 마찬가지여도 좋다. 제조된 유기 FET는, 측정용기로 옮겨, 용기를 진공으로 한 뒤, 소자의 특성을 측정한다.
(실시예 3)
본 실시예에서는, 도 1b에서 나타낸 유기 FET를 구체적으로 예시한다. 우선, 유리기판 상에, 제 1 게이트전극의 패턴을 갖는 마스크를 통해 금을 진공증착법에 의해 두께 50nm로 막형성하고, 한 변의 길이가 500㎛인 제 1 게이트전극을 형성한다.
이 유리기판을 화학증착장치로 옮긴다. 감압하에서 크실렌 다이머(상품명: 파릴렌(parylene), 일본 파릴렌(주)제조)를 가열 증발시켜, 680℃로 가열한 가열관을 통해서 열분해하여, 이중 라디칼 모노머를 발생시킨다. 실온으로 유지된 해당 기판 상에, 발생시킨 이중 라디칼 모노머를 도입하여, 두께 300nm의 폴리(p-크실리렌) 박막을 형성한다. 이것이 제 1 게이트 절연막으로 된다.
다음에, 제 1 소스전극과 제 1 드레인전극을 형성하기 위해서, 소스-드레인길이가 50㎛가 되도록 한 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다.
이 위에, 기판 전체면을 덮도록, 전자 수송성 재료인 트리스(8-퀴노리노라트) 알루미늄 착체(Alq3)를 진공증착에 의해, 50nm의 막두께로 형성한다. 이것이 제 1 유기 반도체막이 된다.
이 상면에, 플로팅전극인 캐리어 발생전극의 패턴의 마스크를 통해, 5nm두께의 LiF 버퍼층, 10nm 두께의 알루미늄 박막층, 5nm 두께의 구리 프탈로시아닌 버퍼층을 진공증착에 의해 순차로 형성한다. 이것이 버퍼층을 갖는 캐리어 발생전극으로서 기능한다.
이 상부에, 기판 전체면을 덮도록, 정공 수송성 재료인 N, N'-디페닐-N, N'-(비스-3-메틸페닐)-1,1'-디페닐-4,4'-디아민(TPD)을 50nm의 두께로 형성한다. 이것이 제 2 유기 반도체막이 된다.
또한, 제 2 소스전극과 제 2 드레인전극을 형성하기 위해서, 소스-드레인 길이가 50㎛가 되는 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다. 이 마스크 패턴은, 제 1 소스전극과 제 1 드레인전극을 형성할 때의 마스크 패턴과 마찬가지여도 된다.
다음에, 이 유리기판을 화학증착장치로 옮긴다. 감압하에서 크실리렌다이머 (상품명: 파릴렌, 일본 파릴렌(주)제조)를 가열 증발시켜, 680℃로 가열한 가열관을 통해서 열분해하여, 이중 라디칼 모노머를 발생시킨다. 실온으로 유지한 해당 기판 상에, 발생시킨 이중 라디칼 모노머를 도입하여, 두께 300nm의 폴리(p-크실리렌) 박막을 제조한다. 이것이 제 2 게이트 절연막이 된다.
마지막으로, 제 2 게이트전극의 패턴을 갖는 마스크를 통해, 금을 진공증착법에 의해 두께 50nm로 막형성하여, 한 변의 길이가 500㎛인 제 2 게이트전극을 형성한다. 이 마스크 패턴은, 제 1 게이트전극을 형성할 때의 마스크 패턴과 마찬가지여도 좋다. 제조된 유기 FET는, 측정용기로 옮겨, 용기를 진공으로 한 뒤, 소자의 특성을 측정한다.
(실시예 4)
본 실시예에서는, 도 1a에 나타낸 유기 FET를 구체적으로 예시한다. 우선, 유리기판 상에, 제 1 게이트전극의 패턴을 갖는 마스크를 통해, 금을 진공증착법에 의해 두께 50nm로 막형성하여, 한 변의 길이가 500㎛인 제 1 게이트전극을 형성한다.
또한, 이 유리기판 상에 폴리비닐페놀 수용액을 스핀코팅법에 의해 도포하여, 제 1 게이트 절연막을 형성한다.
다음에, 제 1 소스전극과 제 1 드레인전극을 형성하기 위해서, 소스-드레인길이가 50㎛가 되는 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다.
이 위에, 기판 전체면을 덮도록, 레디오레귤라폴리(3-옥틸티오펜-2,5-디일) (P30T)의 클로로폼(chloroform) 용액을 스핀코팅법에 의해 막형성하여, 50nm의 막두께의 유기 반도체막을 형성한다.
다음에, 수용액으로부터의 스핀코팅법에 의해, 버퍼층인 폴리에틸렌디옥시티오펜/폴리스틸렌술폰산(PEDOT/PSS)박막을 540nm 형성한다. 이 상면에, 플로팅전극이 되는 패턴의 마스크를 통해, 금박막층 100nm을 진공 증착에 의해 형성한다. 이 상면에, 스핀코팅법에 의해 버퍼층인 폴리에틸렌디옥시티오펜/폴리스틸렌술폰산 (PEDOT/PSS)박막을 다시 50nm 형성한다. 이것이 버퍼층을 갖는 캐리어 발생전극으로서 기능한다.
이 상부에, 기판 전체면을 덮도록, 스핀코팅법에 의해 레지오레귤라 (regioregular) 폴리(3-옥틸티오펜-2,5-디일)(P30T)의 클로로폼 용액을 스핀코팅법에 의해 막형성하여, 50nm의 막두께의 유기 반도체막을 형성한다. 이에 따라, 동일한 유기 반도체막 속에 캐리어 발생전극이 매립된 구조를 형성할 수 있다.
또한, 제 2 소스전극과 제 2 드레인전극을 형성하기 위해서, 소스-드레인 길이가 50㎛이 되는 마스크 패턴을 설치하여, 두께 50nm의 금박막을 형성한다. 이 마스크 패턴은, 제 1 소스전극과 제 1 드레인전극을 형성할 때의 마스크 패턴과 마찬가지여도 된다.
이 기판 상에 폴리비닐페놀 용액을 스핀코팅법에 의해 도포하여, 제 2 게이트 절연막을 형성한다.
최후에, 제 2 게이트전극의 패턴의 마스크를 통해 금을 진공증착법에 의해 두께 50nm로 막형성하여, 한 변의 길이가 500㎛인 제 2 게이트전극을 형성한다. 이 마스크 패턴은, 제 1 게이트전극을 형성할 때의 마스크 패턴과 마찬가지여도 된다. 제조된 유기 FET는 측정용기로 이동하여 용기를 진공으로 한 뒤, 소자 특성을 측정한다.
본 발명을 실시함으로써, 불순물이 도핑된 유기 반도체막과 단결정 유기 반도체막을 적용하지 않고, 유기 FET를 충분히 동작시킬 수 있다. 또한, 그에 따라, 박막 상태가 안정하고, 재료의 선택폭이 넓고, 게다가 간편히 제조할 수 있는 유기 FET를 제공할 수 있다.

Claims (29)

  1. 절연표면을 갖는 기판 위에,
    게이트전극과,
    상기 게이트 전극에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하여 형성된 유기 반도체막과,
    상기 유기 반도체막에 접하여 형성된 적어도 한 쌍의 소스-드레인전극을 구비하고, 상기 유기 반도체막 내에 캐리어 발생전극이 매립된 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  2. 기판 위의 절연표면에 접하여 형성된 제 1 게이트전극과,
    상기 제 1 게이트전극에 접하여 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막에 접하여 형성된 제 1 소스전극 및 제 1 드레인전극과, 상기 제 1 소스전극, 상기 제 1 드레인전극 및 상기 제 1 게이트 절연막에 접하여 형성된 유기 반도체막과,
    상기 유기 반도체막 내의 캐리어 발생전극과,
    상기 유기 반도체막에 접하여 형성된 제 2 소스전극 및 제 2 드레인전극과,
    상기 유기 반도체막에 접하여 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막에 접하여 형성된 제 2 게이트전극을 구비한 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  3. 기판 위의 절연표면에 접하여 형성된 제 1 게이트전극과,
    상기 제 1 게이트전극에 접하여 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막에 접하여 형성된 제 1 소스전극 및 제 1 드레인전극과,
    상기 제 1 소스전극, 상기 제 1 드레인전극 및 상기 제 1 게이트 절연막에 접하여 형성된 제 1 유기 반도체막과,
    상기 제 1 유기 반도체막에 접하여 형성된 캐리어 발생전극과,
    상기 캐리어 발생전극에 접하여 형성된 제 2 유기 반도체막과,
    상기 제 2 유기 반도체막에 접하여 형성된 제 2 소스전극 및 제 2 드레인전극과,
    상기 제 2 유기 반도체막에 접하여 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막에 접하여 형성된 제 2 게이트전극을 구비한 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 1 유기 반도체막은 정공 수송성이고, 상기 제 2 유기 반도체막은 전자 수송성인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제 1 유기 반도체막은 전자 수송성이고, 상기 제 2 유기 반도체막은 정공 수송성인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    서로 접속된 제 1 소스전극과 제 2 소스전극을 더 구비하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  7. 삭제
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 소스전극과 상기 제 2 소스전극이 접속된 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  9. 제 1 항에 있어서,
    서로 접속된 제 1 드레인전극과 제 2 드레인전극을 더 구비하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  10. 삭제
  11. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 드레인전극과 상기 제 2 드레인전극이 접속된 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  12. 기판 위의 절연표면에 접하여 형성된 제 1 게이트전극과,
    상기 제 1 게이트전극에 접하여 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막에 접하여 형성된 제 1 전극과,
    상기 제 1 전극 및 상기 제 1 게이트 절연막에 접하여 형성된 유기 반도체막과,
    상기 유기 반도체막 내에 매립된 캐리어 발생전극과,
    상기 유기 반도체막에 접하여 형성된 제 2 전극과,
    상기 유기 반도체막에 접하여 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막에 접하여 형성된 제 2 게이트전극을 구비한 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  13. 기판 위의 절연표면에 접하여 형성된 제 1 게이트전극과,
    상기 제 1 게이트전극에 접하여 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막에 접하여 형성된 제 1 전극과,
    상기 제 1 전극 및 상기 제 1 게이트 절연막에 접하여 형성된 제 1 유기 반도체막과,
    상기 제 1 유기 반도체막에 접하여 형성된 캐리어 발생전극과,
    상기 캐리어 발생전극에 접하여 형성된 제 2 유기 반도체막과,
    상기 제 2 유기 반도체막에 접하여 형성된 제 2 전극과,
    상기 제 2 유기 반도체막에 접하여 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막에 접하여 형성된 제 2 게이트전극을 구비한 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  14. 제 13 항에 있어서,
    상기 제 1 유기 반도체막은 정공 수송성이고, 상기 제 2 유기 반도체막은 전자 수송성인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  15. 제 13 항에 있어서,
    상기 제 1 유기 반도체막은 전자 수송성이고, 상기 제 2 유기 반도체막은 정공 수송성인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  16. 삭제
  17. 삭제
  18. 제 1 항 내지 제 3 항 중 어느한 항에 있어서,
    상기 캐리어 발생전극은, 전자 주입전극 및 정공 주입전극의 적어도 2층을 포함하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  19. 삭제
  20. 제 12 항 또는 제 13 항에 있어서,
    상기 캐리어 발생전극은, 전자 주입전극 및 정공 주입전극의 적어도 2층을 포함하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  21. 기판과,
    게이트 전극과,
    상기 게이트 전극에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하여 형성된 유기 반도체 재료로 이루어진 유기 반도체막과,
    상기 유기 반도체막에 접하여 형성된 적어도 한 쌍의 소스-드레인 전극과,
    상기 유기 반도체막내에 완전히 매립되어 형성된 캐리어 발생 전극을 구비하고,
    상기 캐리어 발생 전극은 상기 소스-드레인 전극으로부터 분리되고,
    상기 캐리어 발생 전극은, 적어도 제 1 재료의 제 1 층 및 제 2 재료의 제 2 층을 포함하고,
    상기 제 1 재료의 일함수는 상기 제 2 재료의 일함수보다 작은 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  22. 제 21 항에 있어서,
    상기 캐리어 발생 전극은 전공과 전자를 발생하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 2항, 제 3 항, 제 12항, 제 13 항 중 어느 한 항에 있어서,
    상기 캐리어 발생 전극은 플로팅 전극인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  27. 절연표면을 갖는 기판과,
    게이트 전극과,
    상기 게이트 전극에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하여 형성된 유기 반도체막과,
    상기 유기 반도체막에 접하여 형성된 적어도 한 쌍의 소스-드레인 전극을 구비하고,
    상기 유기 반도체막내에 캐리어 발생전극이 완전히 매립되어 있고,
    상기 캐리어 발생 전극은 플로팅 전극인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  28. 기판과,
    게이트 전극과,
    상기 게이트 전극에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하여 형성된 유기 반도체 재료로 이루어진 유기 반도체막과,
    상기 유기 반도체막에 접하여 형성된 적어도 한 쌍의 소스-드레인 전극과,
    상기 유기 반도체막내에 완전히 매립된 캐리어 발생 전극을 구비하고,
    상기 캐리어 발생 전극은 상기 소스-드레인 전극으로부터 분리되고,
    상기 캐리어 발생 전극은 플로팅 전극인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  29. 제 27 항에 있어서,
    상기 캐리어 발생 전극의 측면은 상기 유기 반도체막에 접해 있는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
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