KR100905160B1 - 반도체소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 웨이퍼의 넷 다이 수를 증가시키기 위하여, 웨이퍼의 에지부가 높은 단차를 갖는 식각장벽층을 웨이퍼 상부에 형성하고 상기 식각장벽층과 그 하부의 저장전극용 산화막의 식각선택비 차이를 이용하여 에지부의 내측에만 저장전극 영역을 정의하고 상기 저장전극 영역에 저장전극을 형성함으로써 상기 저장전극용 산화막을 제거하는 딥 아웃(dip out) 공정시 저장전극이 리프팅 되는 현상을 방지하여 넷 다이 수를 증가시키고 그에 따른 반도체소자의 생산성 및 수율을 향상시킬 수 있는 기술이다.
Description
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판, 웨이퍼 13,33 : 저장전극용 산화막
15a,15b,41 : 저장전극 영역 35 : 식각장벽층
37 : 제1감광막패턴 39 : 제2감광막패턴
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 웨이퍼의 에지부분에 캐패시터를 형성하지 않도록 하여 이에 의한 넷 다이(net die) 손실율을 최소화시킬 수 있도록 하는 기술에 관한 것이다.
반도체소자의 제조 공정에서 생산성 향상을 위해서 웨이퍼당 최대의 넷 다이를 구현하는 것이 필수적이다.
그러나, 종래의 방법은 웨이퍼 에지부에서 웨이퍼가 뒤틀리는 워피지, 감광막 도프시 웨이퍼 에지부의 2∼3 ㎜ 정도를 씨너(thinner)로 린스(rinse)하는 EBR(edge beed removal) 및 WEE(wafer edge exposure)에 의해 정상적인 패터닝이 불가능해 진다.
이는 패터닝시 후속공정인 딥 아웃(dip out) 공정시 캐패시터가 리프팅 되는 현상이 유발되기 때문에 상기 웨이퍼 에지부의 캐패시터를 패터닝하지 않고 양산하므로 생산성이 저하된다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 형성방법을 도시한 평면도 및 단면도로서, 상기 도 1b는 상기 도 1a의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.
도 1a를 참조하면, "A지역"은 웨이퍼의 안쪽에 위치하여 예정된 크기의 캐패시터를 패터닝할 수 있다.
그러나, 웨이퍼(11)의 에지부에 위치하는 "B지역"은 상기 웨이퍼(11)의 워피지, EBR 및 WEE 에 의하여 예정된 형태로 캐패시터를 패터닝할 수 없다.
도 1b를 참조하면, 저장전극 콘택플러그(도시안됨) 등과 같은 하부구조물이 형성된 반도체기판(11) 상부에 저장전극용 산화막(13)을 형성하고 저장전극 마스크(도시안됨)를 이용한 사진식각공정을 상기 저장전극용 산화막(13)을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역(15a,15b)을 상기 A지역과 B지역에 각각 형성한다.
상기 A지역의 저장전극 영역(15a)은 예정된 대로 저장전극 콘택플러그를 노 출시키며 형성되었으나, 상기 B지역의 저장전극 영역(15b)은 상기 저장전극 콘택플러그를 노출시키지 못하고 예정된 영역을 확보하지 못한다.
후속공정으로 상기 저장전극 영역(15a,15b)에 저장전극(도시안됨)을 형성하고,
캐패시터를 형성하는 경우, 상기 저장전극용 산화막(13)의 제거 공정인 딥 아웃(dip out) 공정시 상기 저장전극이 리프팅되어 상기 B지역의 반도체기판(11) 상에는 캐패시터가 형성되지 않는다.
특히, 0.12 ㎛ 이하의 디자인룰을 갖는 128 메가 디램의 반도체소자를 형성하는 경우, 1 샷(shot) 당 10 다이(die) 이상을 갖게 되므로, 상기와 같은 에지부의 손실이 넷 다이 손실율을 30 퍼센트 이상으로 유발시켜 반도체소자의 양산에 치명적이다.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은,
웨이퍼의 워피지 등과 같은 현상으로 인하여 에지부에 캐패시터를 형성하기 위한 저장전극 물질이 리프팅되어 상기 리프팅이 유발된 필드를 페일 (fail) 로 처리함으로써 넷 다이 손실율이 증가하고 반도체소자가 고집적화 될수록 넷 다이 손실율이 더욱 크게 되어 소자의 생산성 및 수율을 저하시키는 문제점이 있으며, 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여,
리프팅 현상이 유발되지 않도록 방지하여 넷 다이 손실율을 감소시킴으로써 반도체소자의 생산성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 형성방법을 제고하는 것이다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
저장전극 콘택플러그가 구비되는 웨이퍼 상에 저장전극용 산화막을 증착하는 공정과,
상기 저장전극용 산화막 상부에 식각장벽층을 증착하는 공정과,
웨이퍼의 에지부에 위치한 상기 식각장벽층 상에 감광막패턴을 형성하고 이를 이용하여 상기 웨이퍼 에지부 내측의 식각장벽층을 소정두께 식각하는 공정과,
상기 감광막패턴을 제거하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 식각장벽층 및 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 정의하되, 상기 사진식각공정은 식각장벽층과 저장전극 산화막의 식각선택비 차이를 이용하여 실시함으로써 에지부의 식각장벽층이 소정두께 남아 상기 에지부 내측에만 저장전극 영역이 정의되는 것과,
상기 식각장벽층은 비산화물계 무기물질로 형성하는 것과,
상기 식각장벽층은 폴리실리콘, 질화물 또는 금속층으로 형성하는 것을 특징으로 한다.
한편, 본 발명의 원리는,
웨이퍼의 에지부에 식각장벽층을 형성하여 저장전극을 형성하기 위한 패터닝 공정이 진행되지 않도록 함으로써 필드의 페일이 유발되지 않도록 하여 넷 사이 손 실율을 최소화하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 상기 도 1a의 ⓐ-ⓐ 절단면을 따라 도시한 것이다.
도 2a를 참조하면, 저장전극 콘택플러그(도시안됨) 등과 같은 하부구조물이 형성된 웨이퍼, 즉 반도체기판(31) 상부에 저장전극용 산화막(33)을 형성한다.
상기 저장전극용 산화막(33) 상부에 식각장벽층(35)을 형성한다. 이때, 상기 식각장벽층(35)은 상기 저장전극용 산화막(33)과 식각선택비 차이를 갖는 폴리실리콘, 질화막, 금속 등과 같은 무기물질로 형성한다.
여기서, B지역은 웨이퍼의 에지부를 도시한다.
도 2b를 참조하면, 상기 식각장벽층(35) 상부에 제1감광막패턴(37)을 형성한다. 이때, 상기 제1감광막패턴(37)은 상기 B지역만을 도포한 것이다.
도 2c를 참조하면, 상기 제1감광막패턴(37)을 마스크로 하여 상기 식각장벽층(35)을 소정두께 식각한다.
상기 제1감광막패턴(37)을 제거하고 전체표면상부에 제2감광막패턴(39)을 형성한다. 이때, 상기 제2감광막패턴(39)은 제2감광막을 전체표면상부에 도포하고 저장전극 마스크를 이용한 노광 및 현상공정으로 저장전극이 형성될 영역의 제2감광막이 제거된 것이다.
도 2d 및 도 2e를 참조하면, 상기 제2감광막패턴(39)을 마스크로 하여 상기 저장전극용 산화막(33)이 노출되도록 상기 식각장벽층(35)을 식각한다. 이때, A지 역은 노출되고 B지역은 노출되지 않고 소정두께의 식각장벽층(35)이 남는다.
상기 제2감광막패턴(39) 및 식각장벽층(35)을 마스크로 하여 상기 저장전극용 산화막(33)을 식각하여 상기 저장전극 콘택플러그(도시안됨)를 노출시키는 저장전극 영역(41)을 정의한다. 이때, 상기 B지역은 상기 식각장벽층(35)과 저장전극용 산화막(33)의 식각선택비 차이로 인하여 저장전극용 산화막(33)이 식각되지 않는다.
상기 제2감광막패턴(39)과 식각장벽층(35)을 제거하고, 상기 저장전극 콘택플러그(도시안됨)에 접속되는 저장전극(도시안됨)을 패터닝한다.
후속공정으로 상기 저장전극용 산화막(33)을 딥 아웃(dip out) 시키고 상기 저장전극(도시안됨) 표면에 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성한다. 이때, 상기 딥 아웃 공정시 저장전극의 리프팅 현상이 유발되는 않는다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은,
웨이퍼 에지부에서 예정된 저장전극 영역을 형성하지 못하여 후속공정으로 유발되는 저장전극 물질의 리프팅 현상을 방지함으로써 반도체소자의 제조 공정시 넷 다이 손실율을 최소화시켜 반도체소자의 생산성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (3)
- 삭제
- 저장전극 콘택플러그가 구비되는 웨이퍼 상에 저장전극용 산화막을 증착하는 공정과,상기 저장전극용 산화막 상부에 식각장벽층을 증착하되, 상기 식각장벽층은 비산화물계 무기물질로 형성하는 공정과,웨이퍼의 에지부에 위치한 상기 식각장벽층 상에 감광막패턴을 형성하고 이를 이용하여 상기 웨이퍼 에지부 내측의 식각장벽층을 소정두께 식각하는 공정과,상기 감광막패턴을 제거하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 식각장벽층 및 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 정의하되, 상기 사진식각공정은 식각장벽층과 저장전극 산화막의 식각선택비 차이를 이용하여 실시함으로써 에지부의 식각장벽층이 소정두께 남아 상기 에지부 내측에만 저장전극 영역이 정의되는 것을 특징으로 하는 반도체소자의 형성방법.
- 저장전극 콘택플러그가 구비되는 웨이퍼 상에 저장전극용 산화막을 증착하는 공정과,상기 저장전극용 산화막 상부에 식각장벽층을 증착하되, 상기 식각장벽층은 상기 식각장벽층은 폴리실리콘, 질화물 또는 금속층으로 형성하는 공정과,웨이퍼의 에지부에 위치한 상기 식각장벽층 상에 감광막패턴을 형성하고 이를 이용하여 상기 웨이퍼 에지부 내측의 식각장벽층을 소정두께 식각하는 공정과,상기 감광막패턴을 제거하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 식각장벽층 및 저장전극용 산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 정의하되, 상기 사진식각공정은 식각장벽층과 저장전극 산화막의 식각선택비 차이를 이용하여 실시함으로써 에지부의 식각장벽층이 소정두께 남아 상기 에지부 내측에만 저장전극 영역이 정의되는 것을 특징으로 하는 반도체소자의 형성방법.
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