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KR100865458B1 - 칩형 전자 부품들 및 그 제조 방법, 그 제조에 사용하는 의사 웨이퍼 및 그 제조 방법 - Google Patents

칩형 전자 부품들 및 그 제조 방법, 그 제조에 사용하는 의사 웨이퍼 및 그 제조 방법 Download PDF

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KR100865458B1
KR100865458B1 KR1020010023171A KR20010023171A KR100865458B1 KR 100865458 B1 KR100865458 B1 KR 100865458B1 KR 1020010023171 A KR1020010023171 A KR 1020010023171A KR 20010023171 A KR20010023171 A KR 20010023171A KR 100865458 B1 KR100865458 B1 KR 100865458B1
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KR
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semiconductor chips
chip
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chips
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카주오니시야마
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소니 가부시끼 가이샤
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Abstract

생산시 높은 산출량과 저비용, 뛰어난 패키징 신뢰성, 및 손상에 대한 강인한 구조를 특징으로 하는 얇은 형태의 반도체 칩들을 가지기 위해, 처리전에는 점착력을 유지하고 처리후에는 점착력을 상실하는 점착 시트를 기판에 부착시키는 단계와, 양품 LSI 칩들을 그의 디바이스 표면들을 아래로 향하게 하면서 점착 시트에 본딩하는 단계와, 이러한 LSI 칩들의 바닥 표면들의 레벨까지 절연막을 균일하게 연마하는 단계와, 양품 LSI 칩들이 본딩된 의사 웨이퍼를 벗겨내도록 점착 시트의 점착력을 약화시키기 위해 소정의 처리를 적용하는 단계와, 의사 웨이퍼를 절단함으로써 LSI 칩들을 분리된 양품 전자 부품들로 절단하는 단계를 포함하는 LSI 칩들을 제조하는 방법이 제공된다.
LSI 칩, 의사 웨이퍼, MCM, 칩형 전자 부품, 점착 시트

Description

칩형 전자 부품들 및 그 제조 방법, 그 제조에 사용하는 의사 웨이퍼 및 그 제조 방법{Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof}
도 1a 내지 1k 는 본 발명의 일 실시예에 따른 LSI 칩들을 제조하는 순차적인 단계를 나타내는 단면도를 도시한 도면.
도 2는 본 발명의 일 실시예에 따른 LSI 칩들의 패키징의 단계를 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 LSI 칩들의 패키징 상태를 나타내는 단면도.
도 4는 금속 볼이 땜납 페이스트 대신 사용된 의사(pseudo) 기판의 단면도.
도 5는 양품 LSI 칩들만이 부착된 석영 기판의 사시도.
도 6은 양품 LSI 칩들만이 부착된 대형 유리 기판의 사시도.
도 7은 본 발명의 박형의 LSI 칩의 사시도.
도 8은 본 발명의 MCM(multi chip module)의 예에 관한 사시도.
도 9는 웨이퍼 배치 처리에 종속한 종래의 LSI 웨이퍼의 사시도.
도 10a 내지 10c 는 종래의 3차원 패키징 구조들의 예들을 나타내는 단면도.
도 11a 내지 11e는 종래의 LSI 칩들을 제조하는 순차적인 단계들을 나타내는 단면도.
도 12a 내지 12e는 종래의 LSI 칩들을 제조하는 다른 순차적인 단계들을 나타내는 단면도.
* 도면의 주요 부호에 대한 설명*
1… 투명 기판 3… 양면 점착 시트
4… LSI 칩 6… 절연막
10… A1전극 패드 16… 땜납 범프
17… 콜릿 21… 전극
23… 전극 접속부 25… 금속볼
본 발명은 반도체 디바이스의 제조에 사용하는데 적당한 칩형 전자 부품 및 그 제조하는 방법, 그리고 보다 상세하게는 그 제조에 사용하는 의사 웨이퍼(pseudo wafer) 및 그 제조 방법에 관한 것이다.
최근에 휴대용 정보 단말기등에 의해 통상적으로 표현된 전자 디바이스들에 관하여 보다 소형이고 경량인 디자인에 대한 요구가 최근 증대되고 있는 것에 일치하여, 한정된 공간에 반도체 LSI(large-scaled integration)를 패키징하기 위한 고 밀도 패키징 기술은 많은 관심을 끌고있다.
종래의 고밀도 패키징 기술은 주로 어떻게 표면 패키징 밀도를 개선할 수 있는 가에 도전해왔고, 보다 소형화한 패키지 디자인, CSP(chip size packaging), 플립 칩 접속을 사용하는 실제 칩 크기의 CSP, 배어(bare) 소형화 패키징 기술에 관한 많은 논의들이 있어왔다. 동시에 고밀도 패키징에서 각각의 CSP들 또는 배어 칩들 간의 갭의 최소화를 실현시키는 것이 논의되는 중요 대상임에도 불구하고, 배어 칩들을 무한히 갭을 채워 패키징하더라도 기판상의 패키징 영역은 100%를 능가할 수 없다.
예로서, 상술한 플립 칩 패키징 방법에서 통상적인 범프(bump) 형성 기술로서, Au-stud 범프 처리 또는 전기 도금 처리를 사용함으로써 Al전극 패드에 Au 범프들을 형성하기 위한 방법, 그리고 전기 도금 처리 또는 증착 처리를 사용함으로써 땜납(solder) 범프들을 일괄해서 형성하기 위한 방법이 있다. 그러나, 값이 싼 플립 칩 패키징이 선호되는 상업적 애플리케이션에서, 칩이 Au stud 범프 방법으로 제조된 후에 범프들을 형성하는 것이 아니라 웨이퍼의 선행하는 단계에서 범프들을 일괄해서 형성하는 것이 유리하다.
상술된 이러한 웨이퍼 일괄 처리 방법은 대규모 웨이퍼들의 최근의 발전, 및 LSI(large scaled integrated-circuits)에서 칩 접속 핀들의 증가하는 수를 고려해보면 장래의 기술 성향을 명백히 나타낸다.
최근에 개선된 고밀도 패키징 기술에 대한 도전은, 통상적으로 스택 패키징 또는 라미네이션(lamination) 패키징으로 표현된 3차원 패키징 기술이 관련된 많은 회사에서 논의되고 있다.
도면(10a 내지 10c)은 3차원 패키징의 예들을 도시하고, 도 10a 는 와이어 본딩(wire bonding) 방법에 기초한 스택 패키징(stacked packaging)을 도시하며, 여기서 에폭시 수지(55)를 통해 스택되고 본딩된 2 개의 반도체 칩들(56) 각각은 와이어(54)로 회로 보드(57)에 전기적으로 접속된다. 또한, 도 10b는 플립 칩 방법과 와어어 본딩 방법을 조합하는 다른 패키징 방법을 도시하고, 상부 반도체 칩(56) 및 하부 반도체 칩(56)은 범프 전극(59)의 외면에 봉인된 언더 필 물질(under fill material)(58) 및 범프 전극(59)은 물리적 및 전기적으로 결합되어 있다. 또한, 언더(under) 반도체 칩(56)과 회로 보드(57)는 와이어(54)로 전기적으로 접속되어 있다.
더욱이, 도 10c 는 다른 스택 구조를 도시하고, 여기서 각각의 반도체 칩(56)은 언더 필 물질(58) 및 범프 전극(59)을 통해 인터포저(interposer)(60)에 결합되고, 여기서 복수의 인터포저들(60) 및 복수의 땜납 볼들(69)은 회로 보드(57)에 하나씩 스택되고, 각각의 인터포저들(60)은 서로 전기적으로 연결되어 있고, 땜납 볼들(69)을 통해 회로 보드(57)에 연결된다.
도 10c 는 복수의 인터포저들(60)을 통해 반도체 LSI 들의 스택 패키징의 예를 도시한 다이어그램이며, 스택 반도체 LSI들이 수가 증가함에 따라 스택 패키지의 높이가 증가하는 문제점이 있다. 결과적으로, 더 얇은 패키징에 대한 요구가 더 커지기 때문에, LSI 칩들을 더 얇게 디자인하는 것은 더 중요해지고 있다.
정상적으로, 통상적인 반도체 LSI는 웨이퍼 레벨에서 600[㎛] 내지 700[㎛]의 두께를 가지고, 이것의 회로는 패터닝, 산화, 불순물 함침, 배선 처리등에 의해 형성되고, 웨이퍼를 약 400[㎛]의 두께로 연마(grinding)한 후에, 그것은 각각의 칩으로 절단(dice)된다.
예컨대, LSI 칩들을 스택하는 스택 패키징에서, 각각의 LSI 칩들은 4단의 라미네이션에서 400[㎛] 의 두께를 가지고, 그것의 전체 두께는 약 2[mm]가 될 것이다. 200[㎛]만큼 얇은 LSI 칩들의 두께를 감소시키기 위한 연구와 개발이 있었으며, 100[㎛] 또는 50[㎛]도 진행중이다. 또한, 더 박형의 LSI 칩을 사용하는 초고밀도 스택 패키징 기술이 발전하고 있으며, 이는 100 %가 넘는 패키징 효율과 낮은 패키지 높이를 특징으로 한다.
예컨대, 더 얇은 LSI 칩을 얻기 위해서는, 웨이퍼의 상태에서 두께를 감소시키도록 칩을 연마한 후 각각의 칩으로 절단하는 것이 일반적이다. 이 방법은 도 11a 내지 11e 를 참조하여 기술될 것이다.
도 11a는 디바이스 표면(62)이 위로 향하는 LSI 웨이퍼(61)를 도시하고, 이는 통상적으로 600[㎛] 내지 700[㎛]의 두께를 가진다. 도 11b는 디바이스 표면(62)에 부착된 보호 시트(63)를 갖는 LSI 웨어퍼(61)를 도시한다. 도 11c는 두께를 감소시키기 위해 바닥 표면(68)이 연마(grinding)되고 폴리싱(polishing)된 LSI 웨이퍼를 도시한다. 두께를 감소시키기 위해 연마 및 폴리싱을 한 후에, LSI 웨이퍼는 세정 처리에 들어가게 되나, 이 때에는 매우 얇은 LSI 웨이퍼(61)가 파손되지 않도록 (보호 시트(63)를 벗겨내거나 LSI 웨이퍼(61)를 취급할 때) 세심한 취급과 주의를 요한다.
다음에, 도 11d 에서, 보호 시트(63)가 LSI 웨이퍼(61)로부터 벗겨지고, 다이싱(dicing) 시트(64)가 바닥 표면에 부착된다. 또한, 도 11e는 절단 처리를 통해 LSI 웨이퍼 칩들(65)을 각각의 칩들로 절단하여 LSI 칩들(65)을 제조하는 단계를 도시한다. 예컨대, 연마된 LSI 칩(65)의 두께가 LSI 웨이퍼(61)를 절단할 때 더 얇아져서 균열이 쉽게 발생하는 문제가 있다.
한편, 최근에, DBG(dicing before grinding)로 불려지는 새로운 기술이 소개되었고, LSI 칩(65)의 균열을 최소화하는 새로운 연마 방법으로 관심을 끌고 있고, 이는 두께를 감소시킬 수 있다.
도 12a 내지 12e는 소위 DBG(dicing before grinding) 방법을 도시한다. 도 12a는 디바이스 표면(62)이 위로 향하는 LSI 웨이퍼(61)를 도시한다. 도 12b는 바닥 표면(68)에 부착된 다이싱 시트(64)를 가진 LSI 웨이퍼(61)를 도시한다. 도 12c에서, 예컨대 600[㎛]의 두께를 가지는 LSI 웨이퍼(61)는 블레이드(blade)(66) 등으로 디바이스 표면(62)으로부터 가령 200[㎛]의 깊이로 잘라내기 위한 하프 다이싱(half dicing)을 한다.
도 12d에서, 다이싱 시트(64)는 LSI 웨이퍼(61)의 바닥 표면(68)으로부터 제거되고, 재부착(re-pasting) 보호 시트(67)는 하프 다이싱에 적용된 디바이스 표면(62)에 부착된다. 도 12e에서, LSI 웨이퍼(61)의 연마 및 폴리싱은 LSI 웨이퍼를 각각의 칩들로 제조하기 위해 바닥 표면(68)으로부터 적용된다. 결과적으로, 100[㎛]이하의 두께를 가지며, 칩의 최소 균열을 갖는 아주 얇은 LSI 칩(65)은 본 발명에 따라 용이하게 얻어진다.
이제, 각각의 칩들의 크기들을 최소화함으로써 LSI들의 고밀도 패키징에 대한 접근법인 상술한 CSP(chip scale package)는 디지털 디바이스 회로 블록도의 관점에서 보았을 때 수개의 공통 회로 블록들로 이루어져 있으며, 또한 멀티 패키지 또는 MCM(multi chip module)에서 이러한 공통 회로 블록들을 제공하기 위한 처리가 출현하고 있다. 디지털 휴대폰에서 마이크로컴퓨터, 플래시 메모리, SRAM(static RAM)의 1 패키지로 제공하는 것이 일 예이다.
이러한 MCM 기술은 최근에 개발된 원 칩 시스템 LSI에서 또한 중요한 이점을 가질 것으로 기대된다. 즉, 원 칩에 아날로그 LSI들, 로직, 및 메모리의 그룹들을 일체화할 때, 상이한 LSI 제조 처리가 동일한 웨이퍼 처리 단계에서 다루어져야 하고, 이에 의해 개발에 대한 그것의 TAT(turnaround time)을 연장시키면서 처리 단계들 및 마스크들의 수를 실질적으로 증가시킨다. 또한, 증가된 처리 단계들로부터 야기된 생산에서의 낮은 산출량은 무시할 수 없는 심각한 문제이다. 이러한 이유로, 각각의 LSI를 개별적으로 제조하고, 그 다음 그들을 MCM에서 패키징하는 것이 유력시되는 것으로 생각된다.
도 9는 종래의 웨이퍼 일괄(batch) 처리에 의해 제조된 반도체 웨이퍼(61)를 나타낸다. 리딩 에지 LSI(leading-edge LSI)들에 대하여 높은 산출량이 요구됨에도 불구하고, 스크라이브(scribe) 라인(70)으로 분할되며 " x "에 의해 표시된 불량품 칩들의 수는 "0" 으로 표시된 양품 칩들의 수보다 실질적으로 많다.
한편, 웨이퍼의 일괄 땜납 범프 형성 처리는 패키징의 관점에서 유리하고, 이는 영역 패드의 제공에 적용될 수 있고 양면 마운팅(double side mounting) 또는 일괄 리플로우(reflow)를 가능하게 한다. 그러나, 일반적으로 낮은 생산량을 가진 리딩 에지 웨이퍼(61)의 처리에 적용될 때에는 불리하며, 이는 양품 칩(30)당 생산비용이 실질적으로 증가할 것이기 때문이다.
또한, 배어 칩들이 다른 제조자들 또는 매도인들로부터 구매된다면, 변화된 설계 명세서에 기인하여 그들에 범프들을 형성하는 것은 매우 어렵다. 즉, 상술한 2가지 형태의 범프 형성 방법들은 그들 각각의 장점을 가지고 있으나, 그들은 모든 분야에서 사용될 수는 없다. 따라서, 상술한 웨이퍼 일괄 범프 형성 방법은 단일 웨이퍼내에 수용된 단자들의 수가 큰 경우(예컨대, 50000 터미널들/웨이퍼)에 사용하거나, 영역 패드(area pad)에 적용할 수 있는 저 손상 범프들을 형성하는데 유리하다.
또한, 도 9에 도시된 반도체 웨이퍼(61)가 스크라이브 라인(70)을 따라 절단하면, 절단의 영향으로 칩에 스트레스 또는 균열과 같은 손상이 생겨 고장의 원인이 되는 경우가 있다. 더욱이, 양품 칩들(30)과 불량품 칩들(29)을 포함하는 반도체 웨이퍼(61)의 땜납 범프들을 일괄적으로 형성하는 처리가 수행되도록 허용된다면, 불량품 칩들(29)에 적용된 처리는 낭비되고, 이에 의해 제조 비용이 증가한다.
제 9-260581 호의 일본 특허 출원 공개 공보에서, 디바이스들간의 상호연결을 위해 배선 층을 형성하는 방법이 개시되어 있으며, 여기에서 복수의 반도체 칩들은 실리콘 웨이퍼에 단단히 본딩되어 있고, 압력 하에서 알루미늄 등으로 만들어진 기판에 형성된 수지로 임베딩되고, 그 다음 평탄한 웨이퍼 표면을 제공하며 포토리소그래피에 의해 이러한 평탄한 웨이퍼 표면에 디바이스들간의 상호접속을 위해 배선 층을 형성하기 위해 벗겨진다.
이 종래의 방법에 따르면, 웨이퍼 일괄 처리는 가능하고 대량 생산의 이점으로 낮은 비용의 제조를 할 수 있으나, 웨이퍼에 배열된 이러한 반도체 칩들의 바닥 표면들 아래에 알루미늄으로 만들어진 경질의 기판이 존재하기 때문에, 각각의 다이스로 스크라이빙하고 절단할 때, 칩들의 바닥 표면 아래에 있는 경질의 기판은 인접한 칩들간 의 수지와 함께 잘라내야 하고, 이에 의해 절단용의 블레이드(cutter blade)에 손상을 가할 수 있다. 또한, 칩의 측벽들은 수지로 덮여 있으나, 바닥 표면에는 경질의 기판만이 존재하고, 따라서, 칩의 바닥 표면은 효과적으로 보호되지 않고 그 사이의 접합은 약해지는 문제점이 있다.
또한, 웨이퍼의 바닥 표면을 연마하기 위한 종래의 연마 처리는 스트레스, 균열 등과 같은 연마 손상이 그것의 기계적인 처리 후에 일어날 수 있다. 이러한 기계적인 손상은 인쇄된 보드에 매우 얇은 칩을 고정하고 이의 취급시 칩 균열들을 발생시킬 수 있기 때문에, 기계적인 연마 이후에 폴리싱이나 화학적 에칭에 의한 손상된 층을 제거하는 처리가 필요하게 된다.
또한, 도 12a 내지 12e의 DBG(dicing before grinding) 처리에서, 화학적 에칭은 그것의 바닥 표면으로부터 LSI 웨이퍼를 연마한 후에 적용되고, 이때 화학적 에칭 용액은 칩의 디바이스 표면을 순환한다. 따라서, 양면 점착 시트(double-sided adhesion sheet)와 칩(4)의 디바이스 표면간의 점착이 약하다면, 디바이스 표면이 쉽게 에칭되는 심각한 문제를 발생시킨다.
본 발명은 종래 기술과 관련된 상술한 문제점들을 해결하고, 고생산성, 낮은 비용 및 높은 신뢰도로 대량 생산될 수 있고 다른 제조자로부터 구매된 배어 칩 또는 리딩 에지 LSI로 구성될 수 있는 LSI 칩과 같은 칩형 전자 부품을 제공하는 것이다.
또한, LSI 칩의 바닥 표면의 연마으로 인한 손상을 최소화할 수 있는 박형의 LSI 칩들 등과 같은 칩형 전자 부품들을 제조하는 방법을 제공한다.
본 발명은 적어도 전극들이 한쪽 표면에만 형성되어 있고, 그의 측벽은 보호 물질로 덮어 있으며, 상술한 한쪽 표면에 반대인 그의 바닥 표면은 그의 두께를 감소하도록 제조된 반도체 칩과 같은 칩형 전자 부품을 가리키는 것이고, 또한 본 발명은 상술한 복수의 동일 및/또는 상이한 형태들의 칩형 전자 부품들을 가지는 의사 웨이퍼(pseudo wafer)를 가리키며, 여기서 상술한 칩형 전자 부품들은 보호 물질에 의해 서로 이격되어 본딩되어 있고, 그들의 전극 표면들에 반대인 바닥 표면들은 그의 두께가 감소되도록 제조된다.
본 발명의 다른 특징에 따라서, 의사 웨이퍼를 제조하는 방법이 제공되고, 이는, 처리전에 점착력을 보유하고 처리후에는 점착력을 상실하는 점착 물질을 기판에 부착하는 단계; 복수의 동일/및 상이한 형태들의 반도체 칩들을 전극들을 가진 그들의 표면들이 아래로 향하게 하면서 점착 물질위에 고정시키는 단계와; 복수의 동일/및 상이한 형태들의 반도체 칩들의 표면들 사이의 갭들을 포함한 전체 영역에 보호 물질을 코팅하는 단계; 상술한 보호 물질을 반도체 칩의 바닥 표면에 전극 표면에 반대인 바닥 표면으로부터 제거하는 단계; 점착력을 약화시키기 위해 점착 물질에 소정의 처리를 적용하는 단계; 그 위에 고정된 이러한 반도체 칩들을 갖는 의사 웨이퍼를 벗겨내는 단계를 포함한다. 또한, 칩형 전자 부품을 제조하는 방법이 제공되고, 이는 각각의 분리된 반도체 칩들 또는 칩형 전자 부품들로 나누도록 웨이퍼 상의 각각의 반도체 칩들 간의 보호 물질을 잘라내는 단계로 구성된다.
본 발명에 따라서, 전극 표면 이외의 반도체 칩등(후에 LSI 칩과 같은 반도체 칩을 참조하여 설명될 것임)과 같은 칩형 전자 부품의 측면의 표면들은 보호 물질에 의해 보호되고, 칩은 콜릿(collet)과 같은 것을 사용하여 칩의 취급 후에서 보호되도록 하고, 이에 의해 그의 취급을 용이하게 하고 뛰어난 패키지 신뢰도가 얻어지도록 한다. 또한, 전자 부품의 바닥 표면(전극 표면에 반대임)은 그것의 두께가 감소되도록 제조되어 있어서, 더 얇은 구조에 기인한 개선된 스택(라미네이션) 패키징 밀도가 유리하게 얻어진다.
게다가, 반도체 웨이퍼로부터 절단되고 선택된 양품 칩들만을 기판에 부착하는 단계와, 일부가 그후의 연마에 의해 제거됨에도 불구하고 보호 물질로 칩들을 완전히 코팅하는 단계와, 그다음 점착 물질로부터 이러한 칩들을 본딩하는 웨이퍼를 벗겨내는 단계를 포함하는 방법에 의해 양품의 칩들로 전부 구성되는 본 발명의 의사 웨이퍼가 얻어진다. 따라서, 이러한 양품 칩들에 대한 웨이퍼 일괄 범프 취급은 가능하게 되고, 이에 의해 낮은 비용으로 범프 칩들을 형성하도록 하고, 의사 웨이퍼로부터 이러한 칩들을 절단할 때, 쉽게 잘려질 수 있고 인접 칩들 사이에 놓인 보호 물질의 일부는 스크라이브 라인을 따라 잘려지고, 이에 의해 이러한 칩들의 본체에 임의의 불리한 효과(예컨대, 스트레인, 버(burr), 균열 등과 같은 손상)를 발생하지 않도록 한다. 또한, 이러한 칩들의 측면의 표면들은 보호 물질로 코팅되어 있어서, 니켈 무전해 도금 처리가 또한 수행될 수 있다. 더욱이, 자사에서 생산된 웨이퍼들뿐 아니라 다른 제조자들로 부터 구매된 배어 칩들은 땜납 범프를 용이하게 형성하도록 동일하게 취급되도록 한다.
그런데, MCM 에 패키지된 모든 복수의 상이한 형태들의 LSI 칩들은 여러 개의 리딩 에지 반도체 생산 라인들에 동시에 투자하는 것은 부담을 증가시키기 때문에 동일 반도체 제조자로부터 공급되는 것은 매우 드물다.
따라서, SRAM, 플래시 메모리나 마이크로컴퓨터, 더욱이 CPU 전부를 동일한 반도체 제조자로 구매하는 것은 아니고, 이러한 리딩 에지 기술 중 임의의 하나를 가장 전문으로 하는 상이한 반도체 제조자로부터 개별적으로 칩을 구매함으로써, 이들을 본 발명에 따른 MCM에서 조합될 수 있다. 또한, 상기의 기판은 반복적으로 사용할 수 있어서 범프 형성의 비용의 감소나 환경 면에서도 유리하다.
즉, 본 발명에 따른 새로운 처리가 제공되고, 소정의 거리로 서로 떨어져 있는 LSI 칩들의 복수의 (동일한 형태) 및/또는 상이한 형태들을 그의 디바이스 표면들이 아래로 향하면서 가령 석영 기판에 부착시키는 단계와; 칩들의 하부면으로부터 절연 물질(SOG(spin on glass)에 의한 SiOX , 수지와 같은 물질)로 코팅하여 경화시키는 단계와; 연마등에 의해 전체 두께를 감소시키는 단계와; 이러한 칩들의 외면을 절연 물질에 의해 보호되도록 하면서 기판으로부터 의사 웨이퍼를 제거하는 단계를 포함한다. 따라서, 본 발명의 이러한 새로운 처리는 최소의 손상 및 취급 용이한 것을 특징으로 하는 더 박형의 칩 부품들을 제조하는 방법을 제공하는 것을 용이하게 한다.
또한, 상술한 처리에서, 손상(스트레스, 균열 등)은 반도체 칩이 얇게 제조된다 하더라도 거의 존재하지 않는다. 더욱이, 패키징 취급등 동안 칩의 본체에 가해진 기계적 충격은, 칩들의 측벽들은 보호 물질에 의해 덮여 있고 이에 의해 보호되기 때문에 완화된다. 또한, 각각의 칩들의 각각의 측벽들은 절연막으로 일체적으로 고정되어 있어서, 종래에 요구되던 바와 같이 연마 처리후에 화학적 에칭 처리를 적용할 필요는 없고, 따라서 각각의 LSI 칩의 디바이스 표면에 용액이 침투하여 에칭되는 것이 방지된다.
석영 등으로 만들어진 상술한 기판은 반복적으로 사용될 수 있으며, 비용 감소 및 환경 보호의 관점에서 매우 유리하다.
본 발명에 따라서, 상술한 보호 물질은 양호하게는 유기 절연 수지 또는 무기 절연 물질이다. 후술될 보호 물질의 위치에서 절단되고 패키지 기판에 고정되는 반도체 칩(이 칩은 단일 칩이거나 보호 물질을 사용하여 일체화된 복수의 동일 또는 상이한 형태들의 칩들일 수 있음)은 양호하게는 전극들이 제공된 디바이스 표면을 가지고, 그것의 측벽들은 보호물질로 덮여 있고, 땜납 범프들이 전극들에 형성되어 있다.
또한, 양호하게는, 패키징 기판에 고정된 일체화된 복수의 동일 또는 상이한 형태들의 반도체 칩들 또는 단일 반도체 칩은, 평탄한 투명 기판 등에 상술한 점착 물질로서 기능하는 점착 시트를 부착하는 단계와, 모두 양품인 복수의 동일 또는 상이한 형태들의 반도체 칩들을 그들의 전극 표면들을 아래로 향하게 하여 이 점착 시트에 고정시키는 단계와, 유기 절연성 수지 또는 무기 절연성 물질로 바닥 표면들로부터 이러한 반도체 칩들을 균일하게 코팅하여 경화시키는 단계, 이러한 반도체 칩들의 바닥 표면들의 레벨까지 상술한 또는 그와 유사한 물질을 균일하게 연마하는 단계, 점착 시트의 점착력을 약화시키도록 화학적 용액 또는 열을 인가하거나 반도체 칩들이 본딩된 다른 표면에 반대되는 투명 기판의 바닥 표면으로부터 자외선을 조사하는 단계와, 기판으로부터 보호 물질을 사용하여 본딩된 복수의 동일 또는 상이한 형태들의 반도체 칩들을 갖는 의사 웨이퍼를 벗겨내고 이에 의해 모두 양품이고 전극이 노출되면서 그위에 배열된 복수의 동일 또는 상이한 형태들의 반도체 칩들을 포함하는 의사 웨이퍼를 얻는 단계와, 패키징 기판에 쉽게 장착될 일체화된 반도체 칩 또는 단일 반도체 칩을 제공하도록 복수의 동일 또는 상이한 형태들의 반도체 칩들 사이의 점착 물질 또는 이와 유사한 물질의 위치에서 의사 웨이퍼를 절단하는 단계에 의해 제공된다.
또한, 특성 측정에 따 결정된 양품 반도체 칩들만이 상술한 기판에 고정되거나, 양품 반도체 칩들 또는 칩형 전자 부품들이 기판에 서로가 본딩된 상태에서 특성 측정에 의해 선택되도록 또한 배열될 수 있다.
본 발명의 양호한 실시예들에서는 첨부 도면을 참조하여 보다 상세하게 기술될 것이다.
이제, 도 5를 참조하면, 이는 모든 양품 LSI 칩들(4)을 포함하는 배열의 예를 도시하며, 양품 LSI 칩들(4)은 도 9에 도시된 LSI 웨이퍼(61)로부터 절단되고 개방/단락 직류 전압 측정에서 양품인 것으로 확인되며, 그다음 동일한 거리로 서로 이격되어 배열되고, 양면 점착 시트(3)를 통해 원형의 투명 기판(1)에 부착된다. 더욱이, 도 6은 대형의 정사각형의 유리 기판(27)이 양면 점착 시트(3)를 통해 상대적으로 한정된 영역에 더 많은 수의 양품 LSI 칩들(4)이 부착되도록 원형의 석영 기판(1) 대신에 사용되고, 이에 의해 후속의 처리에서 개선된 비용의 장점이 확인된다.
도 5의 투명 기판(1)을 사용하여 일괄하여 땜납 범프들을 형성하는 방법은 연마 및 다이싱의 부가적인 단계를 포함하며 도 1내지 3을 참조하여 후술될 것이다.
도 1 내지 5는 본 발명에 따른 LSI 칩들을 제조하는 처리의 흐름을 도시한다.
도 1a는 석영등으로 만들어진 투명 기판(1) 및 그위에 부착되는 양면 점착 시트(3)를 포함하는 기초 기판(2)을 도시한다. 도 1b에서, 복수의 LSI 칩들(4)이 서로 동일한 거리로 배열되며 그들의 디바이스 표면들(5)은 아래로 향하면서 점착 시트(3)에 부착되어 있다. 도 1c는 수지, SOG 등과 같은 절연막(6)이 인쇄 또는 스핀 코트 방법에 의해 위쪽 방향으로부터 균일하게 코팅된다. 도 1d에서, 열 등에 의해 경화된 절연막(수지 또는 SOG)(6)은 그 두께가 감소되도록 연마(grind)되고 폴리싱(polish)된다.
그런데, 비용이 적게 드는 유리 기판은 그것의 열처리가 400℃보다 낮은 온도에서 실행되기 때문에 사용될 수 있다. 또한, 이러한 투명 기판(1)은 반복적으로 사용될 수 있다.
더욱이, 정상적인 다이싱 처리에 사용되고 자외선으로 조사되면 점착력을 상실하는 아크릴 수지 등으로 만들어지는 양면 점착 시트(3)는 석영 기판(1)에 부착된다.
또한, 도 1 b에 도시되고 투명 기판에 부착된 모든 LSI 칩들은 양품으로 사전에 증명되었다. 이러한 양품 LSI 칩들(4)은 정상적인 웨이퍼 처리에서 다이싱된 연장된 다이싱 시트(도시되지 않음)로부터 선택적으로 선택될 수 있거나, 칩 트레이(tray)로부터 전사될 수 있다. 중요하고 여기에서 유의해야 할 것은 자사내에서 제조되건 다른 제조자들에 의해 제조되건 간에, 양품 배어 칩들(4)만이 투명 기판에 재배열되도록 허용된다.
또한, 상술된 연마 처리는 기계적 그라인더 처리에 한정되는 것은 아니고, 따라서, 폴리싱 또는 화학적 에칭 처리 역시 손상된 층을 제거하는데 사용될 수 있다. 그러나, 상술된 처리들에서, LSI 칩(4)의 외면은 절면막(6)에 의해 덮여 있기 때문에, 도 12a 내지 12e의 DBG(dicing before grinding)를 참조하여 기술된 에칭 처리 동안 디바이스 표면(5)에 대한 임의의 공격은 유리하게 완전히 제거된다.
다음, 도 1e 에서, 다이싱 시트(8)가 연마 표면(7)에 부착하면서, 자외선 광들은 화살표들에 의해 지시된 방향으로 투명 유리 기판(1)의 하부면으로부터 조사되고, LSI 칩(4)의 디바이스 표면(5)과 양면 점착 시트(3)간의 점착력은 쉽게 분리되도록 약해진다.
즉, 자외선광들은 점착 시트의 점착력을 약화시키도록 석영 기판(1)의 하부면(32)으로부터 조사되고, 그다음 측벽들이 절연막(6)으로 본딩되어 있는 복수의 양품 LSI 칩들(4)을 포함하는 의사 웨이퍼(24)는 그위에 다이싱 시트(8)를 유지하면서 점착 표면(33)을 따라서 투명 기판(1)으로 부터 벗겨진다.
도 1f에서 도시된 다음 단계에서, 의사 웨이퍼(24)는 양품 LSI 칩의 표면(디바이스 표면)(5)이 위를 향하도록 뒤집어진다. 도 1g에서 부분적으로 확대된 의사 웨이퍼(24)는 SiO2 막(11)을 통해 실리콘 기판에 형성된 패시배이션막(passivation film)(12) 및 알루미늄 전극 패드(10)를 가진다.
그다음, 도 1h 내지 1j에 도시된 처리 단계들이 실행된다. 도 1h는 UBM(under bump metal)로서 작용하는 니켈 무전해 도금층(13)의 처리를 도시하고, 도 1i는 인쇄 마스크(15)를 사용하는 땜납 패이스트(solder paste)(14)의 인쇄/전사(transfer)하고, 도 1j는 습식 백 방법(wet back method)에 의해 땜납 범프(solder bump)(16)를 형성하는 처리를 도시다.
즉 도 1h의 단계에서, 노출된 알루미늄 전극 패드(10)의 표면에서만, 니켈 무전해 도금층(UBM)(13)은 니켈 무전해 도금 방법에 의해 선택적으로 형성된다. 이러한 니켈 무전해 도금층(UBM)(13)은 인산 에칭 용액으로 알루미늄 전극 패드(10)의 상부 표면을 프리트리팅(pretreating)하는 단계와, 아연 치환 처리에 의해 아연을 침전시키는 단계와, 니켈-인 도금 배슬(plating vessel)에 담그는 단계에 의해 용이하게 형성된다. 이러한 니켈 무전해 도금층은 알루미늄 전극 패드(10)와 땜납 범프(16)(후술됨)간의 전기적 결합을 용이하게 하는 UBM(under bump metal)로서 기능한다.
도 1i는 인쇄 방법에 의해 니켈 무전해 전극층(UBM)(13)으로 인쇄 마스크(15)를 통해 전사된 땜납 패이스트(14)의 상태를 도시한다. 도 1j는 땜납 페이스트(14)가 땜납 범프(16)를 형성하기 위해 습식 백 방법(wet back method)에 의해 융합된(fused) 상태를 도시한다. 상술한 바와 같이, 땜납 범프(16)는 포토 처리를 사용하지 않고 니켈 무전해 도금 방법 및 땜납 페이스트 스크린 인쇄 방법등을 사용하여 쉽게 형성될 수 있다.
그 다음, 땜납 범프(16)를 형성한 후에 땜납 페이스트(14)의 플럭스 또는 나머지를 제거하기 위해, 세정 처리가 부가된다. 그런데, 임의의 세제, 설비, 및 조건들은 충분한 세정 효과가 있으면 이러한 세정 처리를 위해 자유롭게 선택될 수 있다.
상술된 제조의 단계들에 따라서, 제조될 LSI 칩들이 다른 제조자들로부터 구매되거나, 또는 통상적으로 낮은 산출량을 갖는 리딩 에지 LSI이라도, 그들 중에서 선택된 양품 LSI 칩들(4)만을 투명 기판(1)에 다시 부착하여 마치 처음부터 100% 양품의 LSI 칩들(4)만으로 구성되었던 것 같은 의사 웨이퍼(24)를 제공하여, 그 다음 웨이퍼 일괄 범프 형성이 수행될 수 있고, 이에 의해 실질적으로 제조 비용을 감소시킨다.
또한, 도 1j의 단계에서, 프로브 검사에 의해 양품 LSI 칩들의 전기적 특성에 관한 측정을 하고 번인(burn in)처리를 행하여, 도 1c의 단계전에 이미 일차적인 선택을 통과한 양품 LSI 칩들(4)을 보다 정확하게 선택할 수 있도록 한다.
도 1k는 웨이퍼를 양품 LSI 칩 부품들(34)의 유닛으로 절단하는 단계를 도시하고 있으며, 양품 LSI 칩 부품들 각각은 그 위에 형성된 땜납 범프(16)와 절연막(6)에 의해 보호되고 보강된 측벽을 가진다. 각각의 칩들로 절단하는 것은 아직 붙어있는 다이싱 시트(8)를 갖는 의사 웨이퍼(24)에서 블레이드(9)(또는 레이저빔)를 사용하여 스크라이브 라인(절연막(6)의 영역에 존재함)을 따라서 수행된다.
즉, 도 1k에서, 의사 웨이퍼(24)에 재배열되고 포함된 양품 LSI 칩들(4)은 다이싱 블레이드(9) 또는 레이저 빔을 사용하여 LSI 칩들(4)의 측벽들을 덮는 절연막(6)의 부분을 잘라냄으로써 다시 분리된 칩들로 절단된다.
따라서, 상술된 처리에 따라, 양품 LSI 칩들(4)의 측벽들은 절연막(6)으로 덮여있어서, 그후의 의사 웨이퍼(24)의 다이싱 및 연마 동안 LSI 칩들(4)에 직접적인 손상을 입히지 않으며, 안정한 품질을 갖는 박형의 LSI 칩이 얻어진다.
또한, 에칭 처리가 연마 후에 적용된다면, 디바이스 표면에 대한 화학적 공격은 방지되며, 이는 절연막(6)이 디바이스 표면에 에칭 용액이 침투하는 것을 막기 때문이다. 또한, LSI 칩 부품(34)의 바닥 표면은 연마되고 노출되기 때문에, LSI 칩 부품의 바닥 표면은 상술한 처리후에 보호를 위해 다시 절연막으로 코팅될 수 있다.
도 2의 다음 단계에서, 개별적 칩으로 절단된 양품 LSI 칩 부품(34)은 전극(21)과 일렬로 늘어선 패키징 기판(22)에 고정되고, 전극(21)은 배선 기판(20)의 표면에서 땜납 레지스트(19)에 의해 둘러싸이고 땜납 페이스트(19)에 의해 코팅된다.
이번에, 양품 LSI 칩 부품(34)의 측벽은 절연막(6)으로 덮여져 있기 때문에, 콜릿(collet)(17)을 사용하는 흡착 취급등에 의해 패키징 기판(22)에 장착하는 처리동안 양품 LSI 칩 부품(34)에 직접적인 손상이 가해지진 않는다. 따라서, 높은 신뢰도성을 가지는 플립 칩 패키징이 기대될 수 있다.
다음, 도 3은 플립 칩 방법에 의해 패키징 기판(22)에 형성된 땜납 범프(16)를 가지는 박형의 LSI 칩 부품(34)의 패키징 모드를 도시하고, 콜릿(17)에 의해 처크(chuck)된 박형의 LSI 칩 부품(34)의 접촉 부분은 절연막(6)부분에 물리적으로 한정되기 때문에, 박형의 LSI 칩 부품(34)의 LSI 칩(4)의 본체와 직접적인 접촉은 발생하지 않으며 따라서 패키징 취급 동안 박형의 LSI 칩 부품에 손상을 최소화시킨다.
예컨대, 위의 설명은 LSI 칩들등을 패키징하는 플립 칩 패키징 기술에 관한 것이나, 또한 땜납 범프 형성 기술 및 플립 칩 고밀도 패키징에서 상호 연결 땜납 범프들을 형성하는 방법에 관한 것이고, 위의 방법은 양품 LSI 칩들(4)을 그들의 디바이스 표면들을 아래를 향하게 하여 서로 동일한 거리로 이격하여 투명 기판(1)에 배열하고 투명 기판(1)에 부착하는 단계와, 절연막(수지 및 SOG)으로 바닥 표면들 등을 균일하게 코팅하여 서로 고정된 각각의 양품 LSI 칩들(4)을 유지시키는 단계를 포함한다.
그 다음, 바닥 표면을 연마한 후에, 웨이퍼는 양품 LSI 칩들(4)만이 배열된 의사 웨이퍼(24)에 제공하기 위해 양면 점착 시트(3)로부터 벗겨진다. 그다음, 땜납 범프들은 이러한 의사 웨이퍼(24)위에 일괄해서 형성되고 따라서 범프 칩들이 낮은 비용으로 제조될 수 있게 한다. 이러한 낮은 비용의 범프 칩은 소형이고 경량인 휴대용 디바이스들뿐 아니라 임의 형태의 전자 디바이스들에 사용될 수 있다.
도 4는 본 발명에 따른 변형된 범프 형성 방법들의 예를 도시하며, 여기서 상술된 땜납 페이스트(14)대신에 금속 볼(땜납 볼)(25)이 사용된다.
즉, 의사 웨이퍼(24)에 형성된 알루미늄 전극 패드(10)를 덮는 페시베이션 막(12)은 범프 전극이 형성되는 위치에서 관통되고, 그리고 그곳에 니켈 무전극 도금 층(UBM)(13)이 형성된다.
그다음, 플럭스(26)는 인쇄 방법등에 의해 니켈 무전해 도금 층(UBM)(13)에 코팅된다. 이러한 플럭스(25)에 적당한 물질은 양호하게는 금속볼(25)의 용이한 전사를 가능하게 하는 적절한 점착력을 가지고, 코팅의 양은 금속볼(25)을 유지할 수 있다면 충분하다. 더욱이, 플럭스(26)의 코팅 방법은 인쇄 방법에 한정되는 것은 아니나, 실질적으로, 인쇄 방법이 양호하다. 다른 방법들과 비교하면, 인쇄 방법은 보다 용이하고 효과적으로 소정의 패턴으로 플럭스(26)를 코팅할 수 있다.
또한, 플럭스(26)위에 장착된 금속볼(25)은 리플로우(reflow)(퓨징(fusing)) 처리에 종속되고, 그다음 플럭스(26)가 세정된다. 따라서, 금속 볼(26)은 니켈 무전해 도금 층(UBM)(13)과 단단하게 본딩되고, 이에 의해 본 발명에 따른 범프 전극들을 형성하는 처리가 완료한다.
상술한 바와 같이, 본 발명의 이러한 실시예에 따라서, 웨이퍼로부터 절단된 양품 LSI 칩들은 서로가 동일한 거리로 투명기판에 재배열되고 부착되고, 그 다음 절연막으로 코팅하고 바닥 표면을 연마한 후에 처음부터 모든 양품 LSI 칩들을 갖는 것 같은 의사 웨이퍼는 투명 기판으로부터 벗겨냄으로써 얻어진다. 따라서, 의사 웨이퍼에 배열된 복수의 양품 LSI 칩들에 땜납 범프들을 형성하기 위한 웨이퍼 일괄 처리는 가능하게 되고, 따라서 땜납 범프들이 낮은 비용으로 플립 칩에 형성될 수 있도록 한다. 또한, 자사에서 생산된 웨이퍼뿐 아니라 다른 제조자들로부터 구매된 배어 칩들은 본 발명에 따라 용이하게 땜납 범프들을 형성하기 위해 마찬가지로 처리될 수 있다.
또한, LSI 칩들의 측벽들은 절연막으로 덮여져 있고 이에 의해 보호되기 때문에, 니켈 무전해 도금 처리도 가능하게 되고, 개선된 패키지 신뢰도가 분리된 칩 부품들로 절단한 후에 LSI 칩들의 콜릿 흡착등에 의해 패키지 취급에서 조차 보증된다. 또한, 양품 칩들을 부착시키는데 사용된 기판은 의사 웨이퍼를 벗겨낸 후에 반복적으로 사용될 수 있기 때문에, 범프 형성의 비용의 감소와 환경 보호에 유리하다.
또한, 본 발명에 따른 웨이퍼 일괄 처리에 기초한 저비용 범프 처리의 이점 및 장점은 다른 제조자로부터 구매된 배어 칩들 또는 리딩 에지 LSI 들의 처리에 사용될 수 있다는 것이며, 따라서 널리 응용될 수 있는 새로운 범프 형성을 제공한다. 또한, 의사 웨이퍼로부터 각각의 LSI 칩들을 절단할 때, 그들은 절연막의 위치에서만 조각들로 절단되기 때문에, 다이싱은 절단 블레이드에 손상을 가하지 않고 LSI 칩들의 본체에 불리한 영향들(스트레인, 버, 균열 또는 이와 유사한 손상들)을 최소화하면서 용이하게 수행될 수 있다.
LSI 칩 부품들(34)은 다음 2개의 다이어그램들에 기술되고, 여기서 도 7은 박형의 LSI 칩을 도시하고, 도 8은 박형의 모듈을 도시하고, 이 박형의 모듈은 소정의 거리로 서로 이격되어 있는 복수의 동일 또는 상이한 형태들의 LSI 칩들을 투명 기판에 부착시켜서 얻어지고, 그다음 단일 LSI 유닛에서 행해질 모듈의 두께를 감소하기 위해 연마한다.
그런데, 도 8은 기초 모듈 구조를 가지는 박형의 모듈들의 예를 도시하고, 이는 단일 LSI 칩이 아니라 거기에 포함되어 있고 소정의 거리로 서로 이격되어 배열되어 있는, LSI 칩 부품을 구성하는 복수의 동일 또는 상이한 형태들의 LSI 칩들이다.
그다음, 땜납 범프들과 양품 LSI 칩들 위에 동일한 거리로 배열된 박형의 의사 웨이퍼, 또는 소정의 거리로 서로 이격된 모듈의 유닛에서 복수의 동일 또는 상이한 형태들의 LSI 칩들을 배열하는 박형의 의사 웨이퍼는 블레이드 또는 레이저빔을 사용하여 각각의 칩들로 절단되어 각각의 박형의 LSI 칩 부품들을 제공하며, 각각의 LSI 칩 부품은 이에 부착된 범프들을 가지고, LSI 칩들의 측벽들은 절연 물질(수지, SOG 등) 또는 동일한 것을 포함하는 박형의 모듈들로 덮여 있다.
상술한 본 발명의 기술은 또한 박형의 LSI 칩 패키징 기술을 제공하는 방법에 관한 것이다.
보다 상세하게는, 본 발명은 최소화된 손상을 특징으로 하는, 플립 칩 고밀도 패키징에서 사용하기에 적당한 LSI 칩 부품들 및 박형의 LSI 칩들을 제조하는 방법에 관한 것이고, 이 방법은 동일한 거리로 서로 이격된 복수의 양품 LSI 칩들을 배열시키고 그들의 디바이스 표면들을 아래로 향하게 하면서 투명 기판에 부착된 양면 점착 테이프에 그들을 점착시키는 단계와, 절연막(수지, SOG 등)으로 바닥 표면들로부터 동일한 것을 균일하게 코팅하여 절연막에 있는 복수의 양품 LSI 칩들을 함께 고정하는 단계와, 연마 또는 에칭에 의해 두께를 감소시키도록 LSI 칩들을 제조하는 단계와, 양면 점착 테이프로부터 의사 웨이퍼를 벗겨내고 웨이퍼를 각각의 박형의 LSI 칩 부품들로 절단하는 단계로 구성된다.
상술한 바와 같이 얻어진 박형의 LSI 칩 부품들은 소형이고 경량의 휴대형 전자 디바이스들뿐 아니라 임의 형태의 전자 디바이스들에 사용될 수 있다.
또한, 본 발명에 따라서, 낮은 비용의 플립 칩 처리에 적절한 땜납 범프 LSI 칩들은 웨이퍼에서 일괄해서 처리될 수 있는 양품 LSI 칩들만으로 구성된 의사 웨이퍼의 제공에 의해 얻어질 수 있다. 땜납 범프 LSI 칩들을 제조하는 방법은 투명 기판에 복수의 양품 LSI 칩들을 재배열하는 단계와, 의사 웨이퍼를 얻은 후에 용이하게 벗겨질 수 있는 점착 시트를 통해 그 위에 동일한 것을 부착하는 단계와, 웨이퍼 일괄 처리에서 LSI 칩들에 땜납 범프들을 형성하는 단계를 포함한다. 더욱이, 자사에서 생산된 LSI 웨이퍼들뿐 아니라 다른 제조자들에게서 구매된 LSI 칩들도 땜납 범프들을 형성하기 위해 역시 용이하게 처리될 수 있다.
또한, 이러한 LSI 칩들의 측벽들은 절연 물질로 덮여 있기 때문에, 스트레스등에 기인한 손상은 연마, 폴리싱과 같은 후속의 처리 및 박형의 LSI 칩들의 생산에서 최소화될 수 있다. 또한, 이러한 LSI 칩들의 측벽들은 절연 물질에 의해 보호되기 때문에, 절단된 LSI 칩들의 본체는 콜릿등을 사용하여 패키징 취급을 하는 동안 손상들로부터 보호될 수 있고, 따라서 개선된 패키징 신뢰성이 얻어질 수 있다. 또한, 투명 기판은 반복적으로 사용될 수 있고, 유리하게는 범프 제조의 비용 감소 및 환경적으로 유리하다.
또한, 이러한 LSI 칩들의 측벽들은 디바이스 표면에 화학적 용액이 침투하는 것을 방지하는 절연 물질로 덮여 있기 때문에, 연마 처리 후에 에칭 처리가 적용된다 하더라도 디바이스 표면에 대한 에칭은 발생하지 않는다.
상술된 본 발명의 양호한 실시예들은 이에 제한되는 것은 아니고, 많은 다른 변형들이 본 발명의 범위내에서 동일한 효과를 가져오는 것으로 생각될 수 있다는 것을 유의해야 한다.
예컨대, 양품 LSI 칩들을 부착시키기 위한 기판은 석영 또는 유리와 동일한 세기와 동일한 기능을 가진다면 다른 물질일 수 있다. 더욱이, 기판의 두께 및 크기는 임의로 변형될 수 있다. 점착 시트(3)의 형태들에 의존함에도 불구하고, 이 기판은 자외선광을 투과하는 것들에 제한되는 것이 아니라, 불투명한 물질들, 즉 광학적으로 투명하지 않은 물질들이라도 이러한 점착 시트가 열 또는 화학적 용액의 적용에 의해 용이하게 벗겨질 수 있다면 사용될 수 있다. 양면 점착 시트(3)는 이와 동일한 기능을 가지고 있다면 아크릴 수지 이외의 다른 물질일 수 있고, 또한 절연막(6)은 SOG 및 수지이외의 넓은 범위의 물질들로부터 선택될 수 있다. 또한, 복수의 양품 LSI 칩들이 이격된 거리는 동일한 거리이기만 한다면 임의로 선택될 수 있다.
또한, 상술된 투명 기판(1) 등은 반복적으로 사용될 수 있고, 비용 절감면이나 환경적으로 유리하다. 더욱이, 본 발명의 응용의 목적은 LIS 칩들에 제한되는 것이 아니라, 개별 칩들로 절단하는 처리를 포함하는 칩형 전자 부품들의 임의의 다른 형태들을 포함한다.
결론적으로, 본 발명에 따른 장점들이 성취되어서 칩형 전자 부품들의 본체에 불리한 효과들(스트레인, 버, 및/또는 균열 손상들)은 다음 단계들을 포함하는 방법의 제공에 의해 최소화되고, 이 방법은 처리전에는 점착력을 유지하고 처리후에는 점착력을 상실하는 성질을 갖는 점착 물질들을 기판에 부착시키는 단계와, 복수의 동일 및/또는 상이한 형태들의 반도체 칩들을 그들의 전극들을 아래로 향하게 하면서 이 점착 물질 위에 본딩하는 단계와, 이러한 반도체 칩들 및 그 사이의 갭들을 포함한 전체 영역을 보호/패시베이션 물질로 코팅하는 단계와, 전극 표면들에 반대되는 측면으로부터 이러한 반도체 칩들의 바닥 표면들의 레벨까지 보호 물질을 제거하는 단계와, 점착력을 약화시키기 위해 점착 물질에 소정의 처리를 적용하는 단계와, 보호 물질로 측벽들에 본딩된 복수의 반도체 칩들을 갖는 의사 웨이퍼를 벗겨내는 단계와, 요구조건에 따라 각각의 반도체 칩들 사이의 보호 물질을 절단함으로써 칩형 전자 부품들 또는 개별적인 반도체 칩들의 유닛들로 의사 웨이퍼를 절단하고, 이에 의해 측벽들에 보호 물질에 의해 보호된 칩형 전자 부품들의 본체에 직접적인 손상을 억제하는 단계를 포함한다.
마치 양품 칩들만을 가지는 것같은 웨이퍼는 의사 웨이퍼로부터 양품 칩형 전자 부품들을 절단하고 동일한 것을 웨이퍼에 재배열함으로써 제공되고, 웨이퍼 일괄 처리에서 땜납 범프들을 형성하도록 하고, 따라서 저비용으로 플립 칩 땜납 범프 칩들을 형성하도록 한다. 또한, 자사에서 생산된 웨이퍼들뿐 아니라 다른 제조자들로부터 구매된 배어 칩들은 땜납 범프들등에 마찬가지로 용이하게 처리될 수 있다.
더욱이, 칩들의 측벽들은 보호 물질로 덮여 있고 이에 의해 보호되기 때문에, 니켈 무전해 도금을 적용하는 것이 또한 가능해지고, 뛰어난 패키징 신뢰성이 절단된 칩들의 패키징 취급동안 보장된다. 또한, 칩들의 바닥 표면들은 더 얇은 두께로 제조되기 때문에, 라미네이션 패키징의 개선된 밀도가 실현된다.
더욱이, 보호 물질의 연마 및 폴리싱의 단계들은 칩형의 부품의 바닥 표면들 및 측벽들 모두가 보호 물질로 덮여진 상태에서 실행되기 때문에, 이러한 처리 단계들에 기한 칩들에 대한 손상은 최소화되고 따라서 더 얇은 두께의 제조는 성공적으로 완성된다. 또한 LSI 칩들의 디바이스 표면에 대한 용액의 침투는 방지되고, 디바이스 표면에 대한 악화가 일어나지 않고, 기능들에 손상이 발생하지 않는다.

Claims (20)

  1. 칩형 전자 부품에 있어서,
    적어도 모든 전극들이 한쪽 표면에 형성되어 있고, 측벽은 보호 물질로 덮여 있고, 상기 한쪽 표면에 반대되는 다른 표면은 두께가 감소되도록 제조되고, 상기 보호 물질은 유기 절연성 수지 및 무기 절연성 물질 중 하나를 포함하는, 칩형 전자 부품.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 보호 물질의 위치에서 절단되며 패키징 기판 상에 장착하는 반도체 칩들 포함하며,
    상기 전극은 디바이스 표면에 형성되고, 상기 측벽의 전체 영역은 상기 보호 물질로 덮여 있는, 칩형 전자 부품.
  4. 제 3 항에 있어서, 땜납 범프(solder bump)가 상기 전극에 형성되는, 칩형 전자 부품.
  5. 제 1 항에 있어서,
    복수의 동일 또는 상이한 형태들의 반도체 칩들이 상기 보호 물질에 의해 본딩되어 일체화되는, 칩형 전자 부품.
  6. 복수의 동일 또는 상이한 형태들의 칩형 전자 부품들을 포함하는 의사 웨이퍼(pseudo wafer)에 있어서,
    상기 칩형 전자 부품들 각각은 적어도 모든 전극들이 한쪽 표면에 형성되고, 그들 사이에 코팅된 보호 물질로 서로 본딩되고, 상기 한쪽 표면의 반대인 다른 표면은 두께가 감소되도록 제조된, 의사 웨이퍼.
  7. 제 6 항에 있어서,
    상기 보호 물질은 유기 절연성 수지 및 무기 절연 물질 중 하나를 포함하는, 의사 웨어퍼.
  8. 제 6 항에 있어서,
    상기 의사 웨이퍼는 패키징 기판 상에 장착하는 단일 반도체 칩 또는 복수의 동일 또는 상이한 형태들의 반도체 칩들을 일체화하는 반도체 칩들의 유닛으로 그들 사이의 상기 보호 물질의 위치에서 절단되는, 의사 웨이퍼.
  9. 제 8 항에 있어서,
    땜납 범프가 상기 전극에 형성되어 있는, 의사 웨이퍼.
  10. 칩형 전자 부품들을 제조하는 방법에 있어서,
    점착 물질을 기판에 부착시키는 단계로서, 상기 점착 물질은 처리전에는 점착력을 유지하고 상기 처리후에는 상기 점착력을 상실하는 성질을 가진, 상기 점착 물질의 기판 부착 단계와,
    상기 점착 물질 위에 복수의 동일 또는 상이한 형태들의 반도체 칩들을 그들의 전극 표면을 아래로 향하게 하면서 고정시키는 단계와,
    상기 복수의 동일 또는 상이한 형태들의 반도체 칩들 및 그 사이의 갭을 포함하는 전체 영역을 보호 물질로 코팅하는 단계와,
    상기 전극 표면에 반대되는 측면으로부터 상기 반도체 칩들의 바닥 표면의 레벨까지 상기 보호 물질을 제거하는 단계와,
    상기 복수의 동일 또는 상이한 형태들의 반도체 칩들이 본딩된 의사 웨이퍼를 벗겨내도록 상기 점착 물질의 상기 점착력을 약화시키기 위해 상기 점착 물질에 소정의 처리를 적용하는 단계와,
    상기 복수의 동일 또는 상이한 형태들의 반도체 칩들을 그 사이의 상기 갭에서 상기 보호 물질을 절단하여 각각의 반도체 칩 또는 각각의 칩형 부품들로 절단하는 단계를 포함하는, 칩형 전자 부품 제조 방법.
  11. 제 10 항에 있어서,
    상기 기판은 평탄한 표면을 가지고,
    상기 점착 물질은 점착 시트이고,
    상기 점착 시트에 본딩된 상기 복수의 동일 또는 상이한 형태들의 반도체 칩은 양품이고,
    상기 보호 물질은 유기 절연성 물질과 무기 절연성 물질 중 하나이며, 경화되도록 바닥 표면들로부터 상기 반도체 칩들 상에 균일하게 코팅되고,
    상기 보호 물질은 상기 반도체 칩들의 바닥 표면들의 레벨까지 균일하게 연마(grind)되고,
    상기 소정의 처리는 상기 복수의 반도체 칩들이 본딩된 표면에 반대되는 바닥 표면으로부터 상기 평탄한 기판을 통하여 상기 점착 시트에 자외선광들을 조사하거나, 또는 이에 화학 용액 또는 열을 적용하여 상기 점착 시트의 상기 점착력을 약화시켜서 상기 평탄한 기판으로부터 상기 보호 물질로 덮여진 일체적으로 본딩된 상기 복수의 동일 또는 상이한 형태들의 반도체 칩들을 가지는 의사 웨이퍼를 벗겨내는 단계를 포함하고, 상기 의사 웨이퍼에 일체적으로 본딩된 상기 복수의 동일 또는 상이한 형태들의 반도체 칩들은 전부 양품이며 그들의 전극 표면이 노출되면서 배열되어 있고,
    상기 의사 웨이퍼는 상기 복수의 동일 또는 상이한 형태들의 반도체 칩들 사이에서 절단되는, 칩형 전자 부품 제조 방법.
  12. 제 10 항에 있어서,
    상기 복수의 동일 또는 상이한 형태들의 반도체 칩들 간의 상기 보호 물질의 위치에서 상기 의사 웨이퍼를 절단하는 단계와,
    패키징 기판 상에 장착될 단일 반도체 칩 또는 복수의 동일 또는 상이한 형태들의 반도체 칩들이 일체화된 반도체 칩들의 유닛을 제조하는 단계를 더 포함하는, 칩형 전자 부품 제조 방법.
  13. 제 12 항에 있어서,
    상기 전극들에 땜납 범프들을 형성시키는 단계를 더 포함하는, 칩형 전자 부품 제조 방법.
  14. 제 10 항에 있어서,
    특성들 측정에서 양품으로 결정된 상기 복수의 반도체 칩들을 상기 기판에 본딩하는 단계를 더 포함하는, 칩형 전자 부품 제조 방법.
  15. 제 10 항에 있어서,
    상기 복수의 반도체 칩들이 상기 보호 물질로 본딩된 상태에서 상기 복수의 반도체 칩들에 상기 특성 측정을 수행하는 단계와,
    양품의 반도체 칩들 또는 양품의 칩형 전자 부품들을 선택하는 단계를 더 포함하는, 칩형 전자 부품 제조 방법.
  16. 의사 웨이퍼를 제조하는 방법에 있어서,
    점착 물질을 기판에 부착시키는 단계로서, 상기 물질은 처리전에는 점착력를 유지하고 상기 처리후에는 상기 점착력을 상실하는 성질을 가지는, 상기 점착 물질을 기판에 부착시키는 단계와,
    복수의 동일 또는 상이한 형태들의 반도체 칩들을 그들의 전극 표면들을 아래로 향하게 하여 상기 점착 물질위에 본딩하는 단계와,
    상기 복수의 동일 또는 상이한 형태들의 반도체 칩들 및 그 사이의 갭을 포함한 전체 영역을 보호 물질로 코팅하는 단계와,
    상기 전극 표면들에 반대되는 측면으로부터 상기 반도체 칩들의 바닥 표면들의 레벨까지 상기 보호 물질을 제거하는 단계와,
    상기 복수의 동일 또는 상이한 형태들의 반도체 칩들이 본딩된 의사 웨이퍼를 벗겨내도록 상기 점착 물질의 점착력을 약화시키기 위해 상기 점착 물질에 소정의 처리를 적용하는 단계를 포함하는, 의사 웨이퍼 제조 방법.
  17. 제 16 항에 있어서,
    상기 기판은 평탄한 표면을 가지고,
    상기 점착 물질은 점착 시트이고,
    전극 표면들이 아래로 향하게 하여 상기 점착 시트위에 본딩된 상기 복수의 동일 또는 상이한 형태들의 반도체 칩들은 양품이고,
    상기 보호 물질은 유기 절연성 수지 또는 무기 절연성 물질 중 하나이며, 경화되도록 바닥 표면들로부터 상기 반도체 칩들 상에 균일하게 코팅되고,
    상기 보호 물질은 상기 반도체 칩들의 바닥 표면들의 레벨까지 균일하게 연마되고,
    상기 소정의 처리는 상기 복수의 동일 또는 상이한 형태들의 반도체 칩들이 본딩된 표면에 반대되는 측면으로부터 상기 점착 시트에 상기 기판을 통하여 자외선광들을 조사하거나, 또는 상기 점착 시트에 화학 용액 또는 열을 인가하여 상기 점착 시트의 점착력을 약화시켜서 상기 기판으로부터 상기 보호 물질로 본딩된 상기 복수의 동일 또는 상이한 형태들의 반도체 칩들을 가지는 의사 웨이퍼를 벗겨내는 단계를 포함하고,
    상기 의사 웨이퍼는 그위에 배열된 상기 복수의 동일 또는 상이한 형태들의 양품 반도체 칩들을 가지고, 노출된 그들의 전극 표면들이 얻어지는, 의사 웨이퍼 제조 방법.
  18. 제 16 항에 있어서,
    상기 전극에 땜납 범프를 형성하는 단계를 더 포함하는, 의사 웨이퍼 제조 방법.
  19. 제 16 항에 있어서,
    특성 측정들에서 양품으로 결정된 상기 반도체 칩들을 상기 기판에 본딩하는 단계를 더 포함하는, 의사 웨이퍼 제조 방법.
  20. 제 16 항에 있어서,
    상기 반도체 칩들이 상기 보호 물질로 본딩된 상태에서 상기 반도체 칩들에 특성 측정을 수행하는 단계와,
    양품 반도체 칩들 또는 양품 칩형 전자 부품들을 선택하는 단계를 포함하는, 의사 웨이퍼 제조 방법.
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