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KR100858821B1 - 박막 트랜지스터와 그 제조 방법 및 상기 박막트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조방법 - Google Patents

박막 트랜지스터와 그 제조 방법 및 상기 박막트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조방법 Download PDF

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KR100858821B1
KR100858821B1 KR1020070046224A KR20070046224A KR100858821B1 KR 100858821 B1 KR100858821 B1 KR 100858821B1 KR 1020070046224 A KR1020070046224 A KR 1020070046224A KR 20070046224 A KR20070046224 A KR 20070046224A KR 100858821 B1 KR100858821 B1 KR 100858821B1
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KR
South Korea
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active layer
source
thin film
film transistor
drain electrodes
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KR1020070046224A
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Inventor
이헌정
정재경
모연곤
Original Assignee
삼성에스디아이 주식회사
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Publication date
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Abstract

활성층과 소스 및 드레인 전극간의 콘택 저항을 감소할 수 있도록, 본 발명은 게이트 전극, 상기 게이트 전극과 절연되고 산화물로 형성된 활성층, 상기 게이트 전극과 절연되고, 상기 활성층과 전기적으로 연결되도록 상기 활성층상에 산화물로 형성된 소스 및 드레인 전극을 포함하고, 상기 활성층과 상기 소스 및 드레인 전극은 ALD방법을 이용해 인시츄(insitu)로 형성되고, 상기 소스 및 드레인 전극과 접하는 상기 활성층 표면의 RMS거칠기 값이 1 나노미터 이하인 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 제공한다.

Description

박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조 방법{Thin film transistor, method of manufacturing the same, organic light emitting display apparatus comprising the thin film transistor and method of manufacturing the same}
도 1 내지 도 3은 본 발명의 일 실시예에 관한 박막 트랜지스터의 제조 방법을 순차적으로 도시한 개략적인 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시예에 관한 박막 트랜지스터의 제조 방법을 순차적으로 도시한 개략적인 단면도이다.
도 7은 도 3의 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 도시한 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 간단한 설명>
100: 기판 101: 버퍼층
102, 202: 게이트 전극 103, 203: 게이트 절연막
104, 204: 제1 산화물층 105, 205: 제2 산화물층
106, 206: 활성층 107a, 207a: 소스 전극
107b, 207b: 드레인 전극 108: 평탄화막
109: 화소 정의막 111: 제1 전극
112: 유기 발광층 114: 제2 전극
130: 유기 전계 발광 소자
본 발명은 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조 방법에 관한 것으로 활성층과 소스 및 드레인 전극간의 콘택 저항을 감소할 수 있는 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조 방법에 관한 것이다.
근래에 디스플레이 장치는 휴대가 가능한 박형의 평판 표시 장치로 대체되는 추세이다. 평판 디스플레이 장치 중에서도 전계 발광 표시장치는 자발광형 디스플레이 장치로서 시야각이 넓고 콘트라스트가 우수할 뿐 만 아니라 응답속도가 빠르다는 장점을 가지고 있어서 차세대 디스플레이 장치로 주목 받고 있다. 또한 발광층의 형성 물질이 유기물로 구성되는 유기 발광 표시 장치는 무기 발광 표시 장치에 비해 휘도, 구동 전압 및 응답속도 특성이 우수하고 다색화가 가능하다는 점을 가지고 있다.
유기 발광 표시 장치와 같은 평판 표시 장치는 복수의 픽셀로 이루어진다. 각 픽셀의 동작을 제어하기 위한 구동 소자로 박막 트랜지스터(thin film transistor)가 사용된다. 박막 트랜지스터는 소스/드레인 영역과 채널 영역이 형성된 활성층, 채널 영역에 대응되어 배치되는 게이트 전극 및 소스/드레인 영역에 연 결되는 소스 및 드레인 전극을 포함한다.
활성층과 소스 및 드레인 전극간 전기적 연결이 되도록 상호간에 접촉하는 구조이므로 활성층과 소스 및 드레인 전극간의 콘택 저항은 박막 트랜지스터의 전기적 특성을 좌우하는 중요한 요소 중 하나이다.
그런데 활성층과 소스 및 드레인 전극을 박막으로 형성하는 경우에 상호간의 계면 특성이 좋지 않아 콘택 저항이 낮아지고 결과적으로 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치의 특성이 저하되는 문제점이 있다.
본 발명은 ALD방법을 이용하여 인시츄(insitu)공정으로 활성층과 소스 및 드레인 전극을 형성하여 활성층과 소스 및 드레인 전극간의 콘택 저항이 감소한 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조 방법에 관한 것으로 활성층과 소스 및 드레인 전극간의 콘택 저항을 감소할 수 있는 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조 방법을 제공할 수 있다.
본 발명은 게이트 전극, 상기 게이트 전극과 절연되고 산화물로 형성된 활성층, 상기 게이트 전극과 절연되고, 상기 활성층과 전기적으로 연결되도록 상기 활성층상에 산화물로 형성된 소스 및 드레인 전극을 포함하고, 상기 활성층과 상기 소스 및 드레인 전극은 ALD방법을 이용해 인시츄(insitu)로 형성되고, 상기 소스 및 드레인 전극과 접하는 상기 활성층의 표면의 RMS거칠기 값이 1 나노미터 이하인 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 개시한다.
본 발명에 있어서 상기 활성층 및 상기 소스 및 드레인 전극은 Zn을 포함하는 산화물로 형성될 수 있다.
본 발명에 있어서 상기 산화물은 ZnSnO, ZnInO, ZnInGaO 및 ZnSnGaO로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있다.
본 발명에 있어서 상기 활성층의 캐리어 농도는 1E14 내지 1E15 cm-3, 상기 소스 및 드레인 전극의 캐리어 농도는 1e16 내지 1e17 cm-3로 형성될 수 있다.
본 발명의 다른 측면에 따르면 상기 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결되는 유기 전계 발광 소자를 포함하는 유기 발광 표시 장치를 개시한다.
본 발명의 또 다른 측면에 따르면 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극과 절연된 활성층을 형성하는 단계 및 상기 게이트 전극과 절연되고, 상기 활성층과 전기적으로 연결되도록 상기 활성층상에 산화물로 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 활성층과 상기 소스 및 드레인 전극은 ALD(atomic layer deposition)방법을 이용하여 인시츄(insitu) 공정으로 형성하는 박막 트랜지스터의 제조 방법을 개시한다.
본 발명에 있어서 상기 활성층을 형성하는 단계보다 상기 소스 및 드레인 전극을 형성하는 단계의 공정 온도가 더 높은 상태에서 ALD 방법으로 연속 형성할 수 있다.
본 발명에 있어서 상기 활성층 및 상기 소스 및 드레인 전극을 형성하는 단계는 하프톤 마스크(halftone mask)를 이용해 상기 활성층 및 상기 소스 및 드레인 전극을 일괄적으로 패터닝하는 단계를 포함할 수 있다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 관한 박막 트랜지스터의 제조 방법을 순차적으로 도시한 개략적인 단면도이다. 본 발명의 박막 트랜지스터는 게이트 전극(102), 활성층(104) 및 소스 및 드레인 전극(105)을 포함한다.
박막 트랜지스터는 기판(100)상에 형성된다. 기판(100)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(100)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재로 형성할 수도 있다. 플라스틱 기판은 절연성 유기물로 형성할 수 있는데 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있다. 기판(100)은 반드시 투명한 재질로 형성할 필요는 없다. 이 경우 금속으로 기판(100)을 형성할 수 있다. 기판(100)을 형성하는 금속은 탄소, 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 금속 포일로 형성할 수 있다.
기판(101)의 상면에는 기판(100)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(101)을 형성할 수 있다. 버퍼층(101)은 SiO2 및/또는 SiNx 등으로 형성할 수 있다.
도 1을 참조하면 버퍼층(101)상에 게이트 전극(102) 및 게이트 절연막(103)을 형성한다. 버퍼층(101)상에 게이트 전극(102)을 형성한다. 게이트 전극(102)은 TFT 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 게이트 전극(102)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(102)의 상부에는 SiO2, SiNx 등으로 형성되는 게이트 절연막(103)이 형성된다. 게이트 절연막(103)은 금속 산화물 또는 금속 질화물과 같은 무기물로 이루어지거나 절연성 고분자와 같은 유기물로 형성될 수도 있다.
도 2를 참조하면 게이트 절연막(103)상에 활성층(106) 과 소스 전극(107a)및 드레인 전극(107b)을 형성하기 위하여 ZnO계열의 산화물로 제1 산화물층(104) 및 제2 산화물층(105)을 형성한다. 이 때 ALD(atomic layer deposition)방법을 이용하여 제1 산화물층(104) 및 제2 산화물층(105)을 인시츄(insitu)공정으로 형성한다.
ZnO계열의 산화물은 ZnSnO, ZnInO, ZnInGaO 및 ZnSnGaO로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있다. 제1 산화물층(104)과 제2 산화물층(105) 은 동일한 산화물 계열일 수도 있고 다를 수도 있다.
예를 들면 활성층(106)을 형성하는 제1 산화물층(104)은 ZnInO를 포함하고, 소스 및 드레인 전극(107a, 107b)을 형성하는 제2 산화물층(105)은 ZnInGaO를 포함하도록 할 수 있다. 이러한 구조를 얻기 위해 증착의 초기에는 Zn소스, In소스 및 O소스를 공급하여 이들간에 화학적 반응이 일어나 ZnInO를 포함하는 막을 형성한다. 이 때 각 소스는 동시에 또는 각각 주입될 수 있다. 또한 반응 후에 잔존하는 불필요한 물질을 제거하기 위하여 퍼지단계를 포함할 수 있다. ZnInO를 포함하는 막을 형성한 후에는 Zn소스, In소스, Ga소스 및 O소스를 공급하여 이들간에 화학적 반응이 일어나 ZnInGaO를 포함하는 막을 형성한다.
제1 산화물층(104)과 제2 산화물층(105)은 ALD방법으로 형성하므로 한 챔버에서 인시츄(insitu)로 연속으로 형성할 수 있다.
활성층(106)은 반도체의 역할, 소스 및 드레인 전극(106a, 107b)은 도체역할을 하므로 각각의 캐리어 농도는 달라야 한다. 즉 소스 및 드레인 전극(106a, 107b)은 활성층(106)보다 상대적으로 높은 캐리어 농도를 가져야 한다. 이를 위해서 ALD방법으로 제1 산화물층(104) 및 제2 산화물층(105)을 형성할 때 각각의 캐리어 농도를 조절할 필요가 있다. 캐리어 농도를 용이하게 조절하기 위해서는 ALD 방법으로 박막을 형성 시 온도를 조절하면 된다. 즉 캐리어 농도가 상대적으로 낮은 제1 산화물층(104)을 형성 시엔 고온에서 진행하고 캐리어 농도가 상대적으로 높은 제2 산화물층(105)을 형성 시엔 저온에서 진행하면 용이하게 캐리어 농도를 조절할 수 있다.
2005년 발행된 논문(S. K. Kim et al, Thin Solid Films 478 (2005) 103 )을 참조하면 ALD방법으로 ZnO박막 형성시 온도의 변화에 따라 캐리어 농도가 변하는 것이 설명되어 있다.
즉 ALD 방법으로 ZnO박막 형성 시 별도의 도펀트를 주입하지 않고 온도 조절을 통하여 캐리어 농도를 조절할 수 있다.
ALD 방법으로 활성층(106)과 소스 및 드레인 전극(107a, 107b)을 형성 시 온도를 조절하여 활성층(106)의 캐리어 농도는 1E14 내지 1E15 cm-3, 소스 및 드레인 전극(107a, 107b)의 캐리어 농도는 1e16 내지 1e20 cm-3로 형성할 수 있다.
온도를 조절하여 활성층(106)과 소스 및 드레인 전극(107a, 107b)을 형성하는 방법은 다양할 수 있다.
예를 들면 옥시던트(oxidant)로 H20를 사용하여 ALD방법으로 ZnO박막 형성 시에는 온도가 증가함에 따라 캐리어 농도가 증가한다. 그러므로 옥시던트(oxidant)로 H20를 사용하여 ALD 방법으로 ZnO를 포함하는 활성층과 소스 및 드레인 전극을 형성할 경우에 활성층(106)을 형성하는 단계의 공정 온도보다 소스 및 드레인 전극(107a, 107b)을 형성하는 단계의 공정 온도가 더 높다.
대략적으로 50도 내지 180도로 공정을 진행하면 1E14 내지 1E15 cm-3 의 캐리어 농도를 얻을 수 있고, 180도 내지 250도로 공정을 진행하면 1e16 내지 1e20 cm-3 의 캐리어 농도를 얻을 수 있다. 그러므로 옥시던트(oxidant)로 H20를 사용하여 ALD방법으로 공정을 진행하면 활성층(106)을 형성할 때 공정 진행 온도는 50도 내지 180도이고 소스 및 드레인 전극을 형성할 때 공정 진행 온도는 180도 내지 250도일 수 있다.
활성층(106)의 캐리어 농도를 1E14 내지 1E15 cm-3 로 할 경우에 활성층(106)의 전기 전도도 및 이동도가 반도체의 전기 전도도 및 이동도의 값을 갖도록 할 수 있다. 또한 소스 및 드레인 전극(107a, 107b)의 캐리어 농도를 1e16 내지 1e20 cm-3로 할 경우에 소스 및 드레인 전극(107a, 107b)의 전기 전도도 및 이동도가 금속의 전도도 및 이동도의 값을 갖도록 할 수 있다.
도 3을 참조하면 ALD방법으로 제1 산화물층(104)과 제2 산화물층(105)을 형성한 후에 포토 리소 그래피법을 이용하여 활성층(106)과 소스 전극(107a)및 드레인 전극(107b)을 패터닝한다.
ALD 방법으로 제1 산화물층(104) 및 제2 산화물층(105)을 형성한 후에 하프톤 마스크(halftone mask)를 이용해 활성층(106)과 소스 전극(107a) 및 드레인 전극(107b)을 일괄적으로 패터닝할 수 있다. 특히 활성층(106)과 소스 전극(107a) 및 드레인 전극(107b)은 모두 ZnO계열의 산화물을 포함하므로 이들을 동시에 패터닝 하기 용이하다. 1개의 마스크를 이용하여 1개의 포토 리소그래피 공정으로 활성 층(106)과 소스 전극(107a) 및 드레인 전극(107b)을 형성하므로 공정수가 감소한다. 결과적으로 비용 및 시간이 절약되는 효과가 생긴다.
박막 트랜지스터의 특성은 활성층과 소스 및 드레인 전극간의 계면특성에 크게 좌우된다. 특히 소스 및 드레인 전극과 접하는 활성층의 콘택 저항은 박막 트랜지스터의 전기적 특성을 좌우하는 계면 특성 중 하나이다. 또한 소스 및 드레인 전극과 접하는 활성층의 콘택 저항은 활성층 표면의 거칠기 특성에 비례하는 경향이 있다. 그러므로 소스 및 드레인 전극과 접하는 활성층의 표면을 거칠지 않도록 형성하는 것이 중요하다. 통상 활성층은 박막 형성법 중 하나인 스퍼터링을 이용해 형성한다. 스퍼터링방법을 이용하여 ZnO로 활성층을 형성하게 되면 RMS 거칠기값이 3 나노미터 이상의 값을 갖게 된다.
그러나 본 발명은 활성층(106)과 소스 전극(107a) 및 드레인 전극(107b)을 ALD방법을 이용하여 인시츄(insitu)로 연속 형성한다. ALD 방법을 이용하여 활성층을 형성하게 되면 RMS거칠기 값이 1 나노미터 이하의 값을 갖게 된다. 이는 ALD방법을 이용하여 박막을 형성하면 낮은 온도에서도 박막 내부에 피닝(pinning)이 없는 치밀한(dense)한 막을 얻을 수 있고 균일한 표면 특성을 얻을 수 있기 때문이다.
2006년에 발행된 논문[Park et al. "Characteristics of ZnO thin films by means of plasma-enhanced atomic layer deposition", Electrochemical and Solid-State Letters, 9, G209 (2006)]을 참조하면 이러한 ALD방법으로 형성된 ZnO필름의 RMS거칠기 값이 1나노미터 이하인 것을 알 수 있다.
또한 활성층(106)과 이와 접하는 소스 전극(107a) 및 드레인 전극(107b)을 ALD방법을 이용하여 형성하게 되면 인시츄(insitu)로 공정을 수행하기가 용이해진다. 인시츄(insitu)로 공정을 진행하면 소스 및 드레인 전극과 접하는 활성층(106)표면의 거칠기 특성이 더욱 향상된 박막 트랜지스터를 형성할 수 있다.
활성층(106)표면의 거칠기 값이 감소하면 결과적으로 활성층(106)과 소스 및 드레인 전극(107a, 107b)간의 계면 특성이 향상된다. 계면 특성이 향상하여 활성층(106)과 소스 및 드레인 전극(107a, 107b)간 계면의 콘택 저항이 감소한다. 본 발명의 일 실시예에 관한 박막 트랜지스터는 활성층(106)과 소스 및 드레인 전극(107a, 107b)간 계면의 콘택 저항이 감소한 결과 전기적 특성이 향상된다.
도 4 내지 도 6은 본 발명의 다른 실시예에 관한 박막 트랜지스터의 제조 방법을 순차적으로 도시한 개략적인 단면도이다. 이하에서는 전술한 실시예와 상이한 점을 중심으로 설명한다. 동일한 참조부호는 동일한 부재를 나타낸다.
본 실시예에 의한 박막 트랜지스터는 활성층(204), 소스 및 드레인 전극(205) 및 게이트 전극(202)을 포함한다.
박막 트랜지스터는 기판(100)상에 형성된다. 기판(100)상에 버퍼층(101)을 형성할 수 있다. 도 4를 참조하면 버퍼층(101)상에 활성층(206) 과 소스 및 드레인 전극(207a, 207b)을 형성하기 위하여 ZnO계열의 산화물로 제1 산화물층(204) 및 제2 산화물층(205)을 형성한다. 이 때 ALD(atomic layer deposition)방법을 이용하여 제1 산화물층(204) 및 제2 산화물층(205)을 인시츄(insitu)공정으로 형성한다.
ZnO계열의 산화물은 ZnSnO, ZnInO, ZnInGaO 및 ZnSnGaO로 이루어지는 군으로부터 선택된 어느 하나를 포함할 수 있다. 제1 산화물층(204)과 제2 산화물층(205) 은 동일한 산화물 계열일 수도 있고 다를 수도 있다.
예를 들면 활성층(206)을 형성하는 제1 산화물층(204)은 ZnInO를 포함하고, 소스 및 드레인 전극(207a, 207b))을 형성하는 제2 산화물층(205)은 ZnInGaO를 포함하도록 할 수 있다. 이러한 구조를 얻기 위해 증착의 초기에는 Zn소스, In소스 및 O소스를 공급하여 이들간에 화학적 반응이 일어나 ZnInO를 포함하는 막을 형성한다. 이 때 각 소스는 동시에 또는 각각 주입될 수 있다. 또한 반응 후에 잔존하는 불필요한 물질을 제거하기 위하여 퍼지단계를 포함할 수 있다. ZnInO을 포함하는 막을 형성한 후에는 Zn소스, In소스, Ga소스 및 O소스를 공급하여 이들간에 화학적 반응이 일어나 ZnInGaO를 포함하는 막을 형성한다.
제1 산화물층(204)과 제2 산화물층(205)을 ALD방법으로 형성하므로 한 챔버에서 인시츄(insitu)로 연속으로 형성할 수 있다.
활성층(206)의 캐리어 농도는 1E14 내지 1E15 cm-3, 소스 및 드레인 전극(207a, 207b)의 캐리어 농도는 1e16 내지 1e17 cm-3일 수 있다. 이를 위해 ALD방법으로 제1 산화물층(204) 및 제2 산화물층(205)을 형성할 때 온도를 조절한다. ALD방법으로 박막을 형성하는 경우 고온에서 진행할수록 캐리어 농도가 높아지게 된다. 그러므로 활성층(206)을 이루는 제1 산화물층(204)을 형성하는 단계보다 소스 및 드레인 전극(207a, 207b)을 이루는 제2 산화물층(205)을 형성하는 단계의 공정 온도가 더 높은 상태에서 ALD 방법으로 공정을 진행하게 된다.
도 5를 참조하면 ALD방법으로 제1 산화물층(204)과 제2 산화물층(205)을 형 성한 후에 포토 리소 그래피법을 이용하여 활성층(206)과 소스 전극(207a) 및 드레인 전극(207b)을 패터닝한다.
ALD 방법으로 제1 산화물층(204) 및 제2 산화물층(205)을 형성한 후에 하프톤 마스크(halftone mask)를 이용해 활성층(206)과 소스 전극(207a) 및 드레인 전극(207b)을 일괄적으로 패터닝할 수 있다.
소스 및 드레인 전극(207a, 207b)상에 소스 및 드레인 전극(207a, 207b)을 덮도록 SiO2, SiNx 등으로 게이트 절연막(203)을 형성한다. 또한 게이트 절연막(203)은 금속 산화물 또는 금속 질화물과 같은 무기물로 이루어지거나 절연성 고분자와 같은 유기물로 형성될 수도 있다.
게이트 절연막(203)상에 게이트 전극(202)을 형성한다. 게이트 전극(202)은 TFT 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결되어 있다. 게이트 전극(202)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에서도 전술한 실시예와 마찬가지로 활성층(206)과 소스 전극(207a) 및 드레인 전극(207b)을 ALD방법을 이용하여 인시츄(insitu)로 연속 형성한다. 이러한 방법을 이용하면 소스 및 드레인 전극(207a, 207b)과 접하는 활성층(206)표면의 거칠기 특성이 향상되어 거칠기 RMS(root mean square)값이 1 나노미터 이하가 되는 박막 트랜지스터를 형성할 수 있다. 소스 및 드레인 전극(207a, 207b)과 접하는 활성층(206) 표면의 거칠기 값이 감소하면 계면 특성이 향상되어 활성층(206)과 소스 및 드레인 전극(207a, 207b)간 계면의 콘택 저항이 감소한다. 결과적으로 박막 트랜지스터의 전기적 특성이 향상된다.
도 1은 바텀 게이트 구조, 도 3은 탑 게이트 구조의 박막 트랜지스터를 도시하고 있으나 이는 바텀 게이트 구조 및 탑 게이트 구조의 일 예를 든 것이고 다양한 구조로 변형이 가능하다.
본 발명의 일 실시예에 관한 박막 트랜지스터는 유기 발광 표시 장치와 같은 평판 표시 장치의 각 화소들을 구동하는 구동소자로 포함될 수 있다.
도 7은 도 3의 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 도시한 개략적인 단면도이다. 도 7은 본 발명의 일 실시예에 관한 유기 발광 표시 장치로 능동 구동형(active matrix type: AM)을 도시하고 있다.
도 7에서 볼 수 있는 바와 같이, 본 발명의 일 실시예에 관한 유기 발광 표시 장치는 기판(100), 유기 전계 발광 소자(130)를 포함한다.
기판(100)의 상면에 박막 트랜지스터(TFT)가 형성되어 있다. 이 박막 트랜지스터(TFT)는 각 화소별로 적어도 하나씩 형성되는 데, 유기 전계 발광 소자(130)에 전기적으로 연결된다. 박막 트랜지스터는 도 3에 도시한 박막 트랜지스터이다. 전술한 실시예와 동일한 점은 생략하고 동일한 참조부호는 동일한 부재를 나타낸다.
기판(100)상에 버퍼층(101)이 형성되고, 버퍼층(101)상에 게이트 전극(102)이 형성된다. 게이트 전극(102)상에 게이트 절연막(103)이 형성된다. 게이트 절연막(103)상에 활성층(106), 소스 전극(107a) 및 드레인 전극(107b)이 형성된다.
박막 트랜지스터를 덮도록 소스 및 드레인 전극(107a, 107b) 상부에 평탄화 막(108)이 형성된다. 평탄화막(108)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있는데 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함되도록 할 수 있고, 유기 절연막으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함되도록 할 수 있다. 평탄화막(108)은 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
평탄화막(108) 상부에는 유기 전계 발광 소자(130)의 애노우드 전극이 되는 제1 전극(111)이 형성되고, 이를 덮도록 절연물로 화소 정의막(109)(pixel define layer)이 형성된다. 이 화소 정의막(109)에 소정의 개구를 형성한 후, 이 개구로 한정된 영역 내에 유기 전계 발광 소자(130)의 유기 발광층(112)을 형성한다. 그리고, 전체 화소들을 모두 덮도록 유기 전계 발광 소자(130)의 캐소오드 전극이 되는 제2 전극(114)이 형성된다. 물론 제1 전극(111)과 제2 전극(114)의 극성은 서로 반대로 바뀌어도 무방하다.
유기 전계 발광 소자(130)는 전류의 흐름에 따라 빛을 발광하여 화상을 표시하는 것으로 TFT의 소스 및 드레인 전극(105)중 하나의 전극에 콘택홀을 통하여 전기적으로 연결된 제1 전극(111), 유기 발광층(112) 및 제2 전극(114)을 포함한다.
제1 전극(111)은 포토 리소그래피법에 의해 소정의 패턴으로 형성할 수 있다. 제1 전극(111)의 패턴은 화소에 대응하는 형태로 형성될 수 있다. 제1 전 극(111)의 상부로 제2 전극(114)이 배치되는데 외부단자(미도시)에 연결하여 캐소오드(cathode)전극으로 작용할 수 있다. 제2 전극(114)의 경우에는 화상이 구현되는 액티브 영역 전체에 걸쳐 형성될 수 있다. 제1 전극(111)의 극성과 제2 전극(114)의 극성은 서로 반대가 되어도 무방하다.
전면 발광형(top emission type)일 경우, 제1 전극(111)은 반사 전극으로 구비될 수 있고, 제2 전극(114)은 투명 전극으로 구비될 수 있다. 이 때, 제1 전극(111)이 되는 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물 등으로 반사막을 형성한다. 그리고, 제2 전극(114)이 되는 투명 전극은, 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물을 증착하여 형성한다. 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질로 보조 전극층이나 버스 전극 라인을 형성할 수도 있다.
제1 전극(111)과 제2 전극(114)사이에 유기 발광층(112)이 개재한다. 제1 전극(111)과 제2 전극(114)의 사이에 개재된 유기 발광층(112)은 제1 전극(111)과 제2 전극(114)의 전기적 구동에 의해 발광한다. 유기 발광층(112)은 저분자 또는 고분자 유기물을 사용할 수 있다. 유기 발광층(112)이 저분자 유기물로 형성되는 경우 유기 발광층(112)을 중심으로 제1 전극(111)의 방향으로 정공 수송층(HTL:hole transport layer) 및 정공 주입층(HIL: hole injection layer) 등이 적층되고, 제2 전극(114) 방향으로 전자 수송층 (ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer)등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다.
유기 전계 발광 소자(130) 상에 유기 전계 발광 소자(130)를 봉지하는 밀봉 부재(미도시)가 형성된다. 밀봉 부재는 외부의 수분이나 산소 등으로부터 유기 전계 발광 소자(30)를 보호하기 위해 형성한다. 도 7에 도시한 것과 같은 전면 발광형 구조에서는 밀봉 부재는 투명한 재질로 이루어진다. 이를 위해 글라스 기판, 플라스틱 기판 또는 유기물과 무기물의 복수의 중첩된 구조일 수도 있다.
본 실시예에서는 유기 발광 표시 장치가 도 3에 도시한 박막 트랜지스터를 포함하고 있으나 도 6에 도시한 박막 트랜지스터를 포함하여도 무방하다.
또한 본 발명에서는 유기 발광 표시 장치만을 설명하고 있으나 본 발명의 박막 트랜지스터는 액정 표시 장치 등 다른 평판 표시 장치에도 적용이 가능하다.
본 발명에 관한 박막 트랜지스터와 그 제조 방법 및 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조 방법은 활성층과 소스 및 드레인 전극간의 콘택 저항이 감소할 수 있다.
도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다

Claims (13)

  1. 게이트 전극;
    상기 게이트 전극과 절연되고 산화물로 형성된 활성층;
    상기 게이트 전극과 절연되고, 상기 활성층과 전기적으로 연결되도록 상기 활성층에 접하도록 산화물로 형성된 소스 및 드레인 전극을 포함하고,
    상기 활성층과 상기 소스 및 드레인 전극은 ALD방법을 이용해 인시츄(insitu)로 형성되고, 상기 소스 및 드레인 전극과 접하는 상기 활성층의 표면의 RMS거칠기 값이 1 나노미터 이하인 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 활성층 및 상기 소스 및 드레인 전극은 Zn을 포함하는 산화물로 형성된 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 산화물은 ZnSnO, ZnInO, ZnInGaO 및 ZnSnGaO로 이루어지는 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터.
  4. 제1 항에 있어서,
    상기 활성층의 캐리어 농도는 1E14 내지 1E15 cm-3, 상기 소스 및 드레인 전극의 캐리어 농도는 1e16 내지 1e17 cm-3로 형성된 박막 트랜지스터.
  5. 제1 항 내지 제4 항 중 어느 하나의 항의 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 연결되는 유기 전계 발광 소자를 포함하는 유기 발광 표시 장치.
  6. 기판상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 절연된 활성층을 형성하는 단계; 및
    상기 게이트 전극과 절연되고, 상기 활성층과 전기적으로 연결되도록 상기 활성층과 접하도록 산화물로 소스 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 활성층과 상기 소스 및 드레인 전극은 ALD(atomic layer deposition)방법을 이용하여 인시츄(insitu) 공정으로 형성하는 박막 트랜지스터의 제조 방법.
  7. 제6 항에 있어서,
    상기 활성층 및 상기 소스 및 드레인 전극은 ZnO계열의 산화물로 형성하는 박막 트랜지스터의 제조 방법.
  8. 제7 항에 있어서,
    상기 ZnO계열의 산화물은 ZnSnO, ZnInO, ZnInGaO 및 ZnSnGaO로 이루어지는 군으로부터 선택된 어느 하나를 포함하는 박막 트랜지스터의 제조 방법.
  9. 제6 항에 있어서,
    상기 활성층의 캐리어 농도는 1E14 내지 1E15 cm-3, 상기 소스 및 드레인 전극의 캐리어 농도는 1e16 내지 1e17 cm-3로 형성하는 박막 트랜지스터의 제조 방법.
  10. 제6 항에 있어서,
    상기 활성층을 형성하는 단계의 공정 온도와 상기 소스 및 드레인 전극을 형성하는 단계의 공정 온도가 상이한 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 ALD 방법으로 공정을 진행 시 H20를 옥시던트(oxidant)로 사용하고, 상기 활성층을 형성하는 단계의 공정 온도보다 상기 소스 및 드레인 전극을 형성하는 단계의 공정 온도가 높은 박막 트랜지스터의 제조 방법.
  12. 제6 항에 있어서,
    상기 활성층 및 상기 소스 및 드레인 전극을 형성하는 단계는 하프톤 마스 크(halftone mask)를 이용해 상기 활성층 및 상기 소스 및 드레인 전극을 일괄적으로 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  13. 제6 항 내지 제12 항 중 어느 하나의 항의 박막 트랜지스터를 형성하는 단계; 및
    상기 박막 트랜지스터와 전기적으로 연결되는 유기 전계 발광 소자를 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110050926A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101344856B1 (ko) * 2012-02-08 2013-12-26 한국화학연구원 아연주석산화물 박막의 제조방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010050165A (ja) * 2008-08-19 2010-03-04 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、トランジスタ基板、発光装置、および、表示装置
KR101542840B1 (ko) * 2008-09-09 2015-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2010032834A1 (ja) * 2008-09-22 2010-03-25 セイコーエプソン株式会社 有機半導体装置、有機半導体装置の製造方法、電子デバイス、電子機器および絶縁層形成組成物
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
TWI549198B (zh) 2008-12-26 2016-09-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101600887B1 (ko) * 2009-07-06 2016-03-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN104795323B (zh) * 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
US8624239B2 (en) * 2010-05-20 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101108175B1 (ko) 2010-06-09 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법
WO2012081476A1 (ja) * 2010-12-14 2012-06-21 シャープ株式会社 蒸着装置、蒸着方法、並びに、有機エレクトロルミネッセンス表示装置の製造方法
JP5729055B2 (ja) * 2011-03-18 2015-06-03 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
CN102618843A (zh) * 2012-03-23 2012-08-01 复旦大学 非晶铟镓锌氧化物薄膜的原子层淀积制备方法
US9171960B2 (en) * 2013-01-25 2015-10-27 Qualcomm Mems Technologies, Inc. Metal oxide layer composition control by atomic layer deposition for thin film transistor
US9076825B2 (en) * 2013-01-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
CN103474468A (zh) * 2013-07-12 2013-12-25 福建华映显示科技有限公司 氧化物半导体薄膜晶体管
CN105409003B (zh) * 2013-07-24 2019-03-08 Imec 非营利协会 用于改善金属氧化物半导体层的导电率的方法
CN104241392B (zh) * 2014-07-14 2017-07-14 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板和显示设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289859A (ja) * 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR20070035373A (ko) * 2005-09-27 2007-03-30 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536953A (en) * 1994-03-08 1996-07-16 Kobe Steel Usa Wide bandgap semiconductor device including lightly doped active region
KR100586241B1 (ko) * 2000-10-28 2006-06-02 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 및 제조방법
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101050351B1 (ko) * 2004-09-24 2011-07-19 엘지디스플레이 주식회사 박막트랜지스터 및 그 제조방법
KR100782458B1 (ko) * 2006-03-27 2007-12-05 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289859A (ja) * 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR20070035373A (ko) * 2005-09-27 2007-03-30 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110050926A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101652790B1 (ko) * 2009-11-09 2016-08-31 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US9583638B2 (en) 2009-11-09 2017-02-28 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing a transistor and electronic devices including a transistor
KR101344856B1 (ko) * 2012-02-08 2013-12-26 한국화학연구원 아연주석산화물 박막의 제조방법

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