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KR101108175B1 - 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법 Download PDF

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KR101108175B1
KR101108175B1 KR1020100054504A KR20100054504A KR101108175B1 KR 101108175 B1 KR101108175 B1 KR 101108175B1 KR 1020100054504 A KR1020100054504 A KR 1020100054504A KR 20100054504 A KR20100054504 A KR 20100054504A KR 101108175 B1 KR101108175 B1 KR 101108175B1
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KR
South Korea
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region
layer
electrode
source
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KR1020100054504A
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Inventor
노대현
김성호
Original Assignee
삼성모바일디스플레이주식회사
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Publication date
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Abstract

본 발명은 박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법을 개시한다.
본 발명의 박막 트랜지스터는, 활성층과 활성층의 소스 영역과 드레인 영역의 일부에 각각 대응하여 상기 활성층 상에 구비된 금속부재를 포함하고, 금속부재의 일부가 소스 및 드레인 전극과 접촉하고, 상기 활성층의 상기 금속부재 하부에 대응하는 영역은 비도핑된다.

Description

박막 트랜지스터, 이를 포함하는 디스플레이 장치용 어레이 기판 및 그 제조 방법{Thin film transistor, array substrate for display apparatus using the TFT and manufacturing method of the same}
본 발명은 박막 트랜지스터에 관한 것으로, 더 상세하게는, 대면적 디스플레이 장치에 적용할 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴이 형성된 기판 상에 제작된다.
상기 박막 트랜지스터는 상기 기판 상에 구비되는 배선들을 통해 제공되는 신호들을 스위칭하여 각 화소의 동작을 제어하는 스위칭 소자 및 화소를 구동시키는 구동 소자로 사용된다.
일반적으로 이러한 박막 트랜지스터는 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 활성층을 가지며, 이 활성층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
본 발명은 대면적 디스플레이 구현을 용이하게 하는 박막 트랜지스터 및 이를 포함하는 디스플레이 장치용 어레이 기판을 제공한다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터는, 소스 영역, 드레인 영역 및 채널 영역을 갖는 활성층; 상기 소스 영역과 상기 드레인 영역의 일부에 각각 대응하여 상기 활성층 상에 구비되고, 상부 절연층의 컨택홀에 의해 일부가 노출된 제1금속부재; 상기 활성층의 채널 영역에 대응하여 구비된 게이트 전극; 및 상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 연결시키는 제2금속부재;를 포함할 수 있다.
상기 활성층은 상기 제1금속부재에 대응하는 영역 및/또는 상기 게이트 전극에 대응하는 영역이 비도핑될 수 있다.
상기 제2금속부재는 상기 노출된 제1금속부재의 일부와 접촉하고 상기 컨택홀을 채울 수 있다.
상기 제1금속부재는 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금을 포함할 수 있고, 또는, 상기 제2금속부재와 동일한 물질로 형성될 수 있다.
상기 활성층은 다결정 실리콘으로 형성될 수 있다.
상기 게이트 전극은, 투명 전도성 물질로 형성된 제1게이트 전극; 및 상기 제1게이트 전극 상부에 형성된 제2게이트 전극;을 포함할 수 있다.
본 발명의 바람직한 일 실시예에 따른 디스플레이 장치용 어레이 기판은, 기판 상부에 형성된 소스 영역, 드레인 영역 및 채널 영역을 갖는 제1활성층; 상기 소스 영역과 상기 드레인 영역의 일부에 각각 대응하여 상기 활성층 상에 구비되고, 상부 절연층의 컨택홀에 의해 일부가 노출된 금속부재; 상기 활성층의 채널 영역에 대응하여 구비된 게이트 전극; 및 상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 연결시키는 소스 및 드레인 전극;을 포함하는 박막 트랜지스터를 포함할 수 있다.
상기 게이트 전극은, 투명 전도성 물질로 형성된 제1게이트 전극; 및 상기 제1게이트 전극 상부에 형성된 제2게이트 전극;을 포함할 수 있다.
상기 디스플레이 장치용 어레이 기판은, 상기 제1활성층과 동일층에 배치된 제2활성층과, 상기 금속부재와 동일층에 배치되고 상기 제2활성층 상부에 배치된 제1전극과, 상기 제1게이트 전극과 동일한 물질로 형성되고 상기 제1전극과 대향하여 배치된 제2전극을 포함하는 커패시터;를 더 포함할 수 있다.
상기 디스플레이 장치용 어레이 기판은, 상기 제1게이트 전극과 동일층에 동일한 물질로 형성된 화소전극;을 더 포함할 수 있다.
상기 소스 및 드레인 전극은, 투명 전도성 물질로 형성된 제1 소스 및 드레인 전극; 및 상기 제1 소스 및 드레인 전극 상부에 형성된 제2 소스 및 드레인 전극;을 포함할 수 있다.
상기 디스플레이 장치용 어레이 기판은, 상기 제2 소스 및 드레인 전극과 동일한 물질로 형성된 화소전극;을 더 포함할 수 있다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터를 형성하는 방법은, 기판 상에 반도체층과 금속층을 증착하고, 상기 반도체층과 상기 금속층을 패터닝하여 소스 영역, 드레인 영역 및 채널 영역을 갖는 활성층과, 상기 소스 영역과 상기 드레인 영역의 일부에 각각 대응하는 금속부재를 형성하는 단계; 상기 활성층과 상기 금속부재를 덮는 절연막을 형성하는 단계; 상기 절연막 상에 상기 채널 영역에 대응하는 게이트 전극을 형성하는 단계; 상기 절연막을 통해 상기 활성층의 상기 금속부재에 대응하지 않는 영역을 도핑하는 단계; 및 상기 절연막에 상기 금속부재의 일부를 노출시키는 컨택홀을 형성하는 단계;를 포함할 수 있다.
상기 활성층과 금속부재를 형성하는 단계는, 하프톤(half-tone) 마스크를 이용하여 상기 활성층과 상기 금속부재를 동시에 형성하는 단계;일 수 있다.
상기 방법은, 상기 컨택홀을 채우며 상기 금속부재와 접촉하는 소스 및 드레인 전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 바람직한 일 실시예에 따른 디스플레이 장치용 어레이 기판을 형성하는 방법은, 기판 상에 반도체층과 금속층을 증착하고, 상기 반도체층과 상기 금속층을 패터닝하여, 박막 트랜지스터 활성층과 상기 박막 트랜지스터 활성층의 소스 영역과 드레인 영역의 일부에 각각 대응하는 금속부재, 및 커패시터 활성층과 상기 커패시터 활성층 상부의 제1전극을 형성하는 단계; 상기 박막 트랜지스터 활성층과 금속부재, 및 상기 커패시터 활성층과 제1전극을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 상기 박막 트랜지스터 활성층의 채널 영역에 대응하는 게이트 전극과 상기 커패시터의 제1전극에 대응하는 제2전극을 형성하는 단계; 상기 절연막을 통해 상기 박막 트랜지스터 활성층의 상기 금속부재에 대응하지 않는 영역을 도핑하는 단계; 및 상기 절연막에 상기 금속부재의 일부를 노출시키는 컨택홀을 형성하는 단계;를 포함할 수 있다.
상기 반도체층과 상기 금속층을 패터닝하는 단계는, 하프톤(half-tone) 마스크를 이용하여 상기 박막 트랜지스터 활성층과 상기 커패시터 활성층, 및 상기 금속부재와 상기 제1전극을 동시에 형성하는 단계;일 수 있다.
상기 게이트 전극 및 상기 제2전극을 형성하는 단계는, 상기 절연막 상에 투명 도전성 물질의 제1게이트 전극과 상기 제2전극을 형성하는 단계; 및 상기 제1게이트 전극 상부에 제2게이트 전극을 형성하는 단계;를 포함하고, 상기 제1게이트 전극 및 상기 제2전극과 동시에 동일 물질로 화소 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 방법은, 상기 컨택홀을 채우며 상기 금속부재와 접촉하는 소스 및 드레인 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 소스 및 드레인 전극을 형성하는 단계는, 상기 컨택홀을 채우며 상기 금속부재와 접촉하는 투명 도전성 물질의 제1 소스 및 드레인 전극을 형성하는 단계; 및 상기 제1 소스 및 드레인 전극 상부에 제2 소스 및 드레인 전극을 형성하는 단계;를 포함하고, 상기 제1 소스 및 전극과 동시에 동일 물질로 화소 전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 박막 트랜지스터는 다결정 실리콘 박막의 활성층 상부에 소스 영역과 드레인 영역에 대응하는 금속 배선을 형성하고, 활성층의 옴익 영역이 채널 영역 양단의 도핑된 영역과, 금속 배선 하부 및/또는 게이트 전극에 대응하는 영역 하부의 도핑되지 않은 영역을 구비한다. 따라서, 본 발명의 박막 트랜지스터는 다양한 표시 장치에 적용되어 대면적 표시 장치의 구현을 용이하게 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하는 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 커패시터를 포함하는 표시 장치의 기판 제조 방법을 설명하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터와 커패시터를 구비한 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터와 커패시터를 구비한 디스플레이 장치를 개략적으로 도시한 단면도이다.
이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면상의 동일한 부호는 동일한 요소를 지칭한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들은 명세서의 명확성을 위해 두께를 확대하여 나타내었다. 또한 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하는 단면도이다.
도 1a를 참조하면, 기판(10) 상에 완충층(11), 반도체층(12), 및 금속층(13)을 순차로 형성한다.
상기 기판(10)은 투명 기판으로 형성할 수 있으며, SiO2를 주성분으로 하는 투명한 유리 재질일 수 있고, 투명한 플라스틱일 수도 있다.
상기 기판(10) 상에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 완충층(11)을 형성한다. 완충층(11)은 필요에 따라 형성할 수 있는 것으로, 완충층(11) 없이 기판(10) 상에 직접 반도체층(12)을 형성할 수도 있다.
상기 반도체층(12)은 비정질 실리콘(amorphous silicon)을 증착한 후 다결정 실리콘으로 결정화하여 형성한다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, SLS(sequential lateral solidification)법, JIC(Joul-heating induced crystallization)법 등 다양한 방법이 사용될 수 있다. 상기 JIC법의 경우 상기 금속층(13)으로부터 발생하는 줄 열이 이용될 수 있다. 상기 반도체층(12)은 결정화된 다결정 실리콘(poly silicon)일 수 있다.
상기 완충층(11) 및 반도체층(12)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다.
상기 반도체층(12) 상에는 금속층(13)이 증착된다. 상기 금속층(13)은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금층(Mo-Ti alloy layer)일 수 있다. 또한, 상기 금속층(13)은 후속 공정에서 형성될 소스 및 드레인 전극의 형성 물질과 동일한 물질로 형성될 수 있다.
도 1b를 참조하면, 상기 완충층(11), 반도체층(12), 및 금속층(13)이 적층된 기판(10) 전면에 걸쳐 감광막(photoresistor)(14)을 도포한다.
상기 기판(10) 상부에 패터닝을 위한 마스크(M)를 배치하고 감광막에 소정 파장대의 광을 조사하여 노광을 실시한다. 상기 마스크(M)는 광투과부(M1)와 광차단부(M2) 뿐만 아니라 반투과부(M3)를 구비한 하프톤(half-tone) 마스크가 사용될 수 있다. 박막 트랜지스터의 채널 영역에 대응하는 영역과 소스 및 드레인 영역의 에지부에 대응하는 영역에 상기 하프톤 마스크(M)의 반투과부(M3)가 위치한다.
본 실시예에서는 광에 노출된 부분이 제거되는 포지티브 감광제(positive-PR)가 사용되었지만, 본 발명은 이에 한정되지 않고 네가티브 감광제(negative-PR)가 사용될 수 있음은 물론이다.
도 1c를 참조하면, 상기 감광막(14)을 이용하여 상기 반도체층(12) 및 금속층(13)을 에칭한다.
도 1b에서 감광된 부분의 감광막을 제거하는 과정을 거친 후, 하프톤 마스크(M)의 광투과부(M1)에 대응하는 감광막 부분은 제거되고, 광차단부(M2)에 대응하는 감광막 부분과 반투과부(M3)에 대응하는 감광막 부분이 남아, 감광막 패턴(114)이 잔존한다. 이때, 반투과부(M3)에 대응하는 감광막 부분의 두께는 광차단부(M2)에 대응하는 감광막 부분의 두께보다 얇으며, 이 감광막의 두께는 반투과부(M3)의 패턴을 구성하는 물질의 성분비 또는 두께로 조절할 수 있다.
상기 감광막 패턴(114)을 마스크로 이용하여, 에칭 장비로 상기 기판(10) 상의 반도체층(12)과 금속층(13)을 1차 에칭한다. 이때, 에칭은 습식 에칭 및 건식 에칭 모두 적용 가능하며, 건식 에칭을 적용할 경우에는 플라즈마 식각, 반응 이온 식각(Reactive Ion Etching: RIE), 반응 스퍼터 식각(Reactive Sputter Etching), 반응이온빔 밀링 등의 방법이 적용될 수 있다. 습식 에칭을 적용할 경우에는 상기 반도체층(12)과 상기 금속층(13)을 동시에 에칭 가능한 에천트를 이용하여 에칭하거나 상기 반도체층(12)과 상기 금속층(13)을 각각 다른 에천트를 이용하여 에칭할 수 있다. 상기 반도체층(12)과 금속층(13)은 제조하고자 하는 박막 트랜지스터의 규격에 따른 사이즈로 패터닝되고, 상기 반도체층(12)과 금속층(13)은 동일한 사이즈로 패터닝된다.
감광막 패턴(114) 하부의 구조물은 이후 박막 트랜지스터의 활성층(112)과 금속 배선(113)으로 각각 형성될 수 있다.
도 1d를 참조하면, 상기 감광막 패턴(114)을 이용하여 상기 반도체층(12)과 금속층(13)을 2차 에칭한다.
상기 감광막 패턴(114) 하부의 금속층(13)의 일부가 식각되어, 채널 영역(C)이 형성된 활성층(112)과, 상기 활성층(112)의 소스 영역(S)과 드레인 영역(D)에 대응하여 금속 배선(113)이 형성된다. 상기 채널 영역(C)은 박막 트랜지스터의 규격 및 용도에 따라 길이가 결정될 수 있다.
상기 실시예에서, 상기 금속 배선(113)은 상기 활성층(112)의 에지부로부터 소정 거리 떨어져 위치하고 있으나, 상기 금속 배선(113)의 에지부와 상기 활성층(112)의 에지부가 일치하도록 형성할 수도 있다.
도 1e를 참조하면, 상기 금속 배선(113) 상부에 남아있는 감광막 패턴(114)의 일부를 제거한다.
상기 활성층(112)은 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)을 갖는다. 상기 소스 영역(S)과 드레인 영역(D)의 위치는 바뀔 수 있다.
상기 금속 배선(113)은 이후 에치 스토퍼(etch stopper)로서 소스 및 드레인 전극을 형성하기 위해 컨택홀을 형성하는 후속 공정에서 과식각(over etch)으로부터 활성층(112)의 손상을 방지하는 역할을 담당한다. 또한 상기 금속 배선(113)은 오믹 컨택층의 역할을 담당한다.
도 1f를 참조하면, 상기 활성층(112)과 금속 배선(113)이 형성된 기판(10) 전면에 제1절연막(15)을 적층한다.
상기 제1절연막(15)은 SiOx, SiNx 등의 무기 절연막을 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착할 수 있다. 상기 제1절연막(15)은 단층 또는 복수층으로 포함할 수 있으며, 게이트 절연막의 역할을 한다.
상기 제1절연막(15) 상부에는 상기 활성층(112)의 채널 영역(C)에 대응하여 게이트 전극(16)이 형성된다. 상기 게이트 전극(16)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 형성될 수 있다.
상기 게이트 전극(16)을 셀프 얼라인(self align) 마스크로 사용하여 활성층(112)에 소스 및 드레인 전극을 위한 옴익(omic) 영역을 형성하기 위해 이온 주입법과 같은 방법으로 이온 불순물을 도핑한다. 상기 이온 불순물은 3족 또는 5족 원소가 사용될 수 있다.
상기 도핑 결과 활성층(112)에서 게이트 전극(16) 및/또는 금속 배선(113)에 대응하지 않는 부분, 즉, 활성층(112)의 채널 영역(C)과 소스 영역(S)의 경계 영역(A), 채널 영역(C)과 드레인 영역(D)의 경계 영역(A'), 소스 영역(S)의 외곽 영역(B), 및 드레인 영역(D)의 외곽 영역(B')에 이온 불순물이 도핑된다. 따라서, 활성층(112)에 형성된 옴익 영역은 도핑된 다결정 실리콘 박막과 비도핑된 다결정 실리콘 박막을 포함하게 된다. 여기서, 소스 영역(S)의 외곽 영역(B), 및 드레인 영역(D)의 외곽 영역(B')은 이온 불순물이 도핑되지 않을 수 있다.
상기 금속 배선(113)의 두께가 도핑 불순물이 투과될 수 있는 정도로 얇다면, 상기 금속 배선(113) 하부의 소스 영역(S)과 드레인 영역(D)의 일부가 도핑될 수도 있다.
상기 채널 영역(C)과 소스 영역(S)의 경계 영역(A), 채널 영역(C)과 드레인 영역(D)의 경계 영역(A')의 도핑 범위는 채널의 길이에 따라 결정될 수 있다.
다른 예로서, 상기 제1절연막(15)을 형성하고 게이트 전극(16) 형성 전에 도핑을 실시하여 채널 영역(C)에 극성이 다른 불순물을 도핑할 수도 있다.
도 1g를 참조하면, 상기 게이트 전극(16)이 형성된 기판(10) 전면에 제2절연막(17)을 적층하고, 소스 전극(18)과 드레인 전극(19)을 형성한다.
상기 제2절연막(17)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기절연 물질로 스핀 코팅 등의 방법으로 형성된다. 제2절연막(17)은 충분한 두께로 형성되어, 예컨대 전술한 제1절연막(15)보다 두껍게 형성되어, 박막 트랜지스터의 게이트 전극(16)과 소스/드레인 전극(18/19) 사이의 층간 절연막 역할을 수행한다. 한편, 제2절연막(17)은 상기와 같은 유기 절연 물질뿐만 아니라, 전술한 제1절연막(15)과 같은 무기절연 물질로 형성될 수 있으며, 유기절연 물질과 무기절연 물질을 교번하여 형성할 수도 있다.
이후, 상기 제1절연막(15)과 제2절연막(17)에 컨택홀들(H1, H2)을 형성한다. 이때, 상기 금속 배선(113)을 에치스토퍼로 하여 상기 금속 배선(113)의 일부를 노출시킨다. 따라서, 상기 금속 배선(113)은 제1절연막(15)이 둘러싸고 컨택홀들(H1, H2)에 의해 일부가 노출된다.
상기 제2절연막(17) 상부에는 상기 컨택홀들(H1, H2)을 충진하며 상기 활성층(112)의 소스 영역(S) 및 드레인 영역(D)에 각각 대응하는 소스 전극(18) 및 드레인 전극(19)이 형성된다. 상기 소스 전극(18) 및 드레인 전극(19)은 상기 게이트 전극(16) 형성 물질과 동일한 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 형성될 수 있으며, 이에 한정되지 않고 다양한 도전성 물질들로 형성될 수 있다. 상기 소스 전극(18) 및 드레인 전극(19)은 활성층(112) 상부의 금속 배선(113)과 일부 접촉하고, 상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 연결시킨다.
상기 소스 전극(18) 및 드레인 전극(19) 중 하나의 전극은 추후 표시 장치의 화소 전극(미도시)과 전기적으로 연결될 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 커패시터를 포함하는 표시 장치의 기판 제조 방법을 설명하는 단면도이다.
도 2a를 참조하면, 기판(20) 상에 완충층(21), 반도체층(22), 및 금속층(23)을 순차로 형성한다.
상기 기판(20)은 투명 기판으로 형성할 수 있으며, SiO2를 주성분으로 하는 투명한 유리 재질일 수 있고, 투명한 플라스틱일 수도 있다.
상기 기판(20) 상에는 기판(20)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 완충층(21)을 형성한다. 완충층(21)은 필요에 따라 형성할 수 있는 것으로, 완충층(21) 없이 기판(20) 상에 직접 반도체층(22)을 형성할 수도 있다.
상기 반도체층(22)은 비정질 실리콘(amorphous silicon)을 증착한 후 다결정 실리콘으로 결정화하여 형성한다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, SLS(sequential lateral solidification)법, JIC(Joul-heating induced crystallization)법 등 다양한 방법이 사용될 수 있다. 상기 JIC법의 경우 상기 금속층(23)으로부터 발생하는 줄 열이 이용될 수 있다. 상기 반도체층(22)은 결정화된 다결정 실리콘(poly silicon)일 수 있다.
상기 완충층(21) 및 반도체층(22)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다.
상기 금속층(23)은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금층(Mo-Ti alloy layer)일 수 있다. 또한, 상기 금속층(23)은 후속 공정에서 형성될 소스 및 드레인 전극의 형성 물질과 동일한 물질로 형성될 수 있다.
도 2b를 참조하면, 상기 완충층(21), 반도체층(22), 및 금속층(23)이 적층된 기판(20) 전면에 걸쳐 감광막(24)을 도포한다.
상기 기판(20) 상부에는 패터닝을 위한 마스크(M)를 배치하고 감광막에 소정 파장대의 광을 조사하여 노광을 실시한다. 상기 마스크(M)는 광투과부(M1)와 광차단부(M2) 뿐만 아니라 반투과부(M3)를 구비한 하프톤(half-tone) 마스크가 사용될 수 있다. 채널 영역에 대응하는 영역과 소스 및 드레인 영역의 에지부에 대응하는 영역에 상기 하프톤 마스크(M)의 반투과부(M3)가 위치한다.
도 2c를 참조하면, 상기 감광막(24)을 이용하여 상기 반도체층(22) 및 금속층(23)을 에칭한다.
도 2b에서 감광된 부분의 감광막을 제거하는 과정을 거친 후, 박막 트랜지스터 영역의 감광막 패턴(124a)과 커패시터 영역의 감광막 패턴(124b)이 잔존한다. 이때, 하프톤 마스크(M)의 광투과부(M1)에 대응하는 감광막 부분은 제거되고, 광차단부(M2)에 대응하는 감광막 부분과 반투과부(M3)에 대응하는 감광막 부분이 남아있다.
상기 감광막 패턴(124a, 124b)을 마스크로 이용하여, 에칭 장비로 상기 기판(20) 상의 반도체층(22)과 금속층(23)을 1차 에칭한다. 이때, 에칭은 습식 에칭 및 건식 에칭 모두 적용 가능하며, 상기 반도체층(22)과 상기 금속층(23)을 동시에 에칭하거나 상기 반도체층(22)과 상기 금속층(23)을 각각 차례로 에칭할 수 있다.
상기 반도체층(22)과 금속층(23)은 박막트랜지스터 영역(T)에서는 제조하고자 하는 박막 트랜지스터의 규격에 따른 사이즈로 패터닝되고, 커패시터 영역(Cap)에서는 커패시터의 규격에 따른 사이즈로 패터닝된다. 상기 박막트랜지스터 영역(T)과 커패시터 영역(Cap)에서 반도체층(22)과 금속층(23)은 동일한 사이즈로 패터닝된다.
감광막 패턴(124a, 124b) 하부의 구조물은 이후 박막 트랜지스터의 제1활성층(122a)과 금속 배선(123a), 및 커패시터의 제2활성층(122b)과 제1커패시터전극(123b)으로 각각 형성될 수 있다.
도 2d를 참조하면, 상기 감광막 패턴(124a, 124b)을 이용하여 상기 반도체층(22)과 금속층(23)을 2차 에칭한다.
상기 감광막 패턴(124a) 하부의 금속층(23)의 일부가 식각되어, 채널 영역(C)이 형성된 제1활성층(122a)과, 상기 제1활성층(122a)의 소스 영역(S)과 드레인 영역(D)에 대응하는 금속 배선(123a)이 형성된다. 상기 채널 영역(C)은 박막 트랜지스터의 규격 및 용도에 따라 길이가 결정될 수 있다.
상기 금속 배선(123a)은 상기 제1활성층(122a)의 에지부로부터 소정 거리 떨어져 위치하고 있으나, 상기 금속 배선(123a)의 에지부와 상기 제1활성층(122a)의 에지부가 일치하도록 형성할 수도 있다.
2차 에칭시, 커패시터 영역의 제2활성층(122b)과 제1커패시터전극(123b)은 추가 패터닝이 없다.
도 2e를 참조하면, 상기 박막 트랜지스터 영역의 금속 배선(123a)과 상기 커패시터 영역의 제1커패시터전극(123b) 상부에 남아있는 감광막 패턴(124a, 124b)의 일부를 제거한다.
제1활성층(122a)은 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)을 갖는다. 상기 소스 영역(S)과 드레인 영역(D)의 위치는 바뀔 수 있다.
상기 금속 배선(123a)은 이후 에치 스토퍼(etch stopper)로서 소스 및 드레인 전극을 형성하기 위해 컨택홀을 형성하는 후속 공정에서 과식각(over etch)으로부터 제1활성층(122a)의 손상을 방지하는 역할을 담당한다. 또한 상기 금속 배선(123a)은 오믹 컨택층의 역할을 담당한다.
도 2f를 참조하면, 박막 트랜지스터 영역(T)의 제1활성층(122a)과 금속 배선(123a), 커패시터 영역(Cap)의 제2활성층(122b)과 제1커패시터전극(123b)이 형성된 기판(20) 전면에 제1절연막(25)을 적층한다.
상기 제1절연막(25)은 SiOx, SiNx 등의 무기 절연막을 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착할 수 있다. 상기 제1절연막(25)은 단층 또는 복수층으로 포함할 수 있으며, 박막 트랜지스터의 게이트 절연막 역할을 하며, 커패시터의 유전체층 역할을 하게 된다.
상기 제1절연막(25) 상부에는 박막 트랜지스터 영역(T)의 게이트 전극(26a)과 커패시터 영역(Cap)의 제2커패시터전극(26b)이 형성된다.
제1절연막(25) 상부에, 제1활성층(122a)의 채널 영역(C)에 대응하는 제1게이트전극(26a')과 제2활성층(122b)에 대응하는 제2커패시터전극(26b)을 형성한다. 상기 제1게이트전극(26a')과 제2커패시터전극(26b)은 동일 물질 동일 두께로 동시에 형성할 수 있으며, ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 가운데 선택된 하나 이상의 물질로 형성할 수 있다.
그 후, 상기 제1게이트전극(26a') 상에 제2게이트전극(26a")을 형성하여, 제1게이트전극(26a')과 제2게이트전극(26a")을 포함하는 게이트 전극(26a)을 형성한다. 상기 제2게이트전극(26a")은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 물질로 형성될 수 있다.
상기 게이트 전극(26a)과 제2커패시터전극(26b)의 형성은, 상기 제1게이트전극(26a')과 상기 제2커패시터전극(26b)을 형성하는 도전층과 상기 제2게이트전극(26a")을 형성하는 도전층을 차례로 증착한 후, 상기 제2커패시터전극(26b) 상부의 도전층을 제거함으로써 형성할 수 있다.
이후, 게이트 전극(26a)을 셀프 얼라인(self align) 마스크로 사용하여 박막 트랜지스터 영역의 제1활성층(122a)을 이온 불순물로 도핑한다. 상기 이온 불순물은 소스 및 드레인 전극을 위한 옴익 영역을 형성하기 위해 이온 주입법과 같은 방법으로 3족 또는 5족 원소가 사용될 수 있다. 상기 도핑 결과, 박막 트랜지스터 영역에서, 게이트전극(26a) 및/또는 금속 배선(123a)에 대응하지 않는 부분, 즉, 제1활성층(122a)의 채널 영역(C)과 소스 영역(S)의 경계 영역(A), 채널 영역(C)과 드레인 영역(D)의 경계 영역(A'), 소스 영역(S)의 외곽 영역(B) 및 드레인 영역(D)의 외곽 영역(B')이 도핑된다. 따라서, 제1활성층(122a)에 형성된 옴익 영역은 도핑된 다결정 실리콘 박막과 비도핑된 다결정 실리콘 박막을 포함하게 된다. 여기서, 소스 영역(S)의 외곽 영역(B), 및 드레인 영역(D)의 외곽 영역(B')은 이온 불순물이 도핑되지 않을 수 있다.
상기 채널 영역(C)과 소스 영역(S)의 경계 영역(A), 채널 영역(C)과 드레인 영역(D)의 경계 영역(A')의 도핑 범위는 채널의 길이에 따라 결정될 수 있다.
상기 금속 배선(123a)의 두께가 도핑 불순물이 투과될 수 있는 정도로 얇다면, 박막 트랜지스터 영역의 제1활성층(122a)에서 게이트전극(26a)에 대응하지 않는 부분과 커패시터 영역의 제2활성층(122b)을 동시에 도핑할 수 있으며, 상기 제1활성층(122a)의 금속 배선(123a)에 대응하는 부분까지 도핑이 가능하다. 이때, 커패시터 영역의 제2활성층(122b)은 도핑이 생략될 수 있다.
물론 필요에 따라 커패시터 영역의 제2활성층(122b)의 도핑과 박막 트랜지스터 영역의 제1활성층(122a)의 도핑은 마스크 등을 이용하여 동시에 도핑하지 않고 시차를 두고 도핑할 수도 있으며, 상이한 도펀트로 도핑할 수도 있고 그 농도를 달리 조정할 수도 있는 등 다양한 변형이 가능함은 물론이다.
다른 예로서, 상기 제1절연막(25)을 형성하고 게이트 전극(26a) 형성 전에 도핑을 실시하여 박막 트랜지스터 영역의 채널 영역(C)에 극성이 다른 불순물을 도핑할 수도 있다.
도 2g를 참조하면, 상기 게이트 전극(26a)과 제2커패시터전극(26b)이 형성된 기판(20) 전면에 제2절연막(27)을 적층하고, 소스 전극(28)과 드레인 전극(29)을 형성한다.
상기 제2절연막(27)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기절연 물질로 스핀 코팅 등의 방법으로 형성된다. 제2절연막(27)은 충분한 두께로 형성되어, 예컨대 전술한 제1절연막(25)보다 두껍게 형성되어, 박막 트랜지스터의 게이트 전극(26a)과 소스/드레인 전극(28/29) 사이의 층간 절연막 역할을 수행한다. 한편, 제2절연막(27)은 상기와 같은 유기 절연 물질뿐만 아니라, 전술한 제1절연막(25)과 같은 무기절연 물질로 형성될 수 있으며, 유기절연 물질과 무기절연 물질을 교번하여 형성할 수도 있다.
이후, 상기 제1절연막(25)과 제2절연막(27)에 컨택홀들(H1, H2)을 형성한다. 이때, 상기 금속 배선(123a)을 에치 스토퍼로 하여 상기 금속 배선(123a)의 일부를 노출시킨다. 따라서, 상기 금속 배선(123a)은 제1절연막(25)이 둘러싸고 컨택홀들(H1, H2)에 의해 일부가 노출된다.
상기 제2절연막(27) 상부에는 상기 제1활성층(122a)의 소스 영역(S) 및 드레인 영역(D)에 각각 대응하여 소스 전극(28) 및 드레인 전극(29)이 상기 컨택홀들(H1, H2)을 충진하며 형성된다. 상기 소스 전극(28) 및 드레인 전극(29)은 상기 제2게이트전극(26a")의 물질과 동일한 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 형성될 수 있으며, 이에 한정되지 않고 다양한 도전성 물질들로 형성될 수 있다.
상기 소스 전극(28) 및 드레인 전극(29) 중 하나의 전극은 추후 표시 장치의 화소 전극(미도시)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터와 커패시터를 구비한 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 본 발명의 디스플레이 장치는 박막 트랜지스터 영역(T), 화소 영역(PX), 커패시터 영역(Cap)에 각각 박막 트랜지스터, 발광소자, 커패시터가 형성된다. 상기 박막 트랜지스터 및 커패시터의 제조 방법은 전술된 도 1a 내지 도 2g의 박막 트랜지스터 및 커패시터의 제조 방법과 동일하므로 상세한 설명은 생략하겠다.
기판(30) 상에는 기판(30)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 완충층(31)이 형성된다. 상기 완충층(31)은 필요에 따라 형성하지 않을 수 있다.
상기 박막트랜지스터는 제1활성층(132a), 게이트 전극(36a) 및 소스/드레인 전극(38/39)으로 구성된다.
상기 제1활성층(132a)은 다결정 실리콘으로 형성될 수 있고, 레이저 또는 줄열을 이용하여 비정질 실리콘을 증착한 후 결정화된 다결정 실리콘으로 형성될 수도 있다.
상기 제1활성층(132a) 상부에는 소스 영역(S)과 드레인 영역(D)에 각각 대응하여 금속 배선(133a)이 구성된다. 상기 금속 배선(133a)은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금(Mo-Ti alloy)으로 형성될 수 있다. 상기 금속 배선(133a)은 에치 스토퍼(etch stopper)로서 상기 소스/드레인 전극(38/39)을 형성하는 후속 공정에서 과식각(over etch)으로부터 제1활성층(132a)의 손상을 방지하는 역할과 오믹 컨택층의 역할을 담당한다.
다결정 실리콘과 금속층의 적층막을 하프-톤 마스크를 이용하여 1차 및 2차 에칭으로 패터닝함으로써, 상기 채널 영역(C)이 형성된 제1활성층(132a)을 형성함과 동시에 소스 영역(S)과 드레인 영역(D)에 대응하는 금속 배선(133a)을 각각 형성한다. 상기 금속 배선(133a)의 에지부는 상기 제1활성층(132a)의 에지부보다 안쪽으로 형성될 수도 있고, 상기 금속 배선(133a)의 에지부와 상기 제1활성층(132a)의 에지부를 일치시킬 수도 있다.
상기 게이트 전극(36a)과 제1활성층(132a) 사이에는 이들 간의 절연을 위한 제1절연막(35)이 개재되어 있다.
상기 게이트 전극(36a)은 제1게이트전극(36a')과 제2게이트전극(36a")으로 구성되고, 상기 제1게이트전극(36a')은 투명한 전도성 물질로 형성된다. 상기 게이트 전극(36a)과 상기 금속 배선(133a)을 마스크로 사용하여 제1활성층(132a)에서 게이트전극(36a) 및 금속 배선(133a)에 대응하지 않는 부분을 박막 트랜지스터의 사용 목적 및 소스 및 드레인 전극을 위한 옴익 영역을 형성하기 위해 이온 주입법과 같은 방법으로 도핑한다. 도핑에 사용되는 이온 불순물은 3족 또는 5족 원소가 사용될 수 있다. 제1활성층(132a)의 채널 영역(C)과 소스 영역(S)의 경계 영역(A), 채널 영역(C)과 드레인 영역(D)의 경계 영역(A'), 소스 영역(S)의 외곽 영역(B), 및 드레인 영역(D)의 외곽 영역(B')에 이온 불순물이 도핑된다. 이때, 상기 소스 영역(S)의 외곽 영역(B)과 드레인 영역(D)의 외곽 영역(B')은 도핑되지 않을 수 있다. 상기 금속 배선(133a)의 두께가 도핑 불순물이 투과될 수 있는 정도로 얇다면, 제1활성층(132a)의 금속 배선(133a)에 대응하는 부분까지 도핑이 가능하다.
상기 소스 전극(38)과 드레인 전극(39)은 제1절연막(35)과 제2절연막(37)에 형성된 컨택홀들(H1, H2)을 매립하며 형성된다. 상기 소스 전극(38)과 드레인 전극(39)은 각각 금속 배선(133a)의 일부와 접촉하며, 상기 제1활성층(132a)의 소스 영역(S)과 드레인 영역(D)에 대응한다. 또한, 상기 소스 전극(38)과 드레인 전극(39)은 상기 금속 배선(133a)의 형성 물질과 동일한 물질로 형성될 수 있다.
상기 커패시터는 제2활성층(132b), 제1커패시터전극(133b) 및 제2커패시터전극(36b)으로 이루어진다. 상기 제2활성층(132b)은 상기 제1활성층(132a)과 동일층에 동시에 동일 물질로 형성된다. 상기 제1커패시터전극(133b)과 상기 제2커패시터전극(36b) 사이에 유전체층으로서 제1절연막(35)이 개재된다. 상기 제1커패시터전극(133b)은 상기 박막 트랜지스터의 금속 배선(133a)과 동시에 동일 물질로 형성되고, 상기 제2커패시터전극(36b)은 상기 박막 트랜지스터의 제1게이트전극(36a')과 동시에 동일 물질로 형성된다. 상기 제1커패시터전극(133b)이 도펀트가 투과할 수 있을 정도로 얇은 경우 상기 제2활성층(132b)은 상기 박막 트랜지스터의 제1활성층(132a)의 도핑시 동시에 동일 또는 상이한 도펀트로 도핑될 수 있다.
상기 발광소자는 투명한 전도성 물질로 형성된 화소 전극(36c)을 구비한다. 상기 화소 전극(36c)은 상기 박막 트랜지스터의 제1게이트전극(36a')과 상기 커패시터의 제2커패시터전극(36b)과 동시에 동일 물질로 형성될 수 있다. 상기 화소 전극(36c)을 덮으며 기판(30) 전면에 제2절연막(37)이 형성되고, 상기 제2절연막(37) 상부에는 화소 전극(36c)의 일부를 노출시키는 개구(H3)가 형성된다.
디스플레이 장치가 유기전계발광 디스플레이 장치인 경우, 상기 발광소자는 유기발광소자(EL)이고, 도시되지 않았으나 상기 개구(H3)의 상기 화소 전극(36c) 상부에는 발광층을 포함하는 유기막층과 캐소드가 추가로 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터와 커패시터를 구비한 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 4를 참조하면, 본 발명의 디스플레이 장치는 박막 트랜지스터 영역(T), 화소 영역(PX), 커패시터 영역(Cap)에 박막 트랜지스터, 발광소자 및 커패시터가 각각 형성된다. 상기 박막 트랜지스터 및 커패시터의 제조 방법은 전술된 도 1a 내지 도 2g의 박막 트랜지스터 및 커패시터의 제조 방법과 동일하므로 상세한 설명은 생략하겠다.
기판(40) 상에는 기판(40)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 완충층(41)이 형성된다. 상기 완충층(41)은 필요에 따라 형성하지 않을 수 있다.
상기 박막트랜지스터는, 제1활성층(142a), 게이트 전극(46a) 및 소스/드레인 전극(48/49)으로 구성된다.
상기 제1활성층(142a)은 다결정 실리콘으로 형성될 수 있고, 레이저 또는 줄열을 이용하여 비정질 실리콘을 증착한 후 결정화하여 형성될 수도 있다.
상기 제1활성층(142a) 상부에는 소스 영역(S)과 드레인 영역(D)에 각각 대응하여 금속 배선(143a)이 구성된다. 상기 금속 배선(143a)은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금(Mo-Ti alloy)으로 형성될 수 있다. 상기 금속 배선(143a)은 에치스토퍼(etch stopper)로서 상기 소스/드레인 전극(48/49)을 형성하는 후속 공정에서 과식각(over etch)으로부터 제1활성층(142a)의 손상을 방지하는 역할과 오믹 컨택층의 역할을 담당한다.
다결정 실리콘과 금속층의 적층막을 하프-톤 마스크를 이용하여 1차 및 2차 에칭으로 패터닝함으로써 상기 채널 영역(C)을 갖는 제1활성층(142a)을 형성함과 동시에 소스 영역(S)과 드레인 영역(D)에 대응하는 금속 배선(143a)을 각각 형성한다. 상기 금속 배선(143a)의 에지부는 상기 제1활성층(142a)의 에지부보다 안쪽으로 형성될 수도 있고, 상기 금속 배선(143a)의 에지부와 상기 제1활성층(142a)의 에지부를 일치시킬 수도 있다.
상기 게이트 전극(46a)과 제1활성층(142a) 사이에는 이들 간의 절연을 위한 제1절연막(45)이 개재되어 있다.
상기 게이트 전극(46a)은 제1게이트전극(46a')과 제2게이트전극(46a")으로 구성되고, 상기 제1게이트전극(46a')은 투명한 전도성 물질로 형성된다. 상기 게이트 전극(46a)과 상기 금속 배선(143a)을 마스크로 사용하여 제1활성층(142a)에서 게이트전극(46a) 및 금속 배선(143a)에 대응하지 않는 부분을 박막 트랜지스터의 사용 목적 및 소스 및 드레인 전극을 위한 옴익 영역을 형성하기 위해 이온 주입법과 같은 방법으로 도핑한다. 도핑에 사용되는 이온 불순물은 3족 또는 5족 원소가 사용될 수 있다. 제1활성층(132a)의 채널 영역(C)과 소스 영역(S)의 경계 영역(A), 채널 영역(C)과 드레인 영역(D)의 경계 영역(A'), 소스 영역(S)의 외곽 영역(B), 및 드레인 영역(D)의 외곽 영역(B')에 이온 불순물이 도핑된다. 이때, 상기 소스 영역(S)의 외곽 영역(B)과 드레인 영역(D)의 외곽 영역은 도핑되지 않을 수 있다. 상기 금속 배선(143a)의 두께가 도핑 불순물이 투과될 수 있는 정도로 얇다면, 제1활성층(142a)의 금속 배선(143a)에 대응하는 부분까지 도핑이 가능하다.
상기 소스 전극(48)과 드레인 전극(49)은 제1절연막(45)과 제2절연막(47)에 형성된 컨택홀들(H1, H2)을 매립하며 형성된다. 상기 소스 전극(48)과 드레인 전극(49)은 상기 제1활성층(142a)의 소스 영역(S)과 드레인 영역(D)에 대응한다. 상기 소스 전극(48)은 제1소스 전극(48a)과 제2소스 전극(48b)으로 구성되고, 상기 드레인 전극(49)은 제1드레인 전극(49a)과 제2드레인 전극(49b)으로 구성된다. 상기 제1소스 전극(48a)과 제1드레인 전극(49a)은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명한 전도성 물질로 형성되고, 각각 금속 배선(143a)의 일부와 접촉한다.
상기 커패시터는 제2활성층(142b), 제1커패시터전극(143b) 및 제2커패시터전극(46b)으로 이루어진다. 상기 제1커패시터전극(143b)과 상기 제2커패시터전극(46b) 사이에 유전체층으로서 제1절연막(45)이 개재된다. 상기 제1커패시터전극(143b)은 상기 박막 트랜지스터의 금속 배선(143a)과 동시에 동일 물질로 형성되고, 상기 제2커패시터전극(46b)은 상기 박막 트랜지스터의 제1게이트전극(46a')과 동시에 동일 물질로 형성된다. 상기 제1커패시터전극(143b)이 도펀트가 투과할 수 있을 정도로 얇은 경우 상기 제2활성층(142b)은 상기 박막 트랜지스터의 제1활성층(142a)의 도핑시 동시에 동일 또는 상이한 도펀트로 도핑될 수 있다.
상기 발광소자는 투명한 전도성 물질로 형성된 화소 전극(50)을 구비한다. 상기 화소 전극(50)은 제2절연막(47)에 형성된 개구(H3)에 상기 박막 트랜지스터의 제1소스 전극(48a) 및 제1드레인 전극(49a)과 동시에 동일 물질로 형성될 수 있다.
디스플레이 장치가 유기전계발광 디스플레이 장치인 경우, 상기 발광소자는 유기발광소자(EL)이고, 도시되지 않았으나, 상기 개구(H3)의 상기 화소 전극(50) 상부에는 발광층을 포함하는 유기막층과 캐소드가 추가로 형성될 수 있다.
전술한 실시예들에서는 탑 게이트 구조의 박막 트랜지스터를 예시적으로 설명하였으나, 본 발명은 바텀 게이트 구조의 박막 트랜지스터에도 동일하게 적용할 수 있으므로 그에 대한 설명은 생략하겠다.
본 발명의 박막 트랜지스터는 유기 발광 표시 장치, 액정 표시 장치를 비롯한 다양한 디스플레이 장치에 사용될 수 있다.
또한, 본 발명에 따른 실시예를 설명하기 위한 도면에는 하나의 TFT와 하나의 커패시터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 복수 개의 TFT와 복수 개의 커패시터가 포함될 수 있음은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20, 30, 40: 기판 11, 21, 31, 41: 완충층
12, 22: 반도체층 13, 23: 금속층
14, 24: 감광막 15, 25, 35, 45: 제1절연막
17, 27, 37, 47: 제2절연막 114, 124a, 124b: 감광막 패턴
112: 활성층 122a, 132a, 142a: 제1활성층
113, 123a, 133a, 143a: 금속 배선 16, 26a, 36a, 46a: 게이트 전극
18, 28, 38, 48: 소스 전극 19, 29, 39, 49: 드레인 전극
122b, 132b, 142b: 제2활성층 123b, 133b, 143b: 제1커패시터전극
26b, 36b, 46b: 제2커패시터전극 36c, 50: 화소 전극

Claims (29)

  1. 소스 영역, 드레인 영역 및 채널 영역을 갖는 활성층;
    상기 소스 영역과 상기 드레인 영역의 일부에 각각 대응하여 상기 활성층 상에 구비되고, 상부 절연층의 컨택홀에 의해 일부가 노출된 제1금속부재;
    상기 활성층의 채널 영역에 대응하여 구비되고, 투명 전도성 물질로 형성된 제1게이트 전극과 상기 제1게이트 전극 상부에 형성된 제2게이트 전극을 포함하는 게이트 전극; 및
    상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 연결시키는 제2금속부재;를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 활성층은 상기 제1금속부재에 대응하는 영역이 비도핑된 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 활성층은 상기 게이트 전극에 대응하는 영역이 비도핑된 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제2금속부재는 상기 노출된 제1금속부재의 일부와 접촉하고 상기 컨택홀을 채우는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제1금속부재는 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1금속부재는 상기 제2금속부재와 동일한 물질로 형성된 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 활성층은 다결정 실리콘으로 형성된 것을 특징으로 하는 박막 트랜지스터.
  8. 삭제
  9. 박막 트랜지스터를 포함하는 디스플레이 장치용 어레이 기판에 있어서,
    상기 박막 트랜지스터는,
    기판 상부에 형성된 소스 영역, 드레인 영역 및 채널 영역을 갖는 제1활성층;
    상기 소스 영역과 상기 드레인 영역의 일부에 각각 대응하여 상기 활성층 상에 구비되고, 상부 절연층의 컨택홀에 의해 일부가 노출된 금속부재;
    상기 활성층의 채널 영역에 대응하여 구비되고, 투명 전도성 물질로 형성된 제1게이트 전극과 상기 제1게이트 전극 상부에 형성된 제2게이트 전극을 포함하는 게이트 전극; 및
    상기 소스 영역 및 상기 드레인 영역을 외부와 전기적으로 연결시키는 소스 및 드레인 전극;을 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  10. 제9항에 있어서,
    상기 활성층은 상기 금속부재에 대응하는 영역이 비도핑된 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  11. 제10항에 있어서,
    상기 활성층은 상기 게이트 전극에 대응하는 영역이 비도핑된 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  12. 제9항에 있어서,
    상기 소스 및 드레인 전극은 상기 노출된 금속부재의 일부와 접촉하고 상기 컨택홀을 채우는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  13. 제9항에 있어서,
    상기 금속부재는 몰리브덴(Mo), 티타늄(Ti), 또는 몰리-티타늄 합금을 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  14. 제9항에 있어서,
    상기 금속부재는 상기 소스 및 드레인 전극과 동일한 물질로 형성된 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  15. 제9항에 있어서,
    상기 활성층은 다결정 실리콘으로 형성된 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  16. 삭제
  17. 제9항에 있어서,
    상기 제1활성층과 동일층에 배치된 제2활성층과, 상기 금속부재와 동일층에 배치되고 상기 제2활성층 상부에 배치된 제1전극과, 상기 제1게이트 전극과 동일한 물질로 형성되고 상기 제1전극과 대향하여 배치된 제2전극을 포함하는 커패시터;를 더 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  18. 제17항에 있어서,
    상기 제1전극은 상기 금속부재와 동일 물질로 형성된 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  19. 제9항에 있어서,
    상기 제1게이트 전극과 동일층에 동일한 물질로 형성된 화소전극;을 더 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  20. 제9항에 있어서, 상기 소스 및 드레인 전극은,
    투명 전도성 물질로 형성된 제1 소스 및 드레인 전극; 및
    상기 제1 소스 및 드레인 전극 상부에 형성된 제2 소스 및 드레인 전극;을 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  21. 제20항에 있어서,
    상기 제2 소스 및 드레인 전극과 동일한 물질로 형성된 화소전극;을 더 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판.
  22. 기판 상에 반도체층과 금속층을 증착하고, 상기 반도체층과 상기 금속층을 패터닝하여 소스 영역, 드레인 영역 및 채널 영역을 갖는 활성층과, 상기 소스 영역과 상기 드레인 영역의 일부에 각각 대응하는 금속부재를 형성하는 단계;
    상기 활성층과 상기 금속부재를 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 채널 영역에 대응하는 게이트 전극을 형성하는 단계;
    상기 절연막을 통해 상기 활성층의 상기 금속부재에 대응하지 않는 영역을 도핑하는 단계; 및
    상기 절연막에 상기 금속부재의 일부를 노출시키는 컨택홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터를 형성하는 방법.
  23. 제22항에 있어서, 상기 활성층과 금속부재를 형성하는 단계는,
    하프톤(half-tone) 마스크를 이용하여 상기 활성층과 상기 금속부재를 동시에 형성하는 단계;인 것을 특징으로 하는 박막 트랜지스터를 형성하는 방법.
  24. 제22항에 있어서,
    상기 컨택홀을 채우며 상기 금속부재와 접촉하는 소스 및 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 박막 트랜지스터를 형성하는 방법.
  25. 기판 상에 반도체층과 금속층을 증착하고, 상기 반도체층과 상기 금속층을 패터닝하여, 박막 트랜지스터 활성층과 상기 박막 트랜지스터 활성층의 소스 영역과 드레인 영역의 일부에 각각 대응하는 금속부재, 및 커패시터 활성층과 상기 커패시터 활성층 상부의 제1전극을 형성하는 단계;
    상기 박막 트랜지스터 활성층과 금속부재, 및 상기 커패시터 활성층과 제1전극을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 박막 트랜지스터 활성층의 채널 영역에 대응하는 게이트 전극과 상기 커패시터의 제1전극에 대응하는 제2전극을 형성하는 단계;
    상기 절연막을 통해 상기 박막 트랜지스터 활성층의 상기 금속부재에 대응하지 않는 영역을 도핑하는 단계; 및
    상기 절연막에 상기 금속부재의 일부를 노출시키는 컨택홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판을 형성하는 방법.
  26. 제25항에 있어서, 상기 반도체층과 상기 금속층을 패터닝하는 단계는,
    하프톤(half-tone) 마스크를 이용하여 상기 박막 트랜지스터 활성층과 상기 커패시터 활성층, 및 상기 금속부재와 상기 제1전극을 동시에 형성하는 단계;인 것을 특징으로 하는 디스플레이 장치용 어레이 기판을 형성하는 방법.
  27. 제25항에 있어서,
    상기 컨택홀을 채우며 상기 금속부재와 접촉하는 소스 및 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판을 형성하는 방법.
  28. 제25항에 있어서,
    상기 게이트 전극 및 상기 제2전극을 형성하는 단계는, 상기 절연막 상에 투명 도전성 물질의 제1게이트 전극과 상기 제2전극을 형성하는 단계; 및 상기 제1게이트 전극 상부에 제2게이트 전극을 형성하는 단계;를 포함하고,
    상기 제1게이트 전극 및 상기 제2전극과 동시에 동일 물질로 화소 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판을 형성하는 방법.
  29. 제27항에 있어서,
    상기 소스 및 드레인 전극을 형성하는 단계는, 상기 컨택홀을 채우며 상기 금속부재와 접촉하는 투명 도전성 물질의 제1 소스 및 드레인 전극을 형성하는 단계; 및 상기 제1 소스 및 드레인 전극 상부에 제2 소스 및 드레인 전극을 형성하는 단계;를 포함하고,
    상기 제1 소스 및 전극과 동시에 동일 물질로 화소 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 디스플레이 장치용 어레이 기판을 형성하는 방법.
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