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KR100675282B1 - 미세 패턴 형성 방법, 및 이를 이용한 트렌치 소자분리막형성 방법 - Google Patents

미세 패턴 형성 방법, 및 이를 이용한 트렌치 소자분리막형성 방법 Download PDF

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KR100675282B1
KR100675282B1 KR1020050084861A KR20050084861A KR100675282B1 KR 100675282 B1 KR100675282 B1 KR 100675282B1 KR 1020050084861 A KR1020050084861 A KR 1020050084861A KR 20050084861 A KR20050084861 A KR 20050084861A KR 100675282 B1 KR100675282 B1 KR 100675282B1
Authority
KR
South Korea
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hard mask
preliminary
mask layer
patterns
width
Prior art date
Application number
KR1020050084861A
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English (en)
Inventor
박재현
오재희
이세호
정원철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

미세 패턴 형성 방법, 및 이를 이용한 트렌치 소자분리막 형성 방법을 제공한다. 이 방법은 기판 상에 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭 만큼 이격된 예비 하드마스크막 패턴들을 형성하는 것을 포함한다. 상기 예비 하드마스크막 패턴들을 식각 마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성한다. 상기 예비 하드마스크막 패턴들을 풀 백하여 상기 기판 상에 하드마스크막 패턴들을 형성한다. 상기 하드마스크막 패턴들을 갖는 기판 상에 평탄화된 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 하드마스크막 패턴들의 상부면을 노출시키도록 형성된다. 상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드마스크막 패턴들 하부의 기판을 차례로 식각하여 상기 기판 내에 제2 트렌치들을 형성한다. 상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성한다.

Description

미세 패턴 형성 방법, 및 이를 이용한 트렌치 소자분리막 형성 방법{Forming methods of fine patterns, and forming methods of trench isolation layers using the same}
도 1a 내지 도 1e는 본 발명의 실시예들에 따른 미세 패턴 형성방법을 나타낸 단면도들이다.
도 1f 내지 도 1h는 본 발명의 실시예들에 따른 미세 패턴 형성방법을 이용한 트렌치 소자분리막 형성방법을 나타낸 단면도들이다.
도 2a 내지 도 2g는 본 발명의 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이다.
도 3a 내지 도 3g는 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이다.
도 4a 내지 도 4f는 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이다.
본 발명은 반도체 소자의 제조방법들에 관한 것으로, 특히 미세 패턴 형성 방법 및 이를 이용한 트렌치 소자 분리막 형성 방법에 관한 것이다.
최근, 반도체소자의 고집적화 경향에 따라, 노광 시 패턴 분해능(pattern resolution)을 증대시키는 방법이 요구되고 있다. 통상 알려진 레일레이 공식(rayleigh' equation)에 따라 분해능(Resolution)이 결정될 수 있다. 상기 분해능을 높이기 위하여 짧은 파장을 갖는 광원을 끊임없이 개발하고 있다. 예를 들면, 436nm 파장의 G-라인, 365nm 파장의 I-라인, 248nm 파장의 KrF 레이저, 193nm 파장의 ArF 레이저 및 157 nm의 F2 레이저를 광원으로서 사용하게 되는 순으로 포토 공정을 개발하고 있다. 또한, X-선 및 전자빔을 광원으로서 이용하게 되는 공정이 개발되고 있다. 이와 같이, 광원의 단파장에 따른 광원의 개발과 더불어, 그에 상응하는 포토레지스트를 개발하는 것은 필수적이다. 그러나, 새로운 광원의 개발 및 그에 상응하는 포토레지스트를 개발하는 것은 많은 개발비용이 소요된다.
미세 패턴을 형성하는 방법이 미국특허 제 5,686,223호에 "리소그래피 피치를 감소시키는 방법{Method for reduced pitch lithography}" 이라는 제목으로 클리브(Cleeves)에 의하여 개시된 바 있다. 클리브(Cleeves)에 의하면, 두 번의 포토공정을 진행하여 제1 및 제2 포토레지스트 패턴들을 형성한다. 구체적으로, 제1 포토 공정을 진행하여 기판 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 안정화시킨 후, 상기 제1 포토레지스트 패턴을 갖는 기판 상에 제 2 포토레지스트 패턴을 형성한다. 이와 같이, 두 번의 포토 공정에 의하여 형성된 포토레지스트 패턴들은 감소된 피치를 갖는다. 그러나, 반도체소자의 집적도가 향상되는 최근의 경향에 따라, 피치는 더욱 감소되고 있다. 그 결과, 두 번의 포토 공정시 두 번째로 진행되는 포토 공정에 의하여 형성되는 제2 포토레지스트 패턴을 형성할 경우에, 미스 얼라인에 의하여 상기 제2 포토레지스트 패턴이 원하는 위치에 정확히 형성하는데 문제가 발생될 수 있다. 특히, 균일한 간격의 포토레지스트 패턴들이 요구되는 경우에, 문제가 발생될 수 있다.
한편, 고 집적화라는 관점에서, 개별 소자가 인접한 소자의 간섭을 받지 않고 독자적으로 그 주어진 기능을 수행할 수 있도록, 개별 소자를 전기적 및 구조적으로 서로 분리시키는 소자 분리 기술은 집적소자의 고집적화를 이루기 위하여 개별 소자의 축소와 함께 필수적인 기술이다. 즉, 집적소자의 집적도를 높이기 위하여 개별 소자의 크기(dimension)를 축소함과 동시에, 소자와 소자 사이에 존재하는 소자 분리 영역의 폭 및 면적을 축소하는 것이 집적소자의 고집적화에 필수적이다. 상기 소자 분리 기술은 집적소자의 집적도를 결정할 수 있고, 또한 소자의 전기적 성능의 신뢰성 측면에서도 중요하다. 현재, 반도체소자의 제조에 널리 사용되고 있는 트렌치 소자분리 기술은 종래의 로코스(LOCOS; local oxidation of silicon) 공정에서 발생되는 버즈 빅(bird's beak) 문제를 해결하기에 적합한 장점을 가지고 있다. 상기 트렌치 소자분리 기술은 기판 상에 활성영역을 덮으며 필드 영역을 노출시키는 하드마스크막 패턴을 형성하고, 상기 하드마스크막 패턴을 식각마스크로 하여 상기 필드 영역의 기판을 식각하여 트렌치를 형성한 후, 상기 트렌치 내부에 절연물질을 채움으로써 소자간의 분리절연 구조를 형성하는 기술이다. 그러나, 반도체소자의 집적도가 높아짐에 따라, 상기 하드마스크막 패턴의 피치가 감소되고 있다. 그 결과, 피치가 감소된 상기 하드마스크막 패턴을 형성하기 위해서는 포토 레지스트 패턴의 피치를 감소시켜야 한다. 그 결과, 단파장의 광원을 사용하는 포토리소그래피 장비 및 그에 상응하는 포토레지스트 물질을 사용해야 한다. 그러나, 기존 공정에 사용되는 포토리소그래피 장비를 대체하기 위하여 새로운 포토리소그래피 장비를 개발하는 것은 많은 비용 및 시간이 소요된다.
본 발명이 이루고자 하는 기술적 과제는 감소된 피치를 갖는 미세 패턴을 형성하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 미세 패턴 형성 방법을 이용하여 트렌치 소자분리막 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 감소된 피치를 갖는 미세 패턴을 이용한 트렌치 소자분리막 형성 방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 미세 패턴 형성 방법을 제공한다. 이 방법은 기판을 준비하고, 상기 기판 상에 하지막을 형성하는 것을 포함한다. 상기 하지막 상에 제1 피치의 예비 하드마스크막 패턴들을 형성하되, 상기 예비 하드마스크막 패턴들은 제1 폭을 갖도록 형성됨과 아울러서 상기 예비 하드마스크막 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성된다. 상기 예비 하드마스크막 패 턴들을 식각 마스크로 하여 상기 하지막을 식각하여 예비 하지막 패턴들을 형성한다. 상기 예비 하드마스크막 패턴들을 풀 백(pull back)하여 상기 예비 하지막 패턴들 상에 하드마스크막 패턴들을 형성한다. 상기 하드 마스크막 패턴들을 갖는 기판 상에 평탄화된 절연막을 형성하되, 상기 평탄화된 절연막은 상기 하드 마스크막 패턴들의 상부면을 노출시키도록 형성된다. 상기 평탄화된 절연막을 식각마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드 마스크막 패턴들 하부의 상기 예비 하지막 패턴들을 식각하여 상기 제1 피치 보다 감소된 제2 피치를 갖는 하지막 패턴들을 형성한다. 상기 평탄화된 절연막을 제거한다.
본 발명의 몇몇 실시예들에서, 상기 예비 하드마스크막 패턴들을 형성하는 것은 상기 하지막 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고, 상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고, 상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고, 상기 포토레지스트 패턴들을 제거하는 것을 포함할 수 있다. 이와는 달리, 상기 예비 하드마스크막 패턴들을 형성하는 것은 상기 하지막 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생마스크들은 상기 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고, 상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고, 상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 예비 하드 마스크막 패턴들을 풀 백 하는 것은 상기 예비 하드 마스크막 패턴들의 폭이 감소하도록 상기 예비 하드 마스크막 패턴들을 등방성 식각하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 평탄화된 절연막을 형성하는 것은 상기 하드마스크막 패턴들을 갖는 기판 상에 절연막을 형성하고, 화학기계적 연마 기술을 사용하여 상기 하드마스크막 패턴들의 상부면이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
본 발명의 다른 양태에 따르면, 감소된 피치를 갖는 미세패턴 형성 방법을 이용한 트렌치 소자분리막 형성 방법을 제공한다. 이 방법은 기판을 준비하고, 상기 기판 상에 하지막을 형성하는 것을 포함한다. 상기 하지막 상에 제1 피치의 예비 하드마스크막 패턴들을 형성하되, 상기 예비 하드마스크막 패턴들은 제1 폭을 갖도록 형성됨과 아울러서 상기 예비 하드마스크막 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성된다. 상기 예비 하드마스크막 패턴들을 식각 마스크로 하여 상기 하지막을 식각하여 예비 하지막 패턴들을 형성한다. 상기 예비 하드마스크막 패턴들을 풀 백하여 상기 예비 하지막 패턴들 상에 하드 마스크막 패턴들을 형성한다. 상기 하드 마스크막 패턴들을 갖는 기판 상에 평탄화된 절연막을 형성하되, 상기 평탄화된 절연막은 상기 하드마스크막 패턴들의 상부면을 노출시키도 록 형성된다. 상기 평탄화된 절연막을 식각마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드마스크막 패턴들 하부의 상기 예비 하지막 패턴들을 식각하여 상기 제1 피치보다 감소된 제2 피치를 갖는 하지막 패턴들을 형성한다. 상기 평탄화된 절연막을 제거한다. 상기 하지막 패턴들을 식각 마스크로 하여 상기 기판을 식각하여 트렌치들을 형성한다. 상기 트렌치들을 채우는 트렌치 소자분리막들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 예비 하드마스크막 패턴들을 형성하는 것은 상기 하지막 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고, 상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고, 상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고, 상기 포토레지스트 패턴들을 제거하는 것을 포함할 수 있다. 이와는 달리, 상기 예비 하드마스크막 패턴들을 형성하는 것은 상기 하지막 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생마스크들은 상기 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고, 상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고, 상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 예비 하드 마스크막 패턴들을 풀 백 하는 것은 상기 예비 하드 마스크막 패턴들의 폭이 감소하도록 상기 예비 하드 마스크막 패턴들을 등방성 식각하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 트렌치 소자분리막들을 형성하는 것은 상기 트렌치를 갖는 기판 상에 예비 트렌치 소자분리막을 형성하고, 상기 하지막 패턴들의 상부면이 노출될 때까지 상기 예비 트렌치 소자분리막을 평탄화하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 트렌치 소자분리막들을 형성한 후에, 상기 하지막 패턴들을 제거하는 것을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 감소된 피치를 갖는 트렌치 소자분리막 형성 방법을 제공한다. 이 방법은 기판을 준비하고, 상기 기판 상에 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭 만큼 이격된 예비 하드마스크막 패턴들을 형성하는 것을 포함한다. 상기 예비 하드마스크막 패턴들을 식각 마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성한다. 상기 예비 하드마스크막 패턴들을 풀 백하여 상기 기판 상에 하드마스크막 패턴들을 형성한다. 상기 하드마스크막 패턴들을 갖는 기판 상에 평탄화된 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 하드마스크막 패턴들의 상부면을 노출시키도록 형성된다. 상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드마스크막 패턴들 하부의 기판을 차례로 식각하여 상기 기판 내 에 제2 트렌치들을 형성한다. 상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 예비 하드마스크막 패턴들을 형성하는 것은 상기 기판 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고, 상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고, 상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고, 상기 포토레지스트 패턴들을 제거하는 것을 포함할 수 있다. 이와는 달리, 상기 예비 하드마스크막 패턴들을 형성하는 것은 상기 기판 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생 마스크들은 상기 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고, 상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고, 상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 예비 하드 마스크막 패턴을 풀 백 하는 것은 상기 예비 하드 마스크막 패턴의 폭이 감소하도록 상기 예비 하드 마스크막 패턴을 등방성 식각하는 것을 포함할 수 있다.
본 발명의 다른 양태에 따르면, 기판 상에 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭 만큼 이격된 예비 하드마스크막 패턴들을 형성하는 것을 포함하는 트렌치 소자분리막 형성방법을 제공한다. 상기 예비 하드마스크막 패턴들은 상기 기판 상에 차례로 적층된 하부 및 상부 예비 하드마스크막 패턴들로 형성된다. 상기 상부 예비 하드마스크막 패턴들을 식각마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성한다. 상기 상부 예비 하드마스크막 패턴들을 풀 백하여 상기 하부 예비 하드마스크막 패턴들 상에 상부 하드마스크막 패턴들을 형성한다. 상기 상부 하드마스크막 패턴들을 갖는 기판 상에 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 상부 하드마스크막 패턴들의 상부면을 노출시키도록 형성된다. 상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 상부 하드마스크막 패턴들, 상기 상부 하드마스크막 패턴들 하부의 상기 하부 예비 하드마스크막 패턴들 및 기판을 차례로 식각하여 상기 기판 내에 제2 트렌치들을 형성한다. 상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 하부 및 상부 예비 하드마스크막 패턴들을 형성하는 것은 상기 기판 상에 차례로 적층된 하부 및 상부 하드마스크막들을 형성하되, 상기 상부 하드마스크막은 상기 하부 마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 상부 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고, 상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고, 상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 상부 및 하부 하드 마스크막들을 식각하고, 상기 포토레지스트 패턴들을 제거하는 것을 포함할 수 있다. 이와는 달리, 상기 하부 및 상부 예비 하드마스크막 패턴들을 형성하는 것은 상기 기판 상에 차례로 적층된 하부 및 상부 하드마스크막들을 형성하되, 상기 상부 하드마스크막은 상기 하부 마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 상부 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생 마스크들은 상기 상부 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고, 상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 상부 및 하부 하드 마스크막들을 식각하고, 상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 상부 예비 하드 마스크막 패턴들을 풀 백 하는 것은 상기 상부 예비 하드 마스크막 패턴들의 폭이 감소하도록 상기 상부 예비 하드 마스크막 패턴들을 등방성 식각하는 것을 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 기판 상에 제1 폭을 갖으며 상기 제1 폭 보다 작은 제2 폭 만큼 이격된 마스크들을 형성하는 것을 포함하는 트렌치 소자분리막 형성방법을 제공한다. 상기 마스크들은 상기 기판 상에 차례로 적층된 하부 예비 하드 마스크막 패턴들, 예비 버퍼 절연막 패턴들, 및 상부 예비 하드마스크막 패턴들로 형성된다. 상기 마스크들의 측벽들을 덮는 제1 예비 절연성 스페이서들을 형성한다. 상기 상부 예비 하드마스크막 패턴들 및 상기 제1 예비 절연성 스페이서들을 식각마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성하되, 상기 제1 트렌치들을 형성하는 동안에 상기 제1 예비 절연성 스페이서들의 소정 영역이 식각되어 상기 상부 예비 하드마스크막 패턴들의 측벽들을 노출시키는 제1 절연성 스페이서들이 형성된다. 상기 상부 예비 하드마스크막 패턴들을 풀 백하여 상기 예비 버퍼 절연막 패턴들 상에 상부 하드마스크막 패턴들을 형성한다. 상기 상부 하드마스크막 패턴들을 갖는 기판 상에 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 상부 하드마스크막 패턴들의 상부면을 노출시키도록 형성된다. 상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 상부 하드마스크막 패턴들, 상기 상부 하드마스크막 패턴들 하부의 상기 예비 버퍼 절연막 패턴들, 상기 하부 예비 하드마스크막 패턴들 및 기판을 차례로 식각하여 상기 기판 내에 제2 트렌치들을 형성한다. 상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 마스크들을 형성하는 것은 상기 기판 상에 차례로 적층된 하부 하드마스크막, 버퍼 절연막, 및 상부 하드마스크막을 형성하되, 상기 상부 하드마스크막은 상기 버퍼 절연막에 대하여 식각선택비를 갖는 물질막으로 형성되고, 상기 상부 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고, 상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고, 상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 상부 하드마스크막, 버퍼 절연막, 및 하부 하드마스크막을 차례로 식각하고, 상기 포토레지스트 패턴들을 제거하는 것을 포함할 수 있다. 이와는 달리, 상기 마스크들을 형성하는 것은 상기 기판 상에 차례로 적층된 하부 하드마스크막, 버퍼 절연막, 및 상부 하드마스크막을 형성하되, 상기 상부 하드마스크막은 상기 버퍼 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 상부 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생 마스크들은 상기 상부 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고, 상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고, 상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 상부 하드마스크막, 버퍼 절연막, 및 하부 하드마스크막을 식각하고, 상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 제1 예비 절연성 스페이서들은 상기 상부 예비 하 드마스크막 패턴들에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 하부 예비 하드마스크막 패턴들 및 상기 상부 예비 하드마스크막 패턴들은 질화막으로 형성될 수 있다. 제1 절연성 스페이서는 상기 상부 예비 하드마스크막 패턴들의 측벽들을 노출시키도록 형성됨과 동시에 상기 하부 예비 하드마스크막 패턴들의 측벽들을 덮도록 형성될 수 있다.
또 다른 실시예들에서, 상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 상부 하드마스크막 패턴들, 상기 예비 버퍼 절연막 패턴들, 및 상기 하부 예비 하드마스크막 패턴들을 식각한 후에, 상기 잔존하는 하부 예비 하드마스크막 패턴들 및 예비 버퍼 절연막 패턴들의 노출된 측벽들을 덮음과 아울러서 상기 제1 예비 트렌치 소자분리막의 노출된 측벽을 덮는 제2 절연성 스페이서를 형성하는 것을 더 포함할 수 있다. 상기 제1 및 제2 트렌치 소자분리막들을 형성하는 것은 화학 기계적 연마 기술을 사용하여 상기 잔존하는 하부 예비 하드마스크막 패턴의 상부면이 노출될 때까지 상기 제1 및 제2 예비 트렌치 소자분리막을 평탄화하는 것을 포함할 수 있다. 상기 제1 및 제2 트렌치 소자분리막들은 상기 기판의 상부면보다 높은 상부면을 갖는 돌출부들을 갖도록 형성될 수 있다. 상기 제1 및 제2 트렌치 소자분리막들을 형성하는 동안에, 상기 제1 및 제2 절연성 스페이서들은 상기 제1 및 제2 트렌치 소자분리막들의 돌출부들의 측벽들을 각각 덮도록 잔존할 수 있다. 상기 제1 및 제2 트렌치 소자 분리막들을 형성한 후에, 상기 잔존하는 하부 예비 하드마스크막 패턴을 제거하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1e는 본 발명의 실시예들에 따른 미세 패턴 형성방법을 나타낸 단면도들이고, 도 1f 내지 도 1h는 본 발명의 실시예들에 따른 미세 패턴 형성방법을 이용한 트렌치 소자분리막 형성방법을 나타낸 단면도들이고, 도 2a 내지 도 2g는 본 발명의 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이고, 도 3a 내지 도 3g는 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이고, 도 4a 내지 도 4f는 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이고, 도 5a 및 도 5b는 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성방법을 나타낸 단면도들이다.
우선, 도 1a 내지 도 1e를 참조하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 설명하기로 한다.
도 1a를 참조하면, 기판(100)을 준비한다. 상기 기판(100)은 반도체기판일 수 있다. 상기 기판(100) 상에 버퍼막(buffer layer; 104)을 형성할 수 있다. 상기 버퍼막(104)을 갖는 기판 상에 하지막(105)을 형성한다. 상기 버퍼막(104)은 상기 하지막(105)을 형성하거나, 또는 상기 하지막(105)이 후속 공정에 의하여 패터닝되는 경우에, 상기 기판(100)의 표면을 보호하는 역할을 할 수 있다. 예를 들어, 상기 버퍼막(104)은 열산화막으로 형성할 수 있다.
상기 하지막(105) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 상기 하지막(105)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 하지막(105)이 폴리 실리콘막과 같은 도전막으로 형성되는 경우에, 상기 하드 마스크막은 실리콘 질화막으로 형성될 수 있다. 이와는 달리, 상기 하지막(105)이 실리콘 질화막과 같은 질화막으로 형성되는 경우에, 상기 하드 마스크막은 실리콘막으로 형성될 수도 있다.
상기 하드마스크막을 패터닝하여 상기 하지막(105) 상에 L2 거리의 피치를 갖는 예비 하드마스크막 패턴(110)을 형성한다. 이 경우에, 상기 예비 하드마스크막 패턴(110)은 A2 폭을 갖도록 형성됨과 동시에 상기 A2 폭보다 작은 B2 폭을 갖도록 형성될 수 있다.
구체적으로, 상기 하드 마스크막 상에 예비 포토레지스트 패턴(111)을 형성할 수 있다. 상기 예비 포토레지스트 패턴(111)은 도 1a에 도시된 바와 같이 L1 거리의 피치를 갖도록 형성될 수 있다. 상기 예비 포토레지스트 패턴(111)은 포토리소그래피 장비의 한계 분해능에 의하여 A1 폭을 갖도록 형성됨과 아울러서 인접한 다른 포토레지스트 패턴과 B1 거리 만큼 이격되도록 형성될 수 있다. 이어서, 상기 예비 포토레지스트 패턴(111)의 A1 폭을 증가시키고, 인접하는 다른 예비 포토레지 스트 패턴과의 거리를 좁히는 공정을 진행하여 상기 예비 포토레지스트 패턴(111)의 A1 폭 보다 큰 A2 폭을 갖는 포토레지스트 패턴(111a)을 형성한다. 이 경우에, 상기 포토레지스트 패턴(111a)은 인접하는 다른 포토레지스트 패턴과 상기 B1 거리 보다 작은 B2 거리 이격되도록 형성될 수 있다. 여기서, 상기 포토레지스트 패턴(111a)의 피치는 L2 거리로써 상기 L1 거리의 피치와 실질적으로 동일할 수 있다. 상기 예비 포토레지스트 패턴(111)을 상기 포토레지스트 패턴(111)으로 형성하는 공정은 포토 플로우 기술을 사용하여 진행될 수 있다. 예를 들어, 상기 예비 포토레지스트 패턴(111)을 형성한 후에, 열 공정을 진행하면, 상기 예비 포토레지스트 패턴(111)이 녹아 흐르게 되어 상기 예비 포토레지스트 패턴(111)의 폭보다 큰 폭을 갖는 상기 포토레지스트 패턴(111a)을 형성할 수 있다. 상기 포토레지스트 패턴(111a)을 식각마스크로 하여 상기 하드마스크막을 식각하여 상기 하지막(105) 상에 상기 예비 하드마스크막 패턴(110)을 형성할 수 있다. 이어서, 상기 포토레지스트 패턴(111a)을 제거할 수 있다.
이와는 달리, 상기 하드 마스크막 상에 A1 폭을 갖는 희생 마스크를 형성하고, 상기 희생 마스크의 측벽을 덮는 스페이서를 형성할 수 있다. 상기 희생 마스크 및 상기 스페이서는 상기 하드 마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 상기 희생 마스크 및 상기 스페이서로 이루어진 막은 상기 A1폭보다 큰 A2 폭을 갖도록 형성될 수 있다. 또한, 상기 희생 마스크 및 상기 스페이서로 이루어진 막은 인접하는 다른 막과 상기 B1 폭보다 작은 B2 폭만큼 이격되도록 형성될 수 있다. 상기 희생 마스크 및 상기 스페이서를 식각마스크로 하여 상 기 하드마스크막을 식각하여 상기 하지막(105) 상에 상기 예비 하드마스크막 패턴(110)을 형성할 수 있다. 이어서, 상기 희생 마스크 및 상기 스페이서를 제거할 수 있다.
도 1b를 참조하면, 상기 예비 하드 마스크막 패턴(110)을 식각 마스크로 하여 상기 하지막(도 1a의 105)을 식각 하여 예비 하지막 패턴(105a)을 형성한다. 이어서, 상기 예비 하드 마스크막 패턴(110)을 풀 백(pull back) 하여 상기 A2 폭 보다 작은 A3 폭을 갖는 하드 마스크막 패턴(110a)을 형성한다. 상기 예비 하드마스크막 패턴(110)을 풀 백 하는 것은 상기 예비 하드마스크막 패턴을 선택적으로 등방성 식각 하여 상기 예비 하드마스크막 패턴(110)의 폭을 감소시키는 공정을 의미할 수 있다. 예를 들어, 상기 예비 하드마스크막 패턴(110)이 실리콘 질화막으로 형성되는 경우, 인산을 포함하는 화학 용액을 사용하여 상기 예비 하드마스크막 패턴(110)을 등방성 식각 할 수 있다. 그 결과, 상기 하드마스크막 패턴(110a)은 상기 예비 하드마스크막 패턴(110)의 가장자리들로부터 A4 거리들 만큼 균일한 거리로 감소되어 상기 예비 하지막 패턴(105a)의 중심 영역에 A3 폭을 갖도록 형성될 수 있다. 따라서, 상기 기판(100) 상에 형성되는 상기 하드마스크막 패턴(110a) 및 이에 인접하는 다른 하드마스크막 패턴은 균일한 A3 폭을 갖도록 형성될 수 있다.
한편, 상기 포토레지스트 패턴(111a)을 제거하기 전에, 상기 예비 하드마스크막 패턴(110)을 선택적으로 식각하여 상기 예비 하드마스크막 패턴(110)의 가장자리들로부터 A4 거리들 만큼 균일한 거리로 감소된 하드 마스크막 패턴(110a)을 형성할 수 있다. 이 경우에, 상기 하드마스크막 패턴(110a)을 형성한 후에, 상기 포토레지스트 패턴(111a)을 제거할 수 있다.
도 1c를 참조하면, 상기 하드 마스크막 패턴(110a)을 갖는 기판 상에 절연막을 형성한다. 상기 절연막은 상기 하드마스크막 패턴(110a) 및 상기 예비 하지막 패턴(105a)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 절연막은 상기 하드 마스크막 패턴(110a)이 질화막으로 형성되고, 상기 예비 하지막 패턴(105a)이 실리콘막으로 형성될 경우에, 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 하드 마스크막 패턴(110a)의 상부면을 노출시키도록 상기 절연막을 평탄화하여 평탄화된 절연막(115)을 형성한다. 상기 절연막을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행할 수 있다.
도 1d를 참조하면, 상기 예비 하지막 패턴(105a)의 소정 영역을 노출시키도록 상기 평탄화된 절연막(115)을 식각마스크로 하여 상기 하드 마스크막 패턴(110a)을 제거한다. 이어서, 상기 평탄화된 절연막(115)을 식각 마스크로 하여 상기 노출된 예비 하지막 패턴(105a)의 소정 영역을 식각하여 상기 기판을 노출시키는 개구부를 갖는 하지막 패턴(105b)을 형성한다. 상기 하지막 패턴(105b)은 상기 A2 폭보다 작은 A4 폭을 갖도록 형성될 수 있다. 또한, 상기 하지막 패턴(105b)과 인접하는 다른 하지막 패턴은 A3 거리 만큼 이격될 수 있다. 여기서, 상기 A3 거리는 상기 B2 거리와 실질적으로 동일할 수 있다.
그 결과, 상기 하지막 패턴(105b)은 상기 예비 하드마스크막 패턴(도 1a의 110)의 상기 L2 거리의 피치보다 작은 L3 거리의 피치를 갖도록 형성된다. 따라서, 상기 하지막 패턴(105b)은 상기 예비 하드마스크막 패턴(110)에 의하여 형성된 상 기 예비 하지막 패턴(105)의 상기 L2 거리의 피치보다 감소된 상기 L3 거리의 피치를 갖도록 형성된다.
더 나아가서, 도 1e에 도시된 바와 같이 상기 평탄화된 절연막(115)을 선택적으로 제거할 수 있다. 그 결과, 상기 기판(100) 상에 상기 하지막 패턴(105b)이 형성될 수 있다.
상기 하지막 패턴(105b)은 게이트 전극 또는 금속 배선 등에 사용되는 도전막으로 형성될 수 있다. 이와는 달리, 상기 하지막 패턴(105b)은 실리콘 질화막과 같은 질화막으로 형성되어, 다른 공정에서의 마스크로 사용될 수 있다.
다음으로, 도 1f 내지 도 1h를 참조하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 사용한 트렌치 소자분리막 형성 방법을 설명하기로 한다.
도 1f를 참조하면, 활성 영역 및 상기 활성 영역에 접하는 필드 영역을 갖는 기판(100)을 준비한다. 이어서, 도 1a 내지 도 1e의 도면들을 참조하여 설명한 바와 실질적으로 동일한 방법으로 감소된 피치를 갖는 하지막 패턴(105b)을 형성한다. 상기 하지막 패턴(105b)은 트렌치 소자 분리 공정의 식각 마스크 역할을 하도록 상기 활성영역의 기판 상에 상기 필드 영역을 노출시키도록 형성될 수 있다. 상기 기판(400) 상에 감소된 피치를 갖는 상기 하지막 패턴(105b)을 형성하는 자세한 설명은 상기 도 1a 내지 도 1e의 도면들을 참조하여 설명하였으므로 여기서는 생략하기로 한다. 상기 하지막 패턴(105b)을 식각 마스크로 하여 상기 기판(100)을 이방성 식각하여 상기 기판(100) 내에 트렌치(120)를 형성한다.
한편, 상기 하지막 패턴(105b)과 상기 기판(100) 사이에 버퍼 절연막 패턴(104a)이 형성될 수 있다. 상기 버퍼 절연막 패턴(104a)은 상기 하지막 패턴(105b)을 식각 마스크로 하여 상기 기판(100)을 식각 하는 동안에 상기 버퍼막(104)이 같이 식각되어 형성될 수 있다. 상기 버퍼 절연막 패턴(104a)은 열산화막과 같은 실리콘 산화막으로 형성될 수 있다.
도 1g를 참조하면, 상기 트렌치(120)를 갖는 기판 상에 예비 트렌치 소자분리막(125)을 형성한다. 상기 예비 트렌치 소자분리막(125)은 상기 하지막 패턴(105b)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 하지막 패턴(105b)이 실리콘 질화막으로 형성되는 경우에, 상기 예비 트렌치 소자분리막(125)은 실리콘 산화막으로 형성될 수 있다.
한편, 도면에 도시되지는 않았지만, 상기 예비 트렌치 소자분리막(125)을 형성하기 전에, 상기 트렌치(120)를 갖는 기판을 열산화시키어 상기 트렌치(120)의 내벽들에 열산화막을 형성할 수 있다. 상기 열산화막을 형성하는 이유는 상기 트렌치(120)를 형성하기 위한 이방성 식각 공정 동안 상기 기판(100)에 가해진 식각손상을 치유하기 위함이다. 또한, 상기 열산화막을 형성한 후에, 절연성 라이너를 형성할 수 있다. 그러나, 상기 절연성 라이너를 형성하는 것은 생략될 수 있다.
도 1h를 참조하면, 상기 하지막 패턴(105b)의 상부면을 노출시키도록 상기 예비 트렌치 소자분리막(125)을 평탄화하여 상기 트렌치(120)를 채우는 트렌치 소자분리막(125a)을 형성한다. 상기 예비 트렌치 소자분리막(125)을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행될 수 있다.
상기 트렌치 소자분리막(125a)은 실질적으로 상기 하지막 패턴(105b)의 상부면과 동일 선상에 있는 상부면을 갖도록 형성될 수 있다. 또한, 상기 트렌치 소자분리막(105b)은 상기 필드 영역의 기판 내에 형성되어, 상기 활성 영역을 한정하도록 형성될 수 있다. 이어서, 상기 하지막 패턴(105b)을 제거한다. 또한, 상기 버퍼 절연막 패턴(104a)이 형성된 경우에는, 상기 버퍼 절연막 패턴(104a)을 제거할 수 있다.
결과적으로, 상기 트렌치 소자분리막(125a)에 의하여 한정되는 활성영역은 포토리소그래피 장비의 한계 분해능에 의하여 구현될 수 있는 폭 보다 작은 폭을 갖도록 형성될 수 있다. 또한, 본 발명에 의하면, 도 1b를 참조하여 설명한 바와 같이 상기 하지막 패턴(110a)이 균일한 폭을 갖도록 형성되므로 상기 하지막 패턴(110a) 하부의 기판에 정의되는 활성영역은 균일한 면적을 갖도록 형성될 수 있다.
도 2a 내지 도 2g를 참조하여 본 발명의 다른 실시예들에 따른 트렌치 소자분리막 형성 방법을 설명하기로 한다.
도 2a를 참조하면, 활성영역 및 상기 활성영역에 접하는 필드 영역을 구비한 기판(200)을 준비한다. 상기 기판(200) 상에 C1 폭을 갖는 예비 하드마스크막 패턴(205)을 형성한다. 이 경우에, 상기 예비 하드마스크막 패턴(205)은 인접한 다른 예비 하드마스크막 패턴과 C2 거리 만큼 이격되도록 형성될 수 있다. 여기서, 상기 C1 폭은 상기 C2 거리 보다 크도록 형성될 수 있다.
이와 같이, 상기 C1 폭이 상기 C2 거리 보다 큰 상기 예비 하드마스크막 패 턴(205)을 형성하는 것은 도 1a를 참조하여 설명한 상기 예비 하드마스크막 패턴(도 1a의 110)을 형성하는 방법과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다.
한편, 도면에 도시되지는 않았지만, 상기 예비 하드마스크막 패턴(205)을 형성하기 전에, 기판(200)의 표면을 보호하기 위한 버퍼 절연막을 형성할 수 있다. 상기 버퍼 절연막은 열산화막으로 형성될 수 있다.
도 2b를 참조하면, 상기 예비 하드마스크막 패턴(205)을 식각 마스크로 하여 상기 기판(200)을 이방성 식각 하여 상기 기판(200) 내에 제1 트렌치(210)를 형성한다.
한편, 도면에 도시되지는 않았지만, 상기 제1 트렌치(210)를 형성한 후에, 상기 제1 트렌치(210)를 갖는 기판을 열산화시키어 상기 제1 트렌치(210)의 내벽들에 열산화막을 형성할 수 있다. 상기 열산화막을 형성하는 이유는 상기 트렌치(210)를 형성하기 위한 이방성 식각 공정 동안 상기 기판(200)에 가해진 식각손상을 치유하기 위함이다. 또한, 상기 열산화막을 형성하는 다른 이유는 후에 언급될 상기 예비 하드마스크막 패턴(205)을 풀 백하는 동안에 상기 제1 트렌치(210)에 의해 노출된 기판을 보호하기 위함이다.
도 2c를 참조하면, 상기 예비 하드마스크막 패턴(205)을 풀 백하여 상기 C1 폭 보다 작은 C5 폭을 갖는 하드 마스크막 패턴(205a)을 형성한다. 상기 예비 하드마스크막 패턴(205)을 풀 백 하는 것은 상기 예비 하드마스크막 패턴(205)을 선택적으로 등방성 식각 하여 상기 예비 하드마스크막 패턴(205)의 폭을 감소시키는 공 정을 의미할 수 있다. 예를 들어, 상기 예비 하드마스크막 패턴(205)이 실리콘 질화막으로 형성되는 경우, 인산을 포함하는 화학 용액을 사용하여 상기 예비 하드마스크막 패턴(205)을 등방성 식각 할 수 있다. 그 결과, 상기 하드마스크막 패턴(205a)은 상기 예비 하드마스크막 패턴(205)의 가장자리들로부터 C4 거리들 만큼 균일한 거리로 감소된 폭을 갖도록 형성될 수 있다. 따라서, 상기 기판(200) 상에 형성되는 상기 하드마스크막 패턴(205a) 및 이에 인접하는 다른 하드마스크막 패턴은 균일한 C5 폭을 갖도록 형성될 수 있다.
도 2d를 참조하면, 상기 하드 마스크막 패턴(205a)을 갖는 기판 상에 절연막을 형성한다. 상기 절연막은 상기 하드마스크막 패턴(205a) 및 상기 기판(200)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 절연막은 상기 하드 마스크막 패턴(205a)이 실리콘 질화막으로 형성되고, 상기 기판(200)이 실리콘막으로 형성될 경우에, 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 하드 마스크막 패턴(205a)의 상부면을 노출시키도록 상기 절연막을 평탄화하여 제1 예비 트렌치 소자분리막(215)을 형성한다. 상기 절연막을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행할 수 있다.
도 2e를 참조하면, 상기 기판(200)의 소정 영역을 노출시키도록 상기 제1 예비 트렌치 소자분리막(215)을 식각 마스크로 하여 상기 하드 마스크막 패턴(205a)을 식각하여 제거한다. 이어서, 상기 제1 예비 트렌치 소자분리막(215)을 식각 마스크로 하여 상기 노출된 기판(200)을 이방성 식각하여 상기 기판(200) 내에 제2 트렌치(220)를 형성한다. 상기 제1 및 제2 트렌치들(210, 220)은 상기 기판(200)의 필드 영역에 형성될 수 있다.
상기 제2 트렌치(220)는 C5 폭을 갖도록 형성될 수 있다. 또한, 상기 제1 트렌치(210)는 C2 폭을 갖도록 형성될 수 있다. 이 경우에, 상기 C5 폭 및 상기 C2 폭은 실질적으로 동일한 크기를 갖도록 형성될 수 있다. 상기 제1 트렌치(210)와 상기 제2 트렌치(220) 사이에는 C4 폭을 갖는 활성영역이 위치할 수 있다. 상기 C4 폭은 도 2c에서 설명한 바와 같이 균일한 폭을 갖도록 형성되므로, 상기 활성영역 및 상기 활성영역에 인접한 활성영역은 모두 균일한 면적을 갖도록 형성될 수 있다. 상기 제1 및 제2 트렌치들(210, 220)과 상기 활성영역은 도 2e에 도시된 바와 같이 C6 거리의 피치를 갖도록 형성될 수 있다.
도면에 도시되지는 않았지만, 상기 제2 트렌치(220)를 형성한 후에, 상기 제2 트렌치(220)를 갖는 기판을 열산화시키어 상기 제2 트렌치(220)의 내벽들에 열산화막을 형성할 수 있다. 상기 열산화막을 형성하는 이유는 상기 제2 트렌치(220)를 형성하기 위한 이방성 식각 공정 동안 상기 기판(200)에 가해진 식각손상을 치유하기 위함이다.
이어서, 도 2f에 도시된 바와 같이, 상기 제2 트렌치(220)를 갖는 기판 상에 제2 예비 트렌치 소자분리막(225)을 형성한다. 상기 제2 예비 트렌치 소자분리막(225)은 실리콘 산화막으로 형성될 수 있다.
도 2g를 참조하면, 화학 기계적 연마 기술을 사용하여 상기 제2 예비 트렌치 소자분리막(225)의 상부면을 평탄화한다. 이어서, 상기 기판(200)의 상부면이 노출될 때 까지 상기 제1 및 제2 예비 트렌치 소자분리막(215, 225)을 평탄화하여 상기 제1 및 제2 트렌치들(210, 220) 내에 각각 제1 및 제2 트렌치 소자분리막들(215a, 225a)을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막(215, 225)을 평탄화하는 것은 에치 백(etch back) 기술을 사용하여 진행할 수 있다.
결과적으로, 상기 제1 및 제2 트렌치 소자분리막들(215a, 225a)에 의하여 한정되는 활성영역은 포토리소그래피 장비에 의하여 구현될 수 있는 폭 보다 작은 폭을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(215a, 225a)에 의하여 한정되는 활성영역들은 균일한 면적을 갖도록 형성될 수 있다.
도 3a 내지 도 3f를 참조하여 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성 방법을 설명하기로 한다.
도 3a를 참조하면, 활성 영역 및 상기 활성영역에 접하는 필드 영역을 갖는 기판(300)을 준비한다. 상기 기판(300)은 실리콘 기판으로 형성될 수 있다. 상기 기판(300) 상에 차례로 적층된 하부 예비 하드 마스크막 및 상부 예비 하드마스크막을 형성한다. 상기 상부 예비 하드 마스크막은 상기 하부 예비 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 또한, 상기 상부 예비 하드마스크막은 상기 기판(300)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 상부 예비 하드마스크막은 실리콘 질화막으로 형성될 수 있다.
한편, 상기 하부 예비 하드마스크막을 형성하기 전에, 상기 기판(300) 상에 버퍼 절연막을 형성할 수 있다. 상기 버퍼 절연막은 열산화막으로 형성될 수 있다.
상기 하부 및 상부 예비 하드마스크막들을 패터닝하여 D1 폭을 갖는 하부 및 상부 예비 하드마스크막 패턴들(310, 320)을 형성한다. 상기 하부 및 상부 예비 하드마스크막들을 패터닝하는 동안에, 상기 버퍼 절연막도 같이 패터닝되어 예비 버퍼 절연막 패턴(305)이 형성될 수 있다.
상기 기판(300) 상에 차례로 적층된 상기 하부 및 상부 예비 하드마스크막 패턴들(310, 320)은 인접하는 다른 하부 및 상부 예비 하드마스크막 패턴들과 D2 거리만큼 이격될 수 있다. 여기서, 상기 D1 폭이 상기 D2 거리 보다 크도록 상기 하부 및 상부 예비 하드마스크막 패턴들(310, 320)이 형성될 수 있다. 즉, 상기 하부 및 상부 예비 하드마스크막 패턴들(310, 320)은 D3 거리의 피치를 구현할 수 있는 공정에 의하여 형성될 수 있다.
이와 같이, 상기 D1 폭이 상기 D2 거리 보다 큰 상기 하부 및 상부 예비 하드마스크막 패턴들(310, 320)을 형성하는 것은 도 1a를 참조하여 설명한 상기 예비 하드마스크막 패턴(도 1a의 110)을 형성하는 방법과 실질적으로 동일하므로 자세한 설명은 여기서는 생략하기로 한다.
도 3b를 참조하면, 상기 상부 예비 하드마스크막 패턴(320)을 식각 마스크로 하여 상기 기판(300)을 이방성 식각 하여 상기 기판(300) 내에 제1 트렌치(325)를 형성한다.
한편, 도면에 도시되지는 않았지만, 상기 제1 트렌치(325)를 형성한 후에, 상기 제1 트렌치(325)를 갖는 기판을 열산화시키어 상기 제1 트렌치(325)의 내벽들에 열산화막을 형성할 수 있다. 상기 열산화막을 형성하는 이유는 상기 트렌치 (325)를 형성하기 위한 이방성 식각 공정 동안 상기 기판(300)에 가해진 식각손상을 치유하기 위함이다. 또한, 상기 열산화막을 형성하는 다른 이유는 후에 언급될 상기 상부 예비 하드마스크막 패턴(320)을 풀 백하는 동안에 상기 제1 트렌치(325)에 의해 노출된 기판을 보호하기 위함이다.
도 3c를 참조하면, 상기 상부 예비 하드마스크막 패턴(320)을 풀 백하여 상기 D1 폭 보다 작은 D5 폭을 갖는 상부 하드 마스크막 패턴(320a)을 형성한다. 상기 상부 예비 하드마스크막 패턴(320)을 풀 백 하는 것은 선택적으로 상기 상부 예비 하드마스크막 패턴(320)을 등방성 식각 하여 상기 상부 예비 하드마스크막 패턴(320)의 폭을 감소시키는 공정을 의미할 수 있다. 그 결과, 상기 상부 하드마스크막 패턴(320a)은 상기 상부 예비 하드마스크막 패턴(320)의 가장자리들로부터 D4 거리들 만큼 균일한 거리로 감소된 폭을 갖도록 형성될 수 있다.
도 3d를 참조하면, 상기 상부 하드 마스크막 패턴(320a)을 갖는 기판 상에 절연막을 형성한다. 상기 절연막은 상기 상부 하드마스크막 패턴(320a), 상기 하부 예비 하드마스크막 패턴(310) 및 상기 기판(300)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 절연막은 상기 상부 하드 마스크막 패턴(320a)이 실리콘 질화막으로 형성되고, 상기 하부 예비 하드마스크막 패턴(310)이 폴리 실리콘막으로 형성되고, 상기 기판(300)이 실리콘막으로 형성될 경우에, 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 상부 하드 마스크막 패턴(320a)의 상부면을 노출시키도록 상기 절연막을 평탄화하여 제1 예비 트렌치 소자분리막(330)을 형성한다. 상기 절연막을 평탄화하는 것은 화학 기계적 연마 기술을 사용 하여 진행할 수 있다.
도 3e를 참조하면, 상기 제1 예비 트렌치 소자분리막(330)을 식각 마스크로 하여 상기 상부 하드 마스크막 패턴(320a)을 식각하여 제거한다. 그 결과, 상기 하부 예비 하드마스크막 패턴(310)의 소정 영역이 노출될 수 있다. 상기 제1 예비 트렌치 소자분리막(330)을 식각 마스크로 하여 상기 노출된 하부 예비 하드마스크막 패턴(310) 및 상기 하부 예비 하드마스크막 패턴(310) 하부의 상기 예비 버퍼 절연막 패턴(305)을 차례로 식각하여 상기 기판(300)의 소정 영역을 노출시키는 개구부를 갖는 버퍼 절연막 패턴(305a) 및 하부 하드마스크막 패턴(310a)을 형성할 수 있다.
이어서, 상기 제1 예비 트렌치 소자분리막(330)을 식각 마스크로 하여 상기 노출된 상기 기판(300)을 이방성 식각 하여 제2 트렌치(335)를 형성한다. 상기 제1 및 제2 트렌치들(325, 335)은 상기 기판(300)의 필드 영역에 형성될 수 있다.
도면에 도시되지는 않았지만, 상기 제2 트렌치(335)를 형성한 후에, 상기 제2 트렌치(335)를 갖는 기판을 열산화시키어 상기 제2 트렌치(335)의 내벽들에 열산화막을 형성할 수 있다. 상기 열산화막을 형성하는 이유는 상기 제2 트렌치(335)를 형성하기 위한 이방성 식각 공정 동안 상기 기판(300)에 가해진 식각손상을 치유하기 위함이다.
상기 제2 트렌치(335)를 갖는 기판 상에 제2 예비 트렌치 소자분리막(340)을 형성한다. 상기 제2 예비 트렌치 소자분리막(340)은 실리콘 산화막으로 형성될 수 있다.
도 3f를 참조하면, 상기 하부 하드 마스크막 패턴(310a)의 상부면이 노출될 때까지 상기 제1 및 제2 예비 트렌치 소자분리막들(330, 340)을 평탄화하여 상기 제1 및 제2 트렌치들(325, 335)을 각각 채우는 제1 및 제2 트렌치 소자분리막들(330a, 340a)을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들(330, 340)을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행될 수 있다.
상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)은 실질적으로 상기 하부 하드마스크막 패턴(310a)의 상부면과 실질적으로 동일 선상에 있는 상부면을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)은 상기 필드 영역의 기판 내에 형성되어, 상기 활성 영역을 한정하도록 형성될 수 있다. 이어서, 상기 하부 하드마스크막 패턴(310a)을 제거할 수 있다. 즉, 상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)을 식각 마스크로 하여 상기 하부 하드마스크막 패턴(310a)을 식각 할 수 있다. 따라서, 상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)은 상기 기판(300)의 상부면보다 높은 상부면을 갖도록 형성될 수 있다.
상기 제1 트렌치 소자분리막(330a)은 D2 폭을 갖도록 형성되고, 상기 제2 트렌치 소자분리막(340a)은 D5 폭을 갖도록 형성될 수 있다. 여기서, 상기 D2 폭 및 상기 D5 폭은 실질적으로 동일한 크기 일 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)에 의하여 한정되는 활성영역들은 D4 폭을 갖도록 형성될 수 있다.
상술한 바와 같이, 상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)에 의 하여 한정되는 활성영역은 포토리소그래피 장비의 한계 분해능에 의하여 구현될 수 있는 폭 보다 작은 폭을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(330a, 340a)에 의하여 한정되는 활성영역들은 균일한 면적을 갖도록 형성될 수 있다.
도 4a 내지 도 4f를 참조하여 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성 방법을 설명하기로 한다.
도 4a를 참조하면, 활성 영역 및 상기 활성영역에 접하는 필드 영역을 갖는 기판(400)을 준비한다. 상기 기판(400)은 실리콘 기판으로 형성될 수 있다. 상기 기판(400) 상에 차례로 적층된 하부 예비 하드마스크막, 버퍼 절연막, 및 상부 예비 하드마스크막을 형성한다. 상기 상부 예비 하드마스크막은 상기 버퍼 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들면, 상기 버퍼 절연막이 산화막으로 형성되는 경우에, 상기 상부 예비 하드마스크막은 질화막으로 형성될 수 있다. 또한, 상기 하부 예비 하드마스크막은 상기 하부 예비 하드마스크막과 같은 물질막, 예를 들어 질화막으로 형성될 수 있다. 그러나, 상기 하부 예비 하드마스크막은 상기 하부 예비 하드마스크막과는 다른 물질막, 예를 들어 다른 식각 선택비를 갖는 물질막으로도 형성될 수도 있다.
상기 상부 예비 하드마스크막, 상기 버퍼 절연막, 및 상기 하부 예비 하드마스크막을 차례로 패터닝하여 E1 폭을 갖도록 상기 기판(400) 상에 차례로 적층된 하부 예비 하드마스크막 패턴(405), 예비 버퍼 절연막 패턴(410), 및 상부 예비 하 드마스크막 패턴(415)을 형성한다. 한편, 상기 상부 예비 하드마스크막 패턴(415)과 인접한 다른 상부 예비 하드마스크막 패턴은 E2 거리 이격되도록 형성될 수 있다. 상기 하부 예비 하드마스크막 패턴(405), 예비 버퍼 절연막 패턴(410), 및 상부 예비 하드마스크막 패턴(415)은 E3 거리의 피치를 구현할 수 있는 공정에 의하여 형성될 수 있다. 여기서, 상기 E1 폭이 상기 E2 거리보다 크도록 상기 기판(400) 상에 차례로 적층된 상기 하부 예비 하드마스크막 패턴(405), 예비 버퍼 절연막 패턴(410), 및 상부 예비 하드마스크막 패턴(415)을 형성한다.
이와 같이, 상기 E1 폭이 상기 E2 거리 보다 큰 상기 하부 예비 하드마스크막 패턴(405), 예비 버퍼 절연막 패턴(410), 및 상부 예비 하드마스크막 패턴(415)을 형성하는 것은 도 1a를 참조하여 설명한 포토레지스트 패턴(도 1a의 111a)의 형성방법을 이용할 수 있다.
이와 같이, 상기 E1 폭이 상기 E2 거리 보다 큰 상기 하부 예비 하드마스크막 패턴(405), 예비 버퍼 절연막 패턴(410), 및 상부 예비 하드마스크막 패턴(415)을 형성하는 것은 도 1a를 참조하여 설명한 상기 예비 하드마스크막 패턴(도 1a의 110)을 형성하는 방법과 실질적으로 동일하므로 자세한 설명은 여기서는 생략하기로 한다.
상기 기판(400) 상에 차례로 적층된 상기 하부 예비 하드마스크막 패턴(405), 예비 버퍼 절연막 패턴(410), 및 상부 예비 하드마스크막 패턴(415)의 측벽들을 덮는 제1 예비 절연성 스페이서(420)를 형성한다. 상기 제1 예비 절연성 스페이서(420)는 적어도 상기 상부 예비 하드 마스크막 패턴(415)에 대하여 식각 선택 비를 갖는 물질막으로 형성될 수 있다. 그 결과, 상기 제1 예비 절연성 스페이서(420)의 두께만큼 상기 기판(400)을 덮는 물질막들(405, 410, 415, 420)은 상기 E1 폭 보다 큰 F1 폭을 갖도록 형성될 수 있다. 또한, 상기 기판(400)을 덮는 물질막들(405, 410, 415, 420)은 인접하는 다른 물질막들과 상기 E2 거리 보다 작은 F2 거리만큼 이격되도록 형성될 수 있다. 그 결과, 상기 물질막들(405, 410, 415, 420)은 F3 거리의 피치를 갖도록 형성될 수 있다. 여기서, 상기 F3 거리는 상기 E3 거리와 실질적으로 동일할 수 있다.
도 4b를 참조하면, 상기 상부 하드마스크막 패턴(415) 및 상기 제1 예비 절연성 스페이서(420)를 식각 마스크로 하여 상기 기판(400)을 이방성 식각하여 상기 기판(400) 내에 제1 트렌치(425)를 형성한다. 따라서, 상기 제1 트렌치(425)의 상부폭은 F2 거리를 갖도록 형성될 수 있다.
상기 기판(400)을 이방성 식각하는 동안에, 상기 제1 예비 절연성 스페이서(420)는 적어도 상기 상부 예비 하드마스크막 패턴(415)의 측벽을 노출시키도록 식각될 수 있다. 그 결과, 제1 절연성 스페이서(420a)가 형성될 수 있다.
한편, 상기 하부 예비 하드마스크막 패턴(415)이 상기 상부 예비 하드마스크막 패턴(415)과 실질적으로 동일한 식각선택비를 갖는 물질막으로 형성되는 경우에, 상기 제1 절연성 스페이서(420a)는 상기 상부 예비 하드마스크막 패턴(415)의 측벽을 노출시킴과 동시에 적어도 상기 하부 예비 하드마스크막 패턴(405)의 측벽을 덮도록 형성될 수 있다. 한편, 도면에 도시되지는 않았지만, 상기 제1 트렌치(425)를 형성한 후에, 상기 제1 트렌치(425)를 갖는 기판을 열산화시키어 상기 제 1 트렌치(425)의 내벽들에 열산화막을 형성할 수 있다.
도 4c를 참조하면, 상기 상부 예비 하드마스크막 패턴(415)을 풀 백하여 상기 상부 예비 하드마스크막 패턴(415)의 E1 폭 보다 작은 폭을 갖는 상부 하드 마스크막 패턴(415a)을 형성한다. 상기 상부 예비 하드마스크막 패턴(415)을 풀 백 하는 것은 상기 상부 예비 하드마스크막 패턴(415)을 선택적으로 등방성 식각 하여 상기 상부 예비 하드마스크막 패턴(415)의 폭을 감소시키는 공정을 의미할 수 있다. 그 결과, 상기 상부 하드마스크막 패턴(415a)은 상기 상부 예비 하드마스크막 패턴(415)의 가장자리들로부터 균일한 거리로 감소된 폭을 갖도록 형성될 수 있다.
도 4d를 참조하면, 상기 상부 하드 마스크막 패턴(415a)을 갖는 기판 상에 절연막을 형성한다. 상기 절연막은 상기 상부 하드마스크막 패턴(415a), 상기 하부 예비 하드마스크막 패턴(405) 및 상기 기판(400)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 절연막은 상기 상부 하드 마스크막 패턴(415a) 및 상기 하부 예비 하드마스크막 패턴(405)이 실리콘 질화막으로 형성되고, 상기 기판(400)이 실리콘막으로 형성될 경우에, 실리콘 산화막으로 형성될 수 있다. 또는, 상기 절연막은 상기 상부 하드 마스크막 패턴(415a)이 실리콘 질화막으로 형성되고, 상기 하부 예비 하드마스크막 패턴(405)이 폴리 실리콘막으로 형성되고, 상기 기판(400)이 실리콘막으로 형성될 경우에, 실리콘 산화막으로 형성될 수 있다.
이어서, 상기 상부 하드 마스크막 패턴(415a)의 상부면이 노출될 때까지 상기 절연막을 평탄화하여 제1 예비 트렌치 소자분리막(430)을 형성한다. 상기 절연 막을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행할 수 있다.
도 4e를 참조하면, 상기 제1 예비 트렌치 소자분리막(430)을 식각 마스크로 하여 상기 상부 하드 마스크막 패턴(415a)을 식각하여 제거한다. 그 결과, 상기 예비 버퍼절연막 패턴(410)의 소정 영역이 노출될 수 있다. 상기 제1 예비 트렌치 소자분리막(430)을 식각 마스크로 하여 노출된 상기 예비 버퍼 절연막 패턴(410) 및 상기 예비 버퍼 절연막 패턴(310) 하부의 상기 하부 예비 하드 마스크막 패턴(405)을 차례로 식각하여 상기 기판(400)의 소정 영역을 노출시키는 개구부를 갖는 버퍼 절연막 패턴(410a) 및 하부 하드마스크막 패턴(405a)을 형성할 수 있다.
이어서, 상기 제1 예비 트렌치 소자분리막(430)을 식각 마스크로 하여 상기 노출된 기판(400)을 이방성 식각 하여 제2 트렌치(435)를 형성한다. 상기 제1 및 제2 트렌치들(425, 435)은 상기 기판(400)의 필드 영역에 형성될 수 있다. 상기 제2 트렌치(435)의 상부 영역은 F5 폭을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치들(425, 435) 사이에 위치하는 활성영역은 F4 폭을 갖도록 형성될 수 있다.
도면에 도시되지는 않았지만, 상기 제2 트렌치(435)를 형성한 후에, 상기 제2 트렌치(435)를 갖는 기판을 열산화시키어 상기 제2 트렌치(435)의 내벽들에 열산화막을 형성할 수 있다. 상기 열산화막을 형성하는 이유는 상기 제2 트렌치(435)를 형성하기 위한 이방성 식각 공정 동안 상기 기판(400)에 가해진 식각손상을 치유하기 위함이다.
상기 제2 트렌치(435)를 갖는 기판 상에 제2 예비 트렌치 소자분리막(440)을 형성한다. 상기 제2 예비 트렌치 소자분리막(440)은 실리콘 산화막으로 형성될 수 있다.
도 4f를 참조하면, 상기 하부 하드 마스크막 패턴(405a)의 상부면을 노출시키도록 상기 제1 및 제2 예비 트렌치 소자분리막들(430, 440)을 평탄화하여 상기 제1 및 제2 트렌치들(425, 435)을 각각 채우는 제1 및 제2 트렌치 소자분리막들(430a, 440a)을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들(430, 440)을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행될 수 있다. 상기 제1 및 제2 예비 트렌치 소자분리막들(430, 440)을 평탄화하는 동안에 상기 버퍼 절연막 패턴(410a)은 제거될 수 있다.
상기 제1 및 제2 트렌치 소자분리막들(430a, 440a)은 실질적으로 상기 하부 하드마스크막 패턴(405a)의 상부면과 실질적으로 동일 선상에 있는 상부면을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(430a, 440a)은 상기 필드 영역의 기판 내에 형성되어, 상기 활성 영역을 한정하도록 형성될 수 있다. 이어서, 상기 하부 하드마스크막 패턴(405a)을 제거할 수 있다. 따라서, 상기 제1 및 제2 트렌치 소자분리막들(430a, 440a)은 상기 기판(400)의 상부면보다 높은 상부면을 갖도록 형성될 수 있다.
상기 제1 트렌치 소자분리막(430a)은 F2 폭을 갖도록 형성되고, 상기 제2 트렌치 소자분리막(440a)은 F5 폭을 갖도록 형성될 수 있다. 여기서, 상기 F2 폭 및 상기 F5 폭은 실질적으로 동일한 크기 일 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(430a, 440a)에 의하여 한정된 활성영역은 F4 폭을 갖도록 형성될 수 있다. 이와 같이, 상기 제1 및 제2 트렌치 소자분리막들(430a, 440a)에 의하여 한정되는 활성영역은 상기 F3 거리 보다 작은 F6 거리의 피치를 구현할 수 있는 본 발명에 의한 공정에 의하여 형성될 수 있다.
따라서, 포토레지스트 패턴으로 구현 가능한 F3 거리의 피치보다 작은 F6 거리의 피치를 갖도록 상기 제1 및 제2 트렌치 소자분리막들(430a, 440a) 및 그에 의해 한정되는 활성영역들을 형성할 수 있다. 또한, 상기 활성영역들은 균일한 면적을 갖도록 형성될 수 있다.
도 5a 및 도 5b를 참조하여 본 발명의 또 다른 실시예들에 따른 트렌치 소자분리막 형성 방법을 설명하기로 한다.
도 5a를 참조하면, 활성 영역 및 상기 활성 영역에 접하는 필드 영역을 갖는 기판(400)을 준비한다. 이어서, 도 4a 내지 도 4d의 도면들을 참조하여 설명한 바와 같은 방법으로 제1 예비 트렌치 소자분리막(430)을 형성한다. 이하에서는, 상기 기판(400) 상에 상기 제1 예비 트렌치 소자분리막(430)을 형성하기까지의 공정에 대한 자세한 설명은 앞의 도 4a 내지 도 4d를 참조하여 설명한 바와 실질적으로 같으므로 생략하기로 한다.
상기 제1 예비 트렌치 소자분리막(430)을 식각 마스크로 하여 상기 상부 하드마스크막 패턴(415a), 상기 예비 버퍼 절연막 패턴(410), 및 상기 하부 예비 하드마스크막 패턴(405)을 차례로 식각하여 상기 기판(400)의 소정 영역을 노출시키는 개구부를 형성한다. 여기서, 상기 예비 버퍼 절연막 패턴(410) 및 상기 하부 예 비 하드마스크막 패턴(405)은 차례로 식각되어 버퍼 절연막 패턴(410a) 및 하부 하드마스크막 패턴(405a)이 형성될 수 있다.
이어서, 상기 개구부에 의하여 노출된 상기 하부 하드마스크막 패턴(405a), 상기 버퍼 절연막 패턴(410a) 및 상기 제1 예비 트렌치 소자분리막(430)의 측벽들을 덮는 제2 절연성 스페이서(510)를 형성한다. 상기 제2 절연성 스페이서(510)는 상기 기판(400)에 식각 선택비를 갖는 물질막으로 형성될 수 있다. 예를 들어, 상기 기판(400)이 실리콘막으로 형성되는 경우에, 상기 제2 절연성 스페이서(510)는 실리콘 산화막으로 형성될 수 있다.
상기 제1 예비 트렌치 소자분리막(430) 및 상기 제2 절연성 스페이서(510)을 식각 마스크로 하여 노출된 상기 기판(400)을 식각하여 제2 트렌치(520)를 형성한다. 이어서, 상기 제2 트렌치(520)의 내벽에 열산화막을 형성할 수 있다.
상기 제2 트렌치(520)를 갖는 기판 상에 제2 예비 트렌치 소자분리막(530)을 형성한다. 상기 제2 예비 트렌치 소자분리막(530)은 실리콘 산화막으로 형성될 수 있다.
상기 하부 하드 마스크막 패턴(405a)의 상부면을 노출시키도록 상기 제1 및 제2 예비 트렌치 소자분리막들(430, 530)을 평탄화하여 상기 제1 및 제2 트렌치들(425, 520)을 각각 채우는 제1 및 제2 트렌치 소자분리막들(430a, 530a)을 형성한다. 상기 제1 및 제2 예비 트렌치 소자분리막들(430, 530)을 평탄화하는 것은 화학 기계적 연마 기술을 사용하여 진행될 수 있다. 상기 제1 및 제2 예비 트렌치 소자분리막들(430, 530)을 평탄화하는 동안에 상기 버퍼 절연막 패턴(410a)은 제거될 수 있다.
상기 제1 및 제2 트렌치 소자분리막들(430a, 530a)은 실질적으로 상기 하부 하드마스크막 패턴(405a)의 상부면과 실질적으로 동일 선상에 있는 상부면을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 트렌치 소자분리막들(430a, 530a)은 상기 필드 영역의 기판 내에 형성되어, 상기 활성 영역을 한정하도록 형성될 수 있다. 이어서, 상기 하부 하드마스크막 패턴(405a)을 제거할 수 있다. 따라서, 상기 제1 및 제2 트렌치 소자분리막들(430a, 530a)은 상기 기판(400)의 상부면보다 높은 상부면을 갖도록 형성될 수 있다.
한편, 상기 기판(400)으로부터 돌출된 상부면들을 갖는 상기 제1 및 제2 트렌치 소자분리막들(430a, 530a)의 돌출부들의 측벽들에는 상기 제1 및 제2 절연성 스페이서들(420a, 510)이 잔존할 수 있다. 즉, 상기 제1 트렌치 소자분리막(430a)의 돌출부의 측벽을 덮도록 상기 제1 절연성 스페이서(420a)가 잔존하고, 상기 제2 트렌치 소자분리막(530a)의 돌출부의 측벽을 덮도록 상기 제2 절연성 스페이서(510)가 잔존한다. 그 결과, 상기 제1 및 제2 트렌치들(425, 520)의 상부 코너와 인접한 활성영역의 기판 상에 상기 제1 및 제2 절연성 스페이서들(420a, 510)이 형성되므로 인하여, 상기 제1 및 제2 트렌치들(425, 520)의 상부 코너에서 발생될 수 있는 소자의 특성 열화를 억제할 수 있다. 예를 들면, 후속 공정에 의하여 상기 활성영역의 기판 상에 모스 트랜지스터를 형성하는 경우에, 상기 활성영역과 상기 제1 및 제2 트렌치 소자분리막들(430a, 530a)의 경계 영역에서 발생될 수 있는 문턱 전압의 불안정 또는 기생 전류를 방지할 수 있다.
상술한 바와 같이, 본 발명에 의하면 포토리소그래피 장비로 구현할 수 있는 포토레지스트 패턴의 피치 보다 감소된 피치를 갖는 패턴들을 형성할 수 있다. 또한, 감소된 피치를 갖는 패턴들을 마스크로 이용하여 트렌치 소자분리막을 형성함으로써, 상기 트렌치 소자분리막에 의하여 한정되는 활성영역의 폭을 작게 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 포토리소그래피 장비로 구현할 수 있는 포토레지스트 패턴의 피치보다 감소된 피치를 갖는 미세 패턴의 형성 방법을 제공한다. 더 나아가서, 감소된 피치를 갖는 미세 패턴을 이용하여 트렌치 소자분리막을 형성할 수 있다. 그 결과, 상기 트렌치 소자분리막에 의하여 한정되는 활성영역의 면적을 감소시킬 수 있다. 더 나아가서, 포토리소그래피 장비로 구현할 수 있는 포토레지스트 패턴의 피치 보다 작은 피치를 갖는 트렌치 소자분리막들 및 그에 의해 한정되는 활성영역들을 형성할 수 있다. 따라서, 새로운 광원을 채택하는 포토리소그래피 장비 및 그에 사용되는 포토레지스트 물질을 사용하지 않고도 고집적화된 반도체소자를 제조할 수 있다.

Claims (30)

  1. 기판을 준비하고,
    상기 기판 상에 하지막을 형성하고,
    상기 하지막 상에 제1 피치의 예비 하드마스크막 패턴들을 형성하되, 상기 예비 하드마스크막 패턴들은 제1 폭을 갖도록 형성됨과 아울러서 상기 예비 하드마스크막 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 예비 하드마스크막 패턴들을 식각 마스크로 하여 상기 하지막을 식각하여 예비 하지막 패턴들을 형성하고,
    상기 예비 하드마스크막 패턴들을 풀 백(pull back)하여 상기 예비 하지막 패턴들 상에 하드마스크막 패턴들을 형성하고,
    상기 하드 마스크막 패턴들을 갖는 기판 상에 평탄화된 절연막을 형성하되, 상기 평탄화된 절연막은 상기 하드 마스크막 패턴들의 상부면을 노출시키도록 형성되고,
    상기 평탄화된 절연막을 식각마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드 마스크막 패턴들 하부의 상기 예비 하지막 패턴들을 식각하여 상기 제1 피치 보다 감소된 제2 피치를 갖는 하지막 패턴들을 형성하고,
    상기 평탄화된 절연막을 제거하는 것을 포함하는 미세 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 예비 하드마스크막 패턴들을 형성하는 것은
    상기 하지막 상에 하드마스크막을 형성하고,
    상기 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고,
    상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고,
    상기 포토레지스트 패턴들을 제거하는 것을 포함하는 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 예비 하드마스크막 패턴들을 형성하는 것은
    상기 하지막 상에 하드마스크막을 형성하고,
    상기 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생마스크들은 상기 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고,
    상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 하드 마 스크막을 식각하고,
    상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함하는 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 예비 하드 마스크막 패턴들을 풀 백 하는 것은
    상기 예비 하드 마스크막 패턴들의 폭이 감소하도록 상기 예비 하드 마스크막 패턴들을 등방성 식각하는 것을 포함하는 미세 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 평탄화된 절연막을 형성하는 것은
    상기 하드마스크막 패턴들을 갖는 기판 상에 절연막을 형성하고,
    화학기계적 연마 기술을 사용하여 상기 하드마스크막 패턴들의 상부면이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함하는 미세 패턴 형성 방법.
  6. 기판을 준비하고,
    상기 기판 상에 하지막을 형성하고,
    상기 하지막 상에 제1 피치의 예비 하드마스크막 패턴들을 형성하되, 상기 예비 하드마스크막 패턴들은 제1 폭을 갖도록 형성됨과 아울러서 상기 예비 하드마스크막 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 예비 하드마스크막 패턴들을 식각 마스크로 하여 상기 하지막을 식각하여 예비 하지막 패턴들을 형성하고,
    상기 예비 하드마스크막 패턴들을 풀 백하여 상기 예비 하지막 패턴들 상에 하드 마스크막 패턴들을 형성하고,
    상기 하드 마스크막 패턴들을 갖는 기판 상에 평탄화된 절연막을 형성하되, 상기 평탄화된 절연막은 상기 하드마스크막 패턴들의 상부면을 노출시키도록 형성되고,
    상기 평탄화된 절연막을 식각마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드마스크막 패턴들 하부의 상기 예비 하지막 패턴들을 식각하여 상기 제1 피치보다 감소된 제2 피치를 갖는 하지막 패턴들을 형성하고,
    상기 평탄화된 절연막을 제거하고,
    상기 하지막 패턴들을 식각 마스크로 하여 상기 기판을 식각하여 트렌치들을 형성하고,
    상기 트렌치들을 채우는 트렌치 소자분리막들을 형성하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 예비 하드마스크막 패턴들을 형성하는 것은
    상기 하지막 상에 하드마스크막을 형성하고,
    상기 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성 하고,
    상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고,
    상기 포토레지스트 패턴들을 제거하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  8. 제 6 항에 있어서,
    상기 예비 하드마스크막 패턴들을 형성하는 것은
    상기 하지막 상에 하드마스크막을 형성하고,
    상기 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생마스크들은 상기 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고,
    상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고,
    상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함하는 트렌치 소자분리막 형성방법.
  9. 제 6 항에 있어서,
    상기 예비 하드 마스크막 패턴들을 풀 백 하는 것은
    상기 예비 하드 마스크막 패턴들의 폭이 감소하도록 상기 예비 하드 마스크막 패턴들을 등방성 식각하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  10. 제 6 항에 있어서,
    상기 트렌치 소자분리막들을 형성하는 것은
    상기 트렌치를 갖는 기판 상에 예비 트렌치 소자분리막을 형성하고,
    상기 하지막 패턴들의 상부면이 노출될 때까지 상기 예비 트렌치 소자분리막을 평탄화하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  11. 제 6 항에 있어서,
    상기 트렌치 소자분리막들을 형성한 후에,
    상기 하지막 패턴들을 제거하는 것을 더 포함하는 트렌치 소자분리막 형성 방법.
  12. 기판을 준비하고,
    상기 기판 상에 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭 만큼 이격된 예비 하드마스크막 패턴들을 형성하고,
    상기 예비 하드마스크막 패턴들을 식각 마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성하고,
    상기 예비 하드마스크막 패턴들을 풀 백하여 상기 기판 상에 하드마스크막 패턴들을 형성하고,
    상기 하드마스크막 패턴들을 갖는 기판 상에 평탄화된 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 하드마스크막 패턴들의 상부면을 노출시키도록 형성되고,
    상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 하드마스크막 패턴들 및 상기 하드마스크막 패턴들 하부의 기판을 차례로 식각하여 상기 기판 내에 제2 트렌치들을 형성하고,
    상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성하고,
    상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  13. 제 12 항에 있어서,
    상기 예비 하드마스크막 패턴들을 형성하는 것은
    상기 기판 상에 하드마스크막을 형성하고,
    상기 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고,
    상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고,
    상기 포토레지스트 패턴들을 제거하는 것을 포함하는 트렌치 소자분리막 형성방법.
  14. 제 12 항에 있어서,
    상기 예비 하드마스크막 패턴들을 형성하는 것은
    상기 기판 상에 하드마스크막을 형성하고,
    상기 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생 마스크들은 상기 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고,
    상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 하드 마스크막을 식각하고,
    상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함하는 트렌치 소자분리막 형성방법.
  15. 제 12 항에 있어서,
    상기 예비 하드 마스크막 패턴을 풀 백 하는 것은
    상기 예비 하드 마스크막 패턴의 폭이 감소하도록 상기 예비 하드 마스크막 패턴을 등방성 식각하는 것을 포함하는 트렌치 소자분리막 형성방법.
  16. 기판을 준비하고,
    상기 기판 상에 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭 만큼 이격된 예비 하드마스크막 패턴들을 형성하되, 상기 예비 하드마스크막 패턴들은 상기 기판 상에 차례로 적층된 하부 및 상부 예비 하드마스크막 패턴들로 형성되고,
    상기 상부 예비 하드마스크막 패턴들을 식각마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성하고,
    상기 상부 예비 하드마스크막 패턴들을 풀 백하여 상기 하부 예비 하드마스크막 패턴들 상에 상부 하드마스크막 패턴들을 형성하고,
    상기 상부 하드마스크막 패턴들을 갖는 기판 상에 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 상부 하드마스크막 패턴들의 상부면을 노출시키도록 형성되고,
    상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 상부 하드마스 크막 패턴들, 상기 상부 하드마스크막 패턴들 하부의 상기 하부 예비 하드마스크막 패턴들 및 기판을 차례로 식각하여 상기 기판 내에 제2 트렌치들을 형성하고,
    상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성하고,
    상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성하는 것을 포함하는 트렌치 소자분리막 형성방법.
  17. 제 16 항에 있어서,
    상기 하부 및 상부 예비 하드마스크막들을 형성하는 것은
    상기 기판 상에 차례로 적층된 하부 및 상부 하드마스크막들을 형성하되, 상기 상부 하드마스크막은 상기 하부 마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 상부 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고,
    상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 상부 및 하부 하드 마스크막들을 식각하고,
    상기 포토레지스트 패턴들을 제거하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  18. 제 16 항에 있어서,
    상기 하부 및 상부 예비 하드마스크막 패턴들을 형성하는 것은
    상기 기판 상에 차례로 적층된 하부 및 상부 하드마스크막들을 형성하되, 상기 상부 하드마스크막은 상기 하부 마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 상부 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생 마스크들은 상기 상부 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고,
    상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 상부 및 하부 하드 마스크막들을 식각하고,
    상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함하는 트렌치 소자분리막 형성방법.
  19. 제 16 항에 있어서,
    상기 상부 예비 하드 마스크막 패턴들을 풀 백 하는 것은
    상기 상부 예비 하드 마스크막 패턴들의 폭이 감소하도록 상기 상부 예비 하드 마스크막 패턴들을 등방성 식각하는 것을 포함하는 미세 패턴 형성방법.
  20. 기판을 준비하고,
    상기 기판 상에 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭 만큼 이격된 마스크들을 형성하되, 상기 마스크들은 상기 기판 상에 차례로 적층된 하부 예비 하드 마스크막 패턴들, 예비 버퍼 절연막 패턴들, 및 상부 예비 하드마스크막 패턴들로 형성되고,
    상기 마스크들의 측벽들을 덮는 제1 예비 절연성 스페이서들을 형성하고,
    상기 상부 예비 하드마스크막 패턴들 및 상기 제1 예비 절연성 스페이서들을 식각마스크로 하여 상기 기판을 식각하여 제1 트렌치들을 형성하되, 상기 제1 트렌치들을 형성하는 동안에 상기 제1 예비 절연성 스페이서들의 소정 영역이 식각되어 상기 상부 예비 하드마스크막 패턴들의 측벽들을 노출시키는 제1 절연성 스페이서들이 형성되고,
    상기 상부 예비 하드마스크막 패턴들을 풀 백하여 상기 예비 버퍼 절연막 패턴들 상에 상부 하드마스크막 패턴들을 형성하고,
    상기 상부 하드마스크막 패턴들을 갖는 기판 상에 제1 예비 트렌치 소자분리막을 형성하되, 상기 제1 예비 트렌치 소자분리막은 상기 상부 하드마스크막 패턴들의 상부면을 노출시키도록 형성되고,
    상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 상부 하드마스크막 패턴들, 상기 상부 하드마스크막 패턴들 하부의 상기 예비 버퍼 절연막 패턴들, 상기 하부 예비 하드마스크막 패턴들 및 기판을 차례로 식각하여 상기 기판 내에 제2 트렌치들을 형성하고,
    상기 제2 트렌치들을 갖는 기판 상에 제2 예비 트렌치 소자분리막을 형성하고,
    상기 제1 및 제2 예비 트렌치 소자분리막들을 평탄화하여 상기 제1 및 제2 트렌치들을 각각 채우는 제1 및 제2 트렌치 소자분리막들을 형성하는 것을 포함하는 트렌치 소자분리막 형성방법.
  21. 제 20 항에 있어서,
    상기 마스크들을 형성하는 것은
    상기 기판 상에 차례로 적층된 하부 하드마스크막, 버퍼 절연막, 및 상부 하드마스크막을 형성하되, 상기 상부 하드마스크막은 상기 버퍼 절연막에 대하여 식각선택비를 갖는 물질막으로 형성되고,
    상기 상부 하드마스크막 상에 제1 피치를 갖는 예비 포토레지스트 패턴들을 형성하고,
    상기 예비 포토레지스트막 패턴들의 폭을 증가시키는 포토 플로우 기술을 사용하여 제1 폭을 갖는 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 은 상기 제1 폭보다 작은 제2 폭 만큼 이격되도록 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 하여 상기 상부 하드마스크막, 버퍼 절연막, 및 하부 하드마스크막을 차례로 식각하고,
    상기 포토레지스트 패턴들을 제거하는 것을 포함하는 트렌치 소자분리막 형성방법.
  22. 제 20 항에 있어서,
    상기 마스크들을 형성하는 것은
    상기 기판 상에 차례로 적층된 하부 하드마스크막, 버퍼 절연막, 및 상부 하드마스크막을 형성하되, 상기 상부 하드마스크막은 상기 버퍼 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 상부 하드마스크막 상에 제1 피치의 희생마스크들을 형성하되, 상기 희생 마스크들은 상기 상부 하드마스크막에 대하여 식각 선택비를 갖는 물질막으로 형성되고,
    상기 희생 마스크들의 측벽을 덮는 스페이서들을 형성하되, 상기 희생 마스크들 및 스페이서들로 이루어진 막들은 제1 폭을 갖으며 상기 제1 폭보다 작은 제2 폭만큼 이격되도록 형성되고,
    상기 희생 마스크들 및 상기 스페이서들을 식각 마스크로 하여 상기 상부 하드마스크막, 버퍼 절연막, 및 하부 하드마스크막을 식각하고,
    상기 희생 마스크들 및 상기 스페이서들을 제거하는 것을 포함하는 트렌치 소자분리막 형성방법.
  23. 제 20 항에 있어서,
    상기 제1 예비 절연성 스페이서들은 상기 상부 예비 하드마스크막 패턴들에 대하여 식각 선택비를 갖는 물질막으로 형성되는 것을 특징으로 하는 트렌치 소자분리 방법.
  24. 제 20 항에 있어서,
    상기 하부 예비 하드마스크막 패턴들 및 상기 상부 예비 하드마스크막 패턴들은 질화막으로 형성되는 것을 특징으로 하는 트렌치 소자분리 방법.
  25. 제 24 항에 있어서,
    제1 절연성 스페이서는 상기 상부 예비 하드마스크막 패턴들의 측벽들을 노출시키도록 형성됨과 동시에 상기 하부 예비 하드마스크막 패턴들의 측벽들을 덮도록 형성되는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
  26. 제 20 항에 있어서,
    상기 제1 예비 트렌치 소자분리막을 식각 마스크로 하여 상기 상부 하드마스크막 패턴들, 상기 예비 버퍼 절연막 패턴들, 및 상기 하부 예비 하드마스크막 패턴들을 식각한 후에,
    상기 잔존하는 하부 예비 하드마스크막 패턴들 및 예비 버퍼 절연막 패턴들 의 노출된 측벽들을 덮음과 아울러서 상기 제1 예비 트렌치 소자분리막의 노출된 측벽을 덮는 제2 절연성 스페이서를 형성하는 것을 더 포함하는 트렌치 소자분리막 형성 방법.
  27. 제 26 항에 있어서,
    상기 제1 및 제2 트렌치 소자분리막들을 형성하는 것은
    화학 기계적 연마 기술을 사용하여 상기 잔존하는 하부 예비 하드마스크막 패턴의 상부면이 노출될 때까지 상기 제1 및 제2 예비 트렌치 소자분리막을 평탄화하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  28. 제 27 항에 있어서,
    상기 제1 및 제2 트렌치 소자분리막들은 상기 기판의 상부면보다 높은 상부면을 갖는 돌출부들을 갖도록 형성되는 것을 특징으로 하는 트렌치 소자분리막 형성방법.
  29. 제 28 항에 있어서,
    상기 제1 및 제2 트렌치 소자분리막들을 형성하는 동안에,
    상기 제1 및 제2 절연성 스페이서들은 상기 제1 및 제2 트렌치 소자분리막들의 돌출부들의 측벽들을 각각 덮도록 잔존하는 것을 포함하는 트렌치 소자분리막 형성 방법.
  30. 제 27 항에 있어서,
    상기 제1 및 제2 트렌치 소자 분리막들을 형성한 후에,
    상기 잔존하는 하부 예비 하드마스크막 패턴을 제거하는 것을 더 포함하는 트렌치 소자분리막 형성 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849190B1 (ko) * 2007-03-19 2008-07-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8664290B2 (en) * 2007-04-10 2014-03-04 Zimmer, Inc. Antioxidant stabilized crosslinked ultra-high molecular weight polyethylene for medical device applications
KR100933868B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US8106519B2 (en) * 2008-04-22 2012-01-31 Macronix International Co., Ltd. Methods for pitch reduction
KR20100058760A (ko) * 2008-11-25 2010-06-04 한국전자통신연구원 광학적 한계에 구속되지 않는 반도체 소자의 형성방법 및 그 제조 장치
US8501578B2 (en) * 2010-01-22 2013-08-06 Estivation Properties Llc Semiconductor structure formed without requiring thermal oxidation
CN102446703A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 双重图形化方法
CN102446704B (zh) * 2010-10-14 2013-09-11 中芯国际集成电路制造(上海)有限公司 双重图形化方法
US8922020B2 (en) 2010-12-29 2014-12-30 Macronix International Co., Ltd. Integrated circuit pattern and method
TWI506754B (zh) * 2011-01-27 2015-11-01 Macronix Int Co Ltd 積體電路圖案及方法
US8575020B2 (en) * 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
US8372743B2 (en) * 2011-03-02 2013-02-12 Texas Instruments Incorporated Hybrid pitch-split pattern-split lithography process
US8461038B2 (en) * 2011-03-02 2013-06-11 Texas Instruments Incorporated Two-track cross-connects in double-patterned metal layers using a forbidden zone
CN105489480B (zh) * 2014-09-16 2019-01-08 中芯国际集成电路制造(上海)有限公司 采用双重图形化技术形成栅极的方法
US20230253206A1 (en) * 2022-01-14 2023-08-10 Applied Materials, Inc. Methods for preparing small features on a substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652084A (en) 1994-12-22 1997-07-29 Cypress Semiconductor Corporation Method for reduced pitch lithography
TW322619B (en) 1997-04-15 1997-12-11 Winbond Electronics Corp The method for forming trench isolation
JPH11195702A (ja) 1997-12-29 1999-07-21 Toshiba Corp 半導体装置及びその製造方法
JP4083869B2 (ja) 1998-05-14 2008-04-30 宮城沖電気株式会社 半導体装置の製造方法
JP2000150634A (ja) 1998-11-13 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020034471A (ko) 2000-11-02 2002-05-09 박종섭 반도체 소자의 소자 분리막 형성 방법
KR20010039011A (ko) 2000-12-04 2001-05-15 박수규 부력과 낙차를 이용한 중수도 소수력 발전시스템
US6624016B2 (en) * 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
JP3586678B2 (ja) 2002-04-12 2004-11-10 エルピーダメモリ株式会社 エッチング方法

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