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KR20010063762A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR20010063762A
KR20010063762A KR1019990061849A KR19990061849A KR20010063762A KR 20010063762 A KR20010063762 A KR 20010063762A KR 1019990061849 A KR1019990061849 A KR 1019990061849A KR 19990061849 A KR19990061849 A KR 19990061849A KR 20010063762 A KR20010063762 A KR 20010063762A
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South Korea
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film
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forming
isolation
sacrificial
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김정호
김영서
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박종섭
주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 비트라인 및 저장전극 콘택플러그를 형성하는 경우에 모스전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 소자분리막보호막을 형성하고, 콘택영역 상부에 희생절연막 패턴을 형성한 다음, 분리절연막으로 평탄화시킨 후 CMP공정으로 상기 희생절연막 패턴을 노출시키고, 상기 희생절연막 패턴을 제거한 다음, 콘택영역 상에 형성되어 있는 상기 소자분리막보호막을 제거한 다음, 콘택플러그를 형성하여 콘택영역을 노출시키기 위한 식각공정으로 반도체기판이 손상되는 것을 방지하여 콘택특성을 향상시키고, 소자분리막이 손상되어 누설전류가 발생하는 것을 억제할 수 있으며, 미스얼라인먼트(misalignment)에 대한 공정마진을 향상시켜 소자의 특성 및 수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 소자의 비트라인 콘택 및 저장전극 콘택을 형성하되, 소자분리막 및 반도체기판의 손상없이 형성하는 방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막패턴의 미세화가 필수 요건이다.
상기 감광막패턴의 분해능(R)은 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막패턴을 형성한 후, 상기 감광막패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법에 따르면, 0.15㎛이하의 기술을 적용하는 소자의 비트라인 콘택과 저장전극 콘택을 형성하는 경우 종래의 원형타입의 콘택은 리소그래피공정의 미스얼라인먼트(misalignment)로 인하여 콘택영역 확보에 문제가 있으므로 소자제조에 적용할 수 없다. 이를 개선하기 위해 T-형과 I-형으로 마스크를 진행하여 산화막을 식각한 후 도전층을 형성하고, 이를 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)하여 플러그를 형성하는 기술이 제안되었다.
그러나, T-형은 비트라인 콘택의 미스얼라인먼트 마진은 충분히 여유가 있으나, 저장전극 콘택 형성지역은 미스얼라인먼트와 콘택 산화막 식각시 발생하는 경사단면으로 인하여 콘택영역 확보문제에 있어서, 0.13㎛ 이하의 기술을 적용하는 소자에서는 적용하기 어렵다. 또한 I-형은 소자분리마스크를 소자분리막 상에 시프트(shift)하여 산화막을 식각하는 것인데, 식각면적이 마스크면적보다 넓어 질화막에 대하여 고선택비 확보가 매우 어렵다. 산화막 식각시 질화막에 대하여 고선택비를 확보하기 위해서는 식각면적이 식각되지 않는 면적보다 크게 적어야 한다. 이는 식각면적이 식각되지 않는 면적보다 클 경우 폴리머가 충분히 질화막을 보호할수 없기 때문이다. 이외에도 T-형이나 I-형은 식각이 반도체기판의 활성영역에서 진행되므로 산화막 식각공정시 활성영역이 플라즈마에 노출되어 손상을 받기 때문에 콘택의 저항과 접합누설전류가 크다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택플러그를 형성하는데 있어서, 소자분리막 상부에 소자분리막보호막을 형성하고, 콘택플러그 간에 절연을 위해 소자분리막 부위를 I-형으로 노출시키는 희생절연막 패턴을 형성하고, 다시 분리절연막을 형성하여 상기 노출되는 부분을 매립한 다음, 상기 희생절연막 패턴을 제거한 후 상기 희생절연막 패턴이 제거된 부분에 도전층을 형성하여 콘택플러그를 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 의한 레이아웃도.
도 2a 내지 도 2i 는 도 1 의 선 A-A' 에 따라 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트전극 17 : 마스크절연막패턴
19 : 절연막 스페이서 21 : 소자분리막 보호막 패턴
23a : 희생산화막 23b : 희생산화막 패턴
25 : I-형 감광막패턴 27a : 분리절연막
27b : 분리절연막 패턴 29a : 도전층
29b : 콘택플러그
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판에 소자분리막을 형성하고, 전체표면 상부에 게이트절연막을 형성하고, 게이트전극과 마스크절연막패턴의 적층구조와 상기 적층구조의 측벽에 절연막 스페이서와 소오스/드레인영역을 구비하는 모스전계효과 트랜지스터를 형성하는 공정과,
전체표면 상부에 소자분리막보호막을 형성하는 공정과,
전체표면 상부에 희생절연막을 형성하고, 상기 희생절연막 상부에 콘택으로 예정되는 부분을 보호하는 I-형 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 식각마스크로 상기 희생절연막을 식각하여 콘택영역에 희생절연막패턴을 형성하고, 상기 감광막패턴을 제거하는 공정과,
전체표면 상부에 분리절연막을 형성한 다음, 상기 분리절연막을 상기 희생절연막 패턴을 노출시키도록 CMP공정 또는 전면식각공정으로 제거하여 분리절연막 패턴을 형성하는 공정과,
상기 상기 희생절연막 패턴과 소자분리막보호막을 제거하는 공정과,
전체표면 상부에 도전층을 형성한 다음, 상기 도전층과 분리절연막패턴을 상기 마스크절연막 패턴을 식각장벽으로 사용한 CMP공정으로 제거하여 콘택플러그를 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 의한 레이아웃도로서, 소자분리막(13) 및 게이트전극(15)을 형성하고 콘택플러그가 형성될 부분을 보호하는 I-형 감광막패턴(25)이 형성되어 있는 것을 도시한다.
도 2a 내지 도 2i 는 도 1 의 선 A-A' 에 따라 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리막(13)을 형성하고, 전체표면 상부에 게이트절연막(도시안됨)을 형성한다.
다음, 상기 게이트절연막 상부에 게이트전극용 도전층(도시안됨)과 마스크절연막(도시안됨)의 적층구조를 형성하고, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트전극(15)과 마스크절연막 패턴(17)을 형성한다. 여기서, 상기 마스크절연막은 SiN막 또는 SiON막 또는 Si를 다량함유하는 SiON막(이하SRON막 이라 함)으로 형성하고, 상기 식각공정은 CF4/O2/Ar혼합가스 또는 CHF3/O2/Ar혼합가스를 사용하여 식각면이 수직이 되게 한다.
그 다음, 전체표면 상부에 절연막을 형성한 다음, 전면식각하여 상기 게이트전극(15)과 마스크절연막 패턴(17)의 측벽에 절연막 스페이서(19)를 형성한다. 상기 절연막 스페이서(19)는 SiN막으로 형성한다. (도 2a참조)
다음, 도시되어 있지는 않지만 상기 절연막 스페이서(19)의 양쪽 반도체기판(11)에 저농도의 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.
그 다음, 전체표면 상부에 소정 두께의 소자분리막 보호막(21)을 형성한다. 이때, 상기 소자분리막 보호막(21)은 후속공정시 소자분리막이 손상되는 것을 방지하기 위해서 SiN막 또는 SiON막 또는 Al2O3막 또는 Ta2O5막 또는 SiOCH막 또는 SiCH막으로 형성한다.
그 후, 전체표면 상부에 희생절연막(23a)을 형성한다. 상기 희생절연막(23a)은 PSG막 또는 BPSG막 또는 APL(advanced planarization layer) 등의 도프드 산화막으로 형성한다. (도 2b참조)
다음, 상기 희생절연막(23a) 상부에 비트라인 및 저장전극의 콘택으로 예정되는 부분을 보호하는 I-형 감광막패턴(25)을 형성한다. (도 2c 참조)
그 다음, 상기 I-형 감광막패턴(25)을 식각마스크로 상기 희생절연막(23a)을 식각하여 콘택으로 예정되는 부분을 보호하는 희생절연막 패턴(23b)을 형성하고,상기 I-형 감광막패턴(25)을 제거한다. 상기 희생절연막(23a)은 C2F6또는 C2F4또는 C3F6또는 C3F8또는 C4F6또는 C4F8또는 C5F8또는 C5F10또는 C2HF5등 다량의 폴리머를 유발하는 과탄소함유가스를 사용하여 실시하거나, 상기 과탄소함유가스에 CHF3, CH3F, CH2F2, CH2, CH4, C2H4, H2등 수소를 함유하는 가스를 혼합한 혼합가스를 사용하여 실시할 수 있다. 그리고, 상기 과탄소함유가스 및 상기 혼합가스에 He, Ne, Ar 또는 Xe 등의 불활성가스를 포함시켜 식각공정을 실시함으로써 플라즈마안정 및 스퍼터효과를 증대시켜 식각멈춤현상을 개선하여 재현성있는 식각공정을 실시할 수 있다. 또한 상기 식각공정은 CxHyFz(x≥2, y≥2, z≥2)가스를 식각가스로 사용하여 마스크절연막 패턴(17) 및 절연막 스페이서(19)에 대해서 높은 식각선택비를 갖게 하고, 상기 CxHyFz(x≥2, y≥2, z≥2)가스에 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 식각공정을 실시할 수 있다.(도 2d참조)
다음, 전체표면 상부에 분리절연막(27a)을 형성하되, 상기 분리절연막(27a)은 상기 희생절연막 패턴(23b)에 대하여 식각선택비를 갖도록 저온산화막 또는 중온산화막 또는 고온산화막 또는 TEOS(tetra ethyl ortho silicate glass)산화막 또는 고밀도플라즈마 USG막 등의 언도프드산화막으로 형성하거나, SiN막 또는 SiON막으로 형성한다. (도 2e 참조)
그 다음, 상기 분리절연막(27a)을 CMP공정 또는 전면식각공정으로 제거하되, 상기 희생절연막 패턴(23b)을 식각장벽으로 사용하여 상기 희생절연막 패턴(23b)을 노출시킨다. (도 2f 참조)
다음, 상기 희생절연막 패턴(23b)과 분리절연막 패턴(27b)의 식각선택비 차이를 사용하여 상기 희생절연막 패턴(23b)을 식각한다. 상기 식각공정은 HF/DI(deionized water) 혼합용액 또는 NH4OH/HF/DI 혼합용액을 이용한 습식식각공정으로 진행하거나, CF4또는 SF6또는 NF3또는 C2F6등의 주식각가스와, O2또는 CO2또는 CO 또는 SO2등 산소를 함유하는 가스와, He 또는 Ne 또는 Ar 또는 Xe 등의 불활성가스를 혼합한 혼합가스를 사용한 등방성 건식식각공정으로 진행한다.
그 다음, 상기 소자분리막 보호막(21)을 CF4또는 SF6또는 NF3또는 C2F6등의 주식각가스와, O2또는 CO2또는 CO 또는 SO2등 산소를 함유하는 가스와, He 또는 Ne 또는 Ar 또는 Xe 등의 불활성가스를 혼합한 혼합가스와 낮은 바이어스 파워를 사용하여 제거함으로써 반도체기판(11)의 손상을 최소화시킨다. (도 2g참조)
다음, 전체표면 상부에 도전층(29a)을 형성한다. 상기 도전층(29a)은 다결정실리콘층 또는 텅스텐막 또는 선택적으로 형성된 텅스텐막 또는 선택적 에피택셜 성장법으로 형성된 실리콘층을 사용한다. (도 2h참조)
그 다음, 상기 도전층(29a)과 분리절연막패턴(27b)을 상기 마스크절연막 패턴(17)이 노출되도록 CMP공정으로 제거하여 콘택플러그(29b)를 형성한다. 여기서, 상기 도전층(29a)을 선택적으로 형성된 텅스텐막 또는 선택적 에피택셜 성장법으로 형성된 실리콘층으로 형성하는 경우 CMP공정을 생략할 수 있다. (도 2i참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 고집적반도체소자의 비트라인 및 저장전극 콘택플러그를 형성하는 경우에 모스전계효과 트랜지스터를 형성한 다음, 전체표면 상부에 소자분리막보호막을 형성하고, 콘택영역 상부에 희생절연막 패턴을 형성한 다음, 분리절연막으로 평탄화시킨 후 CMP공정으로 상기 희생절연막 패턴을 노출시키고, 상기 희생절연막 패턴을 제거한 다음, 콘택영역 상에 형성되어 있는 상기 소자분리막보호막을 제거한 다음, 콘택플러그를 형성하여 콘택영역을 노출시키기 위한 식각공정으로 반도체기판이 손상되는 것을 방지하여 콘택특성을 향상시키고, 소자분리막이 손상되어 누설전류가 발생하는 것을 억제할 수 있으며, 미스얼라인먼트에 대한 공정마진을 향상시켜 소자의 특성 및 수율을 향상시키는 이점이 있다.

Claims (7)

  1. 반도체기판에 소자분리막을 형성하고, 전체표면 상부에 게이트절연막을 형성하고, 게이트전극과 마스크절연막패턴의 적층구조와 상기 적층구조의 측벽에 절연막 스페이서와 소오스/드레인영역을 구비하는 모스전계효과 트랜지스터를 형성하는 공정과,
    전체표면 상부에 소자분리막보호막을 형성하는 공정과,
    전체표면 상부에 희생절연막을 형성하고, 상기 희생절연막 상부에 콘택으로 예정되는 부분을 보호하는 I-형 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 식각마스크로 상기 희생절연막을 식각하여 콘택영역에 희생절연막패턴을 형성하고, 상기 감광막패턴을 제거하는 공정과,
    전체표면 상부에 분리절연막을 형성한 다음, 상기 분리절연막을 상기 희생절연막 패턴을 노출시키도록 CMP공정 또는 전면식각공정으로 제거하여 분리절연막 패턴을 형성하는 공정과,
    상기 상기 희생절연막 패턴과 소자분리막보호막을 제거하는 공정과,
    전체표면 상부에 도전층을 형성한 다음, 상기 도전층과 분리절연막패턴을 상기 마스크절연막 패턴을 식각장벽으로 사용한 CMP공정으로 제거하여 콘택플러그를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크절연막 패턴은 SiN막 또는 SiON막 또는 Al2O3막 또는 Ta2O5막 또는 SiOCH막 또는 SiCH막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막 스페이서는 SiN막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 소자분리막보호막은 상기 소자분리막과 식각선택비를 갖는 SiN막 또는 SiON막 또는 Al2O3막 또는 Ta2O5막 또는 SiOCH막 또는 SiCH막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 희생절연막은 PSG막 또는 BPSG막 또는 APL 등의 도프드 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 분리절연막은 상기 희생절연막에 대하여 식각선택비를 갖는 저온산화막 또는 중온산화막 또는 고온산화막 또는 TEOS(tetra ethyl ortho silicate glass)산화막 또는 고밀도플라즈마 USG막 등의 언도프드산화막 또는 SiN막 또는 SiON막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 도전층은 다결정실리콘층 또는 텅스텐막 또는 선택적으로 형성된 텅스텐막 또는 선택적 에피택셜 성장법으로 형성된 실리콘층으로 형성하는 경우 후속공정으로 CMP공정을 생략하는 것을 특징으로 하는 반도체소자의 제조방법.
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