KR101150639B1 - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 특히 SPT 공정을 이용하여 공정 단계를 단순화시키면서 미세한 콘택홀을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 피식각층 상부에 하드마스크층 및 감광막 패턴을 형성하는 단계와, 감광막 패턴 측벽에 제 1 스페이서를 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 제 1 스페이서들 사이의 영역에 희생막을 매립하여 희생막 패턴을 형성하는 단계와, 제 1 스페이서를 제거한 후 상기 희생막 패턴 측벽에 제 2 스페이서를 형성하는 단계와, 희생막 패턴을 제거한 후 상기 제 2 스페이서를 식각 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계와, 하드마스크층 패턴을 마스크로 피식각층을 식각하여 콘택홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 피식각층 상부에 하드마스크층 및 감광막 패턴을 형성하는 단계와, 감광막 패턴 측벽에 제 1 스페이서를 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 제 1 스페이서들 사이의 영역에 희생막을 매립하여 희생막 패턴을 형성하는 단계와, 제 1 스페이서를 제거한 후 상기 희생막 패턴 측벽에 제 2 스페이서를 형성하는 단계와, 희생막 패턴을 제거한 후 상기 제 2 스페이서를 식각 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계와, 하드마스크층 패턴을 마스크로 피식각층을 식각하여 콘택홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 보다 상세하게는 SPT(Spacer Patterning Technology)를 이용하여 콘택홀을 형성하는 방법을 포함하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀 영역의 면적은 감소되고 있다.
따라서 한정된 셀 영역 내에 보다 많은 패턴들을 형성하기 위해 패턴의 피치(pitch) 사이즈 예컨대, 패턴 선폭(CD;Critical Deminsion) 및 패턴 사이의 간격(dispacing)이 점차 줄어들고 있다.
그리고 이와 같은 미세 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다.
포토리소그라피 공정은 기판 상부에 포토레지스트(photoresist)를 도포하고, 365㎚, 248㎚(KrF), 193㎚(ArF) 및 153㎚의 파장 길이를 가지는 레이저(laser) 광원을 이용하여 회로 패턴이 그려진 노광 마스크를 사용한 노광(Exposure) 공정을 수행한 다음 현상(Development) 공정을 수행하여 패턴을 형성하는 공정이다.
그러나, 소자의 디자인 룰이 감소됨에 따라 반도체소자에 구현되는 패턴의 피치 사이즈는 줄어들고 있는 반면에, 패턴을 형성하기 위한 포토 장비의 해상력에는 한계가 있기 때문에 미세 피치의 패턴을 형성하기가 어려운 실정이다. 특히, 미세한 피치의 패턴을 형성하기 위해서는 패턴 마스크를 여러 번 사용해야 하며, 그 공정 단계 또한 복잡하여 미세 패턴을 형성하는데 한계가 있다. 예컨대, 패턴 마스크를 여러 번 사용함에 따라 마스크의 오정렬(misalign)에 대한 문제점을 해결하기가 어려울 뿐만 아니라 공정 단계 별로 반도체소자가 오염되는 문제점이 유발되고 있다.
이에 따라 공정 단계를 단순화하면서 콘택홀과 같은 미세 패턴을 형성할 수 있는 방법이 요구되고 있는 실정이다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 공정 단계를 단순화시키면서 미세하게 콘택홀을 형성할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 하드마스크층을 포함하는 피식각층 상부에 감광막 패턴을 형성하는 단계와, 감광막 패턴 측벽에 제 1 스페이서를 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 제 1 스페이서들 사이의 영역에 희생막을 매립하여 희생막 패턴을 형성하는 단계와, 제 1 스페이서를 제거한 후 상기 희생막 패턴 측벽에 제 2 스페이서를 형성하는 단계와, 희생막 패턴을 제거한 후 상기 제 2 스페이서를 식각 마스크로 피식각층을 식각하는 단계를 포함하는 것을 특징으로 한다.
나아가, 감광막 패턴은 필라(Pillar) 패턴이며, 감광막 패턴을 형성하는 단계는 단일 노광 마스크를 이용한 싱글 패터닝 또는 라인 및 스페이스 마스크를 이용한 이중 노광(double exposure) 공정을 통해 형성된다. 그리고, 감광막 패턴을 형성하는 단계는 피식각층 상부에 하드마스크층 및 감광막을 형성하는 단계와, 감광막 패턴에 대해 노광 마스크를 이용한 필라 패터닝을 수행하여 타겟치의 CD(Critical Demesion) 보다 큰 CD를 갖는 제 1 필라 패턴을 형성하는 단계와, 제 1 필라 패턴에 대해 트림(Trim) 공정을 진행하여 상기 제 1 필라 패턴의 CD를 타겟치 만큼 줄여주는 단계를 포함한다. 이러한 단계는 감광막 패턴의 CD(Critical Demension)가 너무 작으면 패턴 형성시 패턴이 무너지는 현상(collapse)이 발생할 수 있으므로 이를 방지하기 위해서 진행하는 것이 바람직하다.
또한, 감광막 패턴 하부에 반사방지막(BARC:Bottom Anti Reflection Coating)을 형성하는 단계를 더 포함하며, 제 1 스페이서 및 제 2 스페이서를 형성하는 단계는 질화막, 산화막 또는 이들의 조합 중 어느 하나를 사용하여 형성한다. 제 1 스페이서 및 제 2 스페이서를 형성하는 단계는 ALD(Atomic Layer Deposition) 공정을 통해 형성되며, ALD 공정은 0 ～ 200℃ 범위에서 이루어진다.
또한, 하드마스크층은 비정질 탄소층 및 실리콘 산화질화막의 적층 구조로 형성되며, 희생막 패턴을 형성하는 단계는 제 1 스페이서를 포함하는 하드마스크층 상부에 폴리실리콘층을 형성하는 단계와, 제 1 스페이서가 노출될때까지 하드마스크층을 평탄화식각하는 단계를 포함한다. 이때, 폴리실리콘층을 형성하는 단계는 300 ~ 500℃의 온도에서 진행한다. 나아가, 피식각층을 식각하는 단계는 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계와, 하드마스크층 패턴을 마스크로 피식각층을 식각하여 콘택홀 패턴을 형성하는 단계를 더 포함하며, 제 2 스페이서들 사이에 콘택홀 영역이 정의되는 것을 특징으로 한다.
본 발명의 반도체 소자의 패턴 형성 방법은 한번의 포토 공정로 미세한 홀 패턴이나 필라 패턴을 형성할 수 있으며, 이로 인해 소자의 제작 비용을 감소시킬 수 있는 효과를 제공한다.
도 1 내지 도 9은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도 및 평면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 9는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 것으로, 도 1 (ⅰ) 내지 도 9 (ⅰ)은 평면도를 도시한 것이며, 도 1 (ⅱ) 내지 도 9의 (ⅱ)는 각각 도 1 (ⅰ) 내지 도 9 (ⅰ)의 a - a'에 따른 절단면을 도시한 것이다. 또한, 도 7 (ⅲ)은 도 7 (ⅰ)의 b - b'에 따른 절단면을 도시한 것이다.
먼저, 도 1을 참조하면 반도체 기판(100) 상부에 피식각층(105), 하드마스크층(110) 및 감광막(미도시)을 형성한다. 다음에, 노광 마스크를 이용한 포토 공정을 통해 필라(pillar) 패터닝을 수행함으로써 감광막 패턴(115)을 형성한다. 이때, 감광막 패턴(115)은 단일 노광(single exposure) 마스크를 이용한 싱글 패터닝으로 형성되거나, 라인 및 스페이스(Line/Space) 마스크를 이용한 이중 노광(double exposure) 공정을 통해 형성될 수 있다.
또한, 감광막 패턴(115)의 CD(Critical Demension)가 너무 작으면 패턴 형성시 패턴이 무너지는 현상(collapse)이 발생할 수 있다. 따라서 이를 방지하기 위해 감광막 패턴(115) 형성 시 감광막 패턴(115)의 CD를 타켓치보다 크게 하여 감광막 패턴(115)을 형성한 후 트림(Trim) 공정을 통해 감광막 패턴(115)의 CD를 줄여줌으로써 타겟치의 CD를 갖는 감광막 패턴(115)을 형성할 수도 있다.
또한, 하드마스크층(110)은 비정질 탄소층(a-carbon) 및 실리콘 산화질화막(SiON)의 적층 구조로 형성될 수 있으며, 감광막(미도시)의 하부에는 반사방지(BARC:Bottom Anti Reflection Coating)막(미도시)이 형성될 수 있다. 감광막 패턴(115) 하부에 반사방지막이 형성되는 경우 스페이서층을 형성하기 전에 감광막 패턴(115)을 이용하여 반사방지막을 식각하는 공정을 먼저 진행할 수 있다.
도 2를 참조하면, 감광막 패턴(115)을 포함하는 전체 표면에 ALD(Atomic Layer Deposition) 공정을 통해 제 1 스페이서층을 형성한다. 이때, ALD 공정은 200℃ 이하의 저온에서 이루어지며, 제 1 스페이서층은 질화막, 산화막 또는 이들의 조합물로 형성될 수 있다. 감광막 패턴(115)이 노출될 때까지 에치-백 공정을 수행하여 감광막 패턴(115)의 측벽에 제 1 스페이서(120)를 형성한다.
이때 제 1 스페이서(120)는 '도 2'의 (ⅰ)에서와 같이, a - a' 방향으로 인접한 필라 패턴들 사이에서는 제 1 스페이서(120)들이 서로 맞닿지 않고 이격되어 하드마스크층(110)이 노출되도록 형성되고, b - b' 방향으로 인접한 감광막 패턴(115)들 사이에서는 제 1 스페이서(120)들이 서로 맞닿아 하드마스크층(110)이 노출되지 않도록 형성된다. 즉, a - a' 방향으로 인접한 제 1 스페이서(120)들 사이의 거리가 b - b' 방향으로 인접한 제 1 스페이서(120)들 사이의 거리 보다 길기 때문에 b - b' 방향으로 인접한 감광막 패턴(115)들의 제 1 스페이서(120)는 서로 맞닿지만 a - a' 방향으로 인접한 감광막 패턴(115)들의 제 1 스페이서(120)는 서로 맞닿지 않게 된다.
도 3을 참조하면, 감광막 패턴(115)을 제거한다. 감광막 패턴(115)을 제거하면, 감광막 패턴(115)이 제거된 자리에 형성되는 홀 뿐만 아니라 a - a' 방향의 제 1 스페이서(120)들 사이에도 홀이 형성된다.
도 4를 참조하면, 제 1 스페이서(120)를 포함하는 하드마스크층(110) 상부에 희생막(125)을 형성한다. 희생막(125)은 폴리실리콘을 포함하는 물질로 형성하는 것이 바람직하다. 폴리실리콘의 형성 공정은 300 ~ 500℃의 온도에서 진행하는 것이 바람직하다.
도 5를 참조하면, 제 1 스페이서(120)가 노출될때까지 희생막(125)을 평탄화 식각하여 제 1 스페이서(120)들 사이에 매립되는 희생막 패턴(125a)을 형성한다. 그 다음, 도 6을 참조하면 제 1 스페이서(120)를 제거하여 희생막 패턴(125a)만 남도록 한다. 이때, 도 6 (ⅰ)을 보면, '도 1 (ⅰ)'의 단계에 비해 콘택홀 영역이 더 많이 형성된 것을 알 수 있다.
도 7을 참조하면, 희생막 패턴(125a)를 포함하는 하드마스크층(110) 상부에 ALD(Atomic Layer Deposition) 공정을 통해 제 2 스페이서층을 형성한다. 이때, ALD 공정은 200℃ 이하의 저온에서 이루어지며, 제 2 스페이서층은 질화막, 산화막 또는 이들의 조합물로 형성될 수 있다.
그 다음, 희생막 패턴(125a)이 노출될때까지 에치-백 공정을 진행하여 희생막 패턴(125a) 측벽에 제 2 스페이서(130)를 형성한다. 이때 제 1 스페이서(120)는 '도 7'의 (ⅰ)에서와 같이, a - a' 방향으로 인접한 희생막 패턴(125a)들 사이에서는 제 2 스페이서(130)들이 서로 맞닿아 하드마스크층(110)이 노출되지 않도록 형성되고, b - b' 방향으로 인접한 필라 패턴들 사이에서는 제 2 스페이서(130)들이 서로 맞닿지 않고 이격되어 하드마스크층(110)이 노출되도록 형성된다.
도 8을 참조하면, 희생막 패턴(125a)을 제거하여 제 2 스페이서(130)만 남도록 한다. 희생막 패턴(125a)을 제거하면, 희생막 패턴(125a)이 제거된 자리에 형성되는 홀 뿐만 아니라 a - a' 방향의 제 2 스페이서(130)들 사이에도 홀이 형성된다.
다음에 도 9를 참조하면, 제 2 스페이서(130)를 식각 마스크로 하드마스크층(110)을 식각하여 하드마스크 패턴(110a)을 형성한다. 그 다음, 하드마스크 패턴(110a)을 식각 마스크로 피식각층(105)을 식각한 후 하드마스크 패턴(110a)을 제거하여 콘택홀 영역을 정의하는 미세 패턴(105a)을 형성한다. 이때, 각각의 콘택홀 영역은 동일한 사이즈로 형성되며, 이는 콘택홀 영역의 크기 및 스페이서의 두께를 조절함으로써 가능하다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 피식각층
105a : 피식각층 패턴 110 : 하드마스크층
115 : 감광막 패턴 120 : 제 1 스페이서
125 : 희생막 125a : 희생막 패턴
130 : 제 2 스페이서
105a : 피식각층 패턴 110 : 하드마스크층
115 : 감광막 패턴 120 : 제 1 스페이서
125 : 희생막 125a : 희생막 패턴
130 : 제 2 스페이서
Claims (13)
- 하드마스크층을 포함하는 피식각층 상부에 감광막 패턴을 형성하는 단계;
상기 감광막 패턴 측벽에 제 1 스페이서를 형성하는 단계;
상기 감광막 패턴을 제거하는 단계;
상기 제 1 스페이서들 사이의 영역에 희생막을 매립하여 희생막 패턴을 형성하는 단계;
상기 제 1 스페이서를 제거한 후 상기 희생막 패턴 측벽에 제 2 스페이서를 형성하는 단계;
상기 희생막 패턴을 제거한 후 상기 제 2 스페이서를 식각 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계; 및
상기 하드마스크층 패턴을 마스크로 상기 피식각층을 식각하여 콘택홀 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 감광막 패턴은 필라(Pillar) 패턴인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 감광막 패턴을 형성하는 단계는 단일 노광 마스크를 이용한 싱글 패터닝 또는 라인 및 스페이스 마스크를 이용한 이중 노광(double exposure) 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 감광막 패턴을 형성하는 단계는
피식각층 상부에 하드마스크층 및 감광막을 형성하는 단계;
상기 감광막에 대해 노광 마스크를 이용한 필라 패터닝을 수행하여 타겟치의 CD(Critical Demesion) 보다 큰 CD를 갖는 제 1 필라 패턴을 형성하는 단계; 및
상기 제 1 필라 패턴에 대해 트림(Trim) 공정을 진행하여 상기 제 1 필라 패턴의 CD를 타겟치 만큼 줄여주는 단계를 포함하는 것을 특징으로 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 감광막 패턴을 형성하는 단계 이전에
상기 하드마스크층을 포함하는 피식각층 상부에 반사방지막(BARC:Bottom Anti Reflection Coating)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 제 1 스페이서 및 제 2 스페이서를 형성하는 단계는 질화막, 산화막 또는 이들의 조합 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 제 1 스페이서 및 제 2 스페이서를 형성하는 단계는 ALD(Atomic Layer Deposition) 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 7에 있어서,
상기 ALD 공정은 0 ～ 200℃ 범위의 저온에서 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 하드마스크층은 비정질 탄소층 및 실리콘 산화질화막의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 1에 있어서,
상기 희생막 패턴을 형성하는 단계는
상기 제 1 스페이서를 포함하는 상기 하드마스크층 상부에 폴리실리콘층을 형성하는 단계; 및
상기 제 1 스페이서가 노출될때까지 상기 하드마스크층을 평탄화식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 청구항 10에 있어서,
상기 폴리실리콘층을 형성하는 단계는 300 ~ 500℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법. - 삭제
- 청구항 1에 있어서,
상기 제 2 스페이서들 사이에 콘택홀 영역이 정의되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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