KR100648783B1 - 반도체 기억장치 - Google Patents

Abstract

본 발명은 고속의 랜덤 액세스를 실현하면서, 내부에서 자동적으로 또한 효율적으로 리프레시 동작을 행하여 외관상으로는 리프레시 동작이 필요없는 반도체 기억장치를 제공하기 위한 것으로, 외부로부터 메모리 셀에 대한 판독동작 또는 기입동작을 지시하는 외부커맨드 /RE, /WT의 입력이 없는 경우에는 AND 회로(201)의 출력신호가 활성화된다. AND 회로(202)는 상기 AND 회로(201)의 출력신호와, 내부에서 독자적으로 리프레시 동작이 가능한 것을 나타내는 내부 리프레시신호 INTREF의 논리곱을 취한다. AND 회로(202)의 출력신호 REFEN이 자동 리프레시 동작의 기준신호가 된다. 따라서 리프레시 동작은 외부커맨드의 빈 시간을 이용하여 자동적으로 행해지고, 외부커맨드의 입력에 의해 정지된다.

랜덤액세스, 메모리 셀 어레이, 커맨드, 리프레시 수단, 트랜지스터, 어드레스 래치회로, 리프레시 카운터, 리프레시 타이머

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 제 1 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 2는 본 발명의 제 1 실시예에 관한 반도체 기억장치의 메모리 셀 어레이의 내부 구성을 도시한 도면

도 3은 본 발명의 제 1 실시예에 관한 반도체 기억장치에 구비하는 커맨드 제어회로의 내부 구성을 도시한 도면

도 4는 본 발명의 제 2 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 5는 본 발명의 제 1 실시예의 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 6은 본 발명의 제 2 실시예의 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 7은 본 발명의 제 3 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 8은 본 발명의 제 3 실시예에 관한 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 9는 본 발명의 제 4 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 10은 본 발명의 제 4 실시예에 관한 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 11은 본 발명의 제 5 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 12는 본 발명의 제 5 실시예에 관한 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 13은 본 발명의 제 6 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 14는 본 발명의 제 7 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 15는 본 발명의 제 7 실시예에 관한 반도체 기억장치에 구비하는 커맨드 제어회로 및 리프레시 제어회로의 내부 구성을 도시한 도면

도 16은 본 발명의 제 7 실시예에 관한 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 17은 본 발명의 제 8 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 18은 본 발명의 제 9 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 19는 본 발명의 제 10 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 20은 본 발명의 제 8 실시예에 관한 반도체 기억장치의 동작을 설명하기 위한 타이밍차트

도 21은 본 발명의 제 9 실시예에 관한 반도체 기억장치의 동작을 설명하기 위한 타이밍차트

도 22는 본 발명의 제 10 실시예에 관한 반도체 기억장치의 동작을 설명하기 위한 타이밍차트

도 23은 본 발명의 제 11 실시예에 관한 반도체 기억장치의 주요 구성을 도시한 블록도

도 24는 본 발명의 제 11 실시예에 관한 반도체 기억장치의 동작 타이밍차트를 도시한 도면

도 25는 종래의 반도체 기억장치의 주요 구성을 도시한 블록도

* 도면의 주요 부분에 대한 부호의 설명*

1 : 리프레시 제어회로(자동 리프레시 수단)

2 : 커맨드 제어회로(커맨드 검출수단)

2A : 커맨드 제어회로(제한수단)

8 : 메모리 셀 어레이 9 : 리프레시 카운터

11, 21 : 메모리 셀 트랜지스터

12, 22 : 워드선 13, 23 : 비트선

31 : 메모리 셀 101 : 주파수 검지회로

102 : 전환제어회로 103 : 리프레시 인에이블 제어회로

104, 115, 120 : 리프레시 카운터

105, 106, 111 : 어드레스 래치회로

107, 108, 112, 117 : 비교기

109, 110, 113, 201, 202, 203 : AND 회로

116, 119, 205, 208 : 제어회로

120 : 리프레시 카운터 121 : 리프레시 어드레스 비교제어회로

204 : 래치회로 206, 212 : 리프레시 타이머

207, 210, 211 : 펄스제어회로

209 : 카운터 CLK : 외부클록

ICLK for Refresh : 리프레시용 클록

301 : 리프레시 타이머 회로블록

302 : 래치회로(세트수단) 306 : 판정회로(리세트수단)

308 : 리프레시 타이머 제어회로(주기변경수단)

INTREF : 내부 리프레시신호

본 발명은 다이내믹ㆍ랜덤ㆍ액세스ㆍ메모리 등의 반도체 기억장치에 관한 것이다.

종래부터 반도체 기억장치 특히 DRAM(다이내믹ㆍ랜덤ㆍ액세스ㆍ메모리)에서는 어떤 일정 기간을 지나면 메모리 셀 내의 데이터가 파괴되는 성질이 있다. 이것을 막기 위해 리프레시 동작이 필요하다. 이 리프레시 동작을 정기적으로 행하기 위해 DRAM을 사용하는 시스템에서는 리프레시 동작을 제어해야 하며, 이 때문에 리프레시 동작이 필요없는 반도체 기억장치에 비해 취급이 어렵다는 문제점이 있다.

이하 종래의 반도체 기억장치에 대하여 설명하기로 한다. 도 25는 종래의 반도체 기억장치의 주요구성을 도시한 블록도이다. 도 25에서 3은 외부 어드레스를 도입하는 어드레스 버퍼, 4는 외부 어드레스의 로우계의 어드레스를 디코드하는 로우 디코더, 5는 외부 어드레스의 컬럼계의 어드레스를 디코드하는 컬럼 디코더, 6은 메모리 셀의 데이터를 증폭하는 센스앰프, 7은 입출력 데이터를 처리하는 입출력 버퍼, 8은 리프레시 동작이 필요한 메모리 셀로 구성된 메모리 셀 어레이, 9는 로우 어드레스를 디코드하는 데에 필요한 수의 카운터를 구비하며, 리프레시시에 리프레시 인에이블신호를 받아 로우 어드레스를 카운트하는 리프레시 카운터, 10은 외부 커맨드를 디코드하여 상기 리프레시 인에이블신호를 발생하는 커맨드 디코더이다.

이상과 같이 구성된 종래의 반도체 기억장치에서는 리프레시 동작시에는 리프레시 커맨드/REF가 입력된다. 커맨드 디코더(10)가 리프레시 커맨드/REF를 디코드하여 리프레시 인에이블신호를 출력하면 리프레시 카운터(9)가 카운트를 행하고, 이로 인하여 대응하는 로우 어드레스가 내부에서 발생하고, 로우 디코더(4)에서 선 택된 메모리 셀이 리프레시된다. 이 동작을 소정의 리프레시 사이클 내에 소정의 회수만큼 행할 필요가 있다.

그러나 상기 종래의 구성에서는 리프레시에 대한 사양을 만족하기 위한 리프레시 제어회로가 DRAM 외부의 시스템측에 필요하다. 또 리프레시 동작을 하고 있는 동안은 외부로부터 DRAM에 액세스할 수 없기 때문에 시스템으로부터 DRAM으로의 액세스를 제한하고 있었다. 이와 같이 시스템에 대하여 리프레시 제어회로를 추가하거나 액세스를 제한하는 것은 DRAM을 다른 리프레시가 필요없는 반도체 기억장치에 비해 취급하기 어려운 것이었다.

한편 예를 들어 일본국 특개평 9-190689에 개시된 바와 같이 메모리 셀 내에 2개의 트랜지스터를 설치하여 하나의 트랜지스터는 리프레시 전용 포트로 함으로써 외관상으로는 리프레시 동작이 필요없는 DRAM을 실현한 것이 제안되어 있다. 그러나 상기의 것에서는 1개의 트랜지스터와 1개의 커패시터로 구성된 메모리 셀을 갖는 통상의 DRAM에 비하여 칩면적이 약 2배가 됨에도 불구하고 동작주파수는 변하지 않기 때문에 유효하다고는 할 수 없다.

본 발명은 상기 종래의 문제점을 해결하기 위한 것으로, 그 목적은 고속의 랜덤 액세스를 실현하면서 외관상 리프레시 동작이 불필요하고 리프레시 제어회로를 시스템에 설치할 필요가 없는 반도체 기억장치를 제공하는 것에 있다.

상기 과제를 해결하기 위해 본 발명에서는 반도체 기억장치에 외부 커맨드의 입력이 없으면 자동적으로 리프레시 동작을 시작하도록 구성한다.

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청구항 3 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 메모리 셀 어레이의 복수의 메모리는 1개의 메모리 셀에 대하여 2개의 트랜지스터가 접속되는 것을 특징으로 한다.

청구항 4 기재의 발명은, 상기 청구항 3 기재의 반도체 기억장치에 있어서, 상기 1개의 메모리 셀당 2개의 트랜지스터는 모두 액세스용 및 리프레시용으로서 사용되는 것을 특징으로 한다.

청구항 5 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 메모리 셀에 대한 액세스는 외부클록에 동기하여 행해지고, 상기 자동 리프레시 수단은 리프레시 동작을 상기 외부클록에 동기하여 행하는 것을 특징으로 한다.

청구항 6 기재의 발명은, 상기 청구항 5 기재의 반도체 기억장치에 있어서, 상기 자동 리프레시 수단은 상기 외부클록의 주파수가 리프레시 주기에 대응하는 주파수보다 높은 경우에는 상기 외부클록에 동기하여 리프레시 동작을 행하는 것을 특징으로 한다.

청구항 7 기재의 발명은, 상기 청구항 5 기재의 반도체 기억장치에 있어서, 상기 자동 리프레시 수단은 상기 외부클록의 주파수가 1리프레시 주기에 대응하는 주파수 이하로 낮은 경우에는 상기 외부클록보다 1주파수가 높은 리프레시용 클록을 발생하고, 이 리프레시용 클록과 상기 외부클록의 논리곱의 결과에 동기하여 리프레시 동작을 행하는 것을 특징으로 한다.

청구항 8 기재의 발명은, 상기 청구항 5 기재의 반도체 기억장치에 있어서, 상기 자동 리프레시 수단은 상기 외부클록의 주파수가 리프레시 주기에 대응하는 주파수보다 높은 경우에 있어서, 상기 외부 커맨드의 입력이 일정기간이상 없는 경우에는 상기 외부클록보다 주파수가 낮은 리프레시용 클록을 발생하고, 이 리프레시용 클록과 상기 외부클록의 논리곱의 결과에 동기하여 리프레시 동작을 행하는 것을 특징으로 한다.

청구항 9 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 메모리 셀 어레이는 1개의 메모리 셀마다 2개의 트랜지스터를 갖고 신호전달경로를 2계통 구비하고, 상기 각 계통은 각각 어드레스 래치회로를 가지며, 상기 자동 리프레시 수단은, 리프레시 동작시에 한쪽의 어드레스 래치회로에 래치된 리프레시 어드레스와, 상기 리프레시 동작 직전에 다른쪽 어드레스 래치회로에 래치된 외부 어드레스를 비교하는 비교기를 구비하며, 상기 양 어드레스가 일치하는 경우에는 상기 리프레시 어드레스의 메모리 셀에 대한 리프레시 동작은 행하지 않는 것을 특징으로 한다.

청구항 10 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 자동 리프레시 수단은, 메모리 셀에 대하여 액세스하는 노멀동작시에 외부로부터 입력되는 외부 어드레스를 래치하는 어드레스 래치회로와, 리프레시 동작시에 리프레시 어드레스를 이 리프레시 동작 직전에 상기 어드레스 래치회로에 래치된 외부 어드레스와 비교하는 비교기를 갖고, 상기 양 어드레스가 일치하는 경우에는 상기 리프레시 어드레스의 메모리 셀에 대한 리프레시 동작은 행하지 않는 것을 특징으로 한다.

청구항 11 기재의 발명은, 상기 청구항 10 기재의 반도체 기억장치에 있어서, 상기 어드레스 래치회로 및 비교기는 복수 구비되고, 리프레시 동작시에 상기 리프레시 어드레스를 상기 각 어드레스 래치회로에 래치된 외부 어드레스와 비교하는 것을 특징으로 한다.

청구항 12 기재의 발명은, 상기 청구항 9 또는 청구항 10 기재의 반도체 기억장치에 있어서, 상기 자동 리프레시 수단은, 상기 리프레시 어드레스와 상기 어드레스 래치회로에 래치된 외부 어드레스가 일치하는 경우에는 리프레시 어드레스를 갱신하는 것을 특징으로 한다.

청구항 13 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 자동 리프레시 수단은, 메모리 셀에 대하여 액세스하는 노멀동작시에 외부 어드레스를 리프레시 어드레스와 비교하는 비교기를 갖고, 상기 양 어드레스가 일치하는 경우에는 상기 리프레시 어드레스를 갱신하는 것을 특징으로 한다.

청구항 14 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 자동 리프레시 수단이 상기 커맨드의 입력이 없는 경우에 행하는 리프레시 동작을 제한하는 제한수단을 구비하는 것을 특징으로 한다.

청구항 15 기재의 발명은, 상기 청구항 14 기재의 반도체 기억장치에 있어서, 상기 제한수단은, 리프레시 동작이 가능한 것을 나타내는 내부 리프레시신호를 독자적으로 활성화하고, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때, 또한 상기 내부 리프레시신호가 활성화 상태일 때 리프레시 동작을 시작하는 것을 특징으로 한다.

청구항 16 기재의 발명은, 상기 청구항 15 기재의 반도체 기억장치에 있어서, 상기 제한수단은 상기 커맨드 검출수단이 상기 커맨드의 입력 있음을 검출하였을 때, 또는 상기 내부 리프레시신호가 비활성 상태일 때 리프레시 동작을 정지하는 것을 특징으로 한다.

청구항 17 기재의 발명은, 상기 청구항 14 기재의 반도체 기억장치에 있어서, 상기 제한수단은, 모든 메모리 셀의 리프레시에 필요한 리프레시 기간 이내에 모든 메모리 셀의 개수에 따른 회수의 리프레시 동작이 종료된 경우에는 다음의 리프레시 기간까지 리프레시 동작을 금지하는 것을 특징으로 한다.

청구항 18 기재의 발명은, 상기 청구항 16 기재의 반도체 기억장치에 있어서, 상기 제한수단에 있어서, 상기 내부 리프레시신호는, 모든 메모리 셀의 리프레시에 필요한 리프레시 기간을 계측하는 리프레시 타이머의 상승시에 세트되고, 상기 리프레시 동작의 회수를 계수하는 리프레시 카운터가 1주행하였을 때에 리세트 되는 것을 특징으로 한다.

청구항 19 기재의 발명은, 상기 청구항 15 기재의 반도체 기억장치에 있어서, 상기 제한수단은, 리프레시용 클록을 발생하는 리프레시 타이머를 구비하며, 리프레시용 클록의 1사이클 내에 상기 자동 리프레시 수단이 리프레시 동작을 1번 행하면 상기 1사이클 내에서는 리프레시 동작을 금지하는 것을 특징으로 한다.

청구항 20 기재의 발명은, 상기 청구항 15 기재의 반도체 기억장치에 있어서, 상기 제한수단은, 리프레시용 클록을 발생하는 리프레시 타이머와, 계수용 카운터를 갖고, 상기 카운터는 상기 리프레시용 클록과 외부클록의 논리곱의 결과로 증분되고, 리프레시 동작의 개시에 따라 감분되며, 상기 카운터의 계수값이 "1" 이상일 때 상기 내부 리프레시신호를 세트하고, 상기 계수값이 "0"일 때 상기 내부 리프레시신호를 리세트하는 것을 특징으로 한다.

청구항 21 기재의 발명은, 상기 청구항 15 기재의 반도체 기억장치에 있어서, 상기 제한수단은, 리프레시용 클록을 발생하는 리프레시 타이머와, 계수용의 2개의 카운터를 갖고, 한쪽 카운터는 상기 리프레시용 클록을 계수하고, 다른쪽 카운터는 리프레시 동작의 회수를 카운트하고, 상기 양 카운터의 계수값이 다를 때는 상기 내부 리프레시신호를 세트하고, 계수값이 같을 때는 상기 내부 리프레시신호 및 상기 양 카운터를 리세트하는 것을 특징으로 한다.

청구항 22 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 자동 리프레시 수단은, 설정 리프레시 사이클을 계측하는 리프레시 타이머와, 외부 커맨드의 입력이 없을 때를 검지하여 상기 리프레시 타이머를 세트하는 세트수단을 구비하는 것을 특징으로 한다.

청구항 23 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 자동 리프레시 수단은, 리프레시 회수를 필요한 리프레시 회수까지 계수하는 리프레시 카운터와, 설정 리프레시 주기를 계측하는 리프레시 타이머와, 상기 리프레시 카운터가 필요 리프레시 회수를 계수한 시점에서 상기 리프레시 타이머가 1주기를 계측하고 있던 경우에 상기 리프레시 타이머를 리세트하는 리세트수단을 구비하는 것을 특징으로 한다.

청구항 24 기재의 발명은, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과, 상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며, 상기 자동 리프레시 수단은, 리프레시 회수를 필요한 리프레시 회수까지 계수하는 리프레시 카운터와, 설정 리프레시 주기를 계측하는 리프레시 타이머와, 상기 리프레시 카운터가 필요한 리프레시 회수를 계수한 시점에서 상기 리프레시 타이머가 1주기를 계측하고 있던 경우에, 상기 리프레시 타이머의 주기를 변경하는 주기변경수단을 구비하는 것을 특징으로 한다.

이상으로, 청구항 3 내지 청구항 4 기재의 발명에서는 외부로부터 메모리 셀에 액세스가 없는 빈 시간을 사용하여 메모리 셀의 리프레시 동작이 행해지므로 시스템측에 리프레시 동작에 대해 고려할 필요가 없어, 리프레시 제어용 제어회로가 불필요하게 된다. 따라서 SRAM과 같이 취급의 용이함을 실현할 수 있다.

또 청구항 5 내지 청구항 8 기재의 발명에서는 외부클록에 동기하여 메모리 셀에 대한 액세스가 행해지는 경우에 리프레시 동작도 상기 외부클록에 동기하여 행해지므로 메모리 셀에 대한 액세스와 리프레시 동작의 타이밍을 취하기 위한 복 잡한 제어가 불필요하게 된다. 더구나 외부클록의 주파수나 커맨드의 입력비율에 따라 리프레시 사이클을 변경할 수 있으므로 외부클록이 저주파수이더라도 리프레시 사양을 만족하거나 액세스가 없는 경우에 리프레시 사이클을 길게 하여 소비전력을 효율적으로 억제할 수 있다.

또 청구항 9 내지 청구항 13의 발명에서는 리프레시 동작시의 리프레시 어드레스가 그 직전에 액세스된 메모리 셀의 어드레스와 비교되어, 이 양자가 일치하는 경우에는 이 리프레시 어드레스의 메모리 셀에 대한 리프레시 동작은 정지된다. 즉 데이터의 기입 동작이나 판독동작시에 액세스된 어드레스는 리프레시 동작된 어드레스로 간주할 수 있으므로 리프레시회수를 줄여 전체의 소비전류를 줄일 수 있다. 기입동작 또는 판독동작시에 액세스된 어드레스를 항상 래치하는 어드레스 래치회로를 복수개 설치하면 어드레스 히트율이 향상되어 소비전류를 더욱 줄일 수 있다.

덧붙여서 청구항 14 내지 청구항 21 기재의 발명에서는 리프레시 동작이 필요한 회수 이상된 경우에는 시스템과의 빈 시간이 생겨도 그 이상의 불필요한 리프레시 동작을 하지 않으므로 필요 이상의 리프레시 전류를 줄여 소비전류를 효율적으로 줄일 수 있다.

또 청구항 22 기재의 발명에서는 전원투입후 최초의 외부커맨드가 입력되고 비로소 리프레시 타이머가 동작을 시작하므로 데이터의 리프레시 동작이 필요없는 기간에서의 리프레시 타이머의 동작을 정지시킬 수 있어 그 만큼 소비전력이 줄어든다.

또 청구항 23 및 청구항 24 기재의 발명에서는 각 칩에 내장하는 리프레시 타이머의 리프레시 주기의 편차에 의해 기대하는 리프레시 주기보다 짧아진 경우라도 원하는 리프레시 주기로 리프레시 동작을 행할 수 있다.

(실시예)

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명하기로 한다.

본 발명은 특히 사이클 시간과 액세스 시간을 동등하게 할 수 있는 반도체 기억장치에 대하여 적용하면 유효하다. 그와 같은 반도체 기억장치의 일례로서 도 2에 도시된 2개의 트랜지스터와 1개의 커패시터로 구성된 메모리 셀을 갖는 반도체 기억장치를 이용하여 이 반도체 기억장치에 대하여 본 발명을 적용하는 경우를 설명하기로 한다.

(제 1 실시예)

도 1은 본 발명의 제 1 실시예에서의 반도체 기억장치의 주요구성을 도시한 블록도이다.

도 1은 외부클록에 동기하여 동작하는 반도체 기억장치를 도시한다. 도 1의 반도체 기억장치에 있어서, 1은 내부에서 리프레시 동작을 할 때의 제어를 행하는 리프레시 제어회로(자동 리프레시 수단), 2는 입력된 외부커맨드(판독명령/RE 및 기입명령/WT)를 디코드하여, 리프레시 인에이블신호 REFEN을 발생하는 커맨드 제어회로(커맨드 검출수단)로서, 그 내부에는 도 3에 도시된 회로를 포함하고 있다. 도 3에 도시된 커맨드 제어회로(2)에 있어서, 201은 데이터를 판독하거나 기입하기 위한 외부커맨드/RE, /WT의 양방이 입력되어 있지 않을 때(예를 들어 NOP 커맨드가 입력될 때)에 활성화되는 AND 회로이다.

또 도 3에서 3은 외부로부터 입력되는 어드레스(이하, 외부 어드레스라 함)를 도입하여 래치하는 어드레스 버퍼, 4는 상기 외부 어드레스에 포함되는 로우 어드레스를 디코드하는 로우 디코더, 5는 상기 외부 어드레스에 포함되는 컬럼 어드레스를 디코드하는 컬럼 디코더, 6은 메모리 셀의 데이터를 증폭하기 위한 센스앰프, 7은 데이터를 입출력하는 입출력 버퍼, 8은 메모리 셀 어레이로서, 도 2에 그 일부를 도시한 바와 같이 리프레시 동작이 필요한 메모리 셀로 구성된다.

상기 도 2의 메모리 셀 어레이(8)에 있어서, 31은 메모리 셀, 11, 21은 하나의 메모리 셀(31)에 대하여 설치된 2개의 메모리 셀 트랜지스터로서, 각각 독립하여 제어된다. 12, 22는 상기 메모리 셀 트랜지스터(11, 21)를 각각 제어하는 워드선, 13, 23은 하나의 메모리 셀(31)로부터의 데이터를 각각의 경로로 판독기입하기 위한 독립된 비트선이다. 도 2의 메모리 셀 어레이(8)에서는 한쪽 워드선(12) 및 비트선(13)을 갖는 신호전달경로와, 다른쪽 워드선(22) 및 비트선(23)을 갖는 신호전달경로의 2계통을 갖는다.

상기 도 1의 리프레시 제어회로(1)는 상기 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN을 받아 활성화되어, 리프레시해야 할 메모리 셀의 로우어드레스를 로우 디코더(4)에 출력한다.

이상과 같이 구성된 반도체 기억장치에 대하여 이하 리프레시 동작에 대하여 도 5를 참조하여 설명하기로 한다.

도 2에 도시된 메모리 셀 어레이(8)를 구비한 반도체 기억장치에서는 1개의 메모리 셀에 대하여 신호전달경로를 2계통 가지므로 그 각 계통별로 1사이클의 전 반에서 비트선의 프리차지를 행하고, 후반에서 데이터를 판독하거나 기입하는데, 한쪽 계통에서 데이터를 판독하거나 기입할 때는 다른쪽 계통에서 비트선의 프리차지를 동시에 행할 수 있다. 따라서 액세스 시간과 사이클 시간을 동등하게 할 수 있기 때문에 외부클록 CLK에 대하여, 외부커맨드 Command는 1사이클마다 입력가능하다. 따라서 이러한 반도체 기억장치에서는 판독동작이나 기입동작을 하지 않는 경우에 리프레시 동작을 능률적으로 할 수 있다.

도 5의 타이밍차트에 있어서, 우선 외부클록 CLK의 1클록째에서 외부커맨드 Command가 입력되면 통상적인 판독동작이 행해진다. 이 때 우선 커맨드 제어회로(2)로부터의 READ 동작 실행명령에 의해 어드레스 버퍼(3)에 입력된 외부 어드레스에 포함되는 로우 어드레스가 로우 디코더(4)에 입력되고, 컬럼 어드레스가 컬럼 디코더(5)에 입력된다. 이로 인하여 대응하는 한쪽 워드선 및 비트선(예를 들면 12, 13)이 선택되고, 대응하는 메모리 셀 어레이(8) 내의 메모리 셀의 데이터가 판독되어 센스앰프(6)에서 증폭된다. 그 후 상기 증폭된 데이터는 데이터 버스를 통하여 입출력 버퍼(7)에 판독되고, 외부클록 CLK의 2클록째에 동기하여 출력된다. 그 판독동작과 병행하여 메모리 셀로의 복원과 프리차지동작이 행해진다.

다음으로 외부클록 CLK의 2클록째에서는 외부커맨드의 입력이 없다. 이 경우 도 3에 도시된 커맨드 제어회로(2) 내의 AND 회로(201)에 의해 리프레시 동작을 실행시키는 리프레시 인에이블신호 REFEN이 활성화된다. 리프레시 제어회로(1)는 이 인에이블신호 REFEN을 받아 활성화되고, 리프레시해야 할 메모리 셀의 로우 어드레스를 출력한다. 상기 로우 어드레스는 로우 디코더(4)로 디코드되어, 메모리 셀 어 레이(8) 내의 대응하는 메모리 셀이 선택되어, 그 선택된 메모리 셀의 데이터가 다른쪽 비트선(예를 들어 23)에 판독되고, 센스앰프(6)에서 증폭된다. 리프레시 동작이므로 입출력 버퍼(7)에 판독되는 일은 없지만, 판독동작시와 마찬가지로 메모리 셀로의 복원 및 프리차지동작이 행해진다.

마찬가지로, 외부클록 CLK의 3클록째에서도 외부커맨드의 입력이 없다. 따라서 이번은 비트선(13)측에 연결되는 포트를 사용하여 대응하는 메모리 셀이 리프레시된다.

마지막으로, 외부클록 CLK의 4클록째에서는 외부커맨드 Command가 입력된다. 이로 인하여 리프레시 인에이블신호 REFEN이 비활성화 상태가 된다. 그 결과 리프레시 동작은 중지되고 통상의 기입 동작이 행해진다.

이상 설명한 바와 같이 외부커맨드의 빈 시간을 검지하여 리프레시 동작을 행하므로 시스템측에서는 외부커맨드로서 리프레시 커맨드를 가질 필요가 없다. 다시 말하면, 리프레시 동작을 제어하기 위한 회로를 시스템측이 구비할 필요가 없다. 따라서 리프레시를 필요로 하지 않는 반도체 기억장치, 예컨대 SRAM(static·random·access·memory)과 같이 용이하게 취급할 수 있게 된다.

또 리프레시의 개시 및 중지는 랜덤 액세스를 방해하는 일 없이 실행할 수 있으므로 고속 액세스가 실현된다. 예컨대, 16M비트 DRAM의 경우에는 리프레시 사이클은 2048회/32ms이므로 사이클 시간을 100ns라고 하면, 리프레시 사이클 시간의 0.64%만을 리프레시 동작에 할당하면 된다. 따라서 전체 유효 액세스 시간의 약 1%이하의 빈 시간을 고려하는 것 만으로 SRAM과 같이 사용하기 쉽고, 또 고속이며 낮 은 가격의 반도체 기억장치를 제공할 수 있다.

또 이상의 설명에서는 외부클록에 동기하여 동작하는 반도체 기억장치에 대하여 설명하였지만, 동기식이 아닌 반도체 기억장치에 대하여 본 발명을 적용해도 되는 것은 물론이다. 또 시스템의 빈 시간을 검지하는 회로로서, 외부커맨드 /RE와 /WT의 논리곱을 취하는 AND 회로(201)를 설치하였지만, 기타 외부커맨드의 입력이 없다는 것을 검지할 수 있는 커맨드를 사용한 논리회로를 이용해도 물론 상관없다.

또 본 실시예에서는 메모리 셀 어레이(8)의 구성으로서, 도 2에 도시된 바와 같이 1개의 메모리 셀(31)에 2개의 트랜지스터(11, 21)가 접속된 구성을 채용하였지만, 본 발명은 그 밖에 통상과 같이 1개의 메모리 셀에 1개의 트랜지스터가 접속된 구성을 채용해도 물론 상관없다.

(제 2 실시예)

다음으로 본 발명의 제 2 실시예를 설명하기로 한다. 본 실시예는 외부커맨드의 입력이 없는 빈 시간에 행하는 리프레시 동작을 외부클록에 동기시키는 경우에 리프레시의 사양주파수가 동작주파수보다 높거나 낮을 때에도 리프레시를 적절한 주기로 행하도록 한 것이다.

도 4는 본 발명의 제 2 실시예에서의 반도체 기억장치의 주요 구성을 도시한 블록도이다. 도 4에서 101은 외부클록 CLK의 주파수를 검지하는 주파수 검지회로, 102는 상기 주파수 검지회로(101)의 출력 및 상기 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN을 받는 전환제어회로로서, 주파수 검지회로(101)의 출력 내용이 외부클록 CLK의 주파수가 리프레시의 사양주파수보다 높은 것을 나타내 는 경우에는 상기 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN을, 이 신호의 수신회수를 카운트하는 리프레시 카운터(104)에 출력하고, 한편 외부클록 CLK의 주파수가 리프레시의 사양주파수보다 낮은 경우에는 상기 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN을 리프레시 인에이블 제어회로(103)에 출력한다. 이 제어회로(103)는 도 6에 도시된 바와 같이, 내부에서 독자적으로 리프레시 사양을 만족하는 내부클록 ICLK for Refresh(도 6에서는 외부클록 CLK의 2배 주파수의 내부클록 ICLK for Refresh)를 발생하고 아울러, 상기 전환제어회로(102)로부터의 리프레시 인에이블신호 REFEN을 받았을 때에는 그 때의 내부클록 ICLK for Refresh와 외부클록 CLK의 논리곱을 취하고, 외부클록 CLK의 상승기간에서만 내부클록 ICLK for Refresh을 유효로 하고, 이 유효한 내부클록 ICLK for Refresh를 내부에서 발생시키는 리프레시 인에이블신호 REFEN'로 하고 있다.

이상과 같이 구성된 반도체 기억장치에 대하여 다음에 그 리프레시 동작을 도 5 및 도 6을 참조하여 설명하기로 한다.

외부클록 CLK에 동기하여 동작하는 반도체 기억장치에서는 도 6에 도시된 바와 같이 리프레시 동작이 외부 CLK에 동기하여 내부에서 자동적으로 개시 및 정지된다. 주파수 검지회로(101)가 외부클록 CLK의 주파수를 검지하고, 동작주파수가 리프레시의 사양주파수에 비하여 높은 경우에 전환제어회로(102)는 커맨드 제어회로(2)에서 발생한 리프레시 인에이블신호 REFEN을 그대로 리프레시 카운터(104)에 전달한다. 이로 인하여 상기 도 5에 도시된 바와 같이 외부 CLK의 1사이클에 대하 여 1회의 리프레시가 행해진다.

한편 동작주파수가 리프레시의 사양주파수에 비하여 낮은 경우에 전환제어회로(102)는 커맨드 제어회로(2)에서 발생한 리프레시 인에이블신호 REFEN을 리프레시 인에이블 제어회로(103)에 출력한다. 상기 리프레시 인에이블 제어회로(103)는 리프레시의 사양주파수를 만족하는 리프레시 인에이블신호 REFEN', 즉 도 6에서는 외부클록 CLK의 1사이클 내에 2회의 리프레시 인에이블신호 REFEN'를 발생하고, 이 신호 REFEN'를 리프레시 카운터(104)에 전송한다. 따라서 동작주파수가 리프레시의 사양주파수보다 낮은 경우라도 리프레시의 사양주파수를 만족하는 리프레시 동작을 반복할 수 있다.

따라서 본 실시예에 의하면, 외부클록 CLK에 동기하여 리프레시 동작이 규정되어 있으므로 외부커맨드의 입력과 내부 리프레시 동작의 타이밍을 고려할 필요가 없고, 타이밍 검지회로를 필요로 하지 않으므로 칩면적을 작게 할 수 있다. 또 내부에서 리프레시 클록 ICLK for Refresh를 갖고, 동작주파수가 저주파수대이더라도 주파수가 높은 리프레시 동작을 가능하게 할 수 있으므로 저동작 주파수대에서 리프레시의 사양을 만족하지 않게 되는 것을 방지할 수 있다.

또 본 실시예에서는 동작주파수가 낮은 경우에 외부클록 CLK의 HIGH 기간에서의 리프레시용 클록 ICLK for Refresh를 리프레시 인에이블신호 REFEN'로 하였지만, 본 발명은 이것에 한정되지 않고, 외부커맨드의 입력과 통상적인 리프레시 동작이 겹치지 않는 기간에 다시 리프레시 동작을 행하도록 제어해도 된다.

또 본 실시예에서는 동작주파수가 높은 경우에는 외부클록 CLK의 1사이클 내 에 1회 리프레시 동작을 하였으나 소비전류를 억제하기 위해 외부클록 CLK의 2분주, 4분주 등 리프레시 주기를 길게 제어해도 상관없다.

또 본 실시예의 다른 실시예로서 다음의 구성을 생각할 수 있다. 예를 들어, 도 4의 주파수 검지회로(101) 내에 일정기간 외부커맨드의 입력이 없는 것을 검지하는 회로를 설치하여 일정기간 외부커맨드의 입력이 없는 경우에는 전환제어회로(102)가 리프레시 인에이블 제어회로(103)를 선택하도록 한다. 그리고 리프레시 인에이블 제어회로(103)는 동작주파수가 리프레시의 사양주파수보다 낮은 경우는 상술한 제어를 행한다. 그러나 동작주파수가 리프레시의 사양주파수보다 높은 경우에는 리프레시용 클록 ICLK for Refresh가 하이(HIGH)기간이고 또 외부클록 CLK가 상승할 때마다 리프레시 인에이블신호가 내부에서 발생하면 리프레시 인에이블신호의 발생회수를 적절하게 할 수 있다. 이와 같이 일정기간 외부커맨드의 입력이 없는 것을 검지하여 리프레시 사이클을 변경하면 칩이 장기간 대기상태에 있을 때는 높은 동작주파수에서의 리프레시 회수를 줄일 수 있어 소비전류를 충분히 억제할 수 있다. 또 일정기간이상 외부커맨드가 없는 대기상태에서 리프레시 동작으로 이행하는 경우에도 특별한 외부커맨드를 설치할 필요가 없어 자동적으로 회수가 적은 리프레시 동작으로 이행할 수 있다.

(제 3 실시예)

계속해서 본 발명의 제 3 실시예를 설명하기로 한다. 본 실시예는 외부커맨드의 입력이 없는 빈 시간을 이용하여 리프레시 동작을 행하는 것에 덧붙여서 그 리프레시회수를 원래 필요한 회수보다 적게 할 수 있는 기술에 관한 것이다.

도 7은 본 발명의 제 3 실시예를 도시한다. 본 실시예의 반도체 기억장치의 주요구성은 도 1에 도시된 블록도와 동일이지만, 도 1의 리프레시 제어회로(1)가 도 7의 리프레시 제어회로(1A)로 변경된다. 이 리프레시 제어회로(1A)에서 104는 리프레시 카운터, 105, 106은 각각 노멀동작시 및 리프레시 동작시에 외부 어드레스 및 리프레시 어드레스를 래치하는 어드레스 래치회로, 107, 108은 리프레시 동작시에 각각 어드레스 래치회로(105, 106)에 래치된 어드레스끼리 비교하는 비교기, 109, 110은 상기 비교기(107, 108)의 비교결과의 정보를 받아 도 1의 로우 디코더(4)에 신호를 전달하는 AND 회로이다. 여기서 어드레스 래치회로(105, 106), 비교기(107, 108) 및 AND 회로(109, 110)가 각각 2개 존재하는 것은 제 1 실시예에서 언급한 도 2의 2개의 트랜지스터(11, 21)를 갖는 메모리 셀(31)의 구성을 위해서이다.

이상과 같이 구성된 반도체 기억장치에 대하여 다음에 그 리프레시 동작시의 제어를 도 8에 도시한 타이밍차트에 따라 설명하기로 한다.

리프레시 동작이 시작되면 커맨드 제어회로(2)로부터 리프레시 인에이블신호 REFEN이 발생하고, 그 발생회수가 리프레시 카운터(104)에서 카운트된다. 이것을 받아 리프레시 카운터(104)가 출력하는 리프레시 어드레스는 한쪽 어드레스 래치회로(예를 들면 106)에 래치된다. 이 때 다른쪽 어드레스 래치회로(105)는 그 직전의 외부클록 CLK에서 입력된 외부 어드레스를 래치하고 있다.

그 후 어드레스 래치회로(105)에 래치된 외부 어드레스와, 어드레스 래치회로(106)에 래치된 리프레시 어드레스가 비교기(108)에 입력된다. 이 비교기(108)는 리프레시 인에이블신호 REFEN에 의해 활성화되고 있고, 상기 입력된 2개의 어드레스를 비교한다. 이 때 2개의 어드레스가 일치하는 경우, 즉 리프레시 어드레스가 상기 직전의 외부클록 CLK에서 입력된 외부 어드레스와 일치하는 경우에는 비교기(108)로부터 LOW 신호가 출력되고, AND 회로(110)가 비활성 상태가 되고, 상기 직전의 외부클록 CLK에서 입력된 외부 어드레스의 메모리 셀(직전에 기입 또는 판독된 데이터의 메모리 셀)에 대한 리프레시 동작이 중지된다. 한편 2개의 어드레스가 일치하지 않으면 비교기(108)는 HIGH 신호를 출력하고, 어드레스 래치회로(106)로부터 출력된 리프레시 어드레스를 로우 디코더(4)에 전달하고, 상기 어드레스의 리프레시 동작을 행한다.

상기 리프레시 동작이 행해지면 그 후 다음에 해당하는 리프레시 어드레스가 이번에는 다른쪽 어드레스 래치회로(105)에 래치되고, 전사이클과 마찬가지로 비교기(107)에서 비교되지만, 어드레스 래치회로(106)에 래치되어 있는 리프레시 어드레스와 일치하는 일은 없다. 따라서 상기 리프레시 어드레스가 AND 회로(109)를 통해 로우 디코더(4)에 전달되어 리프레시가 행해진다.

이상과 같이 리프레시 동작시의 리프레시 어드레스를 그 직전에 입력된 외부 어드레스와 비교하여 일치하면 직전에 액세스된 외부 어드레스의 메모리 셀은 리프레시가 필요하지 않으므로 1회의 리프레시 동작을 생략하여, 필요한 회수 미만으로 리프레시를 행할 수 있다. 또 노멀동작시에 사용하는 어드레스 래치회로(105, 106)를 그대로 사용하므로 칩면적의 증가를 억제할 수 있다. 또 제 2 실시예와 조합하면 리프레시 효율을 더욱 높일 수 있다.

또 본 실시예에서는 리프레시 동작이 연속되었을 때에도 비교기(107, 108)에서 어드레스의 일치비교를 행하지만, 리프레시 동작을 2회 이상 행한 것을 검지하여 비교기(107, 108)를 비활성 상태로 제어하고, 노멀동작시와 마찬가지로 어드레스 비교를 행하지 않고 로우 디코더(4)에 출력하는 제어를 행해도 된다.

(제 4 실시예)

본 발명의 제 4 실시예를 설명하기로 한다. 본 실시예는 상기 제 3 실시예와 마찬가지로 리프레시 회수를 원래 필요한 회수보다 적게 하는 기술에 관한 것이다.

도 9는 본 발명의 제 4 실시예를 도시한다. 도 9의 반도체 기억장치의 주요구성은 도 1과 마찬가지이고, 리프레시 제어회로(1B)의 내부구성이 도 1과 다르다. 도 9에서 104는 리프레시 카운터, 105는 노멀 동작시 및 리프레시 동작시에 외부 어드레스 및 리프레시 어드레스를 래치하는 어드레스 래치회로, 111은 노멀동작시에 입력되는 외부 어드레스를 래치하는 래치회로, 112는 상기 래치회로(105, 111)에 래치된 어드레스 끼리 비교하는 비교기, 113은 상기 비교기(112)의 비교결과의 정보를 받아 상기 도 1의 로우 디코더(4)에 신호를 전달하는 AND 회로, 114는 외부클록 CLK에 동기하고 상기 커맨드 제어회로(2)의 리프레시 인에이블신호 REFEN이 활성화되어 있는 동안은 상기 어드레스 래치회로(111)의 래치동작을 제어하는 제어회로이다. 또 도 9에서 어드레스 래치회로(105)는 편의상 하나만 기재하고 나머지는 생략하고 있지만, 원래는 도 7에 도시된 바와 같이 2계통의 전달경로를 갖는다.

이상과 같이 구성된 반도체 기억장치에 대하여 다음에 그 리프레시 동작의 제어를 도 10에 도시된 타이밍차트에 따라 설명하기로 한다.

리프레시 동작이 시작되면 커맨드 제어회로(2)로부터 리프레시 인에이블신호 REFEN이 발생되고, 그 발생회수가 리프레시 카운터(104)에서 카운트된다. 이것을 받아 리프레시 카운터(104)로부터 출력되는 리프레시 어드레스는 어드레스 래치회로(105)에 래치된다. 이 때 어드레스 래치회로(111)에는 그 전의 외부클록 CLK에서 입력된 외부 어드레스가 래치되어 있다.

그리고 상기 외부 어드레스와 리프레시 어드레스가 비교기(112)에서 비교되어, 동일 어드레스라면 AND 회로(113)가 비활성화되어 리프레시 동작을 중지한다. 한편 다른 어드레스라면 AND 회로(113)가 활성화되어 어드레스 래치회로(105)의 리프레시 어드레스가 로우 디코더(4)에 전달되고, 대응하는 메모리 셀이 리프레시된다. 그리고 리프레시 동작이 행해지면 리프레시 어드레스는 상기 어드레스 래치회로(105)와 쌍을 이루고 있는 다른쪽 어드레스 래치회로에 래치된다. 이 때 어드레스 래치회로(111)에는 이전의 외부 어드레스가 래치된 채이므로 전사이클에서 어드레스가 일치하지 않았던 경우에도 계속해서 이 래치되어 있는 외부 어드레스와 리프레시 어드레스의 어드레스를 비교할 수 있다.

또 본 실시예에서는 외부 어드레스 래치용 1개의 어드레스 래치회로(111)와 1개의 비교기(112)를 설치하였지만, 도 9의 어드레스 래치회로(111)와 비교기(112)를 복수개 구비해도 된다. 이 경우에는 노멀동작시에 외부 어드레스가 차례로 복수개의 어드레스 래치회로(111)에 래치되고, 그 후의 리프레시 동작시에 리프레시 어드레스를 각각 상기 복수개의 어드레스 래치회로(111)의 외부 어드레스와 각각 비교기(112)에서 비교된다. 이 경우의 리프레시 동작은 상술한 바와 같다.

이상 설명한 바와 같이 리프레시 중에는 그 리프레시 어드레스가 이전에 액세스된 외부 어드레스와 항상 비교되므로 어드레스의 히트율을 올려 실제로 행해지는 리프레시 동작을 규정 회수보다 더욱 줄일 수 있다. 또 어드레스 래치회로(111)와 비교기(112)를 복수개 구비하면 히트율이 더욱 높아진다. 그 적합한 갯수는 시스템의 용도와 칩면적의 상관관계로 결정된다.

또 본 실시예는 상기 제 3 실시예와 마찬가지로 제 2 실시예와 조합하면 리프레시 효율을 더욱 높일 수 있다.

(제 5 실시예)

다음으로 본 발명의 제 5 실시예를 설명하기로 한다. 본 실시예는 상기 제 4 실시예를 더욱 개량한 것이다.

도 11은 본 발명의 제 5 실시예를 도시하며, 도 9의 리프레시 제어회로(1B)를 변경한 리프레시 제어회로(1C)의 내부 구성을 도시한 블록도이다. 도 11에서 115는 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN 뿐만아니라, 비교기(112)로부터의 출력신호에 의해서도 카운트되는 리프레시 카운터, 116은 외부클록 CLK 또는 비교기(112)의 출력신호를 받았을 때 어드레스 래치회로(105)에 새로운 리프레시 어드레스를 래치시켜 리프레시 어드레스를 갱신하는 제어회로이다. 그 밖의 구성은 상기 제 4 실시예와 같은 구성이므로 그 설명을 생략하기로 한다.

이상과 같이 구성된 반도체 기억장치에서는 리프레시 동작시의 제어는 기본적으로 상기 제 4 실시예와 같다. 다른 제어는 어드레스 래치회로(105)에 래치된 리프레시 어드레스와, 어드레스 래치회로(111)에 래치된 외부 어드레스가 동일한 경우에는 도 12의 타이밍차트에 도시된 바와 같이 비교기(112)로부터 출력되는 비교결과신호에 의해 리프레시 카운터(115)가 카운트되어, 제어회로(116)로부터 출력되는 제어신호에 의해 어드레스 래치회로(105)가 다음 리프레시 어드레스를 래치하고, 그 리프레시 어드레스에 대하여 리프레시 동작이 행해지는 점이다. 이 때 어드레스 래치회로(111)와 비교할 필요가 없으므로 비교기(112)를 비활성 상태로 하고, 리프레시 어드레스를 로우 디코더(4)에 직접 전하는 제어를 해도 상관없다.

이상과 같이, 리프레시 어드레스와 외부 어드레스가 일치한 것을 검출했을 때에는 다음의 리프레시 어드레스에 대하여 리프레시하므로 리프레시 사이클을 효율적으로 이용할 수 있다. 또 상기 제 2 실시예와 조합하면 리프레시 효율을 더욱 높일 수 있다.

(제 6 실시예)

계속해서 본 발명의 제 6 실시예를 설명한다. 본 실시예는 상기 제 3 제 4 실시예와 마찬가지로, 리프레시 회수를 원래 필요한 회수보다 적게 하는 기술에 관한 것이다.

도 13은 본 발명의 제 6 실시예를 도시하며, 도 11의 리프레시 제어회로(1C)를 변경한 리프레시 제어회로(1D)의 내부 구성을 도시한 블록도이다. 도 11에서 115는 리프레시 인에이블신호 뿐만아니라 비교기(117)로부터의 비교 결과의 신호에 의해서도 카운트되는 리프레시 카운터, 105는 노멀동작시에 외부 어드레스를 래치하는 어드레스 래치회로, 111은 리프레시 동작시에 리프레시 어드레스를 래치하는 어드레스 래치회로, 114는 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN을 받아 활성화되는 트라이 스테이트 인버터, 117은 상기 어드레스 래치회로(105)의 외부 어드레스와 상기 어드레스 래치회로(111)의 리프레시 어드레스를 비교하는 비교기, 118은 상기 어드레스 래치회로(111)의 리프레시 어드레스를 도 1의 로우 디코더(4)에 전달하는 인버터, 119는 상기 커맨드 제어회로(2)로부터의 리프레시 인에이블신호 REFEN을 받았을 때 및 상기 비교기(117)로부터 비교결과의 신호를 받았을 때에 어드레스 래치회로(111)에 새로운 리프레시 어드레스를 래치시키는 제어신호를 발생하는 제어회로이다.

이상과 같이 구성된 반도체 기억장치에 대하여 이하 노멀동작시 및 리프레시 동작시에 대하여 설명하기로 한다.

노멀동작시에는 외부커맨드의 입력시에 외부 어드레스가 어드레스 래치회로(105)에 래치된다. 그 이전에 리프레시 동작이 행해지고 있는 경우에는 어드레스 래치회로(111)에는 리프레시된 다음의 리프레시 어드레스가 래치되어 있다. 그리고 상기 래치된 외부 어드레스와, 래치되어 있는 리프레시 어드레스가 비교기(117)에서 비교된다. 이 때 어드레스가 불일치하면 비교기(117)로부터 출력되는 비교결과의 신호는 비활성 상태가 된다. 한편 어드레스가 일치하는 경우에는 비교기(117)로부터 출력된 비교결과의 신호는 리프레시 카운터(115)에 입력되고, 다음 리프레시 어드레스가 어드레스 래치회로(111)에 래치된다.

마찬가지로 다음의 노멀동작시에 입력된 외부 어드레스가 상기 어드레스 래치회로(111)에 래치되어 있는 어드레스와 일치하는 경우에는 상기와 마찬가지로 리프레시 카운터(115)가 카운트되고, 어드레스 래치회로(111)에 그 다음의 리프레시 어드레스가 래치된다.

그 후의 리프레시 동작시에는 커맨드 제어회로(2)의 리프레시 인에이블신호 REFEN이 활성화됨으로써 3상태 인버터(114)가 활성화되고, 어드레스 래치회로(111)에 래치되어 있는 리프레시 어드레스가 인버터(118)를 통해 로우 디코더(4)로 전달된다. 또 다음 리프레시 동작시에는 전사이클의 리프레시 동작시에 리프레시 카운터(115)에서 카운트된 그 다음 리프레시 어드레스가 3상태 인버터(114) 및 인버터(118)를 통해 로우 디코더(4)로 전달된다.

이상과 같이 노멀동작시에 액세스된 외부 어드레스를 다음에 리프레시하는 어드레스와 비교함으로써 리프레시 어드레스의 히트율을 더욱 높일 수 있다. 또 상기 제 3, 제 4, 제 5 실시예에 나타낸 바와 같이 리프레시시에 리프레시 어드레스와 외부 어드레스를 비교하는 수단과 조합하면 더욱 효과적이다.

(제 7 실시예)

다음으로 본 발명의 제 7 실시예를 설명하기로 한다. 본 실시예는 상기 제 1 실시예와 같이 외부커맨드의 입력이 없는 빈 시간을 이용하여 리프레시 동작을 하는 것에 덧붙여서, 그 리프레시 동작을 집중하여 행하는 경우의 기술에 관한 것이다.

도 14는 본 발명의 제 7 실시예를 도시한다. 본 실시예의 반도체 기억장치의 전체구성은 도 1과 마찬가지이지만, 도 1의 커맨드 제어회로(2)가 도 14의 커맨드제어회로(2A)로 변경된다. 도 14의 커맨드 제어회로(2A)에서 201은 데이터를 판독하거나 기입하기 위한 외부커맨드의 반전신호/RE, /WT가 입력되어 있을 때에 활성 화되는 AND 회로, 202는 내부에서 독자적으로 리프레시 동작을 가능하게 하기 위한 내부 리프레시신호 INTREF와 상기 AND 회로(201)의 Hi 출력에 의해 활성화되는 AND 회로로 이루어진다.

리프레시 동작시에는 외부커맨드의 반전신호/RE, /WT가 함께 입력되고, 내부에서 독자적으로 리프레시 동작을 가능하게 하는 신호 INTREF가 활성화되었을 때에 비로소 AND 회로(202)로부터 리프레시 인에이블신호 REFEN이 발생하고, 다음단의 리프레시 제어회로(1)로 전달되어 리프레시 동작이 행해지게 된다.

따라서 외부커맨드의 입력이 없는 것과, 내부에서 독자적으로 리프레시 동작을 가능하게 하는 내부 리프레시신호 INTREF를 발생하는 독자적인 리프레시 감시수단이 있으므로 시스템측이 어떠한 사용방법을 채용하더라도 필요최소한의 리프레시 동작을 자동으로 행할 수 있게 되어, 필요 이상의 소비전력을 억제할 수 있다. 상기 리프레시 감시수단의 구체적인 구성은 후술하기로 한다.

또 본 실시예에서는 커맨드 제어회로(2A)를 구체적으로 2개의 AND 회로(201, 202)를 사용하여 실현하고 있지만, 상기 내용을 만족하는 회로구성이라면 별도의 논리회로를 사용하여 실현해도 되는 것은 물론이다.

도 15는 상기 도 14에 도시된 커맨드 제어회로(2A)의 구체적 구성 및 리프레시 제어회로(1E)의 내부구성을 도시하며, 다른 구성은 상기 제 1 실시예의 반도체 기억장치와 마찬가지이다.

상기 커맨드 제어회로(제한수단)(2A)에서 206은 설정 리프레시 사이클을 계측하는 리프레시 타이머, 205는 상기 리프레시 타이머(206)의 사이클 개시신호만을 인출하여 세트신호 SET로 하는 제어회로, 207은 리프레시 제어회로(1E) 내에 구비하는 리프레시 카운터(120)의 카운터가 1주하여 필요한 리프레시 회수를 카운트한 것을 받아 리세트신호 RESET로서의 펄스를 발생하는 펄스제어회로, 204는 상기 제어회로(205)로부터의 세트신호 SET를 받아 내부 리프레시신호 INTREF를 세트하고, 상기 펄스제어회로(207)로부터의 리세트신호 RESET를 받아 내부 리프레시신호 INTREF를 리세트하는 래치회로, 203은 상기 도 14의 AND 회로(201)의 Hi 출력(도 14에서는 /RE*/WT라 기재함)과, 상기 래치회로(204)로부터의 내부 리프레시신호 INTREF를 받아 리프레시 인에이블신호 REFEN을 출력하는 AND 회로이다.

또 도 15의 리프레시 제어회로(자동 리프레시 수단)(1E)에서, 120은 상기 커맨드 제어회로(2A)의 AND 회로(203)로부터의 리프레시 인에이블신호 REFEN을 카운트하는 리프레시 카운터이고, 그 카운터값의 정보는 상기 커맨드 제어회로(2A)의 펄스제어회로(207)에 입력된다. 121은 리프레시 어드레스 비교제어회로로서, 상기 리프레시 카운터(120)로부터의 리프레시 어드레스와, 외부 어드레스를 받아 그 양 어드레스를 비교하여 일치할 때에 하는 리프레시 동작을 행하지 않게 한다.

이상과 같이 구성된 반도체 기억장치에 대하여 이하 노멀동작 및 리프레시 동작에 대하여 도 16을 참조하여 설명하기로 한다.

우선 외부클록 CLK의 사이클 1에서는 리프레시 타이머(206)가 타이머동작을 시작한다. 이 시작신호는 제어회로(205)에서 래치회로(204)에 세트신호 SET를 전달하고, 내부 리프레시신호 INTREF를 활성화한다. 이 때 외부커맨드의 반전신호/RE, /WT가 함께 입력되어 있는 경우에는 외부 커맨드신호/RE*/WT도 활성화된다. 이 2개 의 신호는 AND 회로(203)를 활성화하고, 리프레시 인에이블신호 REFEN이 활성화된다. 이 리프레시 인에이블신호 REFEN은 리프레시 카운터(120)에서 카운트되고, 대응하는 리프레시 어드레스가 출력되어 리프레시 동작이 행해진다.

다음으로 사이클 2에서도 내부 리프레시신호 INTREF는 세트된 채이므로 상기와 마찬가지로 리프레시 카운터(120)를 카운트하여, 다음 리프레시 어드레스에 대응하는 메모리 셀이 리프레시된다.

다음으로 사이클 3에서는 외부커맨드 Command가 입력되고, 기입동작이 행해진다. 이로 인하여 외부 커맨드신호/RE*/WT는 비활성 상태가 되고, 내부 리프레시신호 INTREF는 세트된 채이기는 하지만, 리프레시 인에이블신호 REFEN은 비활성 상태가 된다. 이로 인하여 리프레시 동작은 중지된다. 다음의 사이클 4, 5도 마찬가지로 외부커맨드 Command가 입력되기 때문에 리프레시 동작은 중지된 채이다.

다음으로 사이클 6에 있어서 외부커맨드 Command의 입력이 없으므로 다시 리프레시 동작이 시작되고, 리프레시 카운터(120)가 카운트되어 다음의 리프레시 어드레스의 메모리 셀이 리프레시된다. 이것이 사이클 N+1까지 계속된다.

다음으로 사이클 N+2에서는 리프레시 동작이 마찬가지로 행해지지만, 리프레시 카운터(120)가 1주하였기 때문에 그 정보를 펄스제어회로(207)가 리세트신호 RESET로서 래치회로(204)에 전달하고, 내부 리프레시신호 INTREF가 사이클 내에서 리세트된다.

그 후 그 다음 사이클에서는 외부커맨드 Command는 입력되지 않지만, 내부 리프레시신호 INTREF가 리세트된 채이므로 리프레시 인에이블신호 REFEN은 발생하 지 않고, 리프레시 동작은 행해지지 않는다. 이 상태가 다음의 리프레시 사이클을 시작할때까지 계속된다.

사이클 17에서는 다음 리프레시 사이클이 시작되고, 즉 리프레시 타이머(206)가 타이머동작을 시작하고, 상기 사이클 1의 경우와 같은 제어가 행해진다.

따라서 본 실시예에서는 내부에서 독자적으로 리프레시를 감시하는 수단, 구체적으로는 리프레시 타이머(206)의 동작이 시작될 때 세트하고, 리프레시 카운터(120)가 1주, 즉 모든 메모리 셀을 리프레시한 신호를 받아 리세트하는 감시수단을 설치하였으므로 리프레시 동작을 필요최소한으로 억제할 수 있다. 또 리프레시 타이머(206)가 리프레시 사이클을 규정하고 있으므로 리프레시 사양을 만족하지 않는 결함이 생기는 일은 없다. 또 시스템측에서 종래의 리프레시 사양 내에서 외부커맨드를 입력하지 않는 상태를 사양회수만큼 삽입하면 되므로 취급하기 쉬운 효율적인 수단이 된다. 또 리프레시 어드레스 비교제어회로(121)에 대하여 상기 제 2, 제 3, 제 4, 제 5 및 제 6의 각 실시예를 조합하면 더욱 효과를 기대할 수 있다.

(제 8 실시예)

다음으로 본 발명의 제 8 실시예를 설명하기로 한다. 본 실시예는 리프레시 타이머의 동작에 의해 소비되는 전력의 경감에 관한 것이다.

도 17은 본 발명의 제 8 실시예에서의 반도체 기억장치의 주요 구성을 도시한 블록도이다. 도 17에서 301은 상기도 15 및 도 23에 도시된 리프레시 타이머(206, 212)를 구성하는 리프레시 타이머 회로블록으로서, 리프레시 사이클을 규정한다. 302는 래치회로(세트수단)로서, 타이머 인에이블신호를 발생시킨다. 상기 리프레시 타이머 회로블록(301)은 상기 타이머 인에이블신호를 받아 비로소 활성화된다. 상기 래치회로(302)는 RESET 신호와, 외부커맨드, 예를 들면 write 커맨드(도 17에서는 WT로 표기함)를 받아, 상기 Timer Enable 신호를 발생한다.

다음으로 본 실시예의 반도체 기억장치의 리프레시 동작을 도 20을 참조하여 설명하기로 한다. 래치회로(302)는 외부클록신호 CLK의 사이클 A에서 RESET 신호를 받아 세트된다. 다음으로, 사이클 B에서는 외부커맨드가 입력되지 않기 때문에 Timer enable 신호는 출력되지 않는다. 그 후 사이클 C에서는 외부커맨드 write가 입력되면 래치회로(302)는 이 외부커맨드 write를 래치하여 Timer enable 신호를 출력하고, 그 시점에서 비로소 리프레시 타이머 회로블록(301)이 활성화되어 동작을 시작한다. 외부커맨드가 한번 래치되면 다음 사이클 D, E, F, G에서의 외부커맨드의 입력 유무에 상관없이 Timer enable 신호는 계속 발생된다.

본 실시예에서는 외부커맨드가 입력되고 비로소 리프레시 타이머 회로블록(301)이 활성화되어 동작을 시작한다. 따라서 전원투입시부터 최초의 외부커맨드 write의 입력시까지, 즉 데이터를 리프레시하는 동작이 필요없는 기간에는 리프레시 타이머 회로블록(301)의 동작을 정지시키므로 소비전력을 줄일 수 있다.

한편 래치회로(302)에 입력되는 신호는 외부 커맨드신호 자체 뿐만아니라 그 외부 커맨드에 따른 신호라도 되는 것은 물론이다.

(제 9 실시예)

다음으로, 본 발명의 제 9 실시예를 도 18에 기초하여 설명하기로 한다. 본 실시예는 집중 리프레시를 행하는 경우에 칩 내에 구비하는 리프레시 타이머에서의 리프레시 주기가 칩마다 흩어지는 경우의 대책을 나타낸다.

도 18은 본 실시예의 반도체 기억장치의 주요 구성을 도시한 블록도이다. 도 18에서 303은 리프레시 주기를 계측하는 리프레시 타이머로서, 리프레시 주기를 계측할 때마다 신호 TC를 발생한다. 304는 카운터로서, 상기 리프레시 타이머(303)가 리프레시 주기를 계측할 때마다 상기 신호 TC를 받아 H레벨의 카운트 업신호 CNT1을 출력한다. 305는 리프레시 회수를 카운트하는 리프레시 카운터로서, 미리 설정된 필요회수의 리프레시가 종료되면, 카운트 종료신호 CNT2를 출력한다. 306은 판정회로(리세트수단)로서, 상기 카운터(304)의 출력신호 CNT1과 상기 리프레시 카운터(305)로부터의 카운트 종료신호 CNT2를 받아, 카운트업신호 CNT1의 수신 중에 상기 카운트 종료신호 CNT2를 받았을 때, 즉 리프레시 카운터(305)에 의해 필요회수의 리프레시가 종료되기 전에 이미 리프레시 타이머(303)가 리프레시 주기의 계측을 끝냈을 때 신호 CNT3을 발생하고, 상기 리프레시 타이머(303) 및 카운터(304)를 리세트한다.

다음으로 본 실시예의 반도체 기억장치의 리프레시 동작을 도 21을 참조하여 설명하기로 한다. 도 21에서 외부클록 CLK의 사이클 B에서 리프레시 타이머(303)가 1리프레시 주기를 계측하면 카운터(304)가 카운트업신호 CNT1을 발생하여 유지하고, 판정회로(306)는 이 카운트업신호 CNT1을 수신한다. 이 때 도 21에서 리프레시 카운터(305)는 아직 카운트 종료신호 CNT2를 출력하고 있지 않고, 필요한 회수의 리프레시는 종료되어 있지 않다. 다음 사이클 C에서는 리프레시 타이머(303)가 다음의 리프레시 주기를 계측하기 시작하고, 신호 TC는 리세트된다(H레벨로 되돌아간다). 그 후 사이클 H에서 리프레시 카운터(305)가 카운트 출력신호 CNT2를 출력하고, 필요한 회수의 리프레시가 종료되면 판정회로(306)에서는 카운트업 종료신호 CNT1을 받은 후에 카운트 종료신호 CNT2를 받은 것, 즉 필요한 회수의 리프레시가 종료된 시점에서는 다음 리프레시 주기로 이행하고 있다고 판단하여 신호 CNT3을 발생하고, 리프레시 타이머(303) 및 카운터(304)는 리세트된다. 그 결과 남는 회수의 리프레시가 사이클 C∼H 사이에서 행해지면 다음의 사이클 I에서는 리프레시 타이머(303)가 새롭게 세트되고, 다음 리프레시 주기로 이행하여 간다.

따라서 본 실시예에서는 각 칩에 내장하는 리프레시 타이머의 리프레시 주기의 편차에 의해 소정 주기보다 짧아진 경우라도 그 소정 주기로 필요한 회수의 리프레시를 행할 수 있다. 이로 인하여 소정 주기 미만의 리프레시 주기에 기인하는 리프레시 부족에 의해 데이터가 파괴되는 것을 방지할 수 있다. 또 본 실시예에서는 리프레시 타이머(303)의 리프레시 주기 내에서 필요한 회수의 리프레시가 행해진 경우에는 다음 리프레시 주기로 이행할 때까지는 리프레시를 행하지 않는 기능은 유지할 수 있다.

(제 10 실시예)

계속해서 본 발명의 제 10 실시예를 도 19에 기초하여 설명하기로 한다. 본 실시예는 상기 제 9 실시예와 마찬가지로 칩 내에 구비하는 리프레시 타이머의 리프레시 주기가 칩마다 흩어지는 경우에 필요한 회수의 리프레시의 종료시점에 따라 리프레시 타이머의 리프레시 주기를 조정할 수 있도록 한 것이다.

도 19에서, 카운터(304), 리프레시 카운터(305) 및 판정회로(306)는 상기 도 18과 같은 구성이다. 307은 리프레시 주기가 다른 n개의 리프레시 타이머(307i, 307ii···307n)를 갖는 타이머그룹, 308은 리프레시 타이머 제어회로(주기변경수단)로서, 상기 판정회로(306)로부터의 신호 CNT3을 받아 타이머그룹(307) 내에서 어느 하나의 리프레시 타이머를 선택하도록 선택신호 RTE1∼RTEn을 발생시킨다. 309는 타이머신호 제어회로로서, 상기 리프레시 타이머 제어회로(308)에서 선택된 리프레시 타이머의 출력만을 신호 TC로서 카운터(304)에 출력한다.

다음으로 본 실시예의 반도체 기억장치의 리프레시 동작을 도 22를 참조하여 설명하기로 한다. 우선은 리프레시 타이머 제어회로(308)가 선택신호 RTE1에 의해 리프레시 타이머(307i)를 선택하고 있는 것을 전제로 하여 설명하기로 한다.

상기 제 9 실시예와 마찬가지로, 외부클록 CLK의 사이클 H에서 리프레시 카운터(305)가 카운트 종료신호 CNT2를 출력하고, 필요한 회수의 리프레시 동작을 완료하기 전에 사이클 B에서 리프레시 타이머(307i)가 1리프레시 주기를 계측하여 신호 TC를 출력하고 있고, 사이클 C로부터 다음 리프레시 주기의 계측이 시작되고 있다. 사이클 H에서 카운트 종료신호 CNT2가 출력되면 판정회로(306)가 신호 CNT3을 출력하고, 카운터(304)가 리세트된다. 이 때 리프레시 타이머 제어회로(308)는 상기 신호 CNT3을 받아 출력하는 신호를 제어신호 RTE1로부터 제어신호 RTE2로 전환하여 리프레시 타이머(307i)보다 주기가 긴 리프레시 타이머(307ii)를 선택한다. 동시에, 타이머신호 제어회로(309)는 선택하는 대상을 리프레시 타이머(307i)로부 터 리프레시 타이머(307ii)로 전환한다. 따라서 그 후에 사이클 I에서 다음 리프레시 주기로 이행하면 사이클 N에서 다음 주기의 리프레시가 완료되고, 사이클 S에서 리프레시 타이머(307ii)가 1리프레시 주기의 계측을 종료하여 신호 TC를 출력하고, 필요한 회수의 리프레시가 리프레시 타이머(307ii)의 1주기 내에 완료된다. 한편 도 22에서는 리프레시 타이머(307ii)를 선택하여 적합한 리프레시 주기가 설정된 경우를 설명하였지만, 리프레시 타이머(307ii)의 1주기 내에 필요한 회수의 리프레시를 완료할 수 없었던 경우에는 물론 다음으로 주기가 긴 리프레시 타이머가 선택되는 동작이 반복된다.

따라서 본 실시예에 의하면 리프레시 타이머(307i)의 주기가 원하는 리프레시 주기보다 짧은 경우에는 자동으로 리프레시 주기를 연장시키는 것이 가능하므로 적합한 리프레시 주기를 보증할 수 있다. 또 타이머 주기를 자동으로 변경할 수 있으므로 메모리의 데이터 유지시간의 실력에 따라 리프레시 주기를 변경하면, 더욱 저소비전력을 칩 별로 실현할 수 있다.

또 본 실시예에서는 주기가 다른 복수개의 리프레시 타이머를 가졌지만, 1개의 리프레시 타이머의 주기를 분주하는 복수개의 분주회로를 구비해도 됨은 물론이다.

(제 11 실시예)

계속해서 본 발명의 제 11 실시예를 설명하기로 한다. 본 실시예는 상기 제 1 실시예와 같이 외부커맨드의 입력이 없는 빈 시간을 이용하여 리프레시 동작을 하는 것에 덧붙여서, 그 리프레시 동작을 분산하여 행하는 경우의 기술에 관한 것 이다.

도 23은 본 발명의 제 11 실시예를 도시한다. 본 실시예의 반도체 기억장치의 전체구성은 도 1과 마찬가지이지만, 도 1의 리프레시 제어회로(1) 및 커맨드 제어회로(2)의 내부 구성이 도 23의 리프레시 제어회로(1E) 및 커맨드 제어회로(2B)로 변경된다.

도 23에서 212는 리프레시 클록 ICLK for Refresh를 발생하는 리프레시 타이머, 211은 상기 리프레시 타이머(212)의 리프레시클록 ICLK for Refresh과 외부클록 CLK에 기초하여 제어되는 펄스제어회로로서, 리프레시 클록 ICLK for Refresh의 H레벨의 기간에서 외부클록 CLK를 받으면 그 외부클록 CLK의 상승에 동기한 펄스를 증분신호 INC로서 출력한다. 210은 리프레시 인에이블신호 REFEN 및 상기 외부클록 CLK를 받는 펄스제어회로로서, 리프레시 인에이블신호 REFEN을 수신하는 중에 외부클록 CLK를 받으면 그 외부클록 CLK의 하강에 동기한 펄스를 감분신호 DEC로서 출력한다. 209는 상기 펄스제어회로(211)의 증분신호 INC에서 증분되고, 상기 펄스제어회로(210)의 감분신호 DEC에서 감분되는 업다운 카운터, 208은 상기 카운터(209)의 카운터값에 따라 내부 리프레시신호 INTREF를 발생하는 제어회로이다. 그 밖의 구성은 상기 제 7 실시예의 도 15와 마찬가지이므로 그 설명을 생략하기로 한다.

이상과 같이 구성된 반도체 기억장치에 대하여 이하 노멀동작 및 리프레시 동작에 대하여 도 24를 참조하여 설명하기로 한다.

우선 외부클록 CLK의 사이클 1에서는 리프레시 타이머(212)에서 리프레시 클록 ICLK for Refresh가 발생되기 시작하여, 일정한 리프레시 사이클을 유지한다. 펄스제어회로(211)는 이 리프레시클록 ICLK for Refresh와 외부클록 CLK을 받아 외부클록 CLK의 상승에 동기한 펄스 INC를 카운터(209)에 전달한다. 카운터(209)는 상기 펄스 INC를 받아 카운트 업되어 값 "1" 이 되고, 제어회로(208)가 내부 리프레시신호 INTREF를 발생한다. 그러나 이 사이클에서는, 외부커맨드 Command가 입력되어 있기 때문에 리프레시 인에이블신호 REFEN은 활성화되지 않고 리프레시 동작은 행해지지 않는다.

다음으로 사이클 2에서는 카운터(209)의 카운터값이 변화하지 않기 때문에 내부 리프레시신호 INTREF는 활성화상태를 유지하고 있다. 그러나 외부커맨드 Command가 입력되어 있기 때문에 리프레시 인에이블신호 REFEN은 활성화되지 않아 리프레시 동작은 행해지지 않는다.

계속해서 사이클 3에서는 외부커맨드 Command가 입력되지 않으므로 외부 커맨드의 반전신호/RE*/WT가 활성화되어, AND 회로(203)로부터 리프레시 인에이블신호 REFEN이 발생한다. 이로 인하여 리프레시 동작이 행해진다. 이것과는 달리 리프레시 인에이블신호 REFEN은 펄스제어회로(210)에 입력되고, 외부클록 CLK의 하강에 동기한 펄스 DEC가 펄스제어회로(210)로부터 발생하고, 카운터(209)는 감분되어 값 " 0"이 되고 내부 리프레시신호 INTREF는 리세트된다.

다음으로, 사이클 4에서는 외부커맨드 Command가 입력되고, 내부 리프레시신호 INTREF가 비활성상태이므로 리프레시 동작은 행해지지 않는다. 다음 사이클 5, 6 및 7은 상기 사이클 1, 2 및 3과 마찬가지이다.

다음으로, 사이클 9에서 카운터(209)를 증분하는 신호 INC가 펄스제어회로(211)로부터 발생되면 내부 리프레시신호 INTREF가 발생된다 동시에 외부커맨드 Command도 입력되어 있지 않으므로 리프레시 인에이블신호 REFEN이 발생되어 리프레시 동작이 행해진다. 이것을 받아 카운터(209)의 감분신호 DEC가 발생되어 내부 리프레시신호 INTREF를 즉시 비활성상태로 한다. 다음으로 사이클 10 및 11에서는 카운터(209)의 증분신호 INC가 발생되지 않기 때문에 내부 리프레시신호 INTREF도 발생되지 않고, 리프레시 동작은 행해지지 않는다.

또 카운터(209)의 구성은 여러가지로 변경할 수 있다. 예를 들어 업다운 카운터 대신에 2개의 업카운터를 갖고, 각각의 카운터값이 다른 경우는 내부 리프레시신호 INTREF를 발생하고, 같은 경우는 내부 리프레시신호 INTREF를 리세트하여, 양 카운터를 리세트하는 제어를 구비하는 구성으로 해도 된다. 이러한 구성에 있어서도 상술한 바와 같은 동작을 행할 수 있다.

이상과 같이, 내부에서 독자적으로 리프레시를 감시하는 수단, 구체적으로는 리프레시 타이머(212)의 리프레시 클록 ICLK for Refresh 내에서 1회 리프레시되면 그 리프레시 클록 사이클에서는 다음의 리프레시는 되지 않도록 하였으므로 리프레시 동작을 필요최소한의 회수로 억제할 수 있다. 또 리프레시 클록 사이클 내에서 1회의 리프레시밖에 행하지 않으므로 리프레시 동작이 연속하여 행해지는 일이 적고, 피크전류를 분산할 수 있다. 또 리프레시 클록 ICLK for Refresh가 규정되어 있으므로 리프레시 사양을 만족하지 않는 결함은 생기지 않는다.

또 리프레시 어드레스 비교제어회로(121)에 대하여 상기 제 2, 제 3, 제 4, 제 5 및 제 6의 각 실시예를 조합하면 더욱 효과를 기대할 수 있다.

이상 설명한 바와 같이 청구항 1 내지 청구항 4 기재의 발명의 반도체 기억장치에 의하면, 외부로부터 메모리 셀에 액세스가 없는 빈 시간을 이용하여 메모리 셀을 리프레시하였으므로 시스템측에 리프레시 제어용 제어회로를 필요로 하지 않아 고속 랜덤 액세스를 실현하면서 효율적으로 리프레시 동작을 행할 수 있다.

청구항 5 내지 청구항 8 기재의 발명의 반도체 기억장치에 의하면, 외부클록에 동기하여 메모리 셀에 대한 액세스가 행해지는 경우에 리프레시 동작도 상기 외부클록에 동기하여 행하였으므로 메모리 셀에 대한 액세스와 리프레시 동작의 타이밍을 취하기 위한 복잡한 제어가 필요없게 할 수 있다. 더구나 외부클록의 주파수에 따라 리프레시 사이클을 변경할 수 있으므로 외부클록이 저주파수이더라도 리프레시 사양을 만족하거나 액세스가 없는 경우에 리프레시 사이클을 길게 하여 소비전력을 유효하게 억제할 수 있다.

청구항 9 내지 청구항 13의 발명의 반도체 기억장치에 의하면, 데이터의 기입동작이나 판독동작시에 있어서 액세스된 어드레스는 리프레시 동작된 어드레스라고 간주하여 리프레시 동작을 행하지 않으므로 리프레시 회수를 줄일 수 있다.

청구항 14 내지 청구항 21 기재의 발명의 반도체 기억장치에 의하면, 리프레시 동작이 필요한 회수 이상 행해진 경우에는, 더 이상의 불필요한 리프레시 동작을 행하지 않으므로 필요 이상의 리프레시 전류를 줄여 소비전류를 효율적으로 줄일 수 있다.

청구항 22 기재의 발명의 반도체 기억장치에 의하면, 데이터의 리프레시 동 작이 필요없는 기간의 리프레시 타이머의 동작을 정지시킬 수 있으므로 그 만큼 소비전력을 줄일 수 있다.

청구항 23 및 청구항 24 기재의 발명의 반도체 기억장치에 의하면, 각 칩에 내장하는 리프레시 타이머의 리프레시 주기가 편차에 의해 소기의 리프레시 주기보다 짧아진 경우라도 그 소기의 리프레시 주기로 리프레시 동작을 행할 수 있다.

Claims (24)

1. 삭제
2. 삭제
3. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

   외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

   상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

   상기 메모리 셀 어레이의 복수의 메모리는 1개의 메모리 셀에 대하여 2개의 트랜지스터가 접속되는 것을 특징으로 하는 반도체 기억장치.
4. 제 3항에 있어서,

   상기 1개의 메모리 셀당 2개의 트랜지스터는 모두 액세스용 및 리프레시용으 로서 사용되는 것을 특징으로 하는 반도체 기억장치.
5. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

   외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

   상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

   상기 메모리 셀에 대한 액세스는 외부클록에 동기하여 행해지고,

   상기 자동 리프레시 수단은 리프레시 동작을 상기 외부클록에 동기하여 행하는 것을 특징으로 하는 반도체 기억장치.
6. 제 5항에 있어서,

   상기 자동 리프레시 수단은 상기 외부클록의 주파수가 리프레시 주기에 대응하는 주파수보다 높은 경우에는 상기 외부클록에 동기하여 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
7. 제 5항에 있어서,

   상기 자동 리프레시 수단은 상기 외부클록의 주파수가 리프레시 주기에 대응하는 주파수 이하로 낮은 경우에는 상기 외부클록보다 주파수가 높은 리프레시용 클록을 발생하고, 이 리프레시용 클록과 상기 외부클록의 논리곱의 결과에 동기하여 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
8. 제 5항에 있어서,

   상기 자동 리프레시 수단은 상기 외부클록의 주파수가 리프레시 주기에 대응 하는 주파수보다 높은 경우에 있어서, 상기 외부 커맨드의 입력이 일정기간이상 없는 경우에는 상기 외부클록보다 주파수가 낮은 리프레시용 클록을 발생하고, 이 리프레시용 클록과 상기 외부클록의 논리곱의 결과에 동기하여 리프레시 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
9. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

   외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

   상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

   상기 메모리 셀 어레이는 1개의 메모리 셀마다 2개의 트랜지스터를 갖고 신호전달경로를 2 계통 구비하고,

   상기 각 계통은 각각 어드레스 래치회로를 가지며,

   상기 자동 리프레시 수단은,

   리프레시 동작시에 한쪽의 어드레스 래치회로에 래치된 리프레시 어드레스와, 상기 리프레시 동작 직전에 다른쪽 어드레스 래치회로에 래치된 외부 어드레스를 비교하는 비교기를 구비하며,

   상기 양 어드레스가 일치하는 경우에는 상기 리프레시 어드레스의 메모리 셀에 대한 리프레시 동작은 행하지 않는 것을 특징으로 하는 반도체 기억장치.
10. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

    외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

    상기 자동 리프레시 수단은,

    메모리 셀에 대하여 액세스하는 노멀동작시에 외부로부터 입력되는 외부 어드레스를 래치하는 어드레스 래치회로와,

    리프레시 동작시에 리프레시 어드레스를 이 리프레시 동작 직전에 상기 어드레스 래치회로에 래치된 외부 어드레스와 비교하는 비교기를 갖고,

    상기 양 어드레스가 일치하는 경우에는 상기 리프레시 어드레스의 메모리 셀에 대한 리프레시 동작은 행하지 않는 것을 특징으로 하는 반도체 기억장치.
11. 제 10항에 있어서,

    상기 어드레스 래치회로 및 비교기는 복수 구비되고,

    리프레시 동작시에 상기 리프레시 어드레스를 상기 각 어드레스 래치회로에 래치된 외부 어드레스와 비교하는 것을 특징으로 하는 반도체 기억장치.
12. 제 9항 또는 제 10항에 있어서,

    상기 자동 리프레시 수단은,

    상기 리프레시 어드레스와 상기 어드레스 래치회로에 래치된 외부 어드레스가 일치하는 경우에는 리프레시 어드레스를 갱신하는 것을 특징으로 하는 반도체 기억장치.
13. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

    외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

    상기 자동 리프레시 수단은,

    메모리 셀에 대하여 액세스하는 노멀동작시에 외부 어드레스를 리프레시 어드레스와 비교하는 비교기를 갖고,

    상기 양 어드레스가 일치하는 경우에는 상기 리프레시 어드레스를 갱신하는 것을 특징으로 하는 반도체 기억장치.
14. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

    외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

    상기 자동 리프레시 수단은 상기 커맨드의 입력이 없는 경우에 행하는 리프레시 동작을 제한하는 제한수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
15. 제 14항에 있어서,

    상기 제한수단은,

    리프레시 동작이 가능한 것을 나타내는 내부 리프레시신호를 독자적으로 활성화하고,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때, 또한 상기 내부 리프레시신호가 활성화 상태일 때 리프레시 동작을 시작하는 것을 특징으로 하는 반도체 기억장치.
16. 제 15항에 있어서,

    상기 제한수단은 상기 커맨드 검출수단이 상기 커맨드의 입력 있음을 검출하였을 때, 또는 상기 내부 리프레시신호가 비활성 상태일 때 리프레시 동작을 정지하는 것을 특징으로 하는 반도체 기억장치.
17. 제 14항에 있어서,

    상기 제한수단은,

    모든 메모리 셀의 리프레시에 필요한 리프레시 기간 이내에 모든 메모리 셀의 개수에 따른 회수의 리프레시 동작이 종료된 경우에는 다음의 리프레시 기간까지 리프레시 동작을 금지하는 것을 특징으로 하는 반도체 기억장치.
18. 제 16항에 있어서,

    상기 제한수단에 있어서,

    상기 내부 리프레시신호는,

    모든 메모리 셀의 리프레시에 필요한 리프레시 기간을 계측하는 리프레시 타이머의 상승시에 세트되고,

    상기 리프레시 동작의 회수를 계수하는 리프레시 카운터가 1주행하였을 때에 리세트되는 것을 특징으로 하는 반도체 기억장치.
19. 제 15항에 있어서,

    상기 제한수단은,

    리프레시용 클록을 발생하는 리프레시 타이머를 구비하며,

    리프레시용 클록의 1사이클 내에 상기 자동 리프레시 수단이 리프레시 동작을 한번 행하면 상기 1사이클 내에서는 리프레시 동작을 금지하는 것을 특징으로 하는 반도체 기억장치.
20. 제 15항에 있어서,

    상기 제한수단은,

    리프레시용 클록을 발생하는 리프레시 타이머와,

    계수용 카운터를 갖고,

    상기 카운터는 상기 리프레시용 클록과 외부클록의 논리곱의 결과로 증분되고, 리프레시 동작의 개시에 따라 감분되며,

    상기 카운터의 계수값이 "1" 이상일 때 상기 내부 리프레시신호를 세트하고, 상기 계수값이 "0"일 때 상기 내부 리프레시신호를 리세트하는 것을 특징으로 하는 반도체 기억장치.
21. 제 15항에 있어서,

    상기 제한수단은,

    리프레시용 클록을 발생하는 리프레시 타이머와,

    계수용의 2개의 카운터를 갖고,

    한쪽 카운터는 상기 리프레시용 클록을 계수하고,

    다른쪽 카운터는 리프레시 동작의 회수를 카운트하고,

    상기 양 카운터의 계수값이 다를 때는 상기 내부 리프레시신호를 세트하고, 계수값이 같을 때는 상기 내부 리프레시신호 및 상기 양 카운터를 리세트하는 것을 특징으로 하는 반도체 기억장치.
22. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

    외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

    상기 자동 리프레시 수단은,

    설정 리프레시 사이클을 계측하는 리프레시 타이머와,

    외부 커맨드의 입력이 없을 때를 검지하여 상기 리프레시 타이머를 세트하는 세트수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
23. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

    외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

    상기 자동 리프레시 수단은,

    리프레시 회수를 필요한 리프레시 회수까지 계수하는 리프레시 카운터와,

    설정 리프레시 주기를 계측하는 리프레시 타이머와,

    상기 리프레시 카운터가 필요 리프레시 회수를 계수한 시점에서 상기 리프레시 타이머가 1주기를 계측하고 있던 경우에 상기 리프레시 타이머를 리세트하는 리세트수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
24. 복수의 메모리 셀을 갖는 메모리 셀 어레이와,

    외부로부터 상기 메모리 셀에 대한 액세스를 요구하는 커맨드의 입력 유무를 검출하는 커맨드 검출수단과,

    상기 커맨드 검출수단에 의해 상기 커맨드의 입력 없음이 검출되었을 때 상기 메모리 셀의 리프레시 동작을 자동으로 하는 자동 리프레시 수단을 구비하며,

    상기 자동 리프레시 수단은,

    리프레시 회수를 필요한 리프레시 회수까지 계수하는 리프레시 카운터와,

    설정 리프레시 주기를 계측하는 리프레시 타이머와,

    상기 리프레시 카운터가 필요한 리프레시 회수를 계수한 시점에서 상기 리프레시 타이머가 1주기를 계측하고 있던 경우에, 상기 리프레시 타이머의 주기를 변경하는 주기변경수단을 구비하는 것을 특징으로 하는 반도체 기억장치.

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